KR101849688B1 - 반도체 구조물 - Google Patents

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스티븐 엠. 세아
타히르 가니
해리 고메즈
잭 티. 카발리에로스
패트릭 에이치. 키스
세연 김
켈린 제이. 쿤
아론 디. 릴라크
라파엘 리오스
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Abstract

분리된 바디 부분들을 가지는 반도체 디바이스들이 기술된다. 예를 들어, 반도체 구조는 반도체 기판 위에 배치된 반도체 바디를 포함한다. 반도체 바디는 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 분리 받침대가 반도체 바디와 반도체 기판 사이에 배치된다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 부분적으로 둘러싼다.

Description

반도체 구조물{SEMICONDUCTOR STRUCTURE}
본 발명의 실시예들은 반도체 디바이스들의 분야에 있으며, 특히, 분리된 바디 부분들을 가지는 반도체 디바이스들에 있다.
지난 수십 년 동안, 집적 회로들 내의 피쳐들의 스케일링은 계속 커지는 반도체 산업 뒤의 추진력이었다. 점점 더 작은 피쳐들로의 스케일링은 반도체 칩들의 제한된 영역(real estate) 상의 기능 유닛들의 밀도가 증가하는 것을 가능하게 한다. 예를 들어, 축소하는 트랜지스터 사이즈는 칩 상에 증가한 수의 메모리 디바이스들의 통합을 허용하여, 증가한 용량을 가지는 제품들의 제조에 적합하다. 그러나, 훨씬 더 큰 용량에 대한 추진이 항상 이슈이다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해진다.
집적 회로 디바이스들의 제조 시에, 디바이스 치수들이 계속 규모 축소(scale down)함에 따라 3중-게이트 트랜지스터들과 같은 다중-게이트 트랜지스터들이 더욱 일반적이 되었다. 종래의 프로세스들에서, 3중-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-절연체 기판들 상에서 제조된다. 일부 경우들에서, 벌크 실리콘 기판들은 더 낮은 비용으로 인해 선호되는데, 왜냐하면 이들이 덜 복잡한 3중-게이트 제조 프로세스를 가능하게 하기 때문이다. 다른 경우들에서, 실리콘-온-절연체 기판들은 3중-게이트 트랜지스터들의 개선된 쇼트-채널 행동으로 인해 선호된다.
벌크 실리콘 기판들 상에서, 3중-게이트 트랜지스터들에 대한 제조 프로세스는, 금속 게이트 전극의 최하부를 트랜지스터 바디의 최하부에서의 소스 및 드레인 확장 팁들(즉, "핀")에 맞춰 정렬할 때, 종종 문제점들에 당면한다. 3중-게이트 트랜지스터가 벌크 기판 상에 형성될 때, 최적의 게이트 제어를 위해 그리고 쇼트-채널 효과들을 감소시키기 위해 적절한 정렬이 필요하다. 예를 들어, 소스 및 드레인 확장 팁들이 금속 게이트 전극보다 더 깊은 경우, 펀치-스루가 발생할 수 있다. 대안적으로, 금속 게이트 전극이 소스 및 드레인 확장 팁들보다 더 깊은 경우, 그 결과는 원치 않는 게이트 기생 캡일 수 있다.
따라서, 벌크 기판들에 의해 제공되는 제조의 용이함을 실리콘-온-절연체 기판들에 의해 제공되는 향상된 쇼트 채널 효과들과 결합시킨 3중-게이트 트랜지스터 제조 프로세스에 대한 필요성이 존재한다.
본 발명의 실시예들은 분리된 바디 부분들을 가지는 반도체 디바이스들을 포함한다.
실시예에서, 반도체 구조는 반도체 기판 위에 배치된 반도체 바디를 포함한다. 반도체 바디는 제1 폭을 가지며, 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 분리 받침대(isolation pedestal)가 반도체 바디와 반도체 기판 사이에 배치된다. 분리 받침대는 제1 폭과 평행하며 제1 폭보다 더 작은 제2 폭을 가진다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 부분적으로 둘러싼다.
또 다른 실시예에서, 반도체 구조는 반도체 기판 위에 배치된 반도체 바디를 포함한다. 반도체 바디는 제1 반도체 물질로 구성되고, 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 분리 받침대가 반도체 바디와 반도체 기판 사이에 배치된다. 분리 받침대는 제1 반도체 물질과는 상이한 제2 반도체 물질의 산화물로 구성된다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 부분적으로 둘러싼다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은 반도체 기판 위에 반도체 바디를 형성하는 것을 포함한다. 반도체 바디는 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 분리 받침대가 반도체 바디와 반도체 기판 사이에 형성된다. 반도체 바디는 제1 폭을 가지고 분리 받침대는 제1 폭과 평행하며 제1 폭보다 더 작은 제2 폭으로 형성되거나, 또는 반도체 바디는 제1 반도체 물질로 구성되고 분리 받침대는 제1 반도체 물질과는 상이한 제2 반도체 물질의 산화물로 구성되거나, 또는 두 경우 모두일 수 있다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 부분적으로 둘러싸도록 형성된다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은 반도체 기판 상에 반도체 바디를 형성하는 것을 포함한다. 반도체 바디는 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 방법은 또한 반도체 바디의 적어도 일부분의 양측에, 산소 원자들을 반도체 기판 내에 주입하는 것을 포함한다. 반도체 기판은 이후 어닐링되어, 주입된 산소 원자들로부터의 산화에 의해, 반도체 바디의 일부분과 반도체 기판 사이에 분리 받침대를 형성한다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 부분적으로 둘러싸도록 형성된다.
벌크 기판들에 의해 제공되는 제조의 용이함을 실리콘-온-절연체 기판들에 의해 제공되는 향상된 쇼트 채널 효과들과 결합시킨 3중-게이트 트랜지스터 제조 프로세스가 제공된다.
도 1a는 본 발명의 실시예에 따른 반도체 디바이스들(100, 200 또는 300)의 평면도를 예시한다.
도 1b는 본 발명의 실시예에 따라, a-a' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(100)의 횡단면 채널 뷰를 예시한다.
도 1c는 본 발명의 실시예에 따라, b-b' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(100)의 횡단면 소스/드레인 뷰를 예시한다.
도 2a는 본 발명의 실시예에 따라, a-a' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(200)의 횡단면 채널 뷰를 예시한다.
도 2b는 본 발명의 실시예에 따라, b-b' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(200)의 횡단면 소스/드레인 뷰를 예시한다.
도 3a는 본 발명의 실시예에 따라, a-a' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(300)의 횡단면 채널 뷰를 예시한다.
도 3b는 본 발명의 실시예에 따라, b-b' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(300)의 횡단면 소스/드레인 뷰를 예시한다.
도 4a-4e는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제1 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 5a-5d는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제2 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 6a-6d는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제3 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 7a-7c는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제4 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 8a-8c는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제5 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 9a-9d는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제6 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 10a-10d는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제7 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 11a-11c는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제8 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 12a-12d는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제9 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 13a-13e는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제10 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 14a-14h는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제11 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 15a-15d는 본 발명의 실시예에 따라, 반도체 디바이스를 제조하는 제12 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 16은 발명의 일 구현예에 따른 컴퓨팅 디바이스를 예시한다.
분리된 바디 부분들을 가지는 반도체 디바이스들이 기술된다. 후속하는 기재에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 특정 통합 및 물질 체계들과 같은 다수의 특정 상세항목들이 설명된다. 본 발명의 실시예들이 이들 특정 상세항목들 없이도 구현될 수 있다는 점이 당업자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은 공지된 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세하게 기술되지 않는다. 또한, 도면들에 도시된 다양한 실시예들이 예시적인 표현들이며, 반드시 축척에 맞게 그려지지 않는다는 점이 이해되어야 한다.
기반 반도체 기판으로부터 반도체 디바이스의 반도체 바디의 채널 영역 또는 소스 및 드레인 영역들, 또는 둘 모두를 분리시키기 위한 방법들이, 결과적인 구조들과 함께 기술된다. 실시예에서, 하나 이상의 분리 받침대들이 반도체 바디와 반도체 기판 사이에 형성된다. 분리 받침대는, 동일한 물질로 구성되더라도, 다른 인접한 분리 물질과는 구별될 수 있다. 본원에 기술된 방식들은 언더-핀 산화(under-fin oxidation, UFO) 프로세스들로서 지칭될 수 있다. 이러한 프로세스들은 결과의 반도체 디바이스에서 누설을 억제하거나 완전히 차단하기 위해 사용될 수 있다.
실시예에서, 트랜지스터 제조 프로세스는 FIN의, 또는 나노와이어와 같은 와이어의 서브핀(subfin) 영역을 전기적으로 분리시키는 산화물층의 형성을 수반한다. 본 발명의 하나 이상의 실시예들은 벌크 실리콘 기판들과 같은 벌크 기판들로 시작하는 실리콘-온-절연체(SOI) 타입 핀들 또는 리본들의 구현을 가능하게 한다. 하나의 이러한 실시예에서, 이는 서브핀(subFIN) 채널 아래의 산화물층의 형성에 의해 달성된다. 본 발명의 하나 이상의 실시예들은, 초기 제조가 벌크 기판으로부터 오기 때문에, 기판 도핑과는 독립적인 채널 도핑의 용이함을 가능하게 한다. 그러나, 실시예에서, 산화물 분리(UFO)가 또한 또는 오직 소스 및 드레인 영역들 아래에서만 수행되는 경우, 오직 벌크 접합 누설 억제에 대한 용이함만이 존재할 수 있다.
벌크 실리콘 기판들로부터의 3중게이트 또는 FIN-FET 트랜지스터들의 종래의 프로세싱 하에서, 결과적인 디바이스들의 서브-핀 누설이 발생할 수 있다. 이러한 누설은 Ioff(오프-상태 소스 및 드레인 누설)의 타겟팅 및 제어를 어렵게 할 수 있다. 누설은 열악한 게이트 제어를 가지는 또는 게이트 제어를 가지지 않는 영역에서, FIN의 최하부에 절연체 층의 도입에 의해 효과적으로 억제될 수 있다. 실시예에서, 절연 물질의 도입은 또한 저농도로 도핑된 또는 완전히 도핑되지 않은 채널 디바이스를 달성하기 위한 채널 도핑 감소의 용이한 타겟팅을 가능하게 할 수 있다. 서브-핀 영역 내의 매립된 산화물을 가지는 것은 또한 충돌하는 제약들을 완화시키고, 동시에 높은 이동도, 우수한 디바이스 정전기들 및 기판 접합 누설의 제거를 가지는 저농도 도핑된 핀을 가능하게 할 수 있다. 또한, 소스 및 드레인 영역들 아래의 산화물의 존재는 접합 누설을 상당히 감소시킬 수 있다.
본 발명의 하나 이상의 실시예는 트랜지스터 성능의 개선 및, 예를 들어, 대기 모드에서 접합 누설에 의해 제한되는 시스템-온-칩(SOC) 초-저 전력 디바이스들에 대한, 대기 전력의 감소에 대한 "비용-효과적인" 해법을 제공한다. 이러한 이점들이 또한 서브핀 영역을 매우 고농도로 도핑시켜서 달성될 수 있지만, 이러한 도핑은 채널 도핑에 영향을 주지 않고는, 따라서, 이동도에 영향을 주지 않고는 수행되기 어렵다. 대안적으로, 미리 제조된 SOI 기판이 사용될 수 있지만, 통상적으로는 더 높은 제조 비용을 요구할 수 있다. 따라서, 하나 이상의 실시예들은, 예를 들어, 매립된 산화물 층을 가지는 FINS에 기초한 3중 게이트 디바이스들 또는 FinFET들의 제조를 수반한다. 하나의 이러한 실시예에서, 매립된 산화물 층은 기반 기판으로부터 활성인 핀 채널을 격리시킨다. 이러한 방식들은 비용-효과적인 해법들일 수 있는데, 왜냐하면, 이들은 벌크 기판들로 시작될 수 있고, 기판으로부터의 활성 핀의 분리는 서브핀 영역에서의 로컬화된 산화를 이용하여 수행될 수 있기 때문이다.
한 양상에서, 분리 받침대가 반도체 바디와 반도체 기판 사이에 형성된다. 도 1a는 본 발명의 실시예에 따른, 반도체 디바이스(100)의 평면도를 예시한다. 도 1b는 a-a' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(100)의 횡단면 채널 뷰이다. 도 1c는 b-b' 축을 따라 취해진 바와 같은, 도 1a의 반도체 디바이스(100)의 횡단면 소스/드레인 뷰를 예시한다.
도 1a를 참조하면, 반도체 디바이스(100)는 (도 1b 및 1c에 110으로서 도시된) 반도체 기판 위에 배치된 반도체 바디(102)를 포함한다. 반도체 바디(102)는 채널 영역(104) 및 채널 영역(104)의 양측에 한 쌍의 소스 및 드레인 영역들(106)을 포함한다. 반도체 디바이스(100)는 또한 반도체 바디(102)의 채널 영역(104)의 일부분을 적어도 부분적으로 둘러싸는 게이트 전극 스택(108)을 포함한다.
반도체 디바이스(100)(및 본원에 기술된 반도체 디바이스들 중 임의의 것)는 트랜지스터 또는 유사 디바이스일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스는 로직 또는 메모리를 위한 금속-산화물 반도체(MOS) 트랜지스터이거나, 또는 바이폴라 트랜지스터이다. 또한, 실시예에서, 반도체 디바이스(100)는 3중 게이트 디바이스, 독립적으로 액세스되는 이중 게이트 디바이스, 또는 FIN-FET들과 같은 3차원 아키텍쳐를 가진다.
반도체 바디(102)는 반도체 디바이스의 동작 동안 반도체 디바이스로부터의 전류 흐름을 허용하기에 적합한 물질로 구성될 수 있다. 예를 들어, 일 실시예에서, 반도체 바디(102)는 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 물질을 포함할 수 있지만 이에 제한되지 않는 물질의 단일 결정으로 구성된다. 채널 영역(104)은, 일 실시예에서, 반도체 바디(102)의 도핑되지 않거나 저농도로 도핑된 영역이다. 소스 및 드레인 영역들(106)은, 일 실시예에서, 반도체 바디(102)의 고농도로 도핑된 영역들이다. 일 실시예에서, 반도체 바디는 IV족 물질로 구성되고, 하나 이상의 부분들은 붕소, 비소, 인, 인듐 또는 이들의 화합물로 도핑된다. 또 다른 실시예에서, 반도체 바디는 III-V족 물질로 구성되고, 하나 이상의 부분들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨으로 도핑된다. 실시예에서, 반도체 물질(102)의 적어도 일부분은 변형(strain)된다. 실시예에서, 소스 및 드레인 영역들(106)과 금속 성분들(metal species)과의 접촉이 이루어진다. 금속 성분들은 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 또는 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 규화물 물질)과 같은 합금일 수 있다.
실시예에서, 게이트 전극 스택(108)의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전층은 높은-K 물질로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전층은 하프늄 산화물, 하프늄 산화-질화물, 하프늄 규화물, 란타늄 산화물, 지르코늄 산화물, 지르코늄 규화물, 탄탈륨 산화뮬, 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염, 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 물질로 구성된다. 또한, 게이트 유전층의 일부분은 반도체 바디(104)의 최상위 몇몇 층들로부터 형성된 자연 산화물층을 포함할 수 있다. 실시예에서, 게이트 유전층은 최상위의 높은-k 부분 및 반도체 물질의 산화물로 구성된 하위 부분으로 구성된다. 일 실시예에서, 게이트 유전층은 하프늄 산화물의 최상위 부분 및 실리콘 이산화물 또는 실리콘 산화-질화물의 최하위 부분으로 구성된다. 일 실시예에서, 게이트 전극은 금속 질화물들, 금속 탄화물, 금속 규화물, 금속 알루미늄화물, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 또는 도전성 금속 산화물과 같은, 그러나 이에 제한되지 않는 금속층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정층 위에 형성된 비-일함수-설정 충진 물질로 구성된다. 실시예에서, 게이트 전극 스택(108)은 또한 절연성 유전 물질로 구성될 수 있는 측벽 스페이서들을 포함한다.
도 1b 및 1c를 참조하면, 반도체 디바이스(100)는 또한 반도체 바디(102)(예를 들어, 도 1b의 채널 영역(104) 또는 도 1c의 소스/드레인 영역(106))와 반도체 기판(110) 사이에 배치된 분리 받침대(예를 들어, 도 1b의 분리 받침대(112) 또는 도 1c의 분리 받침대(114))를 포함한다. 실시예에서, 반도체 바디(102)(또는 104 또는 106)는 제1 폭(W1)을 가진다. 분리 받침대(112 또는 114)는 W1과 평행한 제2 폭(W2)을 가진다. 실시예에서, 도 1b 및 1c 모두에 도시된 바와 같이, W2는 W1보다 더 작다. 일 실시예(미도시됨)에서, 분리 받침대(112 또는 114)는 W1보다 더 작은 W2를 가지는 본질적으로 수직 측벽들을 가진다. 그러나, 또 다른 실시예에서, 도 1b 및 1c에 도시된 바와 같이, 분리 받침대(112 또는 114)는 반도체 바디(102) 아래에 라운딩된 에지들을 가지고 노치된다(notched).
실시예에서, 도 1b에 도시된 바와 같이, 반도체 디바이스(100)는 채널 영역(104) 아래에 배치된 분리 받침대(112)만을 포함한다. 한 가지 이러한 실시예에서, 소스 및 드레인 영역들의 쌍은 반도체 기판(110)으로부터 전기적으로 분리되지 않는다. 또 다른 실시예에서, 도 1c에 도시된 바와 같이, 반도체 디바이스(100)는 소스 및 드레인 영역들의 쌍(106) 아래에 배치된 분리 받침대(114)만을 포함한다. 한 가지 이러한 실시예에서, 채널 영역(104)은 반도체 기판(110)으로부터 전기적으로 분리되지 않는다. 또 다른 실시예에서, (예를 들어, 도 1b 및 1c에 도시된 바와 같이, 112 및 114의 조합으로서) 분리 받침대는 반도체 바디(102)의 채널 영역(104) 아래에 그리고 소스 및 드레인 영역들(106)의 쌍 아래에 배치된다. 따라서, 소스 및 드레인 영역들의 쌍(106) 및 채널 영역(104) 모두는 반도체 기판(110)으로부터 전기적으로 분리될 수 있다.
실시예에서, 용어 "분리 받침대(isolation pedestal)"는 주어진 시간에서 형성된 이산 분리 구조, 예를 들어, 채널 영역 아래에만 형성되는 이산 구조, 또는 소스 및 드레인 영역들의 쌍 아래에만 형성되는 한 쌍의 이산 구조들, 또는 채널 영역 아래에 뿐만 아니라 한 쌍의 소스 및 드레인 영역들 아래에 형성되는 이산 구조를 전달하기 위해 사용된다. 또 다른 실시예에서, 용어 "분리 받침대"는 상이한 시간들에서 형성된 분리 구조들의 결합, 예를 들어, 채널 영역 아래에 형성된 이산 구조와 결합된 한 쌍의 소스 및 드레인 영역들 아래에 상이한 시간에 형성된 한 쌍의 이산 구조를 전달하기 위해 사용된다.
분리 받침대(112 또는 114)는 반도체 기판(110)으로부터 반도체 바디(102)의 적어도 일부분을 전기적으로 분리시키기에 적합한 물질로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 받침대(112 또는 114)는 실리콘 이산화물, 실리콘 산화-질화물 또는 실리콘 질화물과 같은, 그러나 이에 제한되지 않는, 유전 물질로 구성된다. 실시예에서, 분리 받침대(112 또는 114)는 반도체 바디(102)의 반도체 물질의 산화물로 구성된다. 또 다른 실시예에서, 분리 받침대(112 또는 114)는 반도체 바디(102)의 반도체 물질과는 상이한 반도체 물질의 산화물로 구성된다.
반도체 기판(110)은 반도체 디바이스 제조에 적합한 물질로 구성될 수 있다. 실시예에서, 반도체 기판(110)은 벌크 기판이다. 예를 들어, 일 실시예에서, 반도체 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 물질을 포함할 수 있지만 이에 제한되지 않는 물질의 단일 결정으로 구성된 벌크 기판이다. 대안적으로, 반도체 기판(110)은 상부 에피택셜 층 및 하부 벌크 부분을 포함하고, 그 중 어느 하나는 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 물질을 포함할 수 있지만 이에 제한되지 않는 물질의 단일 결정으로 구성될 수 있다. 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산화-질화물을 포함할 수 있지만 이에 제한되지 않는 물질로 구성된 개재된 절연체 층이 상부 에피택셜 층과 하부 벌크 부분 사이에 배치된다.
도 1b 및 1c를 다시 참조하면, 반도체 디바이스(100)는, 실시예에서, 분리 받침대(112 또는 114)에 인접하게 그리고 반도체 기판(110) 위에 배치된 제1 유전층(116)을 더 포함한다. 제1 유전층(116)은 분리 받침대(112 또는 114)와는 다르다. 예를 들어, 분리 받침대(112 또는 114)와 동일한 물질로 구성되더라도, 제1 유전층(116)은 분리 받침대(112 또는 114)와 인접하지만, 이와 연속적이지는 않다. 실시예에서, 제1 유전층(116)은 반도체 기판(110)으로부터 게이트 전극 스택(108)의 일부분을 전기적으로 분리하기에 적합한 물질로 구성된다. 예를 들어, 일 실시예에서, 제1 유전층(116)은 실리콘 이산화물, 실리콘 산화-질화물 또는 실리콘 질화물과 같은, 그러나 이에 제한되지 않는 유전 물질로 구성된다.
도 1b 및 1c를 다시 참조하면, 반도체 디바이스(100)는, 실시예에서, 제1 유전층(116) 아래에 그리고 반도체 기판(110) 상에 배치된 제2 유전층(118)을 더 포함한다. 제2 유전층(118)은, 그것이 반도체 디바이스(100)를 제조하기 위해 선택된 프로세스의 결함일 수 있음에 따라 점선으로 도시된다(예를 들어, 실시예를 예시하기 위해 도 5a-5d를 참조하라, 여기서 얕은 트렌치 분리 영역이 분리 받침대 제조를 위해 함몰(recess)된다). 이러한 경우에서, 제2 유전층(118)은 나머지 얕은 트렌치 분리 물질로 구성된다. 일 실시예에서, 제2 유전층(118)은 실리콘 이산화물, 실리콘 산화-질화물 또는 실리콘 질화물과 같은, 그러나 이에 제한되지 않은, 유전 물질로 구성된다.
실시예에서, 반도체 디바이스(100)는 반도체 바디(102) 위에 수직으로 배치된 하나 이상의 나노와이어들을 더 포함한다. 한 가지 이러한 실시예에서, 게이트 전극 스택(108)은 하나 이상의 나노와이어들 각각의 일부분을 적어도 부분적으로 둘러싼다. 따라서, 본원에서의 실시예들은 단일 채널 디바이스들 및 다중 채널 디바이스들 모두를 타겟으로 한다. 실시예에서, 추가적인 나노와이어들 각각은 나노와이어에 배치된 채널 영역을 포함한다. 일 실시예에서, 각각의 나노와이어의 채널 영역은 그것이 기반 기판 물질 또는 위에 놓인(overlying) 채널 제조 물질들과 같은 임의의 개재 물질 없이 게이트 전극 스택(108)에 의해 완전히 둘러싸인다는 점에서 이산적이다. 따라서, 반도체 바디(102) 위에 배치된 복수의 나노 와이어들을 가지는 실시예들에서, 나노와이어들의 채널 영역들 및 반도체 바디는 서로에 대해 이산적이다.
실시예에서, 반도체 바디(102) 및 임의의 추가적인 나노와이어들은, 폭 대 높이 비에 따라 와이어 또는 리본으로서 크기가 정해질 수 있고, 스퀘어-오프된(squared-off) 코너 또는 라운딩된(rounded) 코너를 가질 수 있다. 실시예에서, 횡단면 관점으로부터, 반도체 바디(102) 및 임의의 추가적인 나노와이어들의 치수들은 나노 스케일이다. 예를 들어, 특정 실시예에서, 반도체 바디(102) 및 임의의 추가적인 나노와이어들 각각의 가장 작은 치수는 대략 20 나노미터보다 더 작다.
또 다른 양상에서, 분리 받침대의 프로파일은 라운딩된 에지들로부터 형성된 노치들 또는 수직 측벽들 대신 패싯된 노치들(faceted notches)을 가질 수 있다. 예를 들어, 도 1a는 본 발명의 또 다른 실시예에 따른, 반도체 디바이스(200)의 평면도를 예시한다. 도 2a는 a-a' 축을 따라 취해지는 바와 같은, 도 1a의 반도체 디바이스(200)의 횡단면 채널 뷰를 예시한다. 도 2b는 b-b' 축을 따라 취해지는 바와 같은, 도 1a의 반도체 디바이스(200)의 횡단면 소스/드레인 뷰를 예시한다.
도 1a를 참조하면, 반도체 디바이스(200)는 반도체 기판(도 2a 및 2b에 110으로서 도시됨) 위에 배치된 반도체 바디(102)를 포함한다. 반도체 바디(102)는 채널 영역(104) 및 채널 영역(104)의 양측에 한 쌍의 소스 및 드레인 영역들(106)을 포함한다. 반도체 디바이스(200)는 또한 반도체 바디(102)의 채널 영역(104)의 일부분을 적어도 부분적으로 둘러싸는 게이트 전극 스택(108)을 포함한다.
도 2a 및 2b를 참조하면, 반도체 디바이스(200)는 또한 반도체 바디(102)(예를 들어, 도 2a의 채널 영역(104) 또는 도 2b의 소스/드레인 영역(106))과 반도체 기판(110) 사이에 배치된 분리 받침대(예를 들어, 도 2a의 분리 받침대(212) 또는 도 2b의 분리 받침대(214))를 포함한다. 실시예에서, 반도체 바디(102)(104 또는 106으로서)는 제1 폭(W1)을 가진다. 분리 받침대(212 또는 214)는 W1과 평행한 제2 폭(W2)을 가진다. 실시예에서, 분리 받침대(212 또는 214)는 반도체 바디(102) 아래에 패싯된 에지들(faceted edges)을 가지고 노치된다. 즉, 도 2a 및 2b 모두에 도시된 바와 같이, W2는 W1보다 더 작다.
실시예에서, 반도체 디바이스(100) 및 도 1b 및 1c와 연관되어 기술된 바와 같이, 분리 받침대(212 또는 214)는 반도체 바디(102) 아래에 부분적으로 위치될 수 있고, 물질로 구성될 수 있고, 분리 받침대들(112 및 114)에 대한 배치, 조성 및 정의 옵션들에 따른 정의를 가질 수 있다. 실시예에서, 도 2a 및 2b에 도시된 바와 같이, 그리고 반도체 디바이스(100) 및 도 1b 및 1c와 연관되어 전술된 바와 같이, 반도체 디바이스(200)는 제1 유전층(116) 및 제2 유전층(118) 중 하나 또는 둘 모두를 더 포함한다. 실시예에서, 또한 반도체 디바이스(100)와 연관되어 전술된 바와 같이, 반도체 디바이스(200)는 반도체 바디(102) 위에 수직으로 배치된 하나 이상의 나노와이어들을 더 포함한다.
또 다른 양상에서, 받침대가 위에 놓인 반도체 바디의 반도체 물질과는 상이한 반도체 물질의 산화물로 형성된다. 예를 들어, 도 1a는 본 발명의 또 다른 실시예에 따른, 반도체 디바이스(300)의 평면도를 예시한다. 도 3a는 a-a' 축을 따라 취해지는 바와 같은, 도 1a의 반도체 디바이스(300)의 횡단면 채널 뷰를 예시한다. 도 3b는 b-b' 축을 따라 취해지는 바와 같은, 도 1a의 반도체 디바이스(300)의 횡단면 소스/드레인 뷰를 예시한다.
도 1a를 참조하면, 반도체 디바이스(300)는 (도 3a 및 3b에 110으로서 도시된) 반도체 기판 위에 배치된 반도체 바디(102)를 포함한다. 반도체 바디(102)는 채널 영역(104) 및 채널 영역(104)의 양측에 한 쌍의 소스 및 드레인 영역들(106)을 포함한다. 반도체 디바이스(300)는 또한 반도체 바디(102)의 채널 영역(104)의 일부분을 적어도 부분적으로 둘러싸는 게이트 전극 스택(108)을 포함한다.
도 3a 및 3b를 참조하면, 반도체 디바이스(300)는 또한 반도체 바디(102)(예를 들어, 도 3a의 채널 영역(104) 또는 도 3b의 소스/드레인 영역(106))와 반도체 기판(110) 사이에 배치된 분리 받침대(예를 들어, 도 3a의 분리 받침대(312) 또는 도 3b의 분리 받침대(314))를 포함한다. 실시예에서, 반도체 바디(102)는 제1 반도체 물질로 구성된다. 분리 받침대(312 또는 314)는 제1 반도체 물질과 상이한 제2 반도체 물질의 산화물로 구성된다. 예를 들어, 한 가지 이러한 실시예에서, 반도체 바디(102)는 실리콘으로 구성되고, 제2 반도체 물질은 실리콘 게르마늄이다. 대안적으로, 또 다른 이러한 실시예에서, 반도체 바디(102)는 실리콘 게르마늄으로 구성되고, 제2 반도체 물질은 실리콘이다.
실시예에서, 반도체 디바이스(100) 및 도 1b 및 1c와 연관되어 기술된 바와 같이, 분리 받침대(312 또는 314)는 반도체 바디(102) 아래에 배치될 수 있고, 분리 받침대들(112 및 114)에 대한 배치 및 정의 옵션들에 따른 정의를 가질 수 있다. 실시예에서, 도 3a 및 3b에 도시된 바와 같이, 그리고 반도체 디바이스(100) 및 도 1b 및 1c와 연관되어 전술된 바와 같이, 반도체 디바이스(300)는 제1 유전층(116) 및 제2 유전층(118) 중 하나 또는 둘 모두를 더 포함한다. 실시예에서, 또한 반도체 디바이스(100)와 연관하여 전술된 바와 같이, 반도체 디바이스(300)는 반도체 바디(102) 위에 수직으로 배치된 하나 이상의 나노와이어들을 더 포함한다.
그렇게 도시되었지만, 분리 받침대(312 또는 314)의 폭이 반도체 바디(102)의 폭과 동일할 필요는 없다. 예를 들어, 실시예에서, 반도체 바디(102)(104 또는 106으로서)는 제1 폭을 가진다. 분리 받침대(312 또는 314)는 제1 폭과 평행하고 제1 폭보다 더 작은 제2 폭을 가진다. 한 가지 이러한 실시예에서, 분리 받침대(312 또는 314)는 반도체 바디(102) 아래에 패싯된 에지들을 가지고 노치된다. 또 다른 이러한 실시예에서, 분리 받침대(312 또는 314)는 반도체 바디(102) 아래에 패싯된 에지들을 가지고 노치된다.
또 다른 양상에서, 다양한 반도체 디바이스들을 제조하는 방법들이 제공된다. 다양한 방법들의 고려사항들은 핀 아래에 산화를 위한 영역을 노출하기 위한 "액세스를 위한 어퍼쳐"를 제조하기 위한 필요성을 포함할 수 있다. 이는 "핀 아래 산화(under fin oxidation)"(UFO)로 지칭될 수 있다. 실시예에서, 스페이서들의 사용은 동일하거나 유사한 물질이 산화되는 경우 요구될 수 있으며, 심지어 유사하지 않은 물질들이 사용되는 경우에도 포함될 수 있다. 일 실시예에서, 핀 아래의 영역에 대한 액세스는 게이트 교체 프로세스 또는 트렌치 접촉 프로세스, 또는 둘 모두에 의해 제공된다. 실시예들은 UFO 프로세싱 이전에 위에 놓인 피쳐에 의해 핀의 일부분이 제자리에 "스트랩"될 것을 요구할 수 있다. 실시예에서, 산화 분위기 또는 인접한 산화 물질이 UFO를 위해 사용될 수 있다. 그러나, 도 15a-15d에 예시된 또 다른 실시예에서, 산소 주입이 사용된다. 일부 실시예들에서, UFO 이전에 물질의 일부분이 함몰되어, 산화 동안 소위 새부리(birds-beak) 형성의 범위를 감소시킬 수 있다. 일부 실시예들에서, 리플로우가능한 산화물이 액세스를 위한 어퍼쳐의 형성 동안 개방된 영역들을 채우기 위해 사용된다. 위의 그리고 다른 고려사항들은 하기에 제시되는 다양한 방법들에서 다루어질 수 있다.
일반적으로, 하기의 도면 세트들 4-14를 참조하면, 그리고 본 발명의 실시예에 따르면, 반도체 디바이스를 제조하는 방법은 반도체 기판 위에 반도체 바디를 형성하는 것을 포함한다. 반도체 바디는 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 분리 받침대는 반도체 바디와 반도체 기판 사이에 형성된다. 반도체 바디는 제1 폭을 가지고 분리 받침대는 제1 폭과 평행하고 제1 폭보다 더 작은 제2 폭을 가지거나, 또는 반도체 바디는 제1 반도체 물질로 구성되고 분리 받침대는 제1 반도체 물질과는 상이한 제2 반도체 물질의 산화물로 구성되거나, 또는 두 경우 모두이다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 부분적으로 둘러싸도록 형성된다.
실시예에서, 분리 받침대는 반도체 바디의, 소스 및 드레인 영역들의 쌍 아래가 아닌, 채널 영역 아래에 형성된다. 또 다른 실시예에서, 분리 받침대는 반도체 바디의, 채널 영역 아래가 아닌, 소스 및 드레인 영역들의 쌍 아래에 형성된다. 또 다른 실시예에서, 분리 받침대는 반도체 바디의 채널 영역 아래에 그리고 소스 및 드레인 영역들의 쌍 아래에 형성된다. 실시예에서, 방법은 분리 받침대에 인접하게 그리고 반도체 기판 위에 제1 유전층을 형성하는 것을 더 포함한다. 한 가지 이러한 실시예에서, 방법은, 예를 들어, "제1" 유전층의 형성 이전에, 제1 유전층 아래에 그리고 반도체 기판 상에 제2 유전층을 형성하는 것을 더 포함한다.
분리 받침대들의 UFO 형성을 수행하기 위한 다양한 전략들의 특정 예들이 후속한다. 제1 예에서, 도 4a-4e는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다.
도 4a를 참조하면, 패터닝층(402)이 하드마스크 스택(404) 위에 형성되고, 하드마스크 스택(404)은 반도체 기판(406) 위에 형성되어 있다. 특정 실시예에서, 패터닝 층(402)은 실리콘 질화물 스페이서 마스크이고, 하드마스크 스택(404)은 얇은 실리콘 이산화물층 상에 배치되는 대략 50 나노미터의 실리콘 질화물을 포함하고, 반도체 기판은 벌크 단일-결정 실리콘 반도체 기판이다. 도 4b를 참조하면, 핀들이 반도체 기판(406) 내로 에칭되어 채널 영역들을 제공한다. 일 실시예에서, 에칭된 핀들의 높이는 그로부터 후속적으로 형성되는 디바이스 내의 HSi 값에 근사하도록 타겟팅된다. 즉, 벌크 실리콘 기판은 서브-핀 분리를 위해 필요한 깊이까지 스페이서 패터닝 기법을 사용하여 핀들 내로 패터닝된다. 도 4c를 참조하면, 스페이서 라이너 물질이 퇴적되고 에칭되어 스페이서들(408)을 제공한다. 즉, 질화물 스페이서 라이너가 부분적인 핀 패터닝 이후에 형성된다. 핀 측벽들을 따르는 질화물 스페이서들 및 핀 질화물 하드마스크는 활성 핀 채널 영역의 후속적인 산화를 차단한다. 도 4d 및 4e를 참조하면, 반도체 기판(406)의 에칭이, 스페이서들(408) 아래의 언더컷 형성과 함께 계속된다. 도 4d를 참조하면, 특정 실시예에서, 등방성 건식 에칭과 같은 등방성 에칭이 사용되고, 언더컷 부분들(410)은 라운딩된 에지들을 가진다. 도 4e를 참조하면, 또 다른 특정 실시예에서, 이방성 습식 에칭과 같은 이방성 에칭이 사용되고 언더컷 부분들(410')은 패싯된 에지들을 가진다. 영역들(410 및 410')은 이후 산화되어 도 1b, 1c, 2a 및 2b와 연관되어 기술된 바와 같은 기하학형상을 가지는 분리 받침대들을 제공할 수 있다. 즉, 노출된 실리콘 측벽들이 이후 산화되어 기반 기판으로부터 활성 핀 영역을 분리시킨다.
도 5a-5d는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제2 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 5a를 참조하면, 얕은 트렌치 분리 산화물층과 같은 유전층(504)을 함몰시킴으로써 벌크 기판으로부터 핀들(502)이 형성된다. 질화물 기둥과 같은 게이트 플레이스홀더(placeholder)(506)가 핀의 채널 영역을 커버하도록 형성된다(도 5a에서, 핀들은 게이트 플레이스홀더(506)에 의한 커버리지로부터 떠나서 페이지로부터 연장한다는 점에 유의한다). 도 5b를 참조하면, 스페이서들(508)이 핀들(502)의 노출된 부분들의 측벽들을 따라 형성된다. 도 5c를 참조하면, 유전층(504)은 핀들(502)의 일부분들(510)을 노출시키기 위해 추가로 함몰된다. 게이트 플레이스홀더(508) 아래의 핀들(502)의 일부분들이 보호되기 때문에, 이 프로세스는 핀들(502)의 소스 및 드레인 영역들에서 분리를 제공하기 위해 사용될 수 있다. 예를 들어, 도 5d를 참조하면, 노출된 부분들(510)은 산화되어 분리 받침대들(512)을 제공한다. 산화 시에, 리플로우 산화물이 스페이서들(508) 아래에 나머지 보이드를 채우도록 형성될 수 있거나, 또는 스페이서들(508)은 제거될 수 있다. 추가적인 실시예에서, 도 5a-5d와 연관되어 기술된 방법은 소스 및 드레인 언더컷 에칭에 후속하여 수행될 수 있고, 후속적으로, 분리 받침대가 채널 영역 아래에 제조될 수 있다. 따라서, 분리 받침대들은 소스 및 드레인 영역들 아래에만, 채널 영역 아래에만, 또는 동시에 모든 영역들 아래에 제공될 수 있다.
도 6a-6d는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제3 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 6a를 참조하면, 하드마스크(604)를 가지는 핀(602)이 벌크 기판(606)으로부터 형성된다. 도 6b에 형성된 바와 같이, 얕은 트렌치 분리 산화물층과 같은 유전층(608)이 이후 핀(602)에 인접하게 형성된다. 도 6c를 참조하면, 유전층(608)은 핀(602)의 일부분(610)을 노출하도록 함몰된다. 도 6d를 참조하면, 하드마스크(604)는 제거되고, 실리콘 질화물 캡층과 같은 캡층(612)이 핀(602)의 노출된 부분(610)을 둘러싸도록 형성된다. 어닐링이 이후 수행될 수 있고, 여기서 유전층(608)은 부분(610)을 제외하고 핀(602)을 산화시키기 위한 산소의 소스로서 사용되며, 부분(610)을 분리된 활성 영역으로서 남겨둔다. 캡 층(612)은 후속적으로 제거될 수 있고, 게이트 전극이 다른 디바이스 피쳐들과 함께 형성될 수 있다.
도 7a-7c는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제4 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 7a를 참조하면, 도 6d에 제공된 구조를 사용하여, 유전층(608)은 핀(602)의 일부분(702)을 노출시키기 위해 추가로 함몰될 수 있다. 도 7b에 도시된 바와 같이, 노출된 부분(702)은 이후, 예를 들어, 산화 분위기에서 산화되어, 분리 받침대(704)를 제공할 수 있다. 도 7c를 참조하면, 캡층(612)이 후속적으로 제거되어 분리 받침대(704) 위에 활성 영역(610)을 남겨둘 수 있다. 게이트 전극이, 다른 디바이스 피쳐들과 함께, 이후 형성될 수 있다. 따라서, 도 6a-6d에 비해, 도 7a-7c에 예시된 실시예에서, 더 양호한 제어를 위한 열 산화 이전에 추가적인 얕은 트렌치 분리 영역 함몰이 수행된다. 방법은 소스 및 드레인들 아래에만 산화물을 생성하기 위해 스페이서 에칭 이후 반복될 수 있다. 또는, 대안적으로, 방법은 채널 영역 아래에만 또는 채널 영역 아래에 그리고 동시에 소스 및 드레인 영역들 아래에 산화물을 형성하기 위해 언더컷 에칭에 후속하여 수행된다.
또 다른 양상에서, 매립된 산화물층이 실리콘 핀에 포함된 실리콘 게르마늄층의 더 빠른 재산화를 통해 형성될 수 있다. 예를 들어, 도 8a-8c는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제5 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 8a를 참조하면, 실리콘 게르마늄 영역(802)이, 예를 들어, 계층화된 기판을 패터닝함으로써, 벌크 실리콘 기판(806)으로부터 형성된 실리콘 핀(804)에 포함된다. 도 8b에 도시된 바와 같이, 얕은 트렌치 분리 산화물(808)이 이후 형성되고 함몰되어 실리콘 게르마늄 영역(802)에 인접한 산화 물질을 제공한다. 도 8c를 참조하면, 분리 받침대(810)를 형성하기 위한 인접한 얕은 트렌츠 분리 산화물(808)에 의한 실리콘 게르마늄 영역(802)의 산화가 핀(804)의 실리콘 부분들의 산화에 비해 빠르다.
또는, 도 8a-8c에 대한 대안적인 방법으로서, 채널 산화가 요구되지 않는 경우, 도 9a-9d는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제6 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 9a를 참조하면, 실리콘 게르마늄 영역(902)이, 예를 들어 계층화된 기판을 패터닝함으로써, 벌크 실리콘 기판(906)으로부터 형성된 하드마스크(905)(예를 들어, 실리콘 질화물 하드마스크)를 가지는 실리콘 핀(904)에 포함된다. 도 9b에 도시된 바와 같이, 얕은 트렌치 분리 산화물(908)이 이후 형성되고 함몰되어 실리콘 게르마늄 영역(902)에 인접한 산화 물질을 제공한다. 도 9c를 참조하면, 실리콘 질화물 캡 층과 같은 캡층(912)이 핀(904)의 상부 실리콘 영역의 노출된 부분들을 커버하도록 형성된다. 도 9d를 참조하면, 분리 받침대(910)를 형성하기 위한 인접한 얕은 트렌치 분리 산화물(908)에 의한 실리콘 게르마늄 영역(902)의 산화가 핀(904)의 실리콘 부분들의 산화에 비해 빠르다. 캡층(912)은, 전부는 아닐지라도, 대부분의 산화로부터 핀(904)의 상부 실리콘 영역을 보호한다. 방법은 소스 및 드레인들 아래에만 산화를 생성하기 위해 스페이서 에칭 이후 반복될 수 있다. 또는, 대안적으로, 방법은 채널 영역 아래에만 또는 채널 영역 아래에 그리고 동시에 소스 및 드레인 영역들 아래에 산화물을 형성하기 위해 언더컷 에칭에 후속하여 수행될 수 있다.
또 다른 양상에서, 분리 받침대가 게이트 교체, 또는 게이트-지속 프로세스 동안 형성될 수 있다. 예를 들어, 도 10a-10d는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제7 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들이다. 도 10a를 참조하면, 패터닝 층(1002)이 하드마스크 스택(1004) 위에 형성되고, 하드마스크 스택(1004)은 상이한 반도체 층(1007)을 포함하는 반도체 기판(1006) 위에 형성되어 있다. 특정 실시예에서, 패터닝층(1002)은 실리콘 질화물 스페이서 마스크이고, 하드마스크 스택(1004)은 얇은 실리콘 이산화물층 위에 배치된 대략 50 나노미터의 실리콘 질화물을 포함하고, 반도체 기판(1006)은 벌크 단일-결정 실리콘 반도체 기판이다. 층(1007)은 실리콘 게르마늄층일 수 있다. 도 10b를 참조하면, 핀들이 층(1007) 내를 포함하는, 반도체 기판(1006) 내로 에칭되어 채널 영역들을 제공한다. 도 10c를 참조하면, 게이트 교체 동작에서, 층(1007)이 노출되고 선택적으로 에칭되어 보이드들(1020)을 남긴다. 핀들이 이 스테이지에서 에피택셜 소스 및 드레인 영역들에 의해 앵커링된다(anchored)는 점이 이해되어야 한다. 이후, 도 10d를 참조하면, 리플로우 산화물(1022)이 보이드들(1020)에 형성되어 핀들의 최상부 부분들(1022)에 대한 분리 받침대들을 제공한다. 프로세스는 도시된 바와 같이 게이트 교체에서, 또는 더미 게이트 에칭에서, 또는 채널 영역을 노출하는 언더컷 에칭에서 수행될 수 있다.
또 다른 양상에서, 분리 받침대가 스페이서 프로세서 동안 형성될 수 있다. 도 11a-11c는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제8 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 11a를 참조하면, 핀들(1102)이 벌크 기판(1104)(예를 들어, 실리콘)으로부터 형성되고, 상이한 물질층(1106)(예를 들어, 실리콘 게르마늄)을 포함한다. 질화물 기둥 또는 폴리실리콘층과 같은 게이트 플레이스홀더(1108)가 핀의 채널 영역을 커버하도록 형성된다(도 11a에서, 핀들이 게이트 플레이스홀더(1108)에 의한 커버리지로부터 떠나서 페이지로부터 연장한다는 점에 유의한다). 스페이서들(1110)이 핀들(1102)의 노출된 측벽들을 따라, 그리고 얕은 트렌치 분리 영역(1112) 위에 형성된다. 도 11b를 참조하면, 스페이서 에칭에서, 예를 들어, 실리콘 핀으로부터의 실리콘 게르마늄 층의 선택적 습식 에칭에 의해, 얕은 트렌치 분리 영역(1112)이 함몰되고, 상이한 물질층(1106)이 제거된다. 얕은 트렌치 분리 영역(1112)은 플레이스 홀더 게이트(1108)가 앵커로서 사용될 수 있도록 이방성으로 함몰된다는 점에 유의한다. 도 11c를 참조하면, 리플로우 산화물과 같은 유전 물질(1114)이, 한때 층(1106)이 있었던 곳에 형성되고, 핀들(1102)의 상부 부분들을 다시 노출하도록 함몰된다. 이러한 방식이 채널 아래가 아닌 소스 및 드레인 영역들 아래에서만 분리 기둥을 제공한다는 점이 이해되어야한다. 따라서, 소스 및 드레인 접합 누설 억제가 달성될 수 있다.
도 11a-11c를 다시 참조하면, 또 다른 방식은 얕은 트렌치 분리 영역 함몰 동안 SiGe(또는 단지 Si 핀)을 산화시키는 것일 수 있다. 즉, 분리가 소스 및 드레인 언더컷에서 수행될 수 있다. 예를 들어, 도 12a-12d는 본 발명의 실시예들에 따른, 반도체 디바이스를 제조하는 제9 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 12a를 참조하면, 게이트 구조들(1202)이 언더컷 에칭 이전에 핀(1204) 상에 형성되는 것으로서 도시된다. 핀은 상부 실리콘 부분(1210), 실리콘 게르마늄층(1212), 및 벌크 실리콘 부분(1214)을 포함할 수 있다. 도 12b를 참조하면, 층(1212)을 포함하는, 핀(1204)의 일부분들이 궁극적인 소스 및 드레인 에피택셜 층 형성을 위해 언더컷팅된다. 언더컷팅 프로세스는 층(1212)의 나머지 부분들을 포함하는, 언더컷 부분들(1220)을 남긴다. 도 12c를 참조하면, 층(1212)이 완전히 제거되어, 페이지의 내부에 그리고 밖에 있는 게이트(1202)의 일부분들이 앵커들로서 동작한다. 도 12d를 참조하면, 리플로우 산화물과 같은 유전 물질(1230)이 퇴적되어 함몰한다. 에피택셜 퇴적 고려사항들에 대해, 예를 들어, 소스 및 드레인 에피택셜 형성을 위해, 유전 물질(1230)은 채널 영역 아래에만 유지되도록 남아 있을 수 있다.
또 다른 양상에서, 튜닝 포크(tuning fork)의 핀 버전이 제조되어 분리 받침대들을 제공할 수 있다. 예를 들어, 도 13a-13e는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제10 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 13a를 참조하면, 실리콘 기판(1302) 위에 실리콘 이산화물 층(1304) 및 실리콘 질화물 층(1306)이 배치되어 있을 수 있다. 도 13b를 참조하면, 실리콘 이산화물층(1304) 및 실리콘 질화물층(1306)이 에칭되어 실리콘 기판(1302)을 노출시킨다. 도 13c를 참조하면, 에피택셜 실리콘 영역(1308)이 노출된 실리콘 기판(1302) 위에 선택적으로 성장한다. 도 13d를 참조하면, 하드마스크가 형성되고 나머지 실리콘 이산화물층(1304) 및 실리콘 질화물 층(1306)의 일부분들이 패터닝되어 에피택셜 층(1308)으로부터 형성된 핀들의 측면들의 일부분들을 노출시킨다. 도 13e를 참조하면, 열적 어닐링 및 인접한 산화물 층(1304)에 의한 산화에 의해, 분리 받침대(1310)가, 실리콘 이산화물층(1304)과 핀(1308) 사이에 인터페이스가 남아 있는 핀(1308)의 일부분들에 형성되어, 활성 부분들(1312)을 남긴다.
또 다른 양상에서, 언더 핀 산화가 백 본(BB) 지지대를 사용하여 수행될 수 있다. 예를 들어, 도 14a-14h는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제11 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 14a를 참조하면, 벌크 실리콘 기판(1406) 위에 형성되어 있는 에피택셜 실리콘 게르마늄층(1404) 위에 에피택셜 실리콘층(1402)이 형성된다. BB(1408)가 그것의 측벽들을 따라 스페이서들(1410)을 가지도록 형성된다. 도 14b를 참조하면, 제1 트렌치 에칭은 층들(1402 및 1404)을 패터닝하도록 형성된다. 도 14c를 참조하면, 에피택셜 실리콘 게르마늄층(1404)의 나머지 부분은 에피택셜 실리콘층(1402) 아래로 함몰된다. 도 14d를 참조하면, 스페이서들(1410)이 제거되어, BB(1408)를 남긴다. 도 14e를 참조하면, 리플로우 산화물층과 같은 유전 물질(1412)이 퇴적되고 패터닝된다. 도 14f를 참조하면, BB(1408)가 제거된다. 도 14g를 참조하면, 제2 트렌치 에칭이 수행되어 BB(1408)에 의해 이전에 보호된 에피택셜 실리콘층(1402)의 일부분들을 제거할 뿐만 아니라, 에피택셜 실리콘 게르마늄층(1404)의 나머지 부분들을 제거한다. 도 14h를 참조하면, 트렌치들은 유전 물질(1414)로 채워져서, 에피택셜 실리콘층(1402)으로부터 남아 있는 활성 영역들(1416)을 기판(1406)으로부터 분리된 것으로서 남겨둔다.
또 다른 양상에서, 산소 주입이 사용되어 기반 반도체 기판으로부터 반도체 바디를 격리시킨다. 예를 들어, 실시예에서, 반도체 디바이스를 제조하는 방법은 반도체 기판 상에 반도체 바디를 형성하는 것을 포함한다. 반도체 바디는 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 방법은 또한 반도체 바디의 적어도 일부분의 양측에, 산소 원자들을 반도체 기판 내로 주입시키는 것을 포함한다. 반도체 기판은 이후 어닐링되어, 주입된 산소 원자들로부터의 산화에 의해, 반도체 바디의 일부분과 반도체 기판 사이의 분리 받침대를 형성한다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 둘러싸도록 형성된다.
한 가지 이러한 실시예에서, 반도체 바디를 형성하는 것은 반도체 바디 상에 하드마스크를 형성하는 것을 포함한다. 방법은 반도체 바디 및 하드마스크를 커버하는 라이너 층을 형성하는 것을 더 포함한다. 주입은 라이너층을 통해 수행된다. 방법은 이후 주입에 후속하여 라이너 층 및 하드마스크를 제거하는 것을 더 포함한다.
구체적으로, 도 15a-15d는 본 발명의 실시예에 따른, 반도체 디바이스를 제조하는 제12 방법에서의 다양한 동작들을 나타내는 횡단면 뷰들을 예시한다. 도 15a를 참조하면, 패터닝 층(1502)이 하드마스크 스택(1504) 위에 형성되고, 하드마스크 스택(1504)은 반도체 기판(1506) 위에 형성되어 있다. 특정 실시예에서, 패터닝 층(1502)은 실리콘 질화물 스페이서 마스크이고, 하드마스크 스택(1504)은 얇은 실리콘 이산화물 층 상에 배치된 대략 50 나노미터의 실리콘 질화물을 포함하고, 반도체 기판은 벌크 단일-결정 실리콘 반도체 기판이다. 도 15b를 참조하면, 핀들이 반도체 기판(1506) 내로 에칭되어 채널 영역들을 제공한다. 일 실시예에서, 에칭된 핀들의 높이는 후속적으로 그로부터 형성되는 디바이스에서 HSi 값에 근사하도록 타겟팅된다. 즉, 벌크 실리콘 기판이 서브-핀 분리를 위해 필요한 깊이까지 스페이서 패터닝 기법을 사용하여 핀들 내로 패터닝된다. 도 15c를 참조하면, 라이너 물질(1508)(실리콘 질화물층과 같은)이 기반 구조에 등각으로 퇴적된다. 도 15d를 참조하면, 산소 주입이 사용되어 그 내에 산소 원자들이 포함된 기판(1506)의 영역들(1510)을 제공한다. 영역들(1510)은 어닐링 프로세스 시에 분리 산화물 영역을 형성하는 데 사용될 수 있다. 방법은 소스 및 드레인들 아래에서만 산화물을 생성하기 위해 스페이서 에칭 이후 반복될 수 있다. 또는, 대안적으로, 방법은 채널 영역 아래에서만 또는 채널 아래에서 그리고 동시에 소스 및 드레인 영역들 아래에서 산화물을 형성하기 위해 언더컷 에칭에 후속하여 수행될 수 있다.
전반적으로, 이전 방식들이 분리 핀들을 제조하기 위해 실리콘-온 절연체(SOI) 기판들로 시작하는 사용을 수반할 수 있지만, 본 발명의 실시예들은 실리콘 기판들과 같은 벌크 결정 기판들로 시작하는 사용을 수반한다. 핀-타입 반도체 바디 구조들은 이후 본원에 기술된 국부화된 산화 프로세스들 중 하나 이상을 사용함으로써 기반 반도체 기판 물질로부터의 분리된 핀일 수 있다. 실시예에서, 이러한 방식들은 벌크 실리콘 상에서 수행되는 3중게이트/FinFET 프로세스들과 호환가능하며, SOI 방식에 비해 더욱 "비용-효율적"인 것으로 예상될 수 있다. 특정 실시예에서, 본원에 기술된 하나 이상의 프로세스들로부터 제조된 반도체 디바이스들은, 예를 들어, 14 나노미터 기술 노드 제품들에 대한 증가한 성능을 가진다. 예를 들어, 대기 누설(standby leakage)은 분리 받침대를 포함함으로써 감소할 수 있다.
도 16은 발명의 일 구현예에 따른 컴퓨팅 디바이스(1600)를 예시한다. 컴퓨팅 디바이스(1600)는 보드(1602)를 하우징한다. 보드(1602)는 프로세서(1604) 및 적어도 하나의 통신 칩(1606)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1604)는 보드(1602)에 물리적으로 그리고 전기적으로 연결된다. 일부 구현예들에서, 적어도 하나의 통신 칩(1606)도 보드(1602)에 물리적으로 그리고 전기적으로 연결된다. 추가적인 구현예들에서, 통신 칩(1606)은 프로세서(1604)의 일부분이다.
그 응용예에 따라, 컴퓨팅 디바이스(1600)는 보드(1602)에 물리적으로 그리고 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등과 같은)를 포함하지만 이에 제한되지 않는다.
통신 칩(1606)은 컴퓨팅 디바이스(1600)로의 그리고 컴퓨팅 디바이스(1600)로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 암시하지는 않지만, 일부 실시예들에서는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않을 수도 있다. 통신 칩(1606)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 및 그 파생물들 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1600)는 복수의 통신 칩들(1606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1606)은 Wi-Fi 및 블루투스와 같은 더욱 단거리의 무선 통신들에 전용될 수 있고, 제2 통신 칩(1606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더욱 장거리의 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(1600)의 프로세서(1604)는 프로세서(1604) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 일부 구현예들에서, 프로세서의 집적 회로 다이는 발명의 구현예에 따라 구축된 반도체 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(1606)은 또한 통신 칩(1606) 내에 패키지화된 집적 회로 다이를 포함한다. 발명의 또 다른 구현예에 따라, 통신 칩의 집적 회로 다이는 발명의 구현예들에 따라 구축된 반도체 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다.
추가적인 구현예들에서, 컴퓨팅 디바이스(1600) 내에 하우징된 또 다른 컴포넌트는 발명의 구현예들에 따라 구축된 반도체 트랜지스터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1600)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 디지털 보조 단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1600)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 분리된 바디 부분들을 가지는 반도체 디바이스들이 개시되었다. 실시예에서, 반도체 구조는 반도체 기판 위에 배치된 반도체 바디를 포함한다. 반도체 바디는 채널 영역 및 이 채널 영역의 양측에 한 쌍의 소스 및 드레인 영역들을 포함한다. 분리 받침대는 반도체 바디와 반도체 기판 사이에 배치된다. 게이트 전극 스택이 반도체 바디의 채널 영역의 일부분을 적어도 부분적으로 둘러싼다. 일 실시예에서, 반도체 바디는 제1 폭을 가지고, 분리 받침대는 제1 폭과 평행하며 제1 폭보다 더 작은 제2 폭을 가진다. 또 다른 실시예에서, 반도체 바디는 제1 반도체 물질로 구성되고, 분리 받침대는 제1 반도체 물질과 상이한 제2 반도체 물질의 산화물로 구성된다.

Claims (10)

  1. 반도체 구조물로서,
    반도체 기판으로부터 돌출하는 반도체 핀 - 상기 반도체 핀은 상부 부분 및 하부 부분을 포함하고, 상기 상부 부분은 채널 영역을 가짐 -;
    상기 반도체 기판 상의 트렌치 분리 영역;
    상기 반도체 핀의 상기 상부 부분과 상기 반도체 핀의 상기 하부 부분 사이의 절연 영역 - 상기 절연 영역은 상기 반도체 핀의 상기 상부 부분의 아래로 돌출하는 평평한 표면과 상기 반도체 핀의 상기 하부 부분의 위로 돌출하는 평평한 표면 사이에 있고, 상기 절연 영역은 상기 트렌치 분리 영역 내에 매립됨 -;
    상기 반도체 핀의 상기 상부 부분의 상기 채널 영역의 상면 위에 있고 상기 반도체 핀의 상기 상부 부분의 상기 채널 영역의 측벽 표면들에 인접한 게이트 전극;
    상기 게이트 전극의 제1 측면에서 상기 채널 영역에 인접한 소스 영역; 및
    상기 게이트 전극의 상기 제1 측면과 대향하는 상기 게이트 전극의 제2 측면에서 상기 채널 영역에 인접한 드레인 영역
    을 포함하고,
    상기 절연 영역은 상기 반도체 핀의 상기 상부 부분의 상기 아래로 돌출하는 평평한 표면과 상기 반도체 핀의 상기 하부 부분의 상기 위로 돌출하는 평평한 표면 사이 상의 측면으로 연속인 물질을 포함하는 반도체 구조물.
  2. 삭제
  3. 제1항에 있어서,
    상기 절연 영역은 상기 반도체 핀의 상기 상부 부분과 상기 반도체 핀의 상기 하부 부분의 사이의 상기 절연 영역의 일부의 상면 위의 가장 높은 위치의 표면을 포함하는 반도체 구조물.
  4. 제1항에 있어서,
    상기 반도체 핀의 상기 하부 부분은 상기 반도체 기판과 연속인 반도체 구조물.
  5. 제1항에 있어서,
    상기 절연 영역은 상기 반도체 핀의 상기 상부 부분을 상기 반도체 핀의 상기 하부 부분으로부터 전기적으로 분리하는 반도체 구조물.
  6. 제1항에 있어서,
    상기 반도체 핀은 실리콘 반도체 핀인 반도체 구조물.
  7. 제6항에 있어서,
    상기 절연 영역은 실리콘 게르마늄의 산화물을 포함하는 반도체 구조물.
  8. 제1항에 있어서,
    상기 게이트 전극은 금속을 포함하는 반도체 구조물.
  9. 제1항에 있어서,
    상기 반도체 핀의 상기 상부 부분의 상기 채널 영역과 상기 게이트 전극 사이에 하이-K(high-K) 게이트 유전층을 더 포함하는 반도체 구조물.
  10. 제1항에 있어서,
    상기 반도체 핀의 상기 상부 부분의 수직으로 위에 있는 하나 이상의 나노와이어를 더 포함하고,
    상기 게이트 전극은 상기 하나 이상의 나노와이어의 각각의 일부를 적어도 부분적으로 둘러싸는 반도체 구조물.
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