TWI620249B - 具隔離本體部分的半導體裝置 - Google Patents

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Abstract

具隔離本體部分的半導體裝置被描述。例如，半導體結構包括被設置於半導體基板之上的半導體本體。半導體本體包括通道區及通道區的任一側上的一對源極與汲極區。隔離底座被設置於半導體本體與半導體基板之間。閘極電極堆疊至少部份圍繞半導體本體的通道區的一部分。

Description

具隔離本體部分的半導體裝置
本發明的實施例在半導體裝置的領域中，且尤其是具隔離本體部分的半導體裝置。
在過去幾十年，積體電路中的特性圖案之縮放已經成為不斷增長的半導體產業背後的驅動力。縮放至愈來愈小的特性圖案使半導體晶片的有限基板面上的功能單元之密度能夠增加。例如，縮小電晶體尺寸容許較多數量的記憶體裝置被併入晶片上，予以製造出具較多容量的產品。然而對愈多容量的需要並非沒有問題。最佳化各個裝置的性能之必要性變得愈來愈重要。
在製造積體電路裝置中，多閘極電晶體(諸如三閘極電晶體)已隨著裝置尺寸持續縮小而變得較為普遍。在習知製程中，三閘極電晶體一般被製造於大塊矽基板或者絕緣體上矽基板上。在一些例子中，大塊矽基板較佳，因為它們的成本較低且因為它們致能較不複雜的三閘極製造程序。在其他例子中，絕緣體上矽基板較佳是因為三閘極電晶體的短通道性能被改善。
在大塊矽基板上，三閘極電晶體的製造程序通常在將該金屬閘極電極的底部對準於在該電晶體本體的底部之源極與汲極延伸尖端(即，「鰭片」)的時候遇到問題。在該三閘極電晶體被形成於大塊基板上時，為了最佳閘極控 制且減少短通道效應而需要適當對準。例如，如果該等源極與汲極延伸尖端比該金屬閘極電極更深，衝穿可能發生。替代地，如果該金屬閘極電極比該等源極與汲極延伸尖端更深，結果可能為不想要的閘極電容寄生。
因此，有需要三閘極電晶體製造程序，其結合大塊基板所提供的易於製造與絕緣體上矽基板所提供的短通道效應改善。
本發明的實施例包括具隔離本體部分的半導體裝置。
在實施例中，一種半導體結構包括半導體本體，設置於半導體基板之上。該半導體本體具有第一寬度且包括通道區及該通道區的任一側上的一對源極與汲極區。隔離底座被設置於該半導體本體與該半導體基板之間。該隔離底座具有平行於且小於該第一寬度的第二寬度。閘極電極堆疊至少部份圍繞該半導體本體的通道區的一部分。
在另一實施例中，一種半導體結構包括半導體本體，設置於半導體基板之上。該半導體本體由第一半導體材料所構成且包括通道區及該通道區的任一側上的一對源極與汲極區。隔離底座被設置於該半導體本體與該半導體基板之間。該隔離底座由與該第一半導體材料不同的第二半導體材料之氧化物所構成。閘極電極堆疊至少部份圍繞該半導體本體的通道區的一部分。
在另一實施例中，一種製造半導體裝置的方法包括： 形成半導體本體於半導體基板上。該半導體本體包括通道區及該通道區的任一側上的一對源極與汲極區。隔離底座被形成於該半導體本體與該半導體基板之間。不是該半導體本體具有第一寬度且該隔離底座從平行於且小於該第一寬度的第二寬度加以形成，就是該半導體本體由第一半導體材料所構成且該隔離底座由與該第一半導體材料不同的第二半導體材料之氧化物所構成。閘極電極堆疊被形成而至少部份圍繞該半導體本體的通道區的一部分。
在另一實施例中，一種製造半導體裝置的方法包括：形成半導體本體於半導體基板上。該半導體本體包括通道區及該通道區的任一側上的一對源極與汲極區。該方法也包括：植入氧原子至該半導體基板中，於該半導體本體的至少一部分的任一側上。該半導體基板接著被退火以藉由從該等植入的氧原子之氧化作用來形成隔離底座於該半導體本體的該部分與該半導體基板之間。閘極電極堆疊被形成以至少部份圍繞該半導體本體的通道區的一部分。
具隔離本體的半導體裝置被描述。在下列實施方式中，數個特定細節被陳述，諸如特定整合與材料體系，以便提供本發明實施例的徹底理解。對熟習本技藝之人士而言將顯而易見的是，本發明的實施例可在沒有這些特定細節的情況下加以實行。在其他例子中，熟知的特徵(諸如積體電路設計佈局)未被詳細描述以便不會不必要地模糊 本發明的實施例。進一步而言，將理解的是，圖中所示的各種實施例為例示性表示且不必然按比例繪製。
將半導體裝置之半導體本體的通道或源極與汲極區(或兩者)隔離下層半導體基板的方法以及生成的結構被描述。在實施例中，一或更多個隔離底座被形成於半導體本體與半導體基板之間。該隔離底座可能有別於其他相鄰的隔離材料，即使由相同材料所構成。此處所述的方法可被稱為鰭片下氧化(under-fin oxidation，UFO)製程。此種製程可被用來抑制或完全阻擋生成的半導體裝置中的洩漏。
在實施例中，電晶體製造程序包含：形成電隔離FIN的子鰭片區或導線(諸如奈米線)的子鰭片區之氧化層。本發明的一或更多個實施例使絕緣體上矽(SOI)型鰭片或帶(從大塊基板開始，諸如大塊矽基板)能夠被實施。在一個此種實施例中，此藉由形成氧化層於該子鰭片通道下方來加以達成。本發明的一或更多個實施例致能獨立促進來自基板摻雜的通道摻雜，因為最初製造是來自大塊基板。然而，在實施例中，如果該氧化物隔離(UFO)也在或僅在源極與汲極區域下方實施，該促進可能僅用於大塊接面洩漏抑制。
在來自大塊矽基板的三閘極或FIN-FET電晶體之習知處理中，生成裝置的子鰭片洩漏可能發生。此種洩漏可能使Ioff(斷路狀態源極與汲極洩漏)的瞄準及控制困難。該洩漏可藉由引入絕緣層於該FIN的底部(在具有不佳閘 極控制或沒有閘極控制的區域中)來加以有效抑制。在實施例中，引入絕緣材料也可致能通道摻雜減少的易於瞄準以達成輕度摻雜或完全未摻雜的通道裝置。在該子鰭片區中具有埋藏的氧化物也可放寬衝突限制且同時致能具高遷移性、優異裝置靜電的低摻雜鰭片且消除該基板接面洩漏。並且，源極與汲極區下方的氧化物的存在可顯著減少接面洩漏。
本發明的一或更多個實施例提供對改善電晶體性能與減少待命功率而言(例如，針對系統單晶片(SOC)超低功率裝置，其受限於待命模式中的接面洩漏)「有成本效益」的解決方案。僅管此種益處也可藉由將子鰭片區非常高度摻雜來加以達成，此種摻雜難以在沒有影響該通道摻雜(且因此影響遷移性)的情況下實施。替代地，預先製造的SOI基板也可被使用，但通常需要較高的製造成本。因此，一或更多個實施例包含：根據具埋藏的氧化物層之FIN來製造例如FinFET或三閘極裝置。在一個此種實施例中，該埋藏的氧化物層隔離該主動鰭片通道與下層基板。此種方法可能為有成本效益的解決方案，因為它們可從大塊基板開始且該主動鰭片與該基板的隔離可藉由使用該子鰭片區中的局部氧化來加以實施。
在一態樣中，隔離底座被形成於半導體本體與半導體基板之間。第1A圖示出了依據本發明實施例之半導體裝置100的平面圖。第1B圖示出第1A圖的半導體裝置100沿著a-a’軸所取得的剖面通道圖。第1C圖示出第1A圖的 半導體裝置100沿著b-b’軸所取得的剖面源極/汲極圖。
參照第1A圖，半導體裝置100包括被設置於半導體基板(在第1B及1C圖中顯示為110)之上的半導體本體102。半導體本體102包括通道區104及該通道區104的任一側上的一對源極與汲極區106。半導體裝置100也包括閘極電極堆疊108，至少部份圍繞該半導體本體102的通道區104的一部分。
半導體裝置100(及此處所述的任何半導體裝置)可為電晶體或相似裝置。例如，在實施例中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或為雙極電晶體。並且，在實施例中，半導體裝置100具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、或FIN-FET。
半導體本體102可能由適於容許電流在半導體裝置的操作期間從其流動之材料所構成。例如，在一個實施例中，半導體本體102由單晶材料所構成，其可包括但不限於矽、鍺、矽鍺或III-V化合物半導體材料。通道區104在一個實施例中為半導體本體102的未摻雜或輕度摻雜區。源極與汲極區106在一個實施例中為半導體本體102的重度摻雜區。在一個實施例中，半導體本體由第IV族材料所構成且一或更多部分以硼、砷、磷、銦或其組合來加以摻雜。在另一實施例中，半導體本體由第III-V族材料所構成且一或更多部分以碳、矽、鍺、氧、硫、硒或碲來加以摻雜。在實施例中，半導體材料102的至少一部分 受到應變。在實施例中，以金屬物種對源極與汲極區106作出接觸。該金屬物種可為純金屬，諸如鎳或鈷，或者可為合金，諸如金屬-金屬合金或金屬-半導體合金(諸如，例如矽化物材料)。
在實施例中，閘極電極堆疊108的閘極電極由金屬閘極所構成且閘極介電層由高K材料所構成。例如，在一個實施例中，該閘極介電層由諸如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅(lead zinc niobate)、或其組合的材料所構成。此外，閘極介電層的一部分可包括從半導體本體104的頂部幾層所形成的一層原生氧化物。在實施例中，該閘極介電層由頂部高k部分及下方部分(由半導體材料的氧化物所構成)所構成。在一個實施例中，該閘極介電層由氧化鉿的頂部部分及二氧化矽或氮氧化矽的底部部分所構成。在一個實施例中，該閘極電極由諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電性金屬氧化物的金屬層所構成。在特定實施例中，該閘極電極由被形成於金屬功函數設定層之上的非功函數設定填充材料所構成。在實施例中，閘極電極堆疊108也包括側壁間隔物，其可由絕緣介電材料所構成。
參照第1B及1C圖，半導體裝置100也包括隔離底座(例如，第1B圖的隔離底座112或第1C圖的隔離底座 114)，設置於半導體本體102(例如，第1B圖的通道區104或第1C圖的源極/汲極區106)與半導體基板110之間。在實施例中，半導體本體102(如同104或106)具有第一寬度(W1)。隔離底座112或114具有平行於W1的第二寬度(W2)。在實施例中，W2小於W1，如第1B及1C圖兩者中所示。在一個實施例(未顯示)中，隔離底座112或114具有W2小於W1之實質垂直的側壁。然而在另一實施例中，隔離底座112或114在半導體本體102下方被凹陷而具圓形邊緣，如第1B及1C圖中所示。
在實施例中，半導體裝置100僅包括被設置於通道區104之下的隔離底座112，如第1B圖中所示。在一個此種實施例中，該對源極與汲極區未與半導體基板110電隔離。在另一實施例中，半導體裝置100僅包括被設置於該對源極與汲極區106之下的隔離底座114，如第1C圖中所示。在一個此種實施例中，通道區104未與半導體基板110電隔離。在又一實施例中，隔離底座(例如，如同112與114的組合，如第1B及1C圖中所示)被設置於該對源極與汲極106之下以及半導體本體102的通道區104之下。因此，該對源極與汲極區106兩者以及通道區104可能與半導體基板110電隔離。
在實施例中，術語「隔離底座」被用來表達在給定時間所形成之分離的隔離結構，例如，被形成於僅通道區下方之分離的結構，或被形成於一對源極與汲極區下方之一對分離的結構，或在通道區下方以及在一對源極與汲極區 下方之分離的結構。在另一實施例中，術語「隔離底座」被用來表達在不同時間所形成之隔離結構的組合，例如，被形成於僅通道區下方之分離的結構以及在不同時間被形成於一對源極與汲極區下方之一對分離的結構之組合。
隔離底座112或114可由適於將半導體本體102的至少一部分電隔離半導體基板110的材料所構成。例如，在一個實施例中，隔離底座112或114由諸如但不限於二氧化矽、氮氧化矽或氮化矽的介電材料所構成。在實施例中，隔離底座112或114由半導體本體102的半導體材料之氧化物所構成。在另一實施例中，隔離底座112或114由不同於半導體本體102的半導體材料之半導體材料的氧化物所構成。
半導體基板110可由適於半導體裝置製造的材料所構成。在實施例中，半導體基板110為大塊基板。例如，在一個實施例中，半導體基板110為由單晶材料所構成的大塊基板，該單晶材料可包括但不限於矽、鍺、矽鍺或III-V化合物半導體材料。替代地，半導體基板110包括上磊晶層及下大塊部分，其任一者可由單晶材料所構成，該單晶材料可包括但不限於矽、鍺、矽鍺或III-V化合物半導體材料。由可能包括但不限於二氧化矽、氮化矽或氮氧化矽之材料所構成的中介的絕緣體層可被設置於該上磊晶層與該下大塊部分之間。
再次參照第1B及1C圖，半導體裝置100在實施例中進一步包括第一介電層116，設置成相鄰於隔離底座112 或114且在半導體基板110之上。第一介電層116不同於隔離底座112或114。例如，即使由與隔離底座112或114相同的材料所構成，第一介電層116與隔離底座112或114相鄰但不連續。在實施例中，第一介電層116由適於將閘極電極堆疊108的一部分電隔離半導體基板110的材料所構成。例如，在一個實施例中，第一介電層116由介電材料所構成，諸如但不限於二氧化矽、氮氧化矽或氮化矽。
再次參照第1B及1C圖，半導體裝置100在實施例中進一步包括第二介電層118，設置於第一介電層116之下且在半導體基板110上。第二介電層118以虛線加以描繪，因為其可能為被選定以製造半導體裝置100的製程之製品(例如，見第5A至5D圖以示出實施例，其中淺溝渠隔離區被凹陷以供隔離底座製造)。在此種情況中，第二介電層118由剩餘的淺溝渠隔離材料所構成。在一個實施例中，第二介電層118由介電材料所構成，諸如但不限於二氧化矽、氮氧化矽或氮化矽。
在實施例中，半導體裝置100進一步包括垂直設置於半導體本體102之上的一或更多個奈米線。在一個此種實施例中，閘極電極堆疊108至少部份圍繞該一或更多個奈米線各者的一部分。因此，此處的實施例針對單通道裝置及多通道裝置兩者。在實施例中，額外的奈米線各者包括被設置於該奈米線中的通道區。在一個實施例中，各個奈米線的通道區是分離的，在於它完全由閘極電極堆疊108 所圍繞而沒有任何中介的材料，諸如下層基板材料或覆蓋的通道製造材料。因此，在具有複數個設置於半導體本體102之上的奈米線之實施例中，該等奈米線的通道區與該半導體本體相對於彼此是分離的。
在實施例中，半導體本體102及任何額外的奈米線可能大小被製作成導線或帶，取決於寬度對高度的比，且可能具有方形或圓角。在實施例中，半導體本體102及任何額外的奈米線之尺寸從剖面觀點為奈米尺度。例如，在特定實施例中，半導體本體102及任何額外的奈米線各者之最小尺寸小於約20奈米。
在另一態樣中，隔離底座的輪廓可具有刻面凹陷而非垂直側壁或從圓角邊緣所產生的凹陷。例如，第1A圖示出了依據本發明另一實施例之半導體裝置200的平面圖。第2A圖示出第1A圖的半導體裝置200沿著a-a’軸所取得的剖面通道圖。第2B圖示出第1A圖的半導體裝置200沿著b-b’軸所取得的剖面源極/汲極圖。
參照第1A圖，半導體裝置200包括被設置於半導體基板(在第2A及2B圖中顯示為110)之上的半導體本體102。半導體本體102包括通道區104及該通道區104的任一側上的一對源極與汲極區106。半導體裝置200也包括閘極電極堆疊108，至少部份圍繞該半導體本體102的通道區104的一部分。
參照第2A及2B圖，半導體裝置200也包括隔離底座(例如，第2A圖的隔離底座212或第2B圖的隔離底座 214)，設置於半導體本體102(例如，第2A圖的通道區104或第2B圖的源極/汲極區106)與半導體基板110之間。在實施例中，半導體本體102(如同104或106)具有第一寬度(W1)。隔離底座212或214具有平行於W1的第二寬度(W2)。在實施例中，隔離底座212或214在半導體本體102下方被凹陷而具刻面邊緣。即，W2小於W1，如第2A及2B圖兩者中所示。
在實施例中，隔離底座212或214可位於半導體本體102下方，可由材料所構成，且可具有依據隔離底座112與114的定位、組成、及定義選項的定義，如同關於半導體裝置100及第1B與1C圖所述。在實施例中，半導體裝置200進一步包括第一介電層116及第二介電層118的一者或兩者，如同第2A及2B圖中所示且亦如同以上關於半導體裝置100及第1B與1C圖所述。在實施例中，半導體裝置200進一步包括垂直設置於半導體本體102之上的一或更多個奈米線，亦如同以上關於半導體裝置100所述。
在另一態樣中，底座從不同於覆蓋的半導體本體之半導體材料的氧化物加以形成。例如，第1A圖示出了依據本發明另一實施例之半導體裝置300的平面圖。第3A圖示出第1A圖的半導體裝置300沿著a-a’軸所取得的剖面通道圖。第3B圖示出第1A圖的半導體裝置300沿著b-b’軸所取得的剖面源極/汲極圖。
參照第1A圖，半導體裝置300包括被設置於半導體基板(在第3A及3B圖中顯示為110)之上的半導體本體 102。半導體本體102包括通道區104及該通道區104的任一側上的一對源極與汲極區106。半導體裝置300也包括閘極電極堆疊108，至少部份圍繞該半導體本體102的通道區104的一部分。
參照第3A及3B圖，半導體裝置300也包括隔離底座(例如，第3A圖的隔離底座312或第3B圖的隔離底座314)，設置於半導體本體102(例如，第3A圖的通道區104或第3B圖的源極/汲極區106)與半導體基板110之間。在實施例中，半導體本體102由第一半導體材料所構成。隔離底座312或314由與該第一半導體材料不同的第二半導體材料之氧化物所構成。例如，在一個此種實施例中，半導體本體102由矽所構成，且該第二半導體材料為矽鍺。替代地，在另一此種實施例中，半導體本體102由矽鍺所構成且該第二半導體材料為矽。
在實施例中，隔離底座312或314可位於半導體本體102下方且可具有依據隔離底座112與114的定位及定義選項的定義，如同關於半導體裝置100及第1B與1C圖所述。在實施例中，半導體裝置300進一步包括第一介電層116及第二介電層118的一者或兩者，如同第3A及3B圖中所示且亦如同以上關於半導體裝置100及第1B與1C圖所述。在實施例中，半導體裝置300進一步包括垂直設置於半導體本體102之上的一或更多個奈米線，亦如同以上關於半導體裝置100所述。
儘管這樣加以描繪，隔離底座312或314的寬度不需 要與半導體本體102的寬度相同。例如，在實施例中，半導體本體102(如同104或106)具有第一寬度。隔離底座312或314具有平行於且小於該第一寬度的第二寬度。在一個此種實施例中，隔離底座312或314在半導體本體102下方被凹陷而具刻面邊緣。在另一此種實施例中，隔離底座312或314在該半導體本體102下方被凹陷而具圓形邊緣。
在另一態樣中，製造各種半導體裝置的方法被提供。各種方法的考量事項可包括需要製造「存取孔徑(aperture for access)」以顯露用於鰭片下之氧化的區。此可被稱為「鰭片下氧化」(UFO)。在實施例中，如果相同或相似材料被氧化，可能需要使用間隔物，且如果非相似材料被使用，可能甚至包括使用間隔物。在一個實施例中，對鰭片下方的區之存取係藉由替換閘極製程或溝渠接觸製程或兩者加以提供。實施例可能需要該鰭片的一部分藉由UFO處理以前之覆蓋的特性圖案加以適當「搭接(strapped)」。在實施例中，氧化氛圍或相鄰的氧化材料可被用於UFO。然而，在第15A至15D圖中所示的另一實施例中，氧植入被使用。在一些實施例中，材料的一部分在UFO以前被凹陷，其可降低氧化期間的所謂鳥嘴(birds-beak)形成之程度。在一些實施例中，可回流氧化物被用來充填在存取孔徑的形成期間所打開的區。以上及其它考量事項可在下列所呈現的各種方法中加以解決。
一般而言，參照下列圖組4至14且依據本發明的實 施例，一種製造半導體裝置的方法包括形成半導體本體於半導體基板之上。該半導體本體包括通道區及該通道區的任一側上的一對源極與汲極區。隔離底座被形成於該半導體本體與該半導體基板之間。不是該半導體本體具有第一寬度且該隔離底座具有平行於且小於該第一寬度的第二寬度，就是該半導體本體由第一半導體材料所構成且該隔離底座由與該第一半導體材料不同的第二半導體材料之氧化物所構成、或兩者皆是。閘極電極堆疊被形成而至少部份圍繞該半導體本體的通道區的一部分。
在實施例中，該隔離底座被形成於該半導體本體的該通道區之下，但未在該對源極與汲極區之下。在另一實施例中，該隔離底座被形成於該半導體本體的該對源極與汲極區之下，但未在該通道區之下。在又一實施例中，該隔離底座被形成於該半導體本體的該對源極與汲極區之下以及該通道區之下。在實施例中，該方法進一步包括形成第一介電層相鄰於該隔離底座且在該半導體基板之上。在一個此種實施例中，該方法進一步包括例如在形成該「第一」介電層以前形成第二介電層於該第一介電層之下且在該半導體基板上。
實施隔離底座的UFO形成之各種策略的特定實例如下。在第一實例中，第4A至4D及4D’圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的方法中的各種操作。
參照第4A圖，圖案層402被形成於硬遮罩堆疊404 之上，其接著被形成於半導體基板406之上。在特定實施例中，圖案層402為氮化矽間隔物遮罩，硬遮罩堆疊404包括被設置於薄二氧化矽層上的約50奈米氮化矽，且該半導體基板為大塊單晶矽半導體基板。參照第4B圖，鰭片被蝕刻至半導體基板406中以提供通道區。在一個實施例中，蝕刻的鰭片之高度目標為近似於隨後從其形成之裝置中的HSi值。即，大塊矽基板藉由使用間隔物圖案化技術被圖案化成鰭片而到達子鰭片隔離所需的深度。參照第4C圖，間隔襯墊材料被沈積及蝕刻以提供間隔物408。即，氮化物間隔襯墊在部份鰭片圖案化以後形成。沿著鰭片側壁的該等氮化物間隔物以及該鰭片氮化物硬遮罩阻擋該活性鰭片通道區的隨後氧化。參照第4D及4D’圖，半導體基板406的蝕刻持續，隨著間隔物408下方的底切形成。參照第4D圖，在特定實施例中，諸如等向性乾蝕刻的等向性蝕刻被使用且底切部分410具有圓形邊緣。參照第4D’圖，在另一特定實施例中，諸如各向異性濕蝕刻的各向異性蝕刻被使用且底切部分410’具有刻面邊緣。區410及410’可接著被氧化以提供具有關於第1B、1C、2A、及2B所述之幾何形狀的隔離底座。即，暴露的矽側壁接著被氧化以隔離活性鰭片區與該下層基板。
第5A至5D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第二方法中的各種操作。參照第5A圖，鰭片502藉由凹陷介電層504(諸如淺溝渠隔離氧化物層)而從大塊基板加以形成。閘極固定器506(諸如 氮化物柱)被形成以覆蓋該鰭片的通道區(注意到在第5A圖中，該等鰭片從頁面延伸遠離閘極固定器506的覆蓋)。參照第5B圖，間隔物508沿著鰭片502的暴露部分的側壁加以形成。參照第5C圖，介電層504被進一步凹陷以暴露鰭片502的部分510。注意到由於鰭片502在閘極固定器508下方的該等部分被保護，此製程可被用來提供鰭片502的源極與汲極區中的隔離。例如，參照第5D圖，暴露部分510被氧化以提供隔離底座512。在氧化的時候，回流氧化物可被形成以充填間隔物508下方的其餘孔隙，或間隔物508可被移除。在另外的實施例中，關於第5A至5D圖所述的方法可在源極與汲極底切蝕刻以後加以實施，且隨後隔離底座可在該通道區下方加以製造。因此，隔離底座可被提供於僅該等源極與汲極區下方、僅該通道區下方、或同時在所有區下方。
第6A至6D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第三方法中的各種操作。參照第6A圖，具硬遮罩604的鰭片602從大塊基板606加以形成。諸如淺溝渠隔離氧化物層的介電層608接著被設置成相鄰於鰭片602，如第6B圖中所示。參照第6C圖，介電層608被凹陷以暴露鰭片602的一部分610。參照第6D圖，硬遮罩604被移除且諸如氮化矽蓋層的蓋層612被形成以圍繞鰭片602的暴露部分610。退火可接著被實施，其中介電層608被用來作為氧的來源以氧化除了部分610的鰭片602，留下部分610作為隔離的活性區。蓋層612 可隨後被移除且閘極電極以及其他裝置特徵可被形成。
第7A至7C圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第四方法中的各種操作。參照第7A圖，使用第6D圖中所提供的結構，介電層608可被進一步凹陷以暴露鰭片602的一部分702。暴露部分702可接著例如在氧化氛圍中加以氧化，以提供隔離底座704，如第7B圖中所示。參照第7C圖，蓋層612可隨後被移除以留下活性區610於隔離底座704之上。閘極電極以及其他裝置特徵可接著被形成。因此，對比於第6A至6D圖，在第7A至7C圖所示的實施例中，額外的淺溝渠隔離區凹陷在熱氧化以前加以實施以供較好的控制。該方法可在間隔物蝕刻以後加以重複以產生氧化物於僅源極與汲極下方。或替代地，該方法可在底切蝕刻以後加以實施以形成氧化物於僅該通道區下方或同時於該通道區以及該等源極與汲極區下方。
在另一態樣中，埋藏的氧化物層可經由矽鰭片中所含括的矽鍺層之較快速再氧化來加以形成。例如，第8A至8C圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第五方法中的各種操作。參照第8A圖，矽鍺區802被含括於從大塊矽基板806所形成(例如藉由將分層基板圖案化)的矽鰭片804中。淺溝渠隔離氧化物808接著被形成且凹陷以提供氧化材料相鄰於矽鍺區802，如第8B圖中所示。參照第8C圖，相較於鰭片804的矽部分之氧化，矽鍺區802藉由相鄰淺溝渠隔離氧化物808的氧化 來形成隔離底座810很迅速。
或者，作為第8A至8C圖的替代方法，如果沒有需要通道氧化，第9A至9D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第六方法中的各種操作。參照第9A圖，矽鍺區902被含括於從大塊矽基板906所形成(例如藉由將分層基板圖案化)之具硬遮罩905(例如，氮化矽硬遮罩)的矽鰭片904中。淺溝渠隔離氧化物908接著被形成且凹陷以提供氧化材料相鄰於矽鍺區902，如第9B圖中所示。參照第9C圖，諸如氮化矽蓋層的蓋層912被形成以覆蓋鰭片904的上矽區之暴露部分。參照第9D圖，相較於鰭片904的矽部分之氧化，矽鍺區902藉由相鄰淺溝渠隔離氧化物908的氧化來形成隔離底座910很迅速。蓋層912保護鰭片904的上矽區不受大部份(如果非所有)的氧化。該方法可在間隔物蝕刻以後加以重複以產生氧化物於僅源極與汲極下方。或替代地，該方法可在底切蝕刻以後加以實施以形成氧化物於僅該通道區下方或同時於該通道區以及該等源極與汲極區下方。
在另一態樣中，隔離底座可在替換閘極(或閘極後(gate-last))製程期間加以形成。例如，第10A至10D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第七方法中的各種操作。參照第10A圖，圖案層1002被形成於硬遮罩堆疊1004之上，其接著被形成於包括不同半導體層1007的半導體基板1006之上。在特定實施例中，圖案層1002為氮化矽間隔物遮罩，硬遮罩堆疊1004 包括被設置於薄二氧化矽層上的約50奈米氮化矽，且半導體基板1006為大塊單晶矽半導體基板。層1007可為矽鍺層。參照第10B圖，鰭片被蝕刻至半導體基板1006中(包括蝕刻至層1007中)以提供通道區。參照第10C圖，在替換閘極操作，層1007被暴露且選擇性蝕刻以留下孔隙1020。將理解的是，該等鰭片在此階段由磊晶源極與汲極區加以定錨。接著，參照第10D圖，回流氧化物1022被形成於孔隙1020中以提供用於該等鰭片的頂部分1022的隔離底座。該製程可在替換閘極加以實施，如所示，或在虛擬閘極蝕刻、或在暴露該通道區的底切蝕刻。
在另一態樣中，隔離底座可在間隔物製程期間加以形成。第11A至11C圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第八方法中的各種操作。參照第11A圖，鰭片1102從大塊基板1104(例如，矽)加以形成且包括不同材料層1106(例如，矽鍺)。閘極固定器1108(諸如氮化物柱或多晶矽層)被形成以覆蓋該鰭片的通道區(注意到在第11A圖中，該等鰭片從頁面延伸遠離閘極固定器1108的覆蓋)。間隔物1110沿著鰭片1102的暴露側壁且在淺溝渠隔離區1112之上加以形成。參照第11B圖，在間隔物隔離，淺溝渠隔離區1112被凹陷且不同材料層1106被移除，例如藉由從矽鰭片將矽鍺層選擇性濕蝕刻。注意到淺溝渠隔離區1112被各向異性凹陷，使得閘極固定器1108可被用來作為定錨(anchor)。參照第11C圖，諸如回流氧化物的介電材料 1114被形成於層1106曾在之處，且被凹陷以再次暴露鰭片1102的上部分。將理解的是，此方法提供隔離柱僅在該等源極與汲極區下方且不在該通道區下方。因此，源極與汲極接面洩漏抑制可被達成。
再次參照第11A至11C圖，另一方法可能為在該淺溝渠隔離區凹陷期間氧化SiGe(或僅僅該Si鰭片)。即，隔離可在源極與汲極底切加以實施。例如，第12A至12D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第九方法中的各種操作。參照第12A圖，閘極結構1202被描繪成在底切蝕刻以前形成於鰭片1204上。該鰭片可包括上矽部分1210、矽鍺層1212、及大塊矽部分1214。參照第12B圖，鰭片1204的一部分(包括層1212)被底切以供最終源極與汲極磊晶層形成。該底切製程留下底切部分1220，包括層1212的剩餘部分。參照第12C圖，層1212被整個移除，閘極1202進出該頁面的部分當作定錨。參照第12D圖，諸如回流氧化物的介電材料1230被沈積及凹陷。為了磊晶沈積考量事項(例如，為了源極與汲極磊晶形成)，介電材料1230可被留下而僅餘留於該通道區下方。
在另一態樣中，鰭片版的音叉可被製造以提供隔離底座。例如，第13A至13E圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第十方法中的各種操作。參照第13A圖，矽基板1302可具有被設置於其上的二氧化矽層1304及氮化矽層1306。參照第13B圖，二氧化矽層 1304及氮化矽層1306被蝕刻以暴露矽基板1302。參照第13C圖，磊晶矽區1308被選擇性生長於暴露的矽基板1302上。參照第13D圖，硬遮罩可被形成且其餘二氧化矽層1304及氮化矽層1306的部分被圖案化以暴露從磊晶層1308所形成之鰭片的側之部分。參照第13E圖，藉由相鄰氧化物層1304的熱退火及氧化，隔離底座1310被形成於鰭片1308的部分(此處一界面維持於二氧化矽層1304與鰭片1308之間)中，留下活性部分1312。
在另一態樣中，鰭片下氧化可藉由使用骨幹(back bone，BB)支援加以實施。例如，第14A至14H圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第十一方法中的各種操作。參照第14A圖，磊晶矽層1402被形成於磊晶矽鍺層1404之上，該磊晶矽鍺層被形成於大塊矽基板1406之上。BB 1408被形成而沿著其側壁具間隔物1410。參照第14B圖，第一溝渠蝕刻被實施以將層1402及1404圖案化。參照第14C圖，磊晶矽鍺層1404的其餘部分在磊晶矽層1402下方被凹陷。參照第14D圖，間隔物1410被移除，留下BB 1408。參照第14E圖，諸如回流氧化物層的介電材料1412被沈積及圖案化。參照第14F圖，BB 1408被移除。參照第14G圖，第二溝渠蝕刻被實施以移除磊晶矽層1402先前受到BB 1408所保護的部分，以及移除磊晶矽鍺層1404的剩餘部分。參照第14H圖，該等溝渠以介電材料1414加以充填以留下從磊晶矽層1402餘留之與基板1406隔離的活性區 1416。
在另一態樣中，氧植入被用來隔離半導體本體與下層半導體基板。例如，在實施例中，一種製造半導體裝置的方法包括形成半導體本體於半導體基板上。該半導體本體包含通道區及該通道區的任一側上的一對源極與汲極區。該方法也包括植入氧原子至該半導體基板中，於該半導體本體的至少一部分的任一側上。該半導體基板接著被退火，以藉由從該等植入的氧原子之氧化作用來形成隔離底座於該半導體本體的該部分與該半導體基板之間。閘極電極堆疊被形成為至少部份圍繞該半導體本體的通道區的一部分。
在一個此種實施例中，形成該半導體本體包括形成硬遮罩於該半導體本體上。該方法進一步包括形成襯層，覆蓋該半導體本體及該硬遮罩。該植入係經由該襯層加以實施。該方法接著進一步包括在該植入以後移除該襯層及該硬遮罩。
具體而言，第15A至15D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第十二方法中的各種操作。參照第15A圖，圖案層1502被形成於硬遮罩堆疊1504之上，其接著被形成於半導體基板1506之上。在特定實施例中，圖案層1502為氮化矽間隔物遮罩，硬遮罩堆疊1504包括被設置於薄二氧化矽層上的約50奈米氮化矽，且該半導體基板為大塊單晶矽半導體基板。參照第15B圖，鰭片被蝕刻至半導體基板1506中以提供通道 區。在一個實施例中，蝕刻的鰭片之高度目標為近似於隨後從其形成之裝置中的HSi值。即，大塊矽基板藉由使用間隔物圖案化技術被圖案化成鰭片而到達子鰭片隔離所需的深度。參照第15C圖，襯墊材料1508(諸如氮化矽層)被沈積而符合下層結構。參照第15D圖，氧植入被用來使基板1506的區1510併入氧原子於其中。區1510可被用來在退火製程的時候形成隔離氧化物區。該方法可在間隔物蝕刻以後加以重複以產生氧化物於僅源極與汲極下方。或替代地，該方法可在底切蝕刻以後加以實施以形成氧化物於僅該通道區下方或同時於該通道區以及該等源極與汲極區下方。
整體而言，儘管先前方法可能包含了使用起始絕緣體上矽(SOI)基板來製造隔離的鰭片，本發明的實施例包含了使用起始大塊結晶基板(諸如矽基板)。鰭片型半導體本體可接著藉由使用此處所述之局部氧化製程的一或更多者來與下層半導體基板材料隔離。在實施例中，此種方法相容於對大塊矽所實施的三閘極/FinFET製程且可預期相對於SOI方法更有成本效益。在特定實施例中，從此處所述的一或更多個製程所製造的半導體裝置已經增加例如14奈米技術節點產品的性能。例如，待命洩漏可藉由含括隔離底座來加以減少。
第16圖示出了依據本發明一個實施例的運算裝置1600。運算裝置1600容納主機板1602。主機板1602可包括數個組件，包括但不限於處理器1604及至少一個通訊 晶片1606。處理器1604被實體及電耦接至主機板1602。在一些實施方式中，至少一個通訊晶片1606也被實體及電耦接至主機板1602。在另外的實施方式中，通訊晶片1606為處理器1604的一部份。
取決於其應用，運算裝置1600可包括可能或可能未實體及電耦接至主機板1602的其他組件。這些其他組件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、攝影機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多媒體光碟(DVD)等)。
通訊晶片1606致能無線通訊以供資料傳輸進出運算裝置1600。術語「無線」及其派生詞可被用來描述可經由使用調變的電磁輻射通過非固體媒體來傳送資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語不暗指相關裝置未含有任何導線，儘管再一些實施例中它們可能未含有。通訊晶片1606可實施數個無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以 及被標記為3G、4G、5G、與往後的任何其他無線協定。運算裝置1600可包括複數個通訊晶片1606。例如，第一通訊晶片1606可專用於短程無線通訊(諸如Wi-Fi及藍芽)且第二通訊晶片1606可專用於長程無線通訊(諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他)。
運算裝置1600的處理器1604包括被封裝於處理器1604內的積體電路晶粒。在本發明的一些實施方式中，該處理器的積體電路晶粒包括一或更多個裝置，諸如依據本發明實施方式所建造的半導體電晶體。術語「處理器」可意指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料以轉換該電子資料成為可被儲存於暫存器及/或記憶體中的其他電子資料。
通訊晶片1606也包括被封裝於通訊晶片1606內的積體電路晶粒。依據本發明的另一實施方式，該通訊晶片的積體電路晶粒包括一或更多個裝置，諸如依據本發明實施方式所建造的半導體電晶體。
在另外的實施方式中，運算裝置1600內所容納的另一組件可含有包括一或更多個裝置的積體電路晶粒，該一或更多個裝置諸如依據本發明實施方式所建造的半導體電晶體。
在各種實施方式中，運算裝置1600可為膝上型電腦、小筆電、筆記型電腦、超極致筆電、智慧型手機、平板、個人數位助理(PDA)、超行動PC、行動電話、桌上 型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝影機、可攜式音樂播放器、或數位錄影機。在另外的實施方式中，運算裝置1600可為處理資料的任何其他電子裝置。
因此，具隔離本體部分的半導體裝置已經被揭示。在實施例中，一種半導體結構包括半導體本體，設置於半導體基板之上。該半導體本體包括通道區及該通道區的任一側上的一對源極與汲極區。隔離底座被設置於該半導體本體與該半導體基板之間。閘極電極堆疊至少部份圍繞該半導體本體的通道區的一部分。在一個實施例中，該半導體本體具有第一寬度，且該隔離底座具有平行於且小於該第一寬度的第二寬度。在另一實施例中，該半導體本體由第一半導體材料所構成，且該隔離底座由與該第一半導體材料不同的第二半導體材料之氧化物所構成。
100‧‧‧半導體裝置
102‧‧‧半導體本體
104‧‧‧通道區
106‧‧‧一對源極與汲極區
108‧‧‧閘極電極堆疊
110‧‧‧半導體基板
112‧‧‧隔離底座
114‧‧‧隔離底座
116‧‧‧第一介電層
118‧‧‧第二介電層
200‧‧‧半導體裝置
212‧‧‧隔離底座
214‧‧‧隔離底座
300‧‧‧半導體裝置
312‧‧‧隔離底座
314‧‧‧隔離底座
402‧‧‧圖案層
404‧‧‧硬遮罩堆疊
406‧‧‧半導體基板
408‧‧‧間隔物
410‧‧‧底切部分
410’‧‧‧底切部分
502‧‧‧鰭片
504‧‧‧介電層
506‧‧‧閘極固定器
508‧‧‧間隔物
510‧‧‧部分
512‧‧‧隔離底座
602‧‧‧鰭片
604‧‧‧硬遮罩
606‧‧‧大塊基板
608‧‧‧介電層
610‧‧‧部分
612‧‧‧蓋層
702‧‧‧部分
704‧‧‧隔離底座
802‧‧‧矽鍺區
804‧‧‧矽鰭片
806‧‧‧大塊矽基板
808‧‧‧淺溝渠隔離氧化物
810‧‧‧隔離底座
902‧‧‧矽鍺區
904‧‧‧矽鰭片
905‧‧‧硬遮罩
906‧‧‧大塊矽基板
908‧‧‧淺溝渠隔離氧化物
910‧‧‧隔離底座
912‧‧‧蓋層
1002‧‧‧圖案層
1004‧‧‧硬遮罩堆疊
1006‧‧‧半導體基板
1007‧‧‧半導體層
1020‧‧‧孔隙
1022‧‧‧回流氧化物
1102‧‧‧鰭片
1106‧‧‧不同材料層
1108‧‧‧閘極固定器
1110‧‧‧間隔物
1112‧‧‧淺溝渠隔離區
1114‧‧‧介電材料
1202‧‧‧閘極結構
1204‧‧‧鰭片
1210‧‧‧上矽部分
1212‧‧‧矽鍺層
1214‧‧‧大塊矽部分
1220‧‧‧底切部分
1230‧‧‧介電材料
1302‧‧‧矽基板
1304‧‧‧二氧化矽層
1306‧‧‧氮化矽層
1308‧‧‧磊晶矽區
1310‧‧‧隔離底座
1312‧‧‧活性部分
1402‧‧‧磊晶矽層
1404‧‧‧磊晶矽鍺層
1406‧‧‧大塊矽基板
1408‧‧‧骨幹
1410‧‧‧間隔物
1412‧‧‧介電材料
1414‧‧‧介電材料
1416‧‧‧活性區
1502‧‧‧圖案層
1504‧‧‧硬遮罩堆疊
1506‧‧‧半導體基板
1508‧‧‧襯墊材料
1510‧‧‧區
1600‧‧‧運算裝置
1602‧‧‧主機板
1604‧‧‧處理器
1606‧‧‧通訊晶片
第1A圖示出了依據本發明實施例之半導體裝置100、200的平面圖。
第1B圖示出了依據本發明實施例之第1A圖的半導體裝置100沿著a-a’軸所取得的剖面通道圖。
第1C圖示出了依據本發明實施例之第1A圖的半導體裝置100沿著b-b’軸所取得的剖面源極/汲極圖。
第2A圖示出了依據本發明實施例之第1A圖的半導體裝置200沿著a-a’軸所取得的剖面通道圖。
第2B圖示出了依據本發明實施例之第1A圖的半導體裝置200沿著b-b’軸所取得的剖面源極/汲極圖。
第3A圖示出了依據本發明實施例之第1A圖的半導體裝置300沿著a-a’軸所取得的剖面通道圖。
第3B圖示出了依據本發明實施例之第1A圖的半導體裝置300沿著b-b’軸所取得的剖面源極/汲極圖。
第4A至4D及4D’圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第一方法中的各種操作。
第5A至5D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第二方法中的各種操作。
第6A至6D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第三方法中的各種操作。
第7A至7C圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第四方法中的各種操作。
第8A至8C圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第五方法中的各種操作。
第9A至9D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第六方法中的各種操作。
第10A至10D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第七方法中的各種操作。
第11A至11C圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第八方法中的各種操作。
第12A至12D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第九方法中的各種操作。
第13A至13E圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第十方法中的各種操作。
第14A至14H圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第十一方法中的各種操作。
第15A至15D圖示出剖面圖，表示了依據本發明實施例之製造半導體裝置的第十二方法中的各種操作。
第16圖示出了依據本發明一個實施例的運算裝置。

Claims (29)

  1. 一種半導體裝置，包含：半導體本體，設置於半導體基板之上，該半導體本體具有第一寬度且包含通道區及該通道區的任一側上的一對源極與汲極區；隔離底座，設置於該半導體本體與該半導體基板之間，該隔離底座被凹陷以具有平行於且小於該第一寬度的第二寬度；及閘極電極堆疊，至少部份圍繞該半導體本體的通道區的一部分。
  2. 如申請專利範圍第1項之半導體裝置，其中該隔離底座被設置於該半導體本體的該通道區之下，但未在該對源極與汲極區之下。
  3. 如申請專利範圍第1項之半導體裝置，其中該隔離底座被設置於該半導體本體的該對源極與汲極區之下，但未在該通道區之下。
  4. 如申請專利範圍第1項之半導體裝置，其中該隔離底座被設置於該半導體本體的該對源極與汲極區之下以及該通道區之下。
  5. 如申請專利範圍第1項之半導體裝置，其中該隔離底座在該半導體本體下方被凹陷而具圓形邊緣。
  6. 如申請專利範圍第1項之半導體裝置，其中該隔離底座在該半導體本體下方被凹陷而具刻面邊緣。
  7. 如申請專利範圍第1項之半導體裝置，進一步包 含：第一介電層，設置成相鄰於該隔離底座且在該半導體基板之上。
  8. 如申請專利範圍第7項之半導體裝置，進一步包含：第二介電層，設置於該第一介電層之下且在該半導體基板上。
  9. 如申請專利範圍第1項之半導體裝置，其中該閘極電極堆疊包含金屬閘極及高-K閘極介電質。
  10. 如申請專利範圍第1項之半導體裝置，進一步包含：一或更多個奈米線，垂直設置於該半導體本體之上，其中該閘極電極堆疊至少部份圍繞該一或更多個奈米線各者的一部分。
  11. 一種半導體裝置，包含：半導體本體，設置於半導體基板之上，該半導體本體具有第一寬度且包含第一半導體材料，且包含通道區及該通道區的任一側上的一對源極與汲極區；隔離底座，該隔離底座被凹陷以具有平行於且小於該第一寬度的第二寬度，設置於該半導體本體與該半導體基板之間，該隔離底座包含與該第一半導體材料不同的第二半導體材料之氧化物；及閘極電極堆疊，至少部份圍繞該半導體本體的通道區的一部分。
  12. 如申請專利範圍第11項之半導體裝置，其中該隔離底座被設置於該半導體本體的該通道區之下，但未在該對源極與汲極區之下。
  13. 如申請專利範圍第11項之半導體裝置，其中該隔離底座被設置於該半導體本體的該對源極與汲極區之下，但未在該通道區之下。
  14. 如申請專利範圍第11項之半導體裝置，其中該隔離底座被設置於該半導體本體的該對源極與汲極區之下以及該通道區之下。
  15. 如申請專利範圍第11項之半導體裝置，其中該半導體本體實質由矽所組成，且該第二半導體材料為矽鍺。
  16. 如申請專利範圍第11項之半導體裝置，進一步包含：第一介電層，設置成相鄰於該隔離底座且在該半導體基板之上。
  17. 如申請專利範圍第16項之半導體裝置，進一步包含：第二介電層，設置於該第一介電層之下且在該半導體基板上。
  18. 如申請專利範圍第11項之半導體裝置，其中該閘極電極堆疊包含金屬閘極及高-K閘極介電質。
  19. 如申請專利範圍第11項之半導體裝置，進一步包含： 一或更多個奈米線，垂直設置於該半導體本體之上，其中該閘極電極堆疊至少部份圍繞該一或更多個奈米線各者的一部分。
  20. 如申請專利範圍第11項之半導體裝置，其中該隔離底座在該半導體本體下方被凹陷而具圓形邊緣。
  21. 如申請專利範圍第11項之半導體裝置，其中該隔離底座在該半導體本體下方被凹陷而具刻面邊緣。
  22. 一種製造半導體裝置的方法，該方法包含：形成半導體本體於半導體基板之上，該半導體本體包含通道區及該通道區的任一側上的一對源極與汲極區；形成隔離底座於該半導體本體與該半導體基板之間，其中該半導體本體具有第一寬度且該隔離底座被凹陷以具有平行於且小於該第一寬度的第二寬度，且其中該半導體本體包含第一半導體材料且該隔離底座包含與該第一半導體材料不同的第二半導體材料之氧化物；及形成閘極電極堆疊，至少部份圍繞該半導體本體的通道區的一部分。
  23. 如申請專利範圍第22項之方法，其中該隔離底座被形成於該半導體本體的該通道區之下，但未在該對源極與汲極區之下。
  24. 如申請專利範圍第22項之方法，其中該隔離底座被形成於該半導體本體的該對源極與汲極區之下，但未在該通道區之下。
  25. 如申請專利範圍第22項之方法，其中該隔離底 座被形成於該半導體本體的該對源極與汲極區之下以及該通道區之下。
  26. 如申請專利範圍第22項之方法，進一步包含：形成第一介電層相鄰於該隔離底座且在該半導體基板之上。
  27. 如申請專利範圍第26項之方法，進一步包含：形成第二介電層於該第一介電層之下且在該半導體基板上。
  28. 一種製造半導體裝置的方法，該方法包含：形成半導體本體於半導體基板上，該半導體本體具有第一寬度且包含通道區及該通道區的任一側上的一對源極與汲極區；植入氧原子至該半導體基板中，於該半導體本體的至少一部分的任一側上；退火該半導體基板以藉由從該等植入的氧原子之氧化作用來形成隔離底座於該半導體本體的該部分與該半導體基板之間，該隔離底座被凹陷以具有平行於且小於該第一寬度的第二寬度；及形成閘極電極堆疊，至少部份圍繞該半導體本體的通道區的一部分。
  29. 如申請專利範圍第28項之方法，其中形成該半導體本體包含形成硬遮罩於該半導體本體上，該方法進一步包含：形成襯層，覆蓋該半導體本體及該硬遮罩，其中該植 入係經由該襯層加以實施；及在該植入以後移除該襯層及該硬遮罩。
TW101142630A 2011-12-20 2012-11-15 具隔離本體部分的半導體裝置 TWI620249B (zh)

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