WO2011072520A1 - 鳍式晶体管结构及其制作方法 - Google Patents

鳍式晶体管结构及其制作方法 Download PDF

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WO2011072520A1
WO2011072520A1 PCT/CN2010/074512 CN2010074512W WO2011072520A1 WO 2011072520 A1 WO2011072520 A1 WO 2011072520A1 CN 2010074512 W CN2010074512 W CN 2010074512W WO 2011072520 A1 WO2011072520 A1 WO 2011072520A1
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fin
layer
substrate
transistor structure
gate electrode
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骆志炯
尹海洲
朱慧珑
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中国科学院微电子研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present application relates generally to the field of semiconductor devices and, more particularly, to a fin transistor structure and a method of fabricating the same. Background technique
  • Fin-transistor structures such as FinFETs have received much attention due to their good cut-off performance, scalability, and compatibility with conventional manufacturing processes.
  • conventional FinFETs generally have two types: FinFETs formed on a silicon-on-insulator (SOI) substrate, and FinFETs (bulk FinFETs) formed on a bulk Si material substrate.
  • SOI silicon-on-insulator
  • bulk FinFETs offer numerous advantages such as low cost, low bulk, low reverse bias, and high heat transfer.
  • the lower portion of the channel is surrounded by SiN and SiO 2 so that the gate electrode cannot effectively control this portion.
  • a current path can be formed between the source/drain through the lower portion of the channel, resulting in leakage current.
  • a punch-through block can be introduced in the lower portion of the channel.
  • PTS PTS structure to suppress leakage current.
  • high energy ion implantation is usually required.
  • this will cause the implanted dopant to be implanted into a larger range and the impurity concentration of the channel region to be higher (see Figure 5 of Reference 2).
  • this structure will have a large junction leakage current and a large junction capacitance.
  • a fin transistor structure including a fin formed on a semiconductor substrate, wherein a portion of the fin serving as a channel region of the transistor structure passes through a bulk semiconductor material and a substrate Contact, and the remainder of the fin is in contact with the substrate through an insulator material.
  • the portion serving as the channel region is located below the gate region of the fin transistor structure.
  • the bulk semiconductor material may comprise one of Ge, SiGe, SiC and GaAs, and the insulator material may comprise SiO 2 or SiN.
  • the gate region includes a gate electrode that intersects the fin through the gate dielectric layer.
  • the gate dielectric layer may comprise SiO 2 , SiON, or a high-k material
  • the gate electrode may comprise a polysilicon gate electrode or a metal gate electrode.
  • the metal gate electrode may comprise TiN, TiAlN, or TaN.
  • a method of fabricating a fin transistor structure comprising: forming a fin on a substrate, wherein a portion of the fin that will serve as a channel region of the transistor structure and the substrate Forming a bulk semiconductor material, forming an insulator material between the rest of the fin and the substrate; and fabricating a transistor structure based on the fin-formed substrate.
  • the step of forming a fin on the substrate comprises: sequentially forming a layer of the bulk semiconductor material, a layer of the fin host material on the substrate; a layer of the bulk semiconductor material and the fin body material The layer is patterned into a pattern corresponding to the fin to be formed; an etch protection layer is formed on the substrate including the formed pattern; and the etch protection layer is patterned such that the etch protection layer remains to be formed a portion corresponding to the gate region, but not at the remaining portion; selectively etching the substrate subjected to the above treatment to remove the bulk semiconductor material under the fin body material layer at the remaining portion Filling a space under the fin body material layer by the selective etching described above with the insulator material; and removing the etch protection layer.
  • the bulk semiconductor material may include one of Ge, SiGe, SiC, and GaAs
  • the fin host material may include SL.
  • the insulator material may include SiO 2 or SiN
  • the etch protection layer may Includes SiN.
  • the step of fabricating the transistor structure on the basis of the fin-formed substrate comprises: forming a buffer layer on the fin-formed substrate; forming a barrier layer on the buffer layer; forming an isolation layer on the barrier layer, and Isolation layer Chemical mechanical polishing until the barrier layer is exposed; removing the barrier layer at the top of the fin and removing a portion of the isolation layer to recess the isolation layer; etching the barrier layer on both sides of the fin and a portion of the isolation layer on both sides of the barrier layer; a buffer layer is etched at a portion corresponding to a gate region to be formed to expose the fin body; a gate dielectric layer is formed on the exposed fin body; and formed at a position corresponding to a gate region to be formed Gate electrode.
  • the buffer layer may include SiO 2
  • the barrier layer may include SiN
  • the isolation layer may include SiO 2 .
  • the gate dielectric layer may comprise SiO 2 , SiON, or a high-k material
  • the gate electrode may include a polysilicon gate electrode or a metal gate electrode.
  • the metal gate electrode may comprise TiN, TiAIN, or TaN.
  • the channel region is in contact with the substrate through a bulk material such as Ge, SiGe, SiC or GaAs, thereby forming a body contact structure.
  • a bulk material such as Ge, SiGe, SiC or GaAs.
  • other parts of the fin are in contact with the substrate through the insulator, thereby forming a structure similar to SOI, which effectively reduces leakage current. Since a PST-like means is not used in the present invention (high doping is required), there is no need to worry about high junction leakage current and high junction capacitance due to high doping.
  • FIGS. 1 to 3 are diagrams showing an intermediate structure in a flow of a manufacturing method according to an embodiment of the present invention, wherein (a) is a perspective view and (b) is a cross-sectional view;
  • FIGS. 4 to 6 are diagrams showing an intermediate structure in a flow of a manufacturing method according to an embodiment of the present invention, in which each figure
  • Figure ⁇ shows a fin structure diagram according to an embodiment of the present invention, wherein Figure 7 (a) is a perspective view, Figure 7 (b) is a cross-sectional view along the line A-A', and Figure 7 (c) is a B-B 'A section of the line; and
  • FIGS. 8 to 15 are structural diagrams showing stages in a process of fabricating a fin transistor structure based on the above-described fin structure, wherein (a) is a perspective view and (b) is along A. - A section of the A' line, (c) is a section along the line B-B', and Figure 15 (d) is a section along the line CC. detailed description
  • a novel fin (Fin) structure and method of forming the same are provided.
  • the channel region of the fin is in contact with the substrate through the bulk semiconductor material, and the remainder is in contact with the substrate through the insulator material.
  • the channel region it is located above the bulk material to have the same advantages as the bulk FinFET-like; for the rest, it is over the insulator, like the FinFET formed on the SOI substrate. , can greatly reduce leakage current.
  • FIG. 1 is a view showing an intermediate structure in a flow of a manufacturing method according to an embodiment of the present invention, wherein FIG. 1(a) is a perspective view and FIG. 1(b) is a cross-sectional view.
  • a channel region body contact layer 1002 and a fin body layer 1003 are sequentially formed on the semiconductor substrate 1001.
  • the semiconductor substrate 1001 and the channel region body contact layer 1002 and the fin body layer 1003 are preferably each composed of a bulk semiconductor material.
  • the stack of the semiconductor substrate 1001/channel body contact layer 1002/fin body layer 1003 may be a structure of (body) Si/(body) Ge/(body) Si.
  • the channel body contact layer 1002 may alternatively be formed using one of SiGe, SiC, and GaAs.
  • Fig. 2 is a view showing an intermediate structure in the flow of a manufacturing method according to an embodiment of the present invention, wherein Fig. 2(a) is a perspective view and Fig. 2Cb) is a sectional view.
  • the structure shown in FIG. 1 is patterned, for example, by mask exposure, etching, or the like, so that the channel region body contact layer 1002 and the fin body layer 1003 are shaped to correspond to the Fin to be formed. shape.
  • FIG. 3 is a view showing an intermediate structure in a flow of a manufacturing method according to an embodiment of the present invention, wherein FIG. 3(a) is a perspective view and FIG. 3(b) is a cross-sectional view.
  • an etch protection layer 1004 is formed on the structure shown in FIG. 2, for example, by chemical vapor deposition (CVD).
  • This etch protection layer 1004 serves to protect the channel region body contact layer 1002 at the lower portion of the channel region from being removed when the channel region body contact layer 1002 is subsequently etched. Therefore, the material of the etch protection layer 1004 should be selected to be able to withstand the etchant used in etching the channel region body contact layer 1002. For example, a SiN material may be selected to form the etch protection layer 1004.
  • Figure 4 shows the inter-structure I winter I in the flow of the fabrication method according to the embodiment of the invention, wherein Figure 4 (a) is a perspective view, and Figure 4 (b) is along the line A-A' of Figure 4 (a)
  • the cross-sectional view of Fig. 4 (c) is a cross-sectional view taken along line BB' of Fig. 4 (a).
  • the etch protection layer 1004 formed in FIG. 3 is patterned (for example, by photolithography) so that the layer remains at a portion corresponding to the gate region to be formed, so as to protect the trench.
  • the channel region in the lower portion of the track region contacts the layer 1002.
  • FIG. 5 is a view showing an intermediate structure in a flow of a manufacturing method according to an embodiment of the present invention, wherein FIG. 5(a) is a perspective view, and FIG. 5(b) is a cross-sectional view taken along line AA', FIG. 5 (c) ) is a cross-sectional view of the B-B' line (for the sake of clarity, the A-A' line, B-B' line are not shown here, they are the same as shown in Fig. 4, and the following figures are similar).
  • the structure in FIG. 4 is selectively etched. Specifically, an etchant having a selective etching action on the channel region body contact layer 1002 and the fin body layer 1003 is used, and the etchant can etch the channel region body contact layer 1002 without the fin body. Layer 1003 has an effect (or little or even negligible). And due to the etch protection layer 1004, the channel region contact layer 1002 located at the lower portion of the channel region is retained (see FIG. 5(b)) ; and at the remaining portion, the channel region body contact layer 1002 has been removed (see Figure 5 (c)).
  • FIG. 6 is a view showing an intermediate structure in a flow of a manufacturing method according to an embodiment of the present invention, wherein FIG. 6(a) is a perspective view, and FIG. 6(b) is a cross-sectional view taken along line A-A', FIG. 6 (c) ) is a cross-sectional view of the B-B' line.
  • the voids due to selective etching under the fin body layer 1003 in FIG. 5 are filled with an insulator material 1005.
  • This insulator material may be, for example, Si0 2 or SiN. Filling can be accomplished, for example, by depositing an insulator material on the structure shown in FIG. 5 and then performing etch back using reactive ion etching (RIE).
  • RIE reactive ion etching
  • Fig. 7 is a view showing a structure of a fin according to an embodiment of the present invention, wherein Fig. 7(a) is a perspective view, Fig. 7(b) is a cross-sectional view taken along line A-A', and Fig. 7(c) is a B-B 'Sectional view of the line.
  • the residual etch protection layer 1004 is removed, for example, by selective etching, thereby finally obtaining the fin structure according to the present invention.
  • the fin body layer 1003 is in contact with the substrate 1001 through the channel region body contact layer 1002 (formed of a mountain semiconductor material such as Ge, SiGe, SiC or GaAs) in the channel region (see Fig. 7(b)).
  • BP forms a body contact in the channel region.
  • the fin body layer 1003 is in contact with the substrate through the insulator material 1005 (see Fig. 7(c)), thereby forming an SOI-like structure.
  • FIGS. 8 to 5 are structural views showing stages of flow of a fin transistor structure based on the above-described fin structure, wherein (a) is a perspective view and (b) is along A in accordance with an embodiment of the present invention. A cross-sectional view of the -A' line, and (c) is a cross-sectional view of the B-B' line.
  • a buffer layer 1006 is formed (e.g., deposited) on the fin-formed substrate shown in FIG.
  • the buffer layer 1006 can be formed, for example, of a 810 2 material.
  • the barrier layer 1007 is continuously formed (eg, deposited) at the buffer layer 1006.
  • the barrier layer 1007 can be formed, for example, of a SiN material.
  • an isolation layer 1008 is deposited on the resulting structure.
  • the isolation layer 1008 can be formed, for example, by
  • the deposited spacer layer 1008 is subjected to chemical mechanical polishing (CMP) until the barrier layer 1007 is exposed.
  • CMP chemical mechanical polishing
  • the barrier layer 1007 at the top of the fin is selectively etched to remove the barrier layer 1007 of this portion. Additionally, a portion of the spacer layer 1008 is removed to recess the spacer layer 1008.
  • the barrier layer 1007 on both sides of the fin and a portion of the isolation layer 1008 are further etched to expose the fin structure more.
  • the buffer layer 1006 is etched away at a portion corresponding to the gate region to be formed to expose the fin body layer 1003 (this portion of the fin body layer 1003 corresponds to the channel region).
  • a gate dielectric layer 1009 is formed on the exposed fin body layer 1003.
  • the gate dielectric layer 1009 can be formed, for example, of SiO 2 , SiON, or a high-k material.
  • a gate electrode 1010 is formed.
  • the gate electrode 1010 spans the fin and intersects the fin body layer 1003 through the gate dielectric layer 1009.
  • the gate electrode 1010 may be a polysilicon gate electrode, or may be a metal gate electrode such as TiN, TiAlN, TaN, or the like.
  • the source/drain regions may be doped by ion implantation or the like, thereby finally forming a transistor structure according to an embodiment of the present invention.
  • Such source/drain regions are not greatly related to the gist of the present invention and will not be described again.
  • FIG. 15(d) A cross-sectional view of the resulting transistor structure taken along line C-C' is shown in Fig. 15(d). It can be clearly seen that the portion of the fin body layer 1003 under the gate electrode 1010 (corresponding to the channel region) is in physical contact with the substrate 1001 through the channel region body contact layer 1002. The channel body contact layer 1002 is surrounded by the insulator 1005 so that the path of the leakage current can be cut off, and thus the leakage current in the lower portion of the channel region is greatly reduced.

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Description

鳍式晶体管结构及其制作方法 技术领域
本申请一般地涉及半导体器件领域， 更为具体地， 涉及一种鳍式晶体管结构及其 制作方法。 背景技术
鳍式晶体管结构如 FinFET 由于其良好的截止性能、 可扩展性以及与常规制造工 艺的兼容性而倍受关注。 目前， 常规的 FinFET通常有两类： 在绝缘体上硅 （SOI) 衬 底上形成的 FinFET, 以及在体 Si材料衬底上形成的 FinFET (体 FinFET)。 与在 SOI 衬底上形成的 FinFET相比， 体 FinFET具有众多优点， 如低成本、 低体效应、 低反向 偏置效应、 高热传送。
参考文 ί欤 1 ( Tai-su Park et al., "Body-tied triple-gate NMOSFET fabrication using bulk Si wafer" , Solid-state Electronics 49(2005), 377 - 383 ) 中公丌了一种利用体 Si晶 片制作的体接触三栅 NMOSFET。该文章的图 1中示出了这种 FET的透视图， 并且在 图 2中详细图示了制作这种 FET的方法。 如其中图 1和 2 Cf)所示， 多晶硅的栅电极 横跨鳍 （Fin) 形成， Fin构成该半导体器件的沟道。 但是， 如图 2 (f) 中清楚所示， 沟道下部被 SiN和 Si02所围绕， 从而栅电极无法对这一部分进行有效的控制。 因而， 即使在截止状态下，通过沟道下部也能够在源 /漏之间形成电流路径，从而导致漏电流。
参考文献 2 ( K. Okano et al., " Process Integration Technology and Device
Characteristics of CMOS FinFET on Bulk Silicon Substrate with sub- 10 nm Fin Width and 20 nm Gate Length" , IEDM 2005 ) 中更为详细的论述了这一问题。 具体地， 参照其中 的图 4， 其中清楚示出了 Fin不同部位中的漏电流密度。 可以看到， 在沟道下部， 漏 电流密度为沟道区的成百乃至上千倍。
为了解决这种漏电流问题， 如参考文献 2中所述， 可以在沟道下部引入穿通阻挡
(PTS ) 结构， 以便抑制漏电流。 为了在沟道下部形成 PTS结构， 通常需要进行高能 离子注入。 然而， 这将会导致注入的掺杂物被注入到较大的范围， 并且沟道区的杂质 浓度较高（参见参考文献 2的图 5 )。 从而， 这种结构将会具有大的结漏电流以及大的 结电容。
因此， 需要 种新颖的结构和方法来形成鳍式晶体管， 其在保持体接触 FinFET 优点的同时， 能够有效降低沟道下部的漏电流， 而不会导致高结漏电流和高结电容。 发明内容
鉴于上述问题， 本发明的目的在于提供一种鰭式晶体管结构及其制作方法， 该鳍 式晶体管结构在保持体接触结构的优点同时， 还能够减小漏电流。
根据本发明的一个方面， 提供了一种鳍式晶体管结构， 包括在半导体衬底上形成 的鳍， 其中， 该鰭中用作所述晶体管结构的沟道区的部位通过体半导体材料与衬底接 触， 而该鳍的其余部位通过绝缘体材料与衬底接触。 优选地， 所述用作沟道区的部位 位于该鳍式晶体管结构的栅极区之下。
优选地， 所述体半导体材料可以包括 Ge、 SiGe、 SiC和 GaAs之一， 所述绝缘体 材料可以包括 Si02或 SiN。
优选地， 栅极区包括栅电极， 该栅电极通过栅极介质层与鳍相交。进一歩优选地， 栅极介质层可以包括 Si02、 SiON、或高 k材料， 栅电极可以包括多晶硅栅电极或金属 栅电极。 进一歩优选地， 金属栅电极可以包括 TiN、 TiAlN、 或 TaN。
根据本发明的另一方面， 提供了一种制作鳍式晶体管结构的方法， 包括： 在衬底 上形成鳍， 其中， 在该鳍中将充当晶体管结构的沟道区的部位与衬底之间形成体半导 体材料， 而在该鳍的其余部位与衬底之间形成绝缘体材料； 以及以上述形成有鳍的衬 底为基础， 制作晶体管结构。
优选地， 在衬底上形成鰭的步骤包括： 在所述衬底上依次形成所述体半导体材料 的层、 鳍主体材料的层； 将所述体半导体材料的层和所述鳍主体材料的层构图为与将 要形成的鳍相对应的图案； 在衬底包括所形成的图案上， 形成刻蚀保护层； 对所述刻 蚀保护层进行构图， 使得该刻蚀保护层留在将要形成的栅极区相对应的部位处， 而不 存在于其余部位处； 对经过上述处理的衬底进行选择性刻蚀， 以去除所述其余部位处 位于鰭主体材料层之下的所述体半导体材料； 以所述绝缘体材料填充所述鳍主体材料 层之下的通过上述选择性刻蚀而导致的空间； 以及去除所述刻蚀保护层。
优选地， 所述体半导体材料可以包括 Ge、 SiGe、 SiC和 GaAs之一， 以及所述鰭 主体材料可以包括 SL 优选地， 所述绝缘体材料可以包括 Si02或SiN， 所述刻蚀保护 层可以包括 SiN。
优选地， 以形成有鳍的衬底为基础制作晶体管结构的步骤包括： 在形成有鳍的衬 底上形成缓冲层； 在缓冲层上形成阻挡层； 在阻挡层上形成隔离层， 并对该隔离层进 行化学机械抛光， 直至露出阻挡层； 去除鰭顶部的阻挡层， 并去除一部分隔离层使隔 离层凹入； 对鰭两侧的阻挡层以及阻挡层两侧的一部分隔离层进行刻蚀； 对露出的缓 冲层位于与将要形成的栅极区相对应的部位进行刻蚀， 以露出鰭主体； 在露出的鳍主 体上形成栅极介质层； 以及在与将要形成的栅极区相对应的位置形成栅电极。
优选地， 所述缓冲层可以包括 Si02， 所述阻挡层可以包括 SiN， 所述隔离层可以 包括 Si02。
优选地， 栅极介质层可以包括 Si02、 SiON、 或高 k材料， 栅电极可以包括多晶硅 栅电极或金属栅电极。 进一歩优选地， 金属栅电极可以包括 TiN、 TiAIN, 或 TaN。
在根据本发明的鰭式晶体管结构中，沟道区通过体材料如 Ge、 SiGe、 SiC或 GaAs 与衬底接触， 从而形成体接触结构。 这确保了本发明的鳍式晶体管结构能够保持体接 触 FinFET的优点。 另外， 鳍的其他部位通过绝缘体与衬底接触， 从而形成类似于 SOI 的结构， 这有效减小了漏电流。 由于在本发明中并不使用类似于 PST的手段（需要使 用高掺杂）， 因而无需担心 ώ于高掺杂导致的高结漏电流和高结电容。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：
图 1〜3 示出了根据本发明实施例的制作方法流程中的中间结构图， 其中各图中 ( a) 为透视图， （b ) 为截面图；
图 4〜6示出了根据本发明实施例的制作方法流程中的中间结构图， 其中各图中
( a) 为透视图， （b ) 为沿 A- A'线的截面图， （c) 为沿 B-B'线的截面图；
图 Ί示出了根据本发明实施例的鳍结构图， 其中图 7 ( a) 为透视图， 图 7 ( b) 为沿 A- A'线的截面图， 图 7 ( c ) 为 B- B'线的截面图； 以及
图 8〜15示出了根据本发明实施例的以上述鳍结构为基础制作鳍式晶体管结构的 流程中各阶段的结构图， 其中各图中 （a) 为透视图， （b ) 为沿 A- A'线的截面图， （c) 为沿 B-B'线的截面图， 图 15 ( d ) 为沿 C-C线的截面图。 具体实施方式
以下， 通过附图中不出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的半导体器件的各种结构图及截面图。 这些图 并非是按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示 例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据 实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 /层。
根据本发明的实施例， 提供了一种新颖的鳍（Fin )结构及其形成方法。 该鳍的沟 道区通过体半导体材料与衬底接触， 其余部位则通过绝缘体材料与衬底接触。 结果， 对于沟道区而言， 其位于体材料之上， 从而具有如同体 FinFET- 样的优点； 而对于其 余部位而言， 则位于绝缘体之上， 如同形成在 SOI衬底上的 FinFET—样， 可以大大减 小漏电流。
图 1示出了根据本发明实施例的制作方法流程中的中间结构图， 其中图 1 ( a) 为 透视图， 图 1 (b ) 为截面图。
如图 1所示， 在半导体基板 1001上依次形成沟道区体接触层 1002以及鳍主体层 1003。 这里， 半导体基板 1001以及沟道区体接触层 1002、 鳍主体层 1003优选地均由体 半导体材料构成。 例如， 半导体基板 1001/沟道区体接触层 1002/鳍主体层 1003的叠层 可以是 （体） Si/ (体） Ge/ (体） Si的结构。 当然， 本领域技术人员也可以想到其他不 同的材料组合。 例如， 可选地， 可以使用 SiGe、 SiC和 GaAs之一来形成所述沟道区体 接触层 1002。
图 2示出了根据本发明实施例的制作方法流程中的中间结构图， 其中图 2 ( a) 为 透视图， 阁 2 Cb) 为截面图。
如图 2所示， 对图 1所示的结构进行构图， 例如通过掩模曝光、 刻蚀等技术手段， 使得沟道区体接触层 1002和鰭主体层 1003成形为与将要形成的 Fin对应的形状。
图 3示出了根据本发明实施例的制作方法流程中的中间结构图， 其中图 3 ( a) 为 透视图， 图 3 (b) 为截面图。
如图 3所示， 在图 2所示的结构上形成一刻蚀保护层 1004， 例如可以通过化学气相 沉积 （CVD )来实现。 这一刻蚀保护层 1004用来在随后对沟道区体接触层 1002进行刻 蚀时保护沟道区下部的沟道区体接触层 1002不被去除。 因此， 该刻蚀保护层 1004的材 料应该选择为能够经受对沟道区体接触层 1002进行刻蚀时使用的刻蚀剂。 例如， 可以 选择 SiN材料来形成该刻蚀保护层 1004。 图 4示出了根据木发明实施例的制作方法流程中的 间结构 I冬 I， 其中图 4 (a) 为 透视图， 图 4 (b) 为沿图 4 (a) 屮 A-A'线的截面图， 图 4 (c) 为沿图 4 (a) 中 B-B'线 的截面图。
如图 4所示， 对于图 3中所形成的刻蚀保护层 1004进行构图 （例如， 通过光刻）， 使得该层留在与将要形成的栅极区相对应的部位处， 以便保护处于沟道区下部的沟道 区体接触层 1002。
图 5示出了根据本发明实施例的制作方法流程中的中间结构图， 其中图 5 (a) 为 透视图， 图 5 (b) 为沿 A- A'线的截面图， 图 5 (c) 为 B- B'线的截面图 （为了清楚起见， 这里并没有示出 A- A'线、 B- B'线， 它们与图 4所示相同， 以下各图均类似）。
如图 5所示，对图 4中的结构进行选择性刻蚀。具体地，利用对沟道区体接触层 1002 以及鳍主体层 1003具有选择性刻蚀作用的刻蚀剂， 这种刻蚀剂可以刻蚀沟道区体接触 层 1002， 而不会对鳍主体层 1003造成影响 （或者影响很小乃至可以忽略）。 而由于刻 蚀保护层 1004， 位于沟道区下部的沟道区体接触层 1002得以保留 （参见图 5 (b)); 而 在其余部位处， 沟道区体接触层 1002已被去除 （参见图 5 (c))。
图 6示出了根据本发明实施例的制作方法流程中的中间结构图， 其中图 6 (a) 为 透视图， 图 6 (b) 为沿 A-A'线的截面图， 图 6 (c) 为 B- B'线的截面图。
如图 6所示， 对图 5中鰭主体层 1003之下由于选择性刻蚀而导致的空隙， 以绝缘体 材料 1005进行填充。 这种绝缘体材料例如可以 Si02或 SiN。 填充例如可以通过如下方 式完成： 在图 5所示的结构上沉积绝缘体材料， 然后利用反应离子刻蚀 （RIE)进行回 蚀。
图 7示出了根据本发明实施例的鳍结构图， 其中图 7 (a) 为透视图， 图 7 (b) 为 沿 A-A'线的截面图， 图 7 (c) 为 B-B'线的截面图。
如图 7所示， 对于图 6中的结构， 例如通过选择性刻蚀， 去除残留的刻蚀保护层 1004, 从而最终得到根据本发明的鳍结构。 在该鰭结构中， 鰭主体层 1003在沟道区通 过沟道区体接触层 1002 (山体半导体材料如 Ge、 SiGe、 SiC或 GaAs形成） 与衬底 1001 接触 （参见图 7 (b))。 BP, 在沟道区形成了体接触。 另外， 在其他部位处， 鳍主体层 1003则通过绝缘体材料 1005与衬底接触 （参见图 7 (c))， 从而形成类似 SOI的结构。
以上描述的是形成根据本发明的鳍结构的一个实施例。 本领域普通技术人员可以 设计其他方法来形成这种鳍结构。
在如上所述在衬底上形成了鰭结构之后， 可以有多种方式来接着形成各种鳍式晶 体管结构。 下面， 仅以其中 种为例来进行说明， 以便本领域的技术人员能够更好地 理解本发明。
图 8〜 5示出了根据本发明实施例的以上述鳍结构为基础制作鳍式晶体管结构的 流 屮各阶段的结构图， 其中各图中 （a) 为透视图， （b) 为沿 A-A'线的截面图， （c) 为 B-B'线的截面图。
如图 8所示， 在图 7所示的形成有鳍的衬底上形成 （例如， 沉积） 缓冲层 1006。 该 缓冲层 1006例如可以由 8102材料形成。 之后， 如图 9所示， 在缓冲层 1006继续形成（例 如， 沉积） 阻挡层 1007。 该阻挡层 1007例如可以由 SiN材料形成。 然后， 如图 10所示， 在所得到的结构上沉积隔离层 1008。 该隔离层 1008例如可以 |i| Si02形成。 优选地， 对 沉积的隔离层 1008进行化学机械抛光 （CMP )， 直至露出阻挡层 1007。
随后， 如图 11所示， 对位于鰭顶部的阻挡层 1007进行选择性刻蚀， 去除这一部分 的阻挡层 1007。 另外， 去除一部分的隔离层 1008使隔离层 1008凹入。 接着， 如图 12所 示， 进一步刻蚀鰭两侧的阻挡层 1007及部分隔离层 1008， 以更多地露出鳍结构。随后， 如图 13所示， 在与将要形成的栅极区相对应的部位， 刻蚀掉缓冲层 1006， 以露出鳍主 体层 1003 (这部分鳍主体层 1003对应于沟道区）。
然后， 如图 14所示， 在露出的鳍主体层 1003上形成栅极介质层 1009。 该栅极介质 层 1009例如可以由 Si02、 SiON或高 k材料形成。 接着， 如图 15所示， 形成栅电极 1010。 该栅电极 1010横跨鳍， 通过栅极介质层 1009与鰭主体层 1003相交。 栅电极 1010可以为 多晶硅栅电极， 或者可以为金属栅电极如 TiN、 TiAlN、 TaN等。
在形成栅电极之后， 可以通过离子注入等对源 /漏极区进行掺杂， 从而最终形成根 据本发明实施例的晶体管结构。这种源 /漏极区与本发明的主旨并无太大关联， 在此不 再赘述。
图 15 ( d ) 中示出了最终得到的晶体管结构沿 C-C'线的截面图。 可以清楚地看到， 鳍主体层 1003位于栅电极 1010之下的部位 （对应于沟道区） 通过沟道区体接触层 1002 与衬底 1001形成体接触。 该沟道区体接触层 1002周围被绝缘体 1005所包围， 从而可以 切断漏电流的路径， 并因此大大减小了沟道区下部的漏电流。
尽管以上实施例中以图 15中所示的晶体管结构为例来进行说明， 但是本领域技术 人员应当认识到， 以根据本发明的鳍结构为基础， 可以制作出多种鰭式晶体管结构， 如双栅 FinFET、 三栅 FinFET等， 而不仅限于图 15中所示的结构。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围 ώ所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1. 一种鳍式晶体管结构， 包括在半导体衬底上形成的鰭，
其中， 该鳍中用作所述晶体管结构的沟道区的部位通过体半导体材料与衬底接 触， 而该鰭的其余部位通过绝缘体材料与衬底接触。
2. 如权利要求 1所述的鰭式晶体管结构， 其中， 所述用作沟道区的部位位于该鰭 式晶体管结构的栅极区之下。
3. 如权利要求 1所述的鳍式晶体管结构，其中，所述体半导体材料包括 Ge、 SiGe、 SiC禾 1:1 GaAs之一。
4. 如权利要求 1所述的鳍式晶体管结构，其中，所述绝缘体材料包括 Si02或 SiN。
5. 如权利耍求 2所述的鰭式晶体管结构， 其中， 栅极区包括栅电极， 该栅电极通 过栅极介质层与鳍相交。
6. 如权利要求 5所述的鰭式晶体管结构， 其中， 栅极介质层包括 Si02、 SiON、 或高 k材料。
7. 如权利要求 5或 6所述的鳍式晶体管结构， 其中， 栅电极包括多晶硅栅电极或 金属栅电极。
8. 如权利要求 7所述的鳍式晶体管结构，其中，所述金属栅电极包括 TiN、TiAlN、 或 TaN。
9. 一种制作鰭式晶体管结构的方法， 包括- 在衬底上形成鳍， 其中， 在该鳍中将充当晶体管结构的沟道区的部位与衬底之间 形成体半导体材料， 而在该鳍的其余部位与衬底之间形成绝缘体材料； 以及
以上述形成有鳍的衬底为基础， 制作晶体管结构。
10. 如权利要求 9所述的方法， 其中， 在衬底上形成鰭的歩骤包括：
在所述衬底上依次形成所述体半导体材料的层、 鳍主体材料的层；
将所述体半导体材料的层和所述鳍主体材料的层构图为与将要形成的鳍相对应 的图案；
在衬底包括所形成的图案上， 形成刻蚀保护层；
对所述刻蚀保护层进行构图， 使得该刻蚀保护层留在将要形成的栅极区相对应的 部位处， 而不存在于其余部位处； 对经过上述处理的衬底进行选抒性刻蚀， 以去除所述其余部位处位于鳍主体材料 层之下的所述体半导体材料；
以所述绝缘体材料填充所述鳍主体材料层之下的通过上述选择性刻蚀而导致的 空间； 以及
去除所述刻蚀保护层。
11. 如权利要求 10所述的方法， 其中， 所述体半导体材料包括 Ge、 SiGe、 SiC和 GaAs之一， 以及所述鳍主体材料包括 Si。
12. 如权利要求 10所述的方法， 其中， 所述绝缘体材料包括 Si02或 SiN。
13. 如权利要求 10所述的方法， 其中， 所述刻蚀保护层包括 SiN。
14. 如权利要求 9所述的方法， 其中， 以形成有鳍的衬底为基础制作晶体管结构 的歩骤包括：
在形成有鳍的衬底上形成缓冲层；
在缓冲层上形成阻挡层；
在阻挡层上形成隔离层， 并对该隔离层进行化学机械抛光， 直至露出阻挡层； 去除鳍顶部的阻挡层， 并去除一部分隔离层使隔离层凹入；
对鰭两侧的阻挡层以及阻挡层两侧的一部分隔离层进行刻蚀；
对露出的缓冲层位于与将要形成的栅极区相对应的部位进行刻蚀， 以露出鳍主 体 ·'
在露出的鳍主体上形成栅极介质层； 以及
在与将要形成的栅极区相对应的位置形成栅电极。
15. 如权利耍求 14所述的方法 ， 其中， 所述缓冲层包括 Si02。
16. 如权利要求 14所述的方法 ， 其中， 所述阻挡层包括 SiN。
17. 如权利要求 14所述的方法 , 其中， 所述隔离层包括 Si02。
18. 如权利耍求 14所述的方法 ， 其中， 所述栅极介质层包括 Si02、 SiON、 或高 k 材料。
19. 如权利要求 14所述的方法 ， 其中， 所述栅电极包括多晶硅栅电极或金属栅电 极。
20. 如权利要求 19所述的方法 其中，所述金属栅电极包括 TiN、 TiAlN、或 TaN。
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