DE112013007037T5

DE112013007037T5 - Nicht planares Halbleiterbauelement mit selbst ausgerichtetem Steg mit oberer Sperrschicht

Info

Publication number: DE112013007037T5
Application number: DE112013007037.5T
Authority: DE
Inventors: Jeng-Ya D. Yeh; Chia-Hong Jan; Walid M. Hafez; Joodong Park
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2013-06-26
Filing date: 2013-06-26
Publication date: 2016-01-21
Also published as: GB2529589A; WO2014209289A1; GB201520615D0; CN105431945A; KR20160050010A; TW201513358A; GB2529589B; BR122016009112A2; CN105431945B; TWI608621B; US9780217B2; TW201637216A; BR112015029842B1; TWI532185B; KR102098893B1; US20160056293A1; BR112015029842A2

Abstract

Es werden nicht planare Halbleiterbauelemente mit selbst ausgerichteten Stegen mit oberen Sperrschichten und Verfahren zum Fertigen von nicht planaren Halbleiterbauelementen mit selbst ausgerichteten Stegen mit oberen Sperrschichten beschrieben. Zum Beispiel beinhaltet eine Halbleiterstruktur einen über einem Halbleitersubstrat angeordneten Halbleitersteg mit einer oberen Oberfläche. Auf beiden Seiten des Halbleiterstegs ist eine Isolierschicht angeordnet und unter die obere Oberfläche des Halbleiterstegs vertieft, um einen vorstehenden Abschnitt des Halbleiterstegs bereitzustellen. Der vorstehende Abschnitt weist Seitenwände und die obere Oberfläche auf. Eine Gatesperrschicht weist einen ersten Abschnitt auf, der auf mindestens einem Abschnitt der oberen Oberfläche des Halbleiterstegs angeordnet ist, und weist einen zweiten Abschnitt auf, der auf mindestens einem Abschnitt der Seitenwände des Halbleiterstegs angeordnet ist. Der erste Abschnitt der Gatesperrschicht geht in den zweiten Abschnitt der Gatesperrschicht über, ist jedoch dicker als der zweite Abschnitt. Auf dem ersten und dem zweiten Abschnitt der Gatesperrschicht ist ein Gatestapel angeordnet.

Description

GEBIET DER TECHNIK
Ausführungsformen der Erfindung betreffen das Gebiet der Halbleiterbauelemente und der Halbleiterverarbeitung und insbesondere nicht planare Halbleiterbauelemente mit selbst ausgerichteten Stegen mit oberen Sperrschichten und Verfahren zum Fertigen von nicht planaren Halbleiterbauelementen mit selbst ausgerichteten Stegen mit oberen Sperrschichten.
ALLGEMEINER STAND DER TECHNIK
In den vergangenen Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen ein bestimmender Faktor für die ständig wachsende Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten von Funktionseinheiten auf der begrenzten Fläche von Halbleiterchips. Zum Beispiel erlaubt die immer kleinere Größe von Transistoren die Aufnahme von immer mehr Speicher- oder Logikbauelementen auf einem Chip, was die Fertigung von Produkten mit höherer Leistungsfähigkeit begünstigt. Das Streben nach immer mehr Leistungsfähigkeit ist jedoch nicht problemlos. Die Notwendigkeit der Optimierung der Leistung jedes Bauelements gewinnt zunehmend an Bedeutung.
Bei der Herstellung von Bauelementen für integrierte Schaltungen setzen sich Multi-Gate-Transistoren wie Fin-Feldeffekttransistoren (FinFETs) im Zuge der fortschreitenden Verkleinerung der Bauelementdimensionen immer mehr durch. Bei herkömmlichen Prozessen werden FinFETs allgemein entweder auf Substraten aus massivem Silicium oder auf Silicium-auf-Isolator(SOI)-Substraten gefertigt. In manchen Fällen werden Substrate aus massivem Silicium wegen ihrer geringeren Kosten und ihrer Vereinbarkeit mit der bestehenden Infrastruktur für Substrate aus massivem Silicium mit hoher Ausbeute bevorzugt.
Die Skalierung von Multi-Gate-Transistoren ist jedoch nicht ohne Folgen geblieben. Je kleiner die Dimensionen dieser grundlegenden Bausteine mikroelektronischer Schaltkreise werden und je größer die reine Anzahl der grundlegenden Bausteine wird, die in einem bestimmten Gebiet gefertigt werden, desto weitreichender werden die Einschränkungen bei den Halbleiterprozessen, die zum Fertigen dieser Bausteine genutzt werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 veranschaulicht verschiedene Prozessvorgänge bei einem herkömmlichen Verfahren zum Fertigen von Stegen für ein FinFET-Bauelement basierend auf einem Substrat aus massivem Silicium.
Die 2A–2H veranschaulichen Querschnittsansichten verschiedener Vorgänge bei einem Verfahren zum Fertigen von nicht planaren Halbleiterbauelementen mit selbst ausgerichteten Stegen mit oberen Sperrschichten gemäß einer Ausführungsform der vorliegenden Erfindung, wobei:
2A ein massives Substrat veranschaulicht, das so strukturiert ist, dass es davon vorstehende Stege 202 aufweist;
2B einen Implantationsprozess veranschaulicht, der auf der freigelegten oberen Oberfläche von jedem der Stege der Struktur von 2A durchgeführt wird;
2C das Vertiefen einer dielektrischen Schicht der Struktur von 2B unter die oberen Oberflächen der Stege veranschaulicht, um eine Isolierschicht mit vorstehenden Abschnitten der Stege darüber bereitzustellen;
2D eine thermische Oxidation der freigelegten Abschnitte der Stege von 2C veranschaulicht, um eine dielektrische Stegschicht auf allen Oberflächen der freigelegten Abschnitte der Stege zu bilden;
2E eine Gate-Bildungsschicht veranschaulicht, die über der Struktur von 2D gebildet ist;
2F die Planarisierung der Gate-Bildungsschicht der Struktur von 2E veranschaulicht, um eine planare Gate-Bildungsschicht über der Struktur von 2D bereitzustellen;
2G die Bildung einer Hartmaske über der Struktur von 2F veranschaulicht; und
2H eine Strukturierung der Hartmaske und der planaren Gate-Bildungsschicht von 2G zu einer gewünschten Gate-Geometrie veranschaulicht, um eine strukturierte Hartmaske und eine strukturierte Gate-Bildungsschicht über den Stegen und der dielektrischen Stegschicht von 2D zu bilden.
3A veranschaulicht eine Querschnittsansicht eines nicht planaren Halbleiterbauelements mit selbst ausgerichteten Stegen mit oberen Sperrschichten gemäß einer Ausführungsform der vorliegenden Erfindung.
3B veranschaulicht eine Draufsicht entlang der a-a'-Achse des Halbleiterbauelements von 3A gemäß einer Ausführungsform der vorliegenden Erfindung.
4 veranschaulicht ein Computergerät gemäß einer Implementierung der Erfindung.
BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Es werden nicht planare Halbleiterbauelemente mit selbst ausgerichteten Stegen mit oberen Sperrschichten und Verfahren zum Fertigen von nicht planaren Halbleiterbauelementen mit selbst ausgerichteten Stegen mit oberen Sperrschichten beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details wie spezielle Integrations- und Materialzusammenhänge dargelegt, um ein eingehendes Verständnis von Ausführungsformen der vorliegenden Erfindung zu ermöglichen. Für den Fachmann ist ersichtlich, dass Ausführungsformen der vorliegenden Erfindung auch ohne diese speziellen Details praktisch umgesetzt werden können. In anderen Fällen werden wohl bekannte Merkmale wie das Layout einer integrierten Schaltung nicht im Einzelnen beschrieben, um die Verständlichkeit von Ausführungsformen der vorliegenden Erfindung nicht unnötig zu erschweren. Des Weiteren versteht es sich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen beispielhafte Darstellungen und nicht zwangsläufig maßstabsgerecht gezeichnet sind.
Eine oder mehrere hierin beschriebene Ausführungsformen betreffen neue Ansätze für die Fertigung von FET-Bauelementen mit selbst ausgerichteten Stegen. Die FinFETs beinhalten eine obere Sperrschicht zum Einschränken oder gänzlichen Eliminieren der Steuerung durch ein oberes Gate. Jedoch können in anderen Ausführungsformen Tri-Gate-Bauelemente gefertigt werden, bei denen sich eine Gatesteuerung in messbarem Umfang von einem Abschnitt einer Gateelektrode über der oberen Oberfläche des Stegs erzielen lässt. Eine oder mehrere Ausführungsformen können einen oder mehrere Implantationsprozesse der Complementary-Metal-Oxide-Semiconductor(CMOS)-FinFET-Bauelement-Fertigung beinhalten.
Um dies in einen Kontext zu stellen, herkömmliche Ansätze für die FinFET-Fertigung machen Gebrauch von einer strukturierten Hartmaske, deren Struktur während eines Ätzprozesses zur Stegfertigung auf Silicium übertragen wird. Die dielektrische Hartmaskenmaterialschicht wird während des Isolierpolierprozesses stark abgetragen und ihre Dicke unterliegt Polierprozessschwankungen. Die Steuerung der Hartmaskendicke ist jedoch ausschlaggebend für die Transistoreigenschaften der resultierenden FinFET-Transistoren. Das heißt, die FinFET-Betriebsweise gemäß dem Stand der Technik beruht weitgehend auf einer Prozesssteuerung, um die Schwankungen der Stegoberseitenhartmaskendicke zu reduzieren. Andere Verfahren, die kompliziertere Integrationsverfahrensweisen involvieren, wurden von verschiedenen Forschungsgruppen ebenfalls vorgeschlagen, ihre Fertigungsfreundlichkeit geht jedoch oft mit Beschränkungen einher. Im Gegensatz dazu machen eine oder mehrere hierin beschriebene Ausführungsformen Gebrauch von einem Implantationsprozess, um das Oxidationsverhalten dahingehend zu verbessern, dass ein Wachstum von dickerem Oxid auf der Stegoberseite zu Isolier- oder Sperrzwecken selektiv herbeigeführt wird.
1 veranschaulicht beispielhaft für einen Ansatz gemäß dem Stand der Technik verschiedene Prozessvorgänge bei einem herkömmlichen Verfahren zum Fertigen von Stegen für ein FinFET-Bauelement basierend auf einem Substrat aus massivem Silicium. Mit Bezugnahme auf Teil (A) von 1 wird ein Siliciumsubstrat (Si-sub) 100 bereitgestellt. Mit Bezugnahme auf Teil (B) wird eine Hartmaske (HM) 102 auf dem Siliciumsubstrat 100 gebildet, und eine Photoresistschicht (PR) 104 wird auf der Hartmaske 102 strukturiert. Mit Bezugnahme auf Teil (C) werden die Hartmaske 102 und das Siliciumsubstrat 100 mit der Struktur des Photoresists 104 strukturiert, und der Photoresist 104 wird entfernt. Auf diese Weise werden ein strukturiertes Siliciumsubstrat 106 und eine strukturierte Hartmaske 108 bereitgestellt. Mit Bezugnahme auf Teil (D) wird über der Struktur von Teil (C) eine Oxidschicht (Oxid) 110 gebildet. Mit Bezugnahme auf Teil (E) wird die Oxidschicht 110 planarisiert, um die strukturierte Hartmaske 108 freizulegen. Mit Bezugnahme auf Teil (F) wird die Oxidschicht 110 unter die Oberfläche der strukturierten Hartmaske 108 vertieft, um Seitenwandabschnitte des strukturierten Siliciumsubstrats 106 freizulegen. Die vertiefte Oxidschicht stellt eine Isolierschicht 112 bereit. Die Abschnitte 114 des strukturierten Siliciumsubstrats 106 und der strukturierten Hartmaske 108, die über der Isolierschicht 112 vorstehen, stellen Stege für die abschließende Fertigung eines FinFET-Bauelements bereit, wobei die strukturierte Hartmaske 108 als obere Sperrschicht genutzt wird, um eine Gatesteuerung von der oberen Oberfläche des Stegs zu verhindern.
Im Gegensatz zum in 1 veranschaulichten Ansatz stellen eine oder mehrere hierin beschriebene Ausführungsformen allgemein Ansätze bereit, über die FinFET-Transistoren mit einer dicken Oxidisolierschicht auf der Stegoberseite, wie durch ein Selbstausrichtungsverfahren gebildet, produziert werden können. In einer Ausführungsform wird die Differenz der Dicke der dielektrischen Schicht an der Oberseite und den Seitenwänden des Stegs durch solche Integrationsverfahrensweisen ermöglicht.
Insbesondere sind für die hierin beschriebenen Prozessabläufe im Vergleich zu herkömmlichen Prozessabläufen in einer Ausführungsform keine zusätzlichen Lithografievorgänge nötig, vielmehr kommen hierbei kostengünstigere, zusätzliche Implantations- und Reinigungsvorgänge zum Einsatz. In einer Ausführungsform ist der Prozess selbst ausrichtend. Deshalb lassen sich für die resultierenden Bauelemente zusätzliche Lithografie-Überdeckungsfehler und/oder Schwankungen kritischer Dimensionen (CD) ausschließen. Darüber hinaus ist der Prozess sehr stabil und gut steuerbar. In einer Ausführungsform ist die Oxiddicke der Hartmaske (HM) abhängig von der Dotierung der Implantations- und Oxidationsprozesse, wie unten eingehender beschrieben. Beide Prozesse werden bei der gegenwärtigen Si-Technik sehr kontrolliert gesteuert. Infolgedessen sind die resultierenden Transistoreigenschaften in einer Ausführungsform einheitlicher.
Mit Bezugnahme auf 2A wird ein massives Substrat 200, etwa ein massives, monokristallines Substrat, so strukturiert, dass es davon vorstehende Stege 202 aufweist. In einer Ausführungsform gehen die Stege 202 in den massiven Abschnitt des Substrats 200 über und werden demzufolge derart gebildet, dass sie in das massive Substrat 200 übergehen, wie abgebildet. Über dem massiven Substrat 200 wird eine dielektrische Schicht 204 gebildet und planarisiert, um die obere Oberfläche 206 von jedem der Stege 202 freizulegen.
In einer Ausführungsform beginnt die bildliche Darstellung von 2A gemäß der Prozessablaufbeschreibung nach einer Stegätzung und einem Polieren für eine Flachgrabenisolation (Shallow Trench Isolation, STI) nach einer Isolieroxidabscheidung. Mit erneuter Bezugnahme auf 2A wurden auch Artefakte entfernt, die zu einem Zeitpunkt bei der Fertigung der Stege 202 möglicherweise zurückgeblieben sind. Zum Beispiel wurden in einer Ausführungsform eine Hartmaskenschicht, etwa eine Siliciumnitridhartmaskenschicht, und eine Padoxidschicht, etwa eine Siliciumdioxidschicht, von der oberen Oberfläche 206 der Stege 202 entfernt. In einer Ausführungsform sind das massive Substrat 200 und mithin die Stege 102 in diesem Stadium nicht dotiert oder schwach dotiert. In einer konkreten Ausführungsform haben das massive Substrat 200 und mithin die Stege 202 zum Beispiel eine Konzentration von weniger als ungefähr 1E17 Atomen/cm³ an Bordotierstoff-Fremdatomen. In anderen Ausführungsformen hingegen wurden zuvor oder werden später Wannen- und/oder retrograde Implantate für die Stege 202 und das darunterliegende Substrat 202 bereitgestellt. In einem solchen Beispiel kann eine solche Dotierung der freigelegten Stege 202 zu einer Dotierung innerhalb des massiven Substratabschnitts 200 führen, wo nebeneinander befindliche Stege 202 ein gemeinsames dotiertes Gebiet im massiven Substrat 200 haben.
In einer Ausführungsform, wobei erneut auf 2A Bezug genommen wird, besteht die dielektrische Schicht 204 aus Siliciumdioxid, etwa wie bei einem Flachgrabenisolierfertigungsprozess genutzt. Die dielektrische Schicht 204 kann durch eine chemische Abscheidung aus der Dampfphase (CVD) oder einen anderen Abscheidungsprozess (z. B. ALD, PECVD, PVD, HDP-gestützte CVD, CVD bei niedriger Temperatur) abgeschieden und durch eine Technik des chemisch-mechanischen Polierens (CMP) planarisiert werden. Durch die Planarisierung können auch eventuelle Artefakte aus der Stegstrukturierung entfernt werden, etwa eine Hartmaskenschicht und/oder eine Padoxidschicht, wie oben erwähnt.
Mit Bezugnahme auf 2B wird ein Implantationsprozess 208 auf der freigelegten oberen Oberfläche 206 von jedem der Stege 202 durchgeführt. Der Implantationsprozess stellt implantierte Gebiete 210 im oberen Abschnitt in jedem der Stege 202 bereit. In einer Ausführungsform involviert der Implantationsprozess 208 Implantieren eines oxidationsfördernden Dotierstoffs in die Halbleiterstege 202 von der oberen Oberfläche 206 der Halbleiterstege 202. In einer Ausführungsform involviert das Implantieren des oxidationsfördernden Dotierstoffs in die Halbleiterstege 202 Implantieren von Fluor(F)-Atomen und/oder Argon(Ar)-Atomen (in dem gezeigten Beispiel wurden F-Atome implantiert). In einer Ausführungsform involviert die Implantation, dass der Dotierstoff mit geringer Energie und einer hohen Dosis implantiert wird. In einer Ausführungsform wird die Implantation zum Beispiel mit einer Energie im Bereich von ungefähr 1–15 keV und einer Dosis im Bereich von ungefähr 1e14–1e16 Atomen/cm² durchgeführt. In einer Ausführungsform ist infolgedessen die Stegoberseite stark Ar- oder F-dotiert, während untere Abschnitte des Stegs nicht stark dotiert sind.
Mit Bezugnahme auf 2C ist die dielektrische Schicht 204 unter die oberen Oberflächen 206 der Stege 202 vertieft, um eine Isolierschicht 212 mit vorstehenden Abschnitten 214 der Stege 202 bereitzustellen. In einer Ausführungsform bleibt durch die Vertiefung die obere Oberfläche der Isolierschicht 212 unter den Gebieten 210, jedoch ohne dass alle Stege 202 ganz freigelegt werden, wie in 2C abgebildet.
In einer Ausführungsform wird durch die Vertiefung der dielektrischen Schicht 204 die Si-Kanalhöhe (HSI) definiert. Die Vertiefung kann durch einen Plasma-, einen Dampf- oder einen Nassätzprozess durchgeführt werden. In einer Ausführungsform wird ein Trockenätzprozess genutzt, der selektiv gegenüber den Siliciumstegen 202 ist, wobei der Trockenätzprozess auf einem Plasma basiert, das aus Gasen erzeugt wird, vor allem NF₃, CHF₃, C₄F₈, HBr und O₂, typischerweise mit Drücken im Bereich von 30–100 mTorr und einer Plasmaleistung von 50–1000 Watt.
Mit Bezugnahme auf 2D werden die freigelegten Abschnitte 214 der Stege 202 thermisch oxidiert, um eine dielektrische Stegschicht 216 auf allen Oberflächen der freigelegten Abschnitte 214 der Stege 202 zu bilden. In einer Ausführungsform besteht die dielektrische Stegschicht 216 aus einem Material, welches das gleiche oder ein so ähnliches Material wie dasjenige der Isolierschicht 212 ist, wie abgebildet. Es versteht sich jedoch, dass diese Materialien in ihrer Zusammensetzung nicht ähnlich sein müssen.
Die dielektrische Stegschicht kann auch als Sperrschicht oder Gatesperrschicht bezeichnet werden. In einer Ausführungsform, wie abgebildet, weist die Gatesperrschicht 216 einen ersten Abschnitt 216' auf, der auf mindestens einem Abschnitt der oberen Oberfläche des Halbleiterstegs 202 angeordnet ist (d. h. auf der oberen Oberfläche des vorstehenden Abschnitts 214 der Stege 202). Ein zweiter Abschnitt 216'' ist auf mindestens einem Abschnitt der Seitenwände des Halbleiterstegs 202 angeordnet (d. h. auf den Seitenwänden des vorstehenden Abschnitts 214 der Stege 202). In einer solchen Ausführungsform, wie ebenfalls abgebildet, geht der erste Abschnitt der Gatesperrschicht 216' in den zweiten Abschnitt 216'' der Gatesperrschicht über, ist jedoch dicker als der zweite Abschnitt (d. h. die Dicke ,y' ist größer als die Dicke ,x'). In einer speziellen dieser Ausführungsformen ist der erste Abschnitt der Gatesperrschicht 216' um einen Betrag im Bereich von ungefähr 10–50% dicker als der zweite Abschnitt der Gatesperrschicht 216''.
In einer Ausführungsform, wobei erneut auf 2D Bezug genommen wird, beinhalten die vorstehenden Abschnitte 214 der Halbleiterstege 202 ferner an einem obersten Abschnitt, jedoch nicht im ganzen vorstehenden Abschnitt des Halbleiterstegs ein Gebiet 218 mit Fluor(F)- und/oder Argon(Ar)-Atomen, z. B. als Artefakt des in Verbindung mit 2B beschriebenen Implantationsprozesses. In einer solchen Ausführungsform befindet sich der erste Abschnitt der Gatesperrschicht 216' direkt neben dem Gebiet 218 mit F- oder Argon Ar-Atomen. In einer speziellen dieser Ausführungsformen hat das Gebiet 218 mit F- oder Argon Ar-Atomen eine Konzentration von F-Atomen und/oder Ar-Atomen im Bereich von ungefähr 1e19–1e21 Atomen/cm³.
In einer Ausführungsform besteht die (aus 216' und 216'' bestehende) Gatesperrschicht 216 aus einem Oxid des Halbleitermaterials der Halbleiterstege 202. In einer solchen Ausführungsform bestehen die Halbleiterstege 202 aus monokristallinem Silicium, und die Gatesperrschicht 216 besteht aus Siliciumdioxid, z. B. als thermisch aufgewachsenes Siliciumoxid.
Folglich, wobei erneut auf 2D Bezug genommen wird, werden in einer Ausführungsform durch die thermische Oxidation der vorstehenden Abschnitte 214 von jedem der Halbleiterstege 202 ein erster Abschnitt 216' einer dielektrischen Sperrschicht über jedem der vorstehenden Abschnitte der Halbleiterstege und ein zweiter Abschnitt 216'' der dielektrischen Sperrschicht auf Seitenwänden von jedem der vorstehenden Abschnitte der Halbleiterstege gebildet, wobei der erste Abschnitt 216' dicker ist als der zweite Abschnitt 216''. In einer solchen Ausführungsform involviert die thermische Oxidation der vorstehenden Abschnitte 214 von jedem der Halbleiterstege 202 eine Erwärmung bei Vorhandensein von Sauerstoff bei einer Temperatur im Bereich von ungefähr 500–800 Grad Celsius. In einer Ausführungsform ist der obere Abschnitt 216' so hinreichend dick, dass die Steuerung des Stegs von einem Abschnitt einer anschließend gebildeten Gateelektrode über dem oberen Abschnitt 216' eingeschränkt oder eliminiert wird, z. B. um eine FinFET-Bildung statt einer Tri-Gate-Bildung zu ermöglichen, wie in Verbindung mit den 3A und 3B eingehender beschrieben. Die größere relative Dicke von 216' gegenüber 216'' ist in einer Ausführungsform dem in Verbindung mit 2B beschriebenen Implantat zuzuschreiben. In einer speziellen dieser Ausführungsformen ist die Wachstumsrate des implantierten Abschnitts (z. B. an der Oberfläche) um einen Faktor im Bereich von ungefähr 10–50% größer als die Wachstumsrate des nicht implantierten Abschnitts (z. B. an den Seitenwänden).
Mit Bezugnahme auf 2E wird über der Struktur von 2D eine Gate-Bildungsschicht 220 gebildet. In einer Ausführungsform ist die Gate-Bildungsschicht 220 eine polykristalline Siliciumschicht, die durch einen Prozess einer chemischen Abscheidung aus der Dampfphase (CVD), z. B. in einem Ofen, oder einen anderen Abscheidungsprozess (z. B. ALD, PECVD, PVD, HDP-gestützte CVD, CVD bei niedriger Temperatur) als konforme Schicht über der gesamten Struktur von 2D gebildet wird.
Mit Bezugnahme auf 2F wird die Gate-Bildungsschicht 220 planarisiert, um eine planare Gate-Bildungsschicht 222 (z. B. mit einer flachen oder keiner Topografie) über der Struktur von 2D bereitzustellen. In einer Ausführungsform wird die Gate-Bildungsschicht 220 durch eine Technik des chemisch-mechanischen Polierens (CMP) planarisiert. Die Planarisierung der Gate-Bildungsschicht 220 kann für einen anschließenden Polysilicium-Lithografieprozess wichtig sein.
Mit Bezugnahme auf 2G wird über der Struktur von 2F eine Hartmaske 224 gebildet. In einer Ausführungsform ist die Hartmaske 224 eine Hartmaske aus Siliciumnitrid (SiN), die z. B. durch einen CVD-Prozess oder einen anderen Abscheidungsprozess (z. B. ALD, PECVD, PVD, HDP-gestützte CVD, CVD bei niedriger Temperatur) als konforme Schicht über der gesamten Struktur von 2F abgeschieden wird.
Mit Bezugnahme auf 2H werden die Hartmaske 224 und die planare Gate-Bildungsschicht 222 zu einer gewünschten Gate-Geometrie strukturiert, um eine strukturierte Hartmaske 226 und eine strukturierte Gate-Bildungsschicht 228 über den Stegen 202 und der dielektrischen Stegschicht 216 zu bilden.
In einer Ausführungsform ist in 2H eine Poly-Gate-Strukturierung dargestellt und involviert eine Po1y-Lithografie, um das Poly-Gate durch die Ätzung einer SiN-Hartmaske und anschließend Poly zu definieren. In einer Ausführungsform ist auf der Hartmaske 224 eine Maske gebildet, die Maske besteht aus einem topografischen Maskierungsabschnitt und einer Antireflexions(ARC)-Schicht. In einer konkreten dieser Ausführungsformen ist der topografische Maskierungsabschnitt eine Kohlenstoffhartmasken(CHM)-Schicht und die Antireflexionsschicht eine Silicium-ARC-Schicht. Der topografische Maskierungsabschnitt und die ARC-Schicht lassen sich mittels herkömmlicher Lithografie- und Ätzprozesstechniken strukturieren. In einer Ausführungsform beinhaltet die Maske auch eine oberste Photoresistschicht, wie aus dem Stand der Technik bekannt, und lässt sich durch herkömmliche Lithografie- und Entwicklungsprozesse strukturieren. In einer konkreten Ausführungsform werden die der Lichtquelle ausgesetzten Abschnitte der Photoresistschicht beim Entwickeln der Photoresistschicht entfernt. Folglich besteht die strukturierte Photoresistschicht aus einem positiven Photoresistmaterial. In einer speziellen Ausführungsform besteht die Photoresistschicht aus einem positiven Photoresistmaterial wie unter anderem einem 248 nm-Resist, einem 193 nm-Resist, einem 157 nm-Resist, einem Extreme-Ultraviolet(EUV)-Resist, einer Elektronenstrahl-Imprint-Schicht oder einer Phenolharzmatrix mit einem Diazonaphthoquinon-Sensibilisator. In einer anderen konkreten Ausführungsform werden die der Lichtquelle ausgesetzten Abschnitte der Photoresistschicht beim Entwickeln der Photoresistschicht beibehalten. Folglich besteht die Photoresistschicht aus einem negativen Photoresistmaterial. In einer speziellen Ausführungsform besteht die Photoresistschicht aus einem negativen Photoresistmaterial, das sich unter anderem aus Poly-cis-isopren oder Polyvinylcinnamat zusammensetzt.
Im Allgemeinen, wobei erneut auf die 2A–2H Bezug genommen wird, kann der beschriebene Ansatz in einer Ausführungsform bei der Fertigung von Bauelementen vom N-Typ (z. B. NMOS) und/oder vom P-Typ (z. B. PMOS) genutzt werden. Es versteht sich, dass die bei der obigen beispielhaften Verarbeitungsverfahrensweise entstehenden Strukturen, z. B. die Strukturen aus 2H, in einer gleichen oder ähnlichen Form auch für anschließende Verarbeitungsvorgänge genutzt werden können, um die Bauelementfertigung wie die PMOS- und die NMOS-Bauelementfertigung durchzuführen. Die 3A und 3B veranschaulichen beispielhaft für ein fertiges Bauelement eine Querschnittsansicht bzw. eine Draufsicht (entlang der a-a'-Achse der Querschnittsansicht) eines nicht planaren Halbleiterbauelements mit selbst ausgerichteten Stegen mit oberen Sperrschichten gemäß einer Ausführungsform der vorliegenden Erfindung.
Mit Bezugnahme auf 3A beinhaltet eine Halbleiterstruktur oder ein Halbleiterbauelement 300 ein nicht planares aktives Gebiet (z. B. eine Stegstruktur, die einen vorstehenden Stegabschnitt 304 und ein Untersteggebiet 305 beinhaltet), das aus dem Substrat 302 gebildet und innerhalb des Isoliergebiets 306 ist. Auf einer dielektrischen Schicht oder Blockierschicht befindet sich für jeden vorstehenden Stegabschnitt 304 ein oberer Abschnitt 397, der dicker als ein Seitenabschnitt 398 ist, wie abgebildet. In einer solchen Ausführungsform ist der obere Abschnitt 397 so hinreichend dick, dass die Steuerung des Stegs vom Abschnitt einer Gateelektrode über dem oberen Abschnitt 397 eingeschränkt oder eliminiert wird, z. B. um eine FinFET-Bildung statt einer Tri-Gate-Bildung zu ermöglichen. In einer Ausführungsform ist nur der obere Abschnitt 397 vorhanden, und die Seitenabschnitte 398 wurden entfernt. In einer Ausführungsform beinhalten die oberen Abschnitte von jedem vorstehenden Stegabschnitt 304 als Artefakt ein Implantationsgebiet 399, z. B. ein F- und/oder ein Ar-Gebiet, das nach einem Implantations- und Thermooxidationsprozess zurückbleibt, wie in Verbindung mit den 2B und 2D oben beschrieben.
In 3A, auf die erneut Bezug genommen wird, ist eine Gateleitung 308 über den vorstehenden Abschnitten 304 des nicht planaren aktiven Gebiets sowie über einem Abschnitt des Isoliergebiets 306 angeordnet. Wie gezeigt, beinhaltet die Gateleitung 308 eine Gateelektrode 350 und eine dielektrische Gateschicht 352. In einer Ausführungsform kann die Gateleitung 308 auch eine dielektrische Deckschicht 354 beinhalten. Ein Gatekontakt 314 und eine darüberliegende Gatedurchkontaktierung 316 sind nebst einer darüberliegenden Metalldurchverbindung 360, die alle in dielektrischen Stapeln oder Schichten 370 mit Ineinanderschichtung angeordnet sind, aus dieser Perspektive ebenfalls erkennbar. Wie ebenfalls aus der Perspektive von 3A erkennbar, ist der Gatekontakt 314 in einer Ausführungsform über dem Isoliergebiet 306, aber nicht über den nicht planaren aktiven Gebieten angeordnet.
Mit Bezugnahme auf 3B ist die Gateleitung 308 als über den vorstehenden Stegabschnitten 304 angeordnet gezeigt. Aus dieser Perspektive sind Source- und Draingebiete 304A und 304B der vorstehenden Stegabschnitte 304 erkennbar. Es versteht sich, dass in einer Ausführungsform eine Sperrschicht für jeden vorstehenden Stegabschnitt 304 (z. B. den oberen Abschnitt 397 und den Seitenabschnitt 398) aus den Source- und Draingebieten 304A und 304B der Stege entfernt wurden. In einer Ausführungsform sind die Source- und Draingebiete 304A und 304B dotierte Abschnitte aus dem ursprünglichen Material der vorstehenden Stegabschnitte 304. In einer anderen Ausführungsform wurde das Material der vorstehenden Stegabschnitte 304 entfernt und durch ein anderes Halbleitermaterial ersetzt, z. B. durch epitaxiale Abscheidung. In beiden Fällen können sich die Source- und Draingebiete 304A und 304B unter die Höhe der dielektrischen Schicht 306, d. h. in das Untersteggebiet 305 hinein erstrecken. Alternativ erstrecken sich die Source- und Draingebiete 304A und 304B nicht unter die Höhe der dielektrischen Schicht 306 und sind entweder über oder komplanar zu der Höhe der dielektrischen Schicht 306.
In einer Ausführungsform ist die Halbleiterstruktur oder das Halbleiterbauelement 300 ein nicht planares Bauelement wie, ohne darauf eingeschränkt zu sein, ein FinFET. Jedoch kann auch ein Tri-Gate- oder ähnliches Bauelement gefertigt werden. In einer solchen Ausführungsform besteht ein entsprechendes halbleitendes Kanalgebiet aus einem dreidimensionalen Körper oder ist in einem dreidimensionalen Körper gebildet. In einer solchen Ausführungsform umgeben die Gateelektrodenstapel der Gateleitungen 308 mindestens eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Körpers, wie in 3A abgebildet.
Das Substrat 302 kann aus einem Halbleitermaterial bestehen, das gegenüber einem Herstellungsprozess widerstandsfähig ist und in dem die Ladung wandern kann. In einer Ausführungsform ist das Substrat 302 ein massives Substrat, das aus einer Schicht aus kristallinem Silicium, Silicium/Germanium oder Germanium besteht, die mit einem Ladungsträger dotiert ist, etwa unter anderem Phosphor, Arsen, Bor oder einer Kombination davon, um das aktive Gebiet 304 zu bilden. In einer Ausführungsform beträgt die Konzentration der Siliciumatome im massiven Substrat 302 mehr als 97%. In einer anderen Ausführungsform besteht das massive Substrat 302 aus einer Epitaxieschicht, die über einem anderen kristallinen Substrat aufgewachsen ist, z. B. einer Siliciumepitaxieschicht, die über einem monokristallinen Substrat aus bordotiertem, massivem Silicium aufgewachsen ist. Das massive Substrat 302 kann alternativ aus einem Material der Gruppe III-V bestehen. In einer Ausführungsform besteht das massive Substrat 302 aus einem III-V-Material wie unter anderem Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon. In einer Ausführungsform besteht das massive Substrat 302 aus einem III-V-Material und die Ladungsträger-Dotierstoff-Fremdatome sind unter anderem etwa von Kohlenstoff, Silicium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur. Alternativ kann statt eines massiven Substrats ein Silicium-auf-Isolator(SOI)-Substrat genutzt werden.
Das Isoliergebiet 306 kann aus einem Material bestehen, das geeignet dafür ist, Abschnitte einer bleibenden Gatestruktur letztlich gegen ein darunterliegendes massives Substrat elektrisch zu isolieren oder eine solche Isolierung zu unterstützen oder um innerhalb eines darunterliegenden massiven Substrats gebildete aktive Gebiete zu isolieren, etwa um aktive Steggebiete zu isolieren. In einer Ausführungsform besteht das Isoliergebiet 306 zum Beispiel aus einem Dielektrikum wie unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid.
Die Gateleitung 308 kann aus einem Gateelektrodenstapel bestehen, der eine dielektrische Gateschicht 352 und eine Gateelektrodenschicht 350 beinhaltet. In einer Ausführungsform besteht die Gateelektrode des Gateelektrodenstapels aus einem Metallgate und die dielektrische Gateschicht besteht aus einem High-k-Material. In einer Ausführungsform besteht die dielektrische Gateschicht zum Beispiel aus einem Material wie unter anderem Hafniumoxid, Hafniumoxinitrid, Hafniumsilicat, Lanthanoxid, Zirconiumoxid, Zirconiumsilicat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon. Des Weiteren kann ein Abschnitt der dielektrischen Gateschicht eine Schicht aus Eigenoxid beinhalten, die aus den wenigen oberen Schichten des Substrats 302 gebildet ist, z. B. falls der Seitenwandabschnitt 397 der Sperrschicht entfernt wird. In einer Ausführungsform besteht die dielektrische Gateschicht aus einem oberen High-k-Abschnitt und einem aus einem Oxid eines Halbleitermaterials bestehenden unteren Abschnitt. In einer Ausführungsform besteht die dielektrische Gateschicht aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliciumdioxid oder Siliciumoxinitrid.
In einer Ausführungsform besteht die Gateelektrode aus einer Metallschicht wie unter anderem Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Cobalt, Nickel oder leitenden Metalloxiden. In einer speziellen Ausführungsform besteht die Gateelektrode aus einem Füllstoff ohne Austrittsarbeitseinstellung, der über einer Schicht mit Metallaustrittsarbeitseinstellung gebildet ist.
Mit den Gateelektrodenstapeln assoziierte Abstandsstücke (nicht gezeigt) können aus einem Material bestehen, das geeignet dafür ist, eine bleibende Gatestruktur letztlich gegen daneben befindliche leitende Kontakte, etwa selbst ausgerichtete Kontakte, elektrisch zu isolieren oder eine solche Isolierung zu unterstützen. In einer Ausführungsform bestehen die Abstandsstücke zum Beispiel aus einem Dielektrikum wie unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid.
Der Gatekontakt 314 und die darüberliegende Gatedurchkontaktierung 316 können aus einem leitenden Material bestehen. In einer Ausführungsform bestehen einer oder mehrere der Kontakte oder eine oder mehrere der Durchkontaktierungen aus einer Metallart. Die Metallart kann ein Reinmetall wie Wolfram, Nickel oder Cobalt oder eine Legierung wie eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z. B. ein Silicidmaterial) sein.
In einer Ausführungsform (obgleich sie nicht gezeigt ist) involviert die Bereitstellung der Struktur 300 die Bildung eines Kontaktmusters, das im Wesentlichen vollkommen an einem bestehenden Gatemuster ausgerichtet ist, während die Ausführung eines Lithografieschritts mit äußerst wenig Platz für eine Überdeckung entfällt. In einer solchen Ausführungsform ermöglicht dieser Ansatz die Nutzung von intrinsisch stark selektiven Nassätzungen (z. B. gegenüber herkömmlich implementierten Trocken- oder Plasmaätzungen), um Kontaktöffnungen zu erzeugen. In einer Ausführungsform wird ein Kontaktmuster anhand eines bestehenden Gatemusters in Kombination mit einem Kontaktsteckerlithografievorgang gebildet. In einer solchen Ausführungsform kann bei dem Ansatz ein sonst sehr wichtiger Lithografievorgang zur Erzeugung eines Kontaktmusters, wie bei herkömmlichen Ansätzen genutzt, mithin entfallen. In einer Ausführungsform wird ein Grabenkontaktraster nicht getrennt strukturiert, sondern vielmehr zwischen Poly-(Gate-)Leitungen gebildet. Zum Beispiel wird in einer solchen Ausführungsform ein Grabenkontaktraster im Anschluss an die Gategitterstrukturierung, aber vor den Gategitterschnitten gebildet.
Des Weiteren kann die Gatestapelstruktur 308 durch einen Replacement-Gate-Prozess gefertigt werden. Bei einer solchen Verfahrensweise kann ein Dummy-Gate-Material wie Polysilicium- oder Siliciumnitridsäulenmaterial entfernt und durch bleibendes Gateelektrodenmaterial ersetzt werden. In einer solchen Ausführungsform wird bei diesem Prozess auch eine bleibende dielektrische Gateschicht gebildet, statt dass diese aus der vorherigen Verarbeitung übernommen wird. In einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. In einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mittels eines Trockenätzprozesses entfernt, bei dem SF₆ genutzt wird. In einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mittels eines Nassätzprozesses entfernt, bei dem wässriges NH₄OH oder Tetramethylammoniumhydroxid genutzt wird. In einer Ausführungsform bestehen Dummy-Gates aus Siliciumnitrid und werden mittels einer Nassätzung entfernt, die wässrige Phosphorsäure beinhaltet.
In einer Ausführungsform ist für einen oder mehrere hierin beschriebene Ansätze im Wesentlichen ein Dummy- und Replacement-Gate-Prozess in Kombination mit einem Dummy- und Replacement-Contact-Prozess vorgesehen, um die Struktur 300 zu erlangen. In einer solchen Ausführungsform wird der Replacement-Contact-Prozess nach dem Replacement-Gate-Prozess durchgeführt, damit mindestens ein Abschnitt des bleibenden Gatestapels bei einer hohen Temperatur getempert werden kann. Zum Beispiel wird in einer speziellen dieser Ausführungsformen mindestens ein Abschnitt der bleibenden Gatestrukturen, z. B. nachdem eine dielektrische Gateschicht gebildet worden ist, bei einer Temperatur von mehr als ungefähr 600 Grad Celsius getempert. Die Temperung wird vor der Bildung der bleibenden Kontakte durchgeführt. In einer Ausführungsform werden die Abschnitte 397 und 398 der Sperrschicht unter der Gateleitung 308 während des Replacement-Gate-Prozesses gedünnt. Zum Beispiel werden die Abschnitte 397 und 398 der Sperrschicht in einer Ausführungsform (z. B. durch eine HF-Nassätzung nach einer Dummy-Gate-Entfernung) so weit gedünnt, dass die Seitenabschnitte 398 entfernt werden, aber ein Teil des oberen Abschnitts 397 beibehalten wird, um die Gatesteuerung von oberhalb der Stege zu sperren. In einer anderen Ausführungsform wird eine solche Dünnung vor der Dummy-Gate-Bildung durchgeführt. In einer anderen Ausführungsform wird im Wesentlichen gar keine Dünnung durchgeführt.
In 3A, auf die erneut Bezug genommen wird, ist die Halbleiterstruktur oder das Halbleiterbauelement 300 so aufgebaut, dass der Gatekontakt über den Isoliergebieten platziert ist. Ein solcher Aufbau kann als ineffiziente Nutzung des für das Layout zur Verfügung stehenden Platzes betrachtet werden. In einer anderen Ausführungsform weist ein Halbleiterbauelement hingegen Kontaktstrukturen auf, die Abschnitte einer über einem aktiven Gebiet gebildeten Gateelektrode kontaktieren. Im Allgemeinen beinhalten eine oder mehrere Ausführungsformen der vorliegenden Erfindung, dass zuerst ein an Gates ausgerichteter Grabenkontaktprozess erfolgt, bevor (z. B. zusätzlich dazu, dass) eine Gatekontaktstruktur (etwa eine Durchkontaktierung) über einem aktiven Abschnitt eines Gate und in derselben Schicht wie eine Grabendurchkontaktierung gebildet wird. Ein solcher Prozess kann implementiert werden, um Grabenkontaktstrukturen für die Halbleiterstrukturfertigung, z. B. die Fertigung integrierter Schaltungen, zu bilden. In einer Ausführungsform wird ein Grabenkontaktmuster derart gebildet, dass es an einem bestehenden Gatemuster ausgerichtet ist. Dahingegen involvieren herkömmliche Ansätze typischerweise einen zusätzlichen Lithografieprozess, bei dem eine enge Ausrichtung eines Lithografiekontaktmusters an einem bestehenden Gatemuster in Kombination mit selektiven Kontaktätzungen erfolgt. Zum Beispiel beinhaltet ein herkömmlicher Prozess möglicherweise, dass ein Poly-(Gate-)Gitter strukturiert wird, während Kontaktmerkmale getrennt strukturiert werden.
Es versteht sich, dass für die Vereinbarkeit mit dem Gedanken und dem Schutzbereich von Ausführungsformen der vorliegenden Erfindung nicht alle Aspekte der oben beschriebenen Prozesse praktisch umgesetzt werden müssen. Zum Beispiel müssen in einer Ausführungsform gar keine Dummy-Gates vor dem Fertigen von Gatekontakten über aktiven Abschnitten der Gatestapel gebildet werden. Bei den oben beschriebenen Gatestapeln kann es sich sogar um bleibende Gatestapel handeln, wie anfänglich gebildet. Auch lassen sich die hierin beschriebenen Prozesse dafür nutzen, um eines oder eine Vielzahl der Halbleiterbauelemente zu fertigen. Bei den Halbleiterbauelementen kann es sich um Transistoren oder ähnliche Bauelemente handeln. In einer Ausführungsform handelt es sich bei den Halbleiterbauelementen zum Beispiel um Metall-Oxid-Halbleiter(MOS)-Feldeffekttransistoren für Logik oder Speicher oder Bipolartransistoren. Auch weisen die Halbleiterbauelemente in einer Ausführungsform eine dreidimensionale Architektur auf, etwa als FinFET-Bauelement, Tri-Gate-Bauelement oder Doppelgate-Bauelement für unabhängigen Zugriff. Eine oder mehrere Ausführungsformen sind möglicherweise besonders nützlich bei der Fertigung von Halbleiterbauelementen nach dem 14-Nanometer(nm)- oder einem kleineren Technologieknoten. Eine oder mehrere Ausführungsformen sind möglicherweise besonders nützlich für in einem System-on-Chip(SoC)-Produkt beinhaltete Bauelemente.
Insgesamt bedienen sich eine oder mehrere Ausführungsformen der vorliegenden Erfindung einer verbesserten Wärmeoxidation mit stark F- oder Ar-dotiertem Silicium und werden dafür gebraucht, um mittels einer wirtschaftlich tragfähigen Prozesslösung FinFET-Bauelemente zu fertigen. In einer Ausführungsform lässt sich ein solcher Ansatz bei einem CMOS-Herstellungsprozess mit Blick auf eine verbesserte Transistorbauelementleistung implementieren. Unterschiede zur herkömmlichen FinFET-Bildung zeigen sich in der fertigen Struktur insofern, als ein oberes Sperrdielektrikum eines Stegs herkömmlich aus Siliciumnitrid besteht, während ein oberes Sperrdielektrikum eines Stegs für eine oder mehrere Ausführungsformen hierin aus einem thermischen Oxid wie einem thermischen Siliciumoxid besteht. Es versteht sich, dass, obgleich die obige Beschreibung in erster Linie auf massive Bauelemente eingeht (bei denen z. B. Stege körperlich und elektrisch mit einem darunterliegenden Halbleitersubstrat gekoppelt sind), gemäß dem Gedanken und im Schutzbereich von Ausführungsformen der vorliegenden Erfindung auch Silicium-auf-Isolator(SOI)-Bauelemente in Frage kommen. Zum Beispiel wird in einer solchen Ausführungsform eine Vielzahl von Halbleiterstegen auf einer Isolierschicht strukturiert, etwa einer vergrabenen Oxidschicht (Box-Schicht). Eine dielektrische Schicht wie eine Oxidschicht wird über den Stegen gebildet und dann planarisiert, um die oberen Abschnitte der Stege freizulegen. Dann werden Prozesse wie diejenigen, die oben beschrieben sind, auf den freigelegten Oberflächen der Stege durchgeführt. Dann wird die dielektrische Schicht entfernt, wodurch die Box-Schicht eventuell wieder freigelegt wird.
4 veranschaulicht ein Computergerät 400 gemäß einer Implementierung der Erfindung. Im Computergerät 400 ist eine Platine 402 untergebracht. Die Platine 402 kann eine Anzahl von Komponenten beinhalten, die einen Prozessor 404 und mindestens einen Kommunikationschip 406 beinhalten, jedoch nicht darauf eingeschränkt sind. Der Prozessor 404 ist körperlich und elektrisch an die Platine 402 gekoppelt. In manchen Implementierungen ist der mindestens eine Kommunikationschip 406 körperlich und elektrisch auch an die Platine 402 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 406 ein Bestandteil des Prozessors 404.
Das Computergerät 400 kann abhängig von seinen Anwendungen noch andere Komponenten beinhalten, die körperlich und elektrisch an die Platine 402 gekoppelt sein können oder nicht. Diese anderen Komponenten beinhalten einen flüchtigen Speicher (z. B. ein DRAM), einen nichtflüchtigen Speicher (z. B. ein ROM), einen Flashspeicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, einen Touchscreen-Controller, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein Gerät für ein globales Positionsbestimmungssystem (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie ein Festplattenlaufwerk, eine Compact Disc (CD), eine Digital Versatile Disk (DVD) und so weiter), sind jedoch nicht darauf eingeschränkt.
Der Kommunikationschip 406 ermöglicht drahtlose Kommunikationen zur Übertragung von Daten zum und vom Computergerät 400. Der Begriff „drahtlos” und Ableitungen davon können genutzt werden, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch Nutzung einer modulierten elektromagnetischen Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff besagt nicht, dass die assoziierten Geräte keine Drähte enthalten, auch wenn sie in manchen Ausführungsformen eventuell keine Drähte enthalten. Der Kommunikationschip 406 kann beliebige von einer Anzahl von Drahtlosstandards oder -protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), EV-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie jeglicher sonstiger Drahtlosprotokolle, die für 3G, 4G, 5G und höher ausgelegt sind. Das Computergerät 400 kann eine Vielzahl von Kommunikationschips 406 beinhalten. Beispielsweise kann ein erster Kommunikationschip 406 eigens für drahtlose Kommunikationen mit kürzerer Reichweite wie Wi-Fi und Bluetooth vorgesehen sein und ein zweiter Kommunikationschip 406 kann eigens für drahtlose Kommunikationen mit größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO und andere vorgesehen sein.
Der Prozessor 404 des Computergeräts 400 beinhaltet einen innerhalb des Prozessors 404 eingebauten Die mit integrierter Schaltung. In manchen Implementierungen von Ausführungsformen der Erfindung beinhaltet der Die mit integrierter Schaltung im Prozessor ein oder mehrere Bauelemente, etwa MOS-FET-Transistoren, die gemäß Implementierungen der Erfindung zusammengesetzt sind. Der Begriff „Prozessor” kann sich auf beliebige Bauelemente oder Abschnitte von Bauelementen beziehen, die elektronische Daten aus Registern und/oder Speichern verarbeiten, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speichern abgelegt werden können.
Der Kommunikationschip 406 beinhaltet auch einen innerhalb des Kommunikationschips 406 eingebauten Die mit integrierter Schaltung. Gemäß einer anderen Implementierung der Erfindung beinhaltet der Die des Kommunikationschips mit integrierter Schaltung ein oder mehrere Bauelemente, etwa MOS-FET-Transistoren, die gemäß Implementierungen der Erfindung zusammengesetzt sind.
In weiteren Implementierungen kann eine andere innerhalb des Computergeräts 400 untergebrachte Komponente einen Die mit integrierter Schaltung enthalten, der ein oder mehrere Bauelemente beinhaltet, etwa MOS-FET-Transistoren, die gemäß Implementierungen von Ausführungsformen der Erfindung zusammengesetzt sind.
In verschiedenen Ausführungsformen ist das Computergerät 400 möglicherweise ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein Digitalvideorecorder. In weiteren Implementierungen kann das Computergerät 400 ein beliebiges anderes elektronisches Gerät zur Datenverarbeitung sein.
Folglich beinhalten Ausführungsformen der vorliegenden Erfindung nicht planare Halbleiterbauelemente mit selbst ausgerichteten Stegen mit oberen Sperrschichten und Verfahren zum Fertigen von nicht planaren Halbleiterbauelementen mit selbst ausgerichteten Stegen mit oberen Sperrschichten.
In einer Ausführungsform beinhaltet eine Halbleiterstruktur einen über einem Halbleitersubstrat angeordneten Halbleitersteg mit einer oberen Oberfläche. Auf beiden Seiten des Halbleiterstegs ist eine Isolierschicht angeordnet und unter die obere Oberfläche des Halbleiterstegs vertieft, um einen vorstehenden Abschnitt des Halbleiterstegs bereitzustellen. Der vorstehende Abschnitt weist Seitenwände und die obere Oberfläche auf. Eine Gatesperrschicht weist einen ersten Abschnitt auf, der auf mindestens einem Abschnitt der oberen Oberfläche des Halbleiterstegs angeordnet ist, und weist einen zweiten Abschnitt auf, der auf mindestens einem Abschnitt der Seitenwände des Halbleiterstegs angeordnet ist. Der erste Abschnitt der Gatesperrschicht geht in den zweiten Abschnitt der Gatesperrschicht über, ist jedoch dicker als der zweite Abschnitt. Auf dem ersten und dem zweiten Abschnitt der Gatesperrschicht ist ein Gatestapel angeordnet.
In einer Ausführungsform ist der erste Abschnitt der Gatesperrschicht um einen Betrag im Bereich von ungefähr 10–50% dicker als der zweite Abschnitt der Gatesperrschicht.
In einer Ausführungsform beinhaltet der vorstehende Abschnitt des Halbleiterstegs ferner an einem obersten Abschnitt, jedoch nicht im ganzen vorstehenden Abschnitt des Halbleiterstegs ein Gebiet mit Fluor(F)- und/oder Argon(Ar)-Atomen, und der erste Abschnitt der Gatesperrschicht ist direkt neben dem Gebiet mit F- oder Argon Ar-Atomen.
In einer Ausführungsform hat das Gebiet mit F- oder Argon Ar-Atomen eine Konzentration von F-Atomen und/oder Ar-Atomen im Bereich von ungefähr 1e19–1e21 Atomen/cm³.
In einer Ausführungsform besteht der Halbleitersteg aus monokristallinem Silicium, und die Gatesperrschicht besteht aus Siliciumdioxid.
In einer Ausführungsform besteht der Gatestapel aus einer dielektrischen High-k-Gateschicht und einer Metallgateelektrode.
In einer Ausführungsform beinhaltet die Halbleiterstruktur ferner Source- und Draingebiete, die im Halbleitersteg angeordnet sind, auf beiden Seiten des Gatestapels.
In einer Ausführungsform ist die Gatesperrschicht nicht auf Abschnitten der oberen Oberfläche der Seitenwände des Halbleiterstegs, in dem die Source- und Draingebiete angeordnet sind, angeordnet.
In einer Ausführungsform ist die Halbleiterstruktur ein FinFET-Bauelement.
In einer Ausführungsform ist der über dem Halbleitersubstrat angeordnete Halbleitersteg ein monokristalliner Steg, der in ein massives, monokristallines Substrat übergeht.
In einer Ausführungsform weist der erste Abschnitt der Gatesperrschicht eine Dicke auf, die hinreichend dafür ist, um der elektrischen Steuerung des Halbleiterstegs durch den Gatestapel von oberhalb des Halbleiterstegs erheblich entgegenzuwirken.
In einer Ausführungsform beinhaltet eine Halbleiterstruktur einen über einem Halbleitersubstrat angeordneten Halbleitersteg mit einer oberen Oberfläche. Auf beiden Seiten des Halbleiterstegs ist eine Isolierschicht angeordnet und unter die obere Oberfläche des Halbleiterstegs vertieft, um einen vorstehenden Abschnitt des Halbleiterstegs bereitzustellen. Der vorstehende Abschnitt weist Seitenwände und die obere Oberfläche auf und beinhaltet ferner an einem obersten Abschnitt, jedoch nicht im ganzen vorstehenden Abschnitt des Halbleiterstegs ein Gebiet mit Fluor(F)- und/oder Argon(Ar)-Atomen. Eine Gatesperrschicht ist auf mindestens einem Abschnitt der oberen Oberfläche des Halbleiterstegs direkt neben dem Gebiet mit F-Atomen oder Argon Ar-Atomen angeordnet. Über der Gatesperrschicht und entlang der Seitenwände des vorstehenden Abschnitts des Halbleiterstegs ist ein Gatestapel angeordnet.
In einer Ausführungsform hat das Gebiet mit F- oder Argon Ar-Atomen eine Konzentration von F-Atomen und/oder Ar-Atomen im Bereich von ungefähr 1e19–1e21 Atomen/cm³.
In einer Ausführungsform besteht der Halbleitersteg aus monokristallinem Silicium, und die Gatesperrschicht besteht aus Siliciumdioxid.
In einer Ausführungsform beinhaltet der Gatestapel eine dielektrische High-k-Gateschicht und eine Metallgateelektrode.
In einer Ausführungsform beinhaltet die Halbleiterstruktur ferner Source- und Draingebiete, die im Halbleitersteg angeordnet sind, auf beiden Seiten des Gatestapels.
In einer Ausführungsform ist die Gatesperrschicht nicht auf Abschnitten der oberen Oberfläche des Halbleiterstegs, in dem die Source- und Draingebiete angeordnet sind, angeordnet.
In einer Ausführungsform ist die Halbleiterstruktur ein FinFET-Bauelement.
In einer Ausführungsform ist der über dem Halbleitersubstrat angeordnete Halbleitersteg ein monokristalliner Steg, der in ein massives, monokristallines Substrat übergeht.
In einer Ausführungsform weist die Gatesperrschicht eine Dicke auf, die hinreichend dafür ist, um der elektrischen Steuerung des Halbleiterstegs durch den Gatestapel von oberhalb des Halbleiterstegs erheblich entgegenzuwirken.
In einer Ausführungsform involviert ein Verfahren zum Fertigen einer Halbleiterstruktur Bilden einer Vielzahl von Halbleiterstegen über einem Halbleitersubstrat, wobei jeder Halbleitersteg eine obere Oberfläche aufweist. Das Verfahren involviert auch Bilden einer dielektrischen Schicht zwischen den Halbleiterstegen, die im Wesentlichen komplanar zur oberen Oberfläche der Halbleiterstege ist. Das Verfahren involviert auch Implantieren eines oxidationsfördernden Dotierstoffs in die Halbleiterstege von der oberen Oberfläche der Halbleiterstege. Das Verfahren involviert auch anschließendes Vertiefen der dielektrischen Schicht unter die obere Oberfläche der Halbleiterstege, um vorstehende Abschnitte von jedem der Halbleiterstege freizulegen. Das Verfahren involviert auch thermisches Oxidieren der vorstehenden Abschnitte von jedem der Halbleiterstege.
In einer Ausführungsform involviert das Implantieren des oxidationsfördernden Dotierstoffs in die Halbleiterstege Implantieren von Fluor(F)-Atomen und/oder Argon(Ar)-Atomen.
In einer Ausführungsform wird die Implantation mit einer Energie im Bereich von ungefähr 1–15 keV und einer Dosis im Bereich von ungefähr 1e14–1e16 Atomen/cm² durchgeführt.
In einer Ausführungsform werden durch die thermische Oxidation der vorstehenden Abschnitte von jedem der Halbleiterstege ein erster Abschnitt einer dielektrischen Sperrschicht über jedem der vorstehenden Abschnitte der Halbleiterstege und ein zweiter Abschnitt der dielektrischen Sperrschicht auf Seitenwänden von jedem der vorstehenden Abschnitte der Halbleiterstege gebildet, wobei der erste Abschnitt dicker ist als der zweite Abschnitt.
In einer Ausführungsform involviert die thermische Oxidation der vorstehenden Abschnitte von jedem der Halbleiterstege eine Erwärmung bei Vorhandensein von Sauerstoff bei einer Temperatur im Bereich von ungefähr 500–800 Grad Celsius.

Claims

Halbleiterstruktur, die Folgendes umfasst: einen Halbleitersteg, der über einem Halbleitersubstrat angeordnet ist, mit einer oberen Oberfläche; eine Isolierschicht, die auf beiden Seiten des Halbleiterstegs angeordnet und unter die obere Oberfläche des Halbleiterstegs vertieft ist, um einen vorstehenden Abschnitt des Halbleiterstegs bereitzustellen, wobei der vorstehende Abschnitt Seitenwände und die obere Oberfläche aufweist; eine Gatesperrschicht mit einem ersten Abschnitt, der auf mindestens einem Abschnitt der oberen Oberfläche des Halbleiterstegs angeordnet ist, und mit einem zweiten Abschnitt, der auf mindestens einem Abschnitt der Seitenwände des Halbleiterstegs angeordnet ist, wobei der erste Abschnitt der Gatesperrschicht in den zweiten Abschnitt der Gatesperrschicht übergeht, jedoch dicker ist als der zweite Abschnitt; und einen Gatestapel, der auf dem ersten und dem zweiten Abschnitt der Gatesperrschicht angeordnet ist.
Halbleiterstruktur nach Anspruch 1, wobei der erste Abschnitt der Gatesperrschicht um einen Betrag im Bereich von ungefähr 10–50% dicker ist als der zweite Abschnitt der Gatesperrschicht.
Halbleiterstruktur nach Anspruch 1, wobei der vorstehende Abschnitt des Halbleiterstegs ferner an einem obersten Abschnitt, jedoch nicht im ganzen vorstehenden Abschnitt des Halbleiterstegs ein Gebiet mit Fluor(F)- und/oder Argon(Ar)-Atomen umfasst, und wobei der erste Abschnitt der Gatesperrschicht sich direkt neben dem Gebiet mit F-Atomen oder Argon Ar-Atomen befindet.
Halbleiterstruktur nach Anspruch 3, wobei das Gebiet mit F- oder Argon Ar-Atomen eine Konzentration von F-Atomen und/oder Ar-Atomen im Bereich von ungefähr 1e19–1e21 Atomen/cm³ aufweist.
Halbleiterstruktur nach Anspruch 1, wobei der Halbleitersteg monokristallines Silicium umfasst und die Gatesperrschicht Siliciumdioxid umfasst.
Halbleiterstruktur nach Anspruch 1, wobei der Gatestapel eine dielektrische High-k-Gateschicht und eine Metallgateelektrode umfasst.
Halbleiterstruktur nach Anspruch 1, die ferner Folgendes umfasst: Source- und Draingebiete, die im Halbleitersteg angeordnet sind, auf beiden Seiten des Gatestapels.
Halbleiterstruktur nach Anspruch 7, wobei die Gatesperrschicht nicht auf Abschnitten der oberen Oberfläche der Seitenwände des Halbleiterstegs, in dem die Source- und Draingebiete angeordnet sind, angeordnet ist.
Halbleiterstruktur nach Anspruch 7, wobei die Halbleiterstruktur ein FinFET-Bauelement ist.
Halbleiterstruktur nach Anspruch 1, wobei der über dem Halbleitersubstrat angeordnete Halbleitersteg ein monokristalliner Steg ist, der in ein massives, monokristallines Substrat übergeht.
Halbleiterstruktur nach Anspruch 1, wobei der erste Abschnitt der Gatesperrschicht eine Dicke aufweist, die hinreichend dafür ist, um der elektrischen Steuerung des Halbleiterstegs durch den Gatestapel von oberhalb des Halbleiterstegs erheblich entgegenzuwirken.
Halbleiterstruktur, die Folgendes umfasst: einen Halbleitersteg, der über einem Halbleitersubstrat angeordnet ist, mit einer oberen Oberfläche; eine Isolierschicht, die auf beiden Seiten des Halbleiterstegs angeordnet und unter die obere Oberfläche des Halbleiterstegs vertieft ist, um einen vorstehenden Abschnitt des Halbleiterstegs bereitzustellen, wobei der vorstehende Abschnitt Seitenwände und die obere Oberfläche aufweist und ferner an einem obersten Abschnitt, jedoch nicht im ganzen vorstehenden Abschnitt des Halbleiterstegs ein Gebiet mit Fluor(F)-Atomen und/oder Argon(Ar)-Atomen umfasst; eine Gatesperrschicht, die auf mindestens einem Abschnitt der oberen Oberfläche des Halbleiterstegs direkt neben dem Gebiet mit F-Atomen oder Argon Ar-Atomen angeordnet ist; und einen Gatestapel, der über der Gatesperrschicht und entlang der Seitenwände des vorstehenden Abschnitts des Halbleiterstegs angeordnet ist.
Halbleiterstruktur nach Anspruch 12, wobei das Gebiet mit F- oder Argon Ar-Atomen eine Konzentration von F-Atomen und/oder Ar-Atomen im Bereich von ungefähr 1e19–1e21 Atomen/cm³ aufweist.
Halbleiterstruktur nach Anspruch 12, wobei der Halbleitersteg monokristallines Silicium umfasst und die Gatesperrschicht Siliciumdioxid umfasst.
Halbleiterstruktur nach Anspruch 12, wobei der Gatestapel eine dielektrische High-k-Gateschicht und eine Metallgateelektrode umfasst.
Halbleiterstruktur nach Anspruch 12, die ferner Folgendes umfasst: Source- und Draingebiete, die im Halbleitersteg angeordnet sind, auf beiden Seiten des Gatestapels.
Halbleiterstruktur nach Anspruch 16, wobei die Gatesperrschicht nicht auf Abschnitten der oberen Oberfläche des Halbleiterstegs, in dem die Source- und Draingebiete angeordnet sind, angeordnet ist.
Halbleiterstruktur nach Anspruch 16, wobei die Halbleiterstruktur ein FinFET-Bauelement ist.
Halbleiterstruktur nach Anspruch 12, wobei der über dem Halbleitersubstrat angeordnete Halbleitersteg ein monokristalliner Steg ist, der in ein massives, monokristallines Substrat übergeht.
Halbleiterstruktur nach Anspruch 12, wobei die Gatesperrschicht eine Dicke aufweist, die hinreichend dafür ist, um der elektrischen Steuerung des Halbleiterstegs durch den Gatestapel von oberhalb des Halbleiterstegs erheblich entgegenzuwirken.
Verfahren zum Fertigen einer Halbleiterstruktur, wobei das Verfahren Folgendes umfasst: Bilden einer Vielzahl von Halbleiterstegen über einem Halbleitersubstrat, wobei jeder Halbleitersteg eine obere Oberfläche aufweist; Bilden einer dielektrischen Schicht zwischen den Halbleiterstegen, die im Wesentlichen komplanar zur oberen Oberfläche der Halbleiterstege ist; Implantieren eines oxidationsfördernden Dotierstoffs in die Halbleiterstege von der oberen Oberfläche der Halbleiterstege; und anschließend Vertiefen der dielektrischen Schicht unter die obere Oberfläche der Halbleiterstege, um vorstehende Abschnitte von jedem der Halbleiterstege freizulegen; und thermisches Oxidieren der vorstehenden Abschnitte von jedem der Halbleiterstege.
Verfahren nach Anspruch 21, wobei das Implantieren des oxidationsfördernden Dotierstoffs in die Halbleiterstege Implantieren von Fluor(F)-Atomen und/oder Argon(Ar)-Atomen umfasst.
Verfahren nach Anspruch 22, wobei das Implantieren mit einer Energie im Bereich von ungefähr 1–15 keV und einer Dosis im Bereich von ungefähr 1e14–1e16 Atomen/cm² durchgeführt wird.
Verfahren nach Anspruch 21, wobei durch das thermische Oxidieren der vorstehenden Abschnitte von jedem der Halbleiterstege ein erster Abschnitt einer dielektrischen Sperrschicht über jedem der vorstehenden Abschnitte der Halbleiterstege und ein zweiter Abschnitt der dielektrischen Sperrschicht auf Seitenwänden von jedem der vorstehenden Abschnitte der Halbleiterstege gebildet werden, wobei der erste Abschnitt dicker ist als der zweite Abschnitt.
Verfahren nach Anspruch 21, wobei das thermische Oxidieren der vorstehenden Abschnitte von jedem der Halbleiterstege eine Erwärmung bei Vorhandensein von Sauerstoff bei einer Temperatur im Bereich von ungefähr 500–800 Grad Celsius umfasst.