TWI532185B - 有頂阻擋層的具有自對準鰭部的非平面半導體裝置 - Google Patents

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Description

有頂阻擋層的具有自對準鰭部的非平面半導體裝置
本發明的實施方式係在半導體裝置及製程的領域，並且特別是，有頂阻擋層的具有自對準鰭部的非平面半導體裝置及有頂阻擋層的具有自對準鰭部的非平面半導體裝置的製造方法。
過去數十年中，積體電路中的特徵的縮小已成為繁榮發展的半導體工業的驅動力。縮至越來越小的特徵使能在有限的固定半導體晶片上有增加的功能單元的密度。例如，縮小電晶體尺寸可使增加數量的記憶體或邏輯裝置整合至晶片上，使產品的製造有增加的容量。但，對於前所未有的多的容量的驅動並非沒有問題。對於各裝置的表現的最佳化的必要性變得越來越顯著。
在積體電路裝置的製造中，多閘極電晶體，例如鰭部場效電晶體(fin-FET)，在裝置尺寸持續縮小下漸成主流。在傳統製程中，fin-FET普遍製造於塊狀矽 基板或絕緣覆矽基板的之一上。一些例子中，較佳為塊矽狀矽基板，因為它們的較低價格及與既有的高良率塊狀矽基板基礎設備的相容性。
唯，多閘極電晶體的縮小並非沒有後果。當這些微電子電路的基礎建設區塊尺寸減小且當在一所定區域中製造的基礎建設區塊的全部數量增加，用以製造這些建設區塊的半導體製程的限制成為有壓倒性。
100‧‧‧矽基板
102‧‧‧硬遮罩
104‧‧‧光阻
106‧‧‧圖案化矽基板
108‧‧‧圖案化硬遮罩
110‧‧‧氧化物層
112‧‧‧隔離層
114‧‧‧部分
200‧‧‧塊狀基板
202‧‧‧鰭部
204‧‧‧介電層
206‧‧‧頂表面
208‧‧‧佈植製程
210‧‧‧區域
212‧‧‧隔離層
214‧‧‧部分
216‧‧‧鰭部介電層
216’‧‧‧第一部分
216”‧‧‧第二部分
218‧‧‧區域
220‧‧‧閘極形成層
222‧‧‧平面閘極形成層
224‧‧‧硬遮罩
226‧‧‧圖案化硬遮罩
228‧‧‧圖案化閘極形成層
300‧‧‧裝置
302‧‧‧基板
304‧‧‧突出鰭部部分
304A‧‧‧源極和汲極區域
304B‧‧‧源極和汲極區域
305‧‧‧次鰭部區域
306‧‧‧隔離區域
308‧‧‧閘極線
314‧‧‧閘極接觸
316‧‧‧閘極接觸通孔
350‧‧‧閘極電極
352‧‧‧閘極介電層
354‧‧‧介電蓋層
360‧‧‧金屬互連
370‧‧‧層
397‧‧‧頂部分
398‧‧‧側部分
399‧‧‧佈植區域
400‧‧‧電腦裝置
402‧‧‧板
406‧‧‧通訊晶片
圖1顯示用於基於塊狀矽基板上的fin-FET裝置的鰭部的傳統製造方法中的不同製程作業。
圖2A至2H顯示根據本發明的實施方式的有頂阻擋層的具有自對準鰭部的非平面半導體裝置的製造方法中的不同作業的截面圖，其中：圖2A顯示圖案化塊狀基板以具有從其突出的鰭部202；圖2B顯示進行在圖2A的結構的各鰭部的暴露的頂表面的佈植製程；圖2C顯示凹陷至鰭部的頂表面下的圖2B的結構的介電層，以提供隔離層與其上的鰭部的突出部分；圖2D顯示圖2C的鰭部的暴露的部分的熱氧化，以形成在鰭部的暴露的部分的所有表面上的鰭部介電層；圖2E顯示閘極形成層形成於圖2D的結構 上；圖2F顯示圖2E的結構的閘極形成層的平面化，以提供在圖2D的結構上的平面閘極形成層；圖2G顯示在圖2F的結構上的硬遮罩的形成；以及圖2H顯示圖案化圖2G的硬遮罩及平面閘極形成層至想要的閘極圖形，以在圖2D的鰭部與鰭部介電層上形成圖案化硬遮罩及圖案化閘極形成層。
圖3A顯示根據本發明的實施方式的有頂阻擋層的具有自對準鰭部的非平面半導體裝置的截面圖。
圖3B顯示根據本發明的實施方式的圖3A的半導體裝置的沿a-a’軸的平面圖。
圖4顯示根據本發明的一實施例的計算裝置。
【發明內容及實施方式】
敘述有頂阻擋層的具有自對準鰭部的非平面半導體裝置及有頂阻擋層的具有自對準鰭部的非平面半導體裝置的製造方法。在下文的說明中，提出許多特定的細節，例如特定的整合及材料類型，以提供對本發明的實施方式的透徹理解。對於所述技術領域中具有通常知識者，明顯地本發明的實施方式不需要這些特定的細節即可實施。在其它例子中，眾所皆知的特徵，例如積體電路佈局，未詳細敘述以避免本發明的實施方式的不必要的複 雜。此外，可理解的是許多顯示於圖中的實施方式為說明表示而不需為實際比例。
此處所述的一或更多實施方式為自對準fin-FET裝置的製造的新方法。fin-FET包含頂阻擋層以減輕或完全地消滅任何頂閘極控制。唯，在其它實施方式中，可製造三閘極裝置，其中從鰭部的頂表面上的閘極電極的部分達成閘極控制的可量測的量。一或更多實施方式可包含補償金屬氧化物半導體(CMOS)fin-FET裝置的製造及佈植製程。
為提供相關部分，fin-FET製造的傳統方法使用圖案化硬遮罩，其圖案在鰭部製造的蝕刻製程中轉移至矽。介電質硬遮罩材料層在隔離研磨製程中受到大量侵蝕，並且其厚度因為接受研磨製程而變化。唯，硬遮罩厚度的控制對於形成的fin-FET電晶體的電晶體特性是關鍵的。也就是，目前的技術領域中的fin-FET技術十分依賴製程控制去減少鰭部頂硬遮罩厚度的變化。亦有許多研究團隊提出涉及更複雜的整合方案的其它方法，唯，製造能力往往需要被妥協。相對地，此處所述的一或更多實施方式利用佈植製程以強化氧化表現以選擇性地誘發用於隔離或阻擋的目的的鰭部頂上的較厚的氧化物成長。
作為先前方法的一個例子，圖1顯示傳統的用於基於塊狀矽基板的fin-FET裝置的鰭部製造的方法的許多製程作業。參照圖1的(A)部分，提供矽基板(Si-sub)100。參照(B)部分，硬遮罩(HM)102形成在矽 基板100上，以及在硬遮罩102上圖案化光阻層(PR)104。參照(C)部分，以光阻104的圖案圖案化硬遮罩102及矽基板100，以及移除光阻104。以這種方法，提供圖案化矽基板106及圖案化硬遮罩108。參照(D)部分，氧化物層(氧化物)110形成在(C)部分的結構上。參照(E)部分，平面化氧化物層110以暴露圖案化硬遮罩108。參照(F)部分，凹陷氧化物層110至圖案化硬遮罩108的表面下以暴露圖案化矽基板106的側壁部分。凹陷的氧化物層提供隔離層112。突出在隔離層112上的圖案化矽基板106及圖案化硬遮罩層108的部分114用於fin-FET裝置的最終製程，其中圖案化硬遮罩108用於上阻擋層以防止從鰭部的頂表面的閘極控制。
相對於圖1中所示的方法，一般來說，此處所述的一或更多實施方式提供方法以達成有在鰭部頂上的厚氧化物隔離層的fin-FET電晶體，其由自對準法形成。於一實施方式中，由此種整合方案，使能有在鰭部的頂及側壁的介電層厚度的差異。
特別是，在實施方式中，此處所述的製程流程不需要任何傳統上的製程流程的額外的微影作業，而使用較低價的額外佈植及清潔作業。在實施方式中，製程是自對準的。因此，所形成的裝置不遭受額外的微影對齊錯誤及/或關鍵尺寸(CD)變化。另外，製程很穩定且可良好地控制。在實施方式中，硬遮罩(HM)氧化物厚度依佈植的摻雜及氧化製程而定，如下更詳細的敘述。兩者的 製程具有與當前的Si技術的非常緊密的製程控制。因此，在實施方式中，形成的電晶體更為一致。
參照圖2A，圖案化塊狀基板200，例如塊狀單晶矽基板，以具有從其突出的鰭部202。於一實施方式中，如所述，鰭部202與基板200的塊狀部分連續，並且，如此，形成與塊狀基板200連續。介電層204形成在塊狀基板200上並平面化以暴露各鰭部202的頂表面206。
於一實施方式中，圖2A顯示開始製程流程的敘述，後鰭部蝕刻及淺溝槽隔離(STI)研磨與之後的隔離氧化物沉積。再參照圖2A，可能從鰭部202的製造而具有一點殘留的產物亦已被移除。例如，於一實施方式中，硬遮罩層，例如氮化矽硬遮罩層，及接墊氧化層，例如二氧化矽層，已從鰭部202的頂表面206的殘留移除。於一實施方式中，塊狀基板200，且因此，鰭部102，在此階段係未摻雜或輕摻雜。例如，於特定的實施方式中，塊狀基板200，且因此，鰭部202，具有濃度約低於1E17atoms/cm3的硼摻雜物摻雜原子。唯，於其他實施方式中，井及/或逆佈植已或將提供至鰭部202及下伏的基板202。於此一例子中，此暴露的鰭部202的摻雜可導致塊狀基板200部分中的摻雜，其中鄰接的鰭部202共用塊狀基板200中的共同摻雜區域。
於實施方式中，再參照圖2A，介電層204組成有二氧化矽，例如用於淺溝槽隔離製造製程中。由化學 氣相沉積(CVD)製程或其它沉積製程(例如，ALD，PECVD，PVD，HDP輔助CVD，低溫CVD)可設置介電層204，且其可由化學機械研磨(CMP)技術平面化。如上所述，平面化亦可移除任何從鰭部圖案化的產物，例如硬遮罩層及/或氧化物接墊。
參照圖2B，在各鰭部202的暴露的頂表面206上進行佈植製程208。佈植製程在各鰭部202中的較上部分中提供受佈植的區域210。於實施方式中，佈植製程208涉及從半導體鰭部202的頂表面206佈植氧化增強摻雜至半導體鰭部202。於一實施方式中，佈植氧化增強摻雜至半導體鰭部202涉及佈植氟(F)原子或氬(Ar)原子，或兩者(於此例中顯示，已佈植F原子)。於實施方式中，佈植涉及使用低能量且高劑量的摻雜物的佈植。例如，於一實施方式中，於能量約在1至15keV的範圍且劑量約在1e14至1e16atoms/cm2的範圍進行佈植。於實施方式中，結果為高Ar或F摻雜的鰭部頂，同時鰭部的較下部分未高摻雜。
參照圖2C，凹陷介電層204至鰭部202的頂表面206下以提供隔離層212與鰭部202的突出部分214。於一實施方式中，如圖2C中所示，凹陷留下隔離層212的頂表面在區域210下，但不暴露各鰭部202的整個。
於實施方式中，介電層204的凹陷定義Si通道高度(HSI)。凹陷可由電漿、氣相或濕蝕刻製程進 行。於一實施方式中，使用對矽鰭部202的選擇性乾蝕刻製程，基於從氣體，例如但不限於NF3、CHF3、C4F8、HBr及O2，產生的電漿的乾蝕刻製程的典型的壓力在30至100mTorr的範圍且電漿偏壓為50至1000Watts。
參照圖2D，熱氧化鰭部202的暴露的部分214以形成在鰭部202的暴露的部分214的所有表面上的鰭部介電層216。於一實施方式中，如所述，鰭部介電層216組成有與隔離層212相同或相似的材料。唯，可理解為特些材料在組成上並不需要相似。
鰭部介電層亦可稱為阻擋層或閘極阻擋層。於實施方式中，如所述，閘極阻擋層216具有第一部分216’設置於半導體鰭部202的頂表面的至少一部分上(即，在鰭部202的突出部分214的頂表面上)。第二部分216”設置於半導體鰭部202的側壁的至少一部分上(即，在鰭部202的突出部分214的側壁上)。於此一實施方式中，亦如所述，閘極阻擋層的第一部分216’連續但厚於閘極阻擋層的第二部分216”(即，厚度‘y’大於厚度‘x’)。在此特定的實施方式中，閘極阻擋層的第一部分216’具有厚度大於閘極阻擋層216”的第二部分的量約在10至50%的範圍。
於實施方式中，再參照圖2D，半導體鰭部202的突出部分214更包含在最上部分，但不在整個半導體鰭部的突出部分的氟(F)原子或氬(Ar)原子，或兩者，的區域218，例如與圖2B所述的關聯的佈植製程的 產物。於此一實施方式中，閘極阻擋層的第一部分216’直接鄰接於F原子或Ar原子的區域218。於此特定的一實施方式中，F原子或Ar原子的區域218具有F原子或Ar原子，或兩者，的濃度約在1e19至1e21atoms/cm3的範圍。
於實施方式中，閘極阻擋層216(組成有216’及216”)組成有半導體鰭部202的半導體材料的氧化物。於此一實施方式中，半導體鰭部202組成有單晶矽，且閘極阻擋層216組成有二氧化矽，例如，熱成長氧化矽。
因此，再參照圖2D，於實施方式中，熱氧化各半導體鰭部202的突出部分214形成阻擋介電層的第一部分216’在半導體鰭部的各突出部分頂上及阻擋介電層的第二部分216”在半導體鰭部的各突出部分的側壁上，第一部分216’厚於第二部分216”。於此一實施方式，熱氧化各半導體鰭部202的突出部分214涉及在氧存在且在溫度約攝氏500至800度的範圍中加熱。於實施方式中，頂部分216’足夠厚以減輕或消滅從在頂部分216’上的後續形成的閘極電極的部分的鰭部的控制。例如，使能形成fin-FET代替三閘極形成，在與圖3A及3B相關的敘述中更詳細地敘述。於一實施方式中，216’相對於216”的更大相對厚度為，可歸因於與圖2B相關的敘述中的佈植。於此特定實施方式，佈植部分的成長率(例如，在表面)大於非佈植部分的成長率(例如，在側壁)的因子約在10 至50%的範圍。
參照圖2E，閘極形成層220形成在圖2D的結構上。於實施方式中，閘極形成層220為由化學氣相沉積(CVD)製程所製成之多晶矽層，例如在爐中，或其它沉積製程(例如，ALD，PECVD，PVD，HDP輔助CVD，低溫CVD)作為在圖2D的整個結構上的構形層。
參照圖2F，平面化閘極形成層220以提供平面閘極形成層222(例如，平面或沒有地形)在圖2D的結構上。於實施方式中，由化學機械研磨(CMP)技術平面化閘極形成層220。閘極形成層220的平面化對於後續的多晶矽微影製程可為重要。
參照圖2G，形成硬遮罩224在圖2F的結構上。於實施方式中，硬遮罩224係氮化矽(SiN)硬遮罩，例如，由化學氣相沉積(CVD)製程或其它沉積製程(例如，ALD，PECVD，PVD，HDP輔助CVD，低溫CVD)作為在圖2F的整個結構上的構形層。
參照圖2H，圖案化硬遮罩224及平面閘極形成層222為想要的閘極圖形以形成圖案化硬遮罩226及圖案化閘極形成層228在鰭部202及鰭部介電層216上。
於實施方式中，多晶閘極圖案表示於圖2H中，且涉及多晶微影以由之後的SiN硬遮罩及多晶的蝕刻，定義多晶閘極。於一實施方式中，遮罩I形成在硬遮罩224上，遮罩組成有地形遮罩部分及抗反射塗層(ARC)。於特定的此實施方式中，地形遮罩部分為碳硬 遮罩(CHM)層且抗反射塗層為矽ARC層。可以傳統微影及蝕刻製程技術圖案化地形遮罩部分及ARC層。於一實施方式中，遮罩亦包含最上光阻層，且可由如領域中已知的傳統微影及顯影製程圖案化。於特定的實施方式中，暴露於光源的光阻層的部分在光阻層顯影時移除。因此，圖案化光阻層組成有正光阻材料。於特定的實施方式中，光阻層由組成有正光阻材料，例如但不限於248nm光阻、193nm光阻、157nm光阻、極紫外線(EUV)光阻、電子束壓印層或有重氮萘醌的酚樹脂陣列。於另一特定的實施方式中，暴露於光源的光阻層部分在光阻層顯影時保留。因此，圖案化光阻層組成有負光阻材料。於特定的實施方式中，光阻層組成有負光阻材料，例如但不限於由多晶順異戊二烯或多晶乙烯基桂皮酸鹽組成。
一般來說，再參照圖2A至2H，於實施方式中，所述的方法可用於N型(例如，NMOS)或P型(例如，PMOS)，或兩者，的裝置的製造。可了解的是從上述範例製程方案所製成的結構，例如從圖2H的結構，可使用相同或相似的形式於後續的製程作業以完成裝置的製造，例如PMOS及NMOS的裝置的製造。作為完成的裝置的一例，圖3A及3B分別顯示根據本發明的實施方式的有頂阻擋層的具有自對準鰭部的非平面半導體裝置的截面圖及平面圖(沿截面的a-a’軸的視角)。
參照圖3A，半導體結構或裝置300包含從基板302形成的非平面主動區域(例如，包含突出鰭部部分 304及次鰭部區域305的鰭部結構)，且在隔離區域306中。如所述，各突出鰭部部分304的介電層或阻擋層具有頂部分397厚於側部分398於其上。於此一實施方式中，頂部分397足夠厚以減輕或消滅從在頂部分397上的閘極電極的部分的鰭部控制，例如，使能有fin-FET形成取代三閘極形成。於一實施方式中，僅有頂部分397存在，且移除側部分398。於實施方式中，各突出鰭部部分304的較上部分包含佈植區域399的產物，例如，F或Ar，或兩區域，從如上所述的與圖2B及2D相關聯的佈植及熱氧化製程保留。
再參照圖3A，閘極線308設置在非平面主動區域的突出部分304上及在隔離區域306的部分上。如所示，閘極線308包含閘極電極350及閘極介電層352。於一實施方式中，閘極線308亦可包含介電蓋層354。閘極接觸314，及上覆的閘極接觸通孔316亦可從此面向看到，沿上覆的金屬互連360，其全部設置在層間介電層堆疊或層370中。亦從圖3A的面向看到，閘極接觸314為，於一實施方式中，設置在隔離區域306上，但不在非平面主動區域上。
參照圖3B，顯示閘極線308設置在突出鰭部部分304上。突出鰭部部分304的源極和汲極區域304A及304B可從此面向看到。可以了解的是，於實施方式中，各突出鰭部部分304(例如，頂部分397及側部分398)的阻擋層從鰭部的源極和汲極區域304A及304B移 除。於一實施方式中，源極和汲極區域304A及304B係突出鰭部部分304的原材料的摻雜部分。於另一實施方式中，移除突出鰭部部分304的材料且由另一半導體材料代替，例如，由磊晶沉積。於各情況中，源極和汲極區域304A及304B可延伸於介電層306的高度下，即，至次鰭部區域305。或者，源極和汲極區域304A及304B不延伸於介電層306的高度下，且於介電層306的高度上或與介電層306的高度共平面之一。
於實施方式中，半導體結構或裝置300係非平面裝置，例如但不限於，fin-FET。唯，亦可製造三閘極或相似的裝置。於此實施方式中，相應的半導體通道區域組成有三維本體或形成在三維本體中。於此一實施方式，閘極線308的閘極電極堆疊包圍至少三維本體的頂表面及一對側壁，如圖3A所述。
基板302可組成有半導體材料，此半導體可承受製造製程且電荷可於其中遷移。於實施方式中，基板302係組成有摻雜有電荷載子，例如但不限於磷、砷、硼或其組合，的結晶矽、矽/鍺或鍺層的塊狀基板，以形成主動區域304。於一實施方式中，塊狀基板302中的矽原子濃度大於97%。於另一實施方式中，塊狀基板302組成有磊晶層成長於不同結晶基板頂上，例如矽磊晶層成長於硼摻雜的塊狀單晶矽基板頂上。或，塊狀基板302可組成有III-V族材料。於實施方式中，塊狀基板302組成有III-V材料，例如但不限於，氮化鎵、磷化鎵、砷化鎵、 磷化銦、銻化銦、銦砷化鎵、砷化鋁鎵、磷化銦鎵或其組合。於一實施方式中，塊狀基板302組成有III-V族材料及電荷載子摻雜雜質原子，例如但不限於，碳、矽、鍺、氧、硫、硒或碲。或者，代替塊狀基板，可使用絕緣覆矽(SOI)基板。
隔離區域306可組成有適合終極電隔離的材料，或提供從下伏的塊狀基板的永久閘極結構的部分或形成於下伏的塊狀基板中，例如隔離鰭部主動區域的隔離。例如，於一實施方式中，隔離區域306組成有介電材料，例如但不限於，二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽。
閘極線308可組成有包含閘極介電層352及閘極電極層350的閘極電極堆疊。於實施方式中，閘極電極堆疊的閘極電極組成有金屬閘極，且閘極介電層組成有高介電材料。例如，於一實施方式中，閘極介電層組成有材料，例如但不限於，氧化鉿、鉿鋁氧氮化物、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、氧化鈮酸鉛鋅，或其組合。此外，閘極介電層的部分可包含從基板302的頂數層形成的原生氧化物的層，例如，在移除阻擋層的側壁部分397的情況。於實施方式中，閘極介電層組成有頂高介電部分，且較低的部分組成有半導體材料的氧化物。於一實施方式中，閘極介電層組成有氧化鉿的頂部分及二氧化矽或氧氮化矽的底部分。
於一實施方式中，閘極電極組成有金屬層，例如但不限於，金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於特定的實施方式中，閘極電極組成有非功函數設定填充材料形成在金屬功函數設定層上。
與閘極電極堆疊(未顯示)相關的間隔物可組成有適合終極電隔離的材料，或提供從鄰接導電接觸的永久閘極結構之隔離，例如，自對準接觸隔離。例如，於一實施方式中，間隔物組成有介電材料，例如但不限於，二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽。
閘極接觸314及下伏的閘極接觸通孔316可組成有導電材料。於實施方式中，一或更多的接觸或通孔組成有金屬物種。金屬物種可為純金屬，例如鎢、鎳或鈷，或可為合金例如金屬-金屬合金或金屬-半導體合金(例如，矽化物材料)。
於實施方式中(雖未圖示)，提供結構300，涉及接觸圖案的形成，其本質上完美對準存在的閘極圖案，同時消除微影步驟的使用而極度緊縮限制預算。於此一實施方式中，此方法使能使用本質的高選擇性濕蝕刻(例如，相對於傳統實施的乾蝕刻或電漿蝕刻)以產生接觸開口。於實施方式中，由利用存在的閘極圖案結合接觸插塞微影作業形成接觸圖案。於此一實施方式中，此方法使能消除如傳統方法中所用的另外關鍵微影作業以產生接觸圖案的需求。於實施方式中，溝槽接觸格柵不分別圖案 化，但形成於多晶(閘極)線之間。例如，於此一實施方式中，形成溝槽接觸格柵在閘極格柵圖案化之後但在閘極格柵切割之前。
此外，可由取代閘極製程製造閘極堆疊結構308。於此種方案，可移除假閘極材料，例如多晶矽或氮化矽柱材料，並由永久閘極電極材料取代。於此一實施方式中，於此製程中亦形成永久閘極介電層，相對於經由之前的製程的實現。於實施方式中，由乾蝕刻或濕蝕刻製程移除假閘極。於一實施方式中，假閘極組成有多晶矽或非晶矽，且由包含使用SF6的乾蝕刻製程移除。於另一實施方式中，假閘極組成有多晶矽或非晶矽，且由包含使用NH4OH或氫氧化四甲銨的水溶液的濕蝕刻製程移除。於一實施方式中，假閘極組成有氮化矽，且由包含使用磷酸的水溶液的濕蝕刻製程移除。
於實施方式中，此處所述的一或更多方法考慮本質上的假閘極及閘極取代製程結合假及取代接觸製程以達成結構300。於此一實施方式，在取代閘極製程之後進行取代接觸製程以允許永久閘極堆疊的至少一部分的高溫退火。例如，於特定的實施方式，永久閘極結構的至少一部分的退火，例如，在閘極介電層形成之後，進行在高於約攝氏600度的溫度。在永久接觸形成之前進行退火。於實施方式中，在取代閘極製程中薄化在閘極線308下的阻擋層的部分397及398。例如，於一實施方式中，充分薄化阻擋層的部分397及398(例如，在假閘極移除之後 的由HF濕蝕刻)以移除側部分398但保留一定量的頂部分397以阻擋從鰭部上的閘極控制。於另一實施方式，在假閘極形成之前進行此薄化。於另一實施方式，本質上不進行任何薄化。
再參照圖3A，半導體結構或裝置300的配置將閘極接觸設置在隔離區域上。此種配置可視為佈局空間的不充分利用。於另一實施方式，唯，半導體裝置具有接觸形成在主動區域上的閘極電極的部分的接觸結構。一般來說，先於(例如，另外的)形成閘極接觸結構(例如通孔)在閘極的主動部分上且與溝槽接觸通孔於相同層，本發明的一或多的實施方式，包含首先使用閘極對準溝槽接觸製程。可實現此製程以形成用於半導體結構製造的溝槽接觸結構，例如，用於積體電路製造。於實施方式中，形成溝槽接觸圖案對準存在的閘極圖案。相對地，傳統方法典型地涉及額外微影製程而有微影接觸圖案於存在的閘極圖案結合選擇性的接觸蝕刻的極度限制。例如，傳統製程可包含圖案化多晶(閘極)格柵與分離的接觸特徵圖案化。
應理解的是，並非上述的製程的所有面向皆必須實現才落入本發明的實施方式的精神及範圍中。例如，於一實施方式中，假閘極不需要總是先於在閘極堆疊的主動部分上的閘極接觸的製造而形成。上述的閘極堆疊可實際上為如初始形成的永久閘極堆疊。另外，此處所述的製程可用於製造一或更多的半導體裝置。半導體裝置可 為電晶體或類似的裝置。例如，於實施方式中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體場效電晶體(MOS)，或是雙極電晶體。另外，於實施方式中，半導體裝置具有三維的架構，例如fin-FET裝置，三閘極裝置，或獨立存取的雙閘極裝置。一或更多的實施方式可特別用於製造於14奈米(14nm)的半導體裝置或更小的技術世代。一或更多的實施方式對於包含系統晶片整合(SoC)的產品特別有用。
總而言之，本發明的一或更多的實施方式揭示有高度F或Ar摻雜的矽的增強的熱氧化，且用於達成fin-FET裝置的製造的經濟上可行的方案。於實施方式中，此方法可實施於CMOS製造製程中以增進的表現的電晶體裝置。與傳統的fin-FET的形成的差異可在最終的結構中顯明，其中，鰭部的頂阻擋介電傳統上組成有氮化矽，然而此處的一或更多的實施方式的鰭部的頂阻擋介電組成有熱氧化物，例如熱氧化矽。應理解的是雖然上述主要著重在塊狀類型的裝置(例如，其中鰭部與下伏的半導體基板實體且電耦接)，絕緣覆矽(SOI)型裝置亦考慮於本發明的實施方式的範圍中。例如，於此一實施方式中，在絕緣層上圖案化複數的半導體的鰭部，例如埋入氧化物(Box)層上。介電層，例如氧化層，形成在鰭部上且之後被平面化以暴露鰭部的頂部分。如上所述的製程而後進行在鰭部的暴露的表面上。而後，移除介電層，儘可能地重新暴露Box層。
圖4顯示根據本發明的一實施方式的電腦裝置400。電腦裝置400設置於板402。板402可包含一定數量的組件，包含但不限於處理器404及至少一通訊晶片406。處理器404與板402實體且電耦合。於一些實施中例，至少一通訊晶片406亦與板402實體且電耦合。於更多實施例中，通訊晶片406可為處理器404的部分。
依其應用，電腦裝置400可包含其它可能有或可能沒有與板402實體及電耦接的組件。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)，非揮發性記憶體(例如，ROM)，快閃記憶體，圖形處理器，數位訊號處理器，密碼處理器，晶片組，天線，顯示器，觸控螢幕顯示器，觸控螢幕控制器，電池，音訊編解碼器，影片編解碼器，功率放大器，全球定位系統(GPS)裝置，羅盤，加速度計，陀螺儀，喇叭，相機，及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片406使能有用於從且至電腦裝置400的資料的傳輸的無線通訊。單詞「無線」及其所衍生的可用於形容電路，裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可經由調整的電磁輻射的使用而通訊資料。此單詞並非暗示相關裝置沒有包含任何線，雖然於一些實施方式中可能沒有線。通訊晶片406可實現任何許多的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期 演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生物，以及任何指定用於3G、4G、5G以及更多的其它無線協定。電腦裝置400可包含複數通訊晶片406。例如，第一通訊晶片406可用於較短範圍的無線通訊，例如Wi-Fi及Bluetooth，且第二通訊晶片406可用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
電腦裝置400的處理器404包含封裝於處理器404中的積體電路晶粒。於本發明的實施方式的一些實施例中，處理器的積體電路晶粒包含一或更多的裝置，例如根據本發明的實施例建構的MOS-FET電晶體。單詞「處理器」可表示從暫存器及/或記憶體處理電資料以將電資料轉換成可儲存於暫存器及/或記憶體中的其它電資料的任何裝置的裝置或裝置的部分。
通訊晶片406亦包含積體電路晶粒封裝在通訊晶片406中。根據本發明的另一實施例，通訊晶片的積體電路晶粒包含一或更多裝置，例如根據本發明的實施例建構的MOS-FET電晶體。
在更多的實施例中，設置於電腦裝置400中的其它組件可含有包含一或更多裝置的積體電路晶粒，例如根據本發明的實施方式的實施例建構的MOS-FET電晶體。
於不同的實施方式中，電腦裝置400可為膝 上電腦、小筆電、筆記型電腦、超極致筆電、智慧手機、平板電腦、個人數位助理(PDA)、超及移動電腦、行動電話、桌上電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於進一步的實施例中，電腦裝置400可為任何處理資料的其它電子裝置。
因此，本發明的實施方式包含有頂阻擋層的具有自對準鰭部的非平面半導體裝置，以及有頂阻擋層的具有自對準鰭部的非平面半導體裝置製造方法。
於實施方式中，一種半導體結構，包含：半導體鰭部，設置於半導體基板上且具有頂表面。隔離層，設置於半導體鰭部的任一側上，且凹陷至半導體鰭部的頂表面下以提供半導體鰭部的突出部分。突出部分具有側壁及頂表面。閘極阻擋層，具有設置在半導體鰭部的頂表面的至少一部分上的第一部分，且具有設置在半導體鰭部的側壁的至少一部分上的第二部分。閘極阻擋層的第一部分與閘極阻擋層的第二部分連續，但閘極阻擋層的第一部分厚於閘極阻擋層的第二部分。閘極堆疊，設置於閘極阻擋層的第一部分及閘極阻擋層的第二部分上。
於一實施方式中，閘極阻擋層的第一部分具有大於閘極阻擋層的第二部分的厚度約10%至50%的範圍的量。
於一實施方式中，半導體鰭部的突出部分更包含，在最上部分但不在半導體鰭部的突出部分的整個中 的氟(F)原子或氬(Ar)原子或兩者的區域，並且閘極阻擋層的第一部分直接鄰接於氟原子或氬原子的區域。
於一實施方式中，氟原子或氬原子的區域具有氟原子或氬原子或兩者的濃度，在約1e19至1e21atoms/cm3的範圍。
於一實施方式中，半導體鰭部組成有單晶矽，且閘極阻擋層組成有二氧化矽。
於一實施方式中，閘極堆疊組成有高介電常數閘極介電層及金屬閘極電極。
於一實施方式中，半導體結構更包含，源極及汲極區域，設置於半導體鰭部中，在閘極堆疊的任一側上。
於一實施方式中，閘極阻擋層不設置於具有源極及汲極區域設置於其中的半導體鰭部的側壁的頂表面的部分上。
於一實施方式中，半導體結構係fin-FET裝置。
於一實施方式中，設置於半導體基板上的半導體鰭部係連續於塊狀單晶基板的單晶鰭部。
於一實施方式中，閘極阻擋層的第一部分具有足夠的厚度以實質上阻礙從半導體鰭部上由閘極堆疊的半導體鰭部的電控制。
於實施方式中，一種半導體結構，包含：半導體鰭部，設置於半導體基板上且具有頂表面。隔離層， 設置於半導體鰭部的任一側上，且凹陷至半導體鰭部的頂表面下以提供半導體鰭部的突出部分。突出部分具有側壁及頂表面且更包含，在最上部分但不在半導體鰭部的突出部分的整個中的氟(F)原子或氬(Ar)原子或兩者的區域。閘極阻擋層，設置在半導體鰭部的頂表面的至少一部分上，直接鄰接於氟原子或氬原子的區域。閘極堆疊，設置於閘極阻擋層上且沿著半導體鰭部的突出部分的側壁。
於一實施方式中，氟原子或氬原子的區域具有氟原子或氬原子或兩者的濃度，在約1e19至1e21atoms/cm3的範圍。
於一實施方式中，半導體鰭部組成有單晶矽，且閘極阻擋層組成有二氧化矽。
於一實施方式中，閘極堆疊包含高介電常數閘極介電層及金屬閘極電極。
於一實施方式中，半導體結構，更包含，源極及汲極區域，設置於半導體鰭部中，在閘極堆疊的任一側上。
於一實施方式中，閘極阻擋層不設置於具有源極及汲極區域設置於其中的半導體鰭部的頂表面的部分上。
於一實施方式中，半導體結構係fin-FET裝置。
於一實施方式中，設置於半導體基板上的半導體鰭部係連續於塊狀單晶基板的單晶鰭部。
於一實施方式中，閘極阻擋層具有足夠的厚度以實質上阻礙從半導體鰭部上由閘極堆疊的半導體鰭部的電控制。
於實施方式中，一種半導體結構的製造方法，涉及形成複數半導體鰭部在半導體基板上，各半導體鰭部具有頂表面。此方法亦涉及形成介電層在半導體鰭部之間且與半導體鰭部的頂表面本質上共平面。此方法亦涉及佈植氧化增強摻雜從半導體鰭部的頂表面至半導體鰭部。此方法亦涉及，之後，凹陷介電層至半導體鰭部的頂表面下，以暴露各半導體鰭部的突出部分。此方法亦涉及，熱氧化各半導體鰭部的突出部分。
於一實施方式中，佈植氧化增強摻雜至半導體鰭部涉及佈植氟(F)原子或氬(Ar)原子或兩者。
於一實施方式中，佈植在約1至15keV的範圍的能量及約為1e14至1e16atoms/cm2的範圍的劑量進行。
於一實施方式中，熱氧化各半導體鰭部的突出部分形成在半導體鰭部的各突出部分的頂上的阻擋介電層的第一部分及在半導體鰭部的各突出部分的側壁上的阻擋介電層的第二部分，第一部分厚於第二部分。
於一實施方式中，熱氧化各半導體鰭部的突出部分涉及在約攝氏500至800度的範圍的溫度且有氧存在而加熱。
300‧‧‧裝置
302‧‧‧基板
304‧‧‧突出鰭部部分
305‧‧‧次鰭部區域
306‧‧‧隔離區域
308‧‧‧閘極線
314‧‧‧閘極接觸
316‧‧‧閘極接觸通孔
350‧‧‧閘極電極
352‧‧‧閘極介電層
354‧‧‧介電蓋層
360‧‧‧金屬互連
370‧‧‧層
397‧‧‧頂部分
398‧‧‧側部分
399‧‧‧佈植區域

Claims (27)

  1. 一種半導體結構，包含：半導體鰭部，設置於半導體基板上且具有頂表面；隔離層，設置於該半導體鰭部的任一側上，且凹陷至該半導體鰭部的該頂表面下以提供該半導體鰭部的突出部分，該突出部分具有側壁及該頂表面；閘極阻擋層，具有設置在該半導體鰭部的該頂表面的至少一部分上的部分，其中該半導體鰭部的該突出部分更包含，在最上部分但不在該半導體鰭部的該突出部分的整個中的氟(F)原子的區域，並且其中該閘極阻擋層直接鄰接於氟原子的該區域；以及閘極堆疊，設置於該閘極阻擋層上且沿著該半導體鰭部的該突出部分的該側壁。
  2. 如請求項第1項的半導體結構，其中該閘極阻擋層更包含設置在該半導體鰭部的該側壁的至少一部分上的第二部分，位在該半導體鰭部的該頂表面的該閘極阻擋層的該部分與該閘極阻擋層的該第二部分連續，但該閘極阻擋層的該部分厚於該閘極阻擋層的該第二部分。
  3. 如請求項第2項的半導體結構，其中位在該半導體鰭部的該頂表面的該閘極阻擋層的該部分具有大於該閘極阻擋層的該第二部分的厚度約10%至50%的範圍的量。
  4. 如請求項第1項的半導體結構，其中該半導體鰭部的該突出部分更包含，在該最上部分但不在該半導體鰭部的該突出部分的整個中的氬(Ar)原子的區域，並且其中 該閘極阻擋層的該第一部分直接鄰接於氬原子的該區域。
  5. 如請求項第4項的半導體結構，其中氟原子及氬原子的該區域具有氟原子及氬原子的濃度，在約1e19至1e21 atoms/cm3的範圍。
  6. 如請求項第1項的半導體結構，其中該半導體鰭部包含單晶矽，且該閘極阻擋層包含二氧化矽。
  7. 如請求項第1項的半導體結構，其中該閘極堆疊包含高介電常數閘極介電層及金屬閘極電極。
  8. 如請求項第1項的半導體結構，更包含：源極及汲極區域，設置於該半導體鰭部中，在該閘極堆疊的任一側上。
  9. 如請求項第8項的半導體結構，其中該閘極阻擋層不設置於具有該源極及汲極區域設置於其中的半導體鰭部的該側壁的該頂表面的部分上。
  10. 如請求項第8項的半導體結構，其中該半導體結構係fin-FET裝置。
  11. 如請求項第1項的半導體結構，其中設置於該半導體基板上的該半導體鰭部係連續於塊狀單晶基板的單晶鰭部。
  12. 如請求項第1項的半導體結構，其中位在該半導體鰭部的該頂表面的該閘極阻擋層具有足夠的厚度以實質上阻礙從該半導體鰭部上由該閘極堆疊的該半導體鰭部的電控制。
  13. 如請求項第1項的半導體結構，其中氟原子的該 區域具有氟原子的濃度，在約1e19至1e21atoms/cm3的範圍。
  14. 一種半導體結構，包含：半導體鰭部，設置於半導體基板上且具有頂表面；隔離層，設置於該半導體鰭部的任一側上，且凹陷至該半導體鰭部的該頂表面下以提供該半導體鰭部的突出部分，該突出部分具有側壁及該頂表面且更包含，在最上部分但不在該半導體鰭部的該突出部分的整個中的氬(Ar)原子的區域；閘極阻擋層，設置在該半導體鰭部的該頂表面的至少一部分上，直接鄰接於氬原子的該區域；以及閘極堆疊，設置於該閘極阻擋層上且沿著該半導體鰭部的該突出部分的該側壁。
  15. 如請求項第14項的半導體結構，其中氬原子的該區域具有氬原子的濃度，在約1e19至1e21 atoms/cm3的範圍。
  16. 如請求項第14項的半導體結構，其中該半導體鰭部包含單晶矽，且該閘極阻擋層包含二氧化矽。
  17. 如請求項第14項的半導體結構，其中閘極堆疊包含高介電常數閘極介電層及金屬閘極電極。
  18. 如請求項第14項的半導體結構，更包含：源極及汲極區域，設置於該半導體鰭部中，在該閘極堆疊的任一側上。
  19. 如請求項第18項的半導體結構，其中該閘極阻擋 層不設置於具有該源極及汲極區域設置於其中的該半導體鰭部的該頂表面的部分上。
  20. 如請求項第18項的半導體結構，其中該半導體結構係fin-FET裝置。
  21. 如請求項第14項的半導體結構，其中設置於該半導體基板上的該半導體鰭部係連續於塊狀單晶基板的單晶鰭部。
  22. 如請求項第14項的半導體結構，其中該閘極阻擋層具有足夠的厚度以實質上阻礙從該半導體鰭部上由該閘極堆疊的該半導體鰭部的電控制。
  23. 一種半導體結構的製造方法，該方法包含：形成複數半導體鰭部在半導體基板上，各該半導體鰭部具有頂表面；形成介電層在該半導體鰭部之間且與該半導體鰭部的該頂表面本質上共平面；佈植氧化增強摻雜從該半導體鰭部的該頂表面至該半導體鰭部；以及，之後，凹陷該介電層至該半導體鰭部的該頂表面下，以暴露各該半導體鰭部的突出部分；以及熱氧化各該半導體鰭部的該突出部分。
  24. 如請求項第23項之方法，其中佈植該氧化增強摻雜至該半導體鰭部包含佈植氟(F)原子或氬(Ar)原子的之一或兩者。
  25. 如請求項第24項之方法，其中該佈植在約1至 15keV的範圍的能量及約為1e14至1e16atoms/cm2的範圍的劑量進行。
  26. 如請求項第23項之方法，其中熱氧化各該半導體鰭部的該突出部分形成在該半導體鰭部的各該突出部分的頂上的阻擋介電層的第一部分及在該半導體鰭部的各該突出部分的側壁上的該阻擋介電層的第二部分，該第一部分厚於該第二部分。
  27. 如請求項第23項之方法，其中熱氧化各該半導體鰭部的該突出部分包含在約攝氏500至800度的範圍的溫度且有氧存在而加熱。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391074B1 (en) * 2015-04-21 2016-07-12 International Business Machines Corporation Structure for FinFET fins
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106971977B (zh) * 2016-01-13 2020-01-31 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9691775B1 (en) * 2016-04-28 2017-06-27 Globalfoundries Inc. Combined SADP fins for semiconductor devices and methods of making the same
KR102532497B1 (ko) 2016-09-19 2023-05-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
WO2018101957A1 (en) * 2016-12-02 2018-06-07 Intel Corporation Semiconductor device having fin-end stress-inducing features
US10396075B2 (en) * 2017-05-01 2019-08-27 International Business Machines Corporation Very narrow aspect ratio trapping trench structure with smooth trench sidewalls
CN110164767B (zh) * 2018-02-12 2022-05-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11302790B2 (en) 2018-02-23 2022-04-12 Intel Corporation Fin shaping using templates and integrated circuit structures resulting therefrom
US10784359B2 (en) * 2018-05-18 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Non-conformal oxide liner and manufacturing methods thereof
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895945A (en) * 1995-11-14 1999-04-20 United Microelectronics Corporation Single polysilicon neuron MOSFET
US6208549B1 (en) 2000-02-24 2001-03-27 Xilinx, Inc. One-time programmable poly-fuse circuit for implementing non-volatile functions in a standard sub 0.35 micron CMOS
JP2002237524A (ja) 2001-02-09 2002-08-23 Seiko Instruments Inc 相補型ｍｏｓ半導体装置
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US20070111403A1 (en) 2005-11-15 2007-05-17 Chun Jiang Polycide fuse with reduced programming time
JP2009535800A (ja) 2006-04-26 2009-10-01 エヌエックスピー ビー ヴィ 不揮発性メモリデバイス
US7960760B2 (en) 2006-12-28 2011-06-14 Texas Instruments Incorporated Electrically programmable fuse
US20090243032A1 (en) 2008-03-27 2009-10-01 Shi-Bai Chen Electrical fuse structure
US8159040B2 (en) 2008-05-13 2012-04-17 International Business Machines Corporation Metal gate integration structure and method including metal fuse, anti-fuse and/or resistor
CN101877317B (zh) * 2009-04-29 2013-03-27 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US8633081B2 (en) * 2010-12-29 2014-01-21 Globalfoundries Singapore Pte. Ltd. Modifying growth rate of a device layer
DE102011004757B4 (de) * 2011-02-25 2012-12-20 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
US8697522B2 (en) * 2011-07-05 2014-04-15 International Business Machines Corporation Bulk finFET with uniform height and bottom isolation
US8461008B2 (en) * 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
US8946829B2 (en) 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications

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