TWI550727B - 用於系統單晶片（ＳｏＣ）應用的垂直非平面半導體裝置 - Google Patents

用於系統單晶片（ＳｏＣ）應用的垂直非平面半導體裝置 Download PDF

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Description

用於系統單晶片(SoC)應用的垂直非平面半導體裝置
本發明之實施例屬於半導體裝置及製程之領域，且尤其屬於用於系統單晶片(System-on-Chip；簡稱SoC)應用的垂直非平面半導體裝置及垂直非平面半導體裝置的製造方法之領域。
在過去數十年中，積體電路中之特徵的微縮已成為不斷成長的半導體工業背後的一驅動力。微縮到愈來愈小的特徵時，能夠增加半導體晶片的有限基材面積上的功能單元之密度。例如，微縮電晶體尺寸時，可在晶片上加入數目更多的記憶體或邏輯裝置，而導致具有較大能力的產品之製造。然而，推動不斷增加的能力不是沒有問題的。將每一裝置的性能最佳化之必要性變得愈來愈重要。
在製造積體電路裝置時，由於持續微縮裝置的尺寸，所以諸如鰭式場效電晶體(fin Field Effect Transistor；簡稱fin-FET)等的多閘極已變得更為普遍。在傳統的製程 中，通常在塊狀矽(bulk silicon)基材或絕緣層上覆矽(silicon-on-insulator)基材上製造fin-FET。在某些例子中，塊狀矽由於其較低的成本以及與現有高良率塊狀矽基材基礎結構間之相容性，而是較佳的。
然而，多閘極電晶體的微縮並不是不承擔後果的。當微電子電路的這些基礎建構區塊之尺寸縮小時，且當在特定區域中製造的基礎建構區塊之數目大量增加時，使得對用於製造這些建構區塊的半導體製程有相當大的限制。
100A‧‧‧標準低電壓電晶體
150A‧‧‧標準類比/低漏電流電晶體
102，152，202，302‧‧‧鰭
104，154，204‧‧‧基材
108，158，208‧‧‧電流路徑
110，160，210，306‧‧‧淺溝槽隔離區
112‧‧‧源極及汲極區
114，164，214‧‧‧源極/汲極接點
116，166，216，314‧‧‧閘極電極
118，168，218，312，312A，312B‧‧‧閘極線
120，170，220，318‧‧‧介電質閘極覆蓋層
122，172，222‧‧‧層間介電層
100B，200‧‧‧垂直鰭式FET電晶體
157，207，308‧‧‧P型隔離逆摻雜區
156，206，304‧‧‧N型子摻雜區
162，212‧‧‧源極區
163，213‧‧‧汲極區
217，316‧‧‧閘極介電層
280，310‧‧‧上方N型摻雜區
300‧‧‧塊狀基材
330‧‧‧凹入部分
338‧‧‧源極接點
340‧‧‧汲極接點
500‧‧‧計算裝置
502‧‧‧電路板
504‧‧‧處理器
506‧‧‧通訊晶片
第1A圖示出一標準低電壓電晶體及一標準類比/低漏電流電晶體之橫斷面圖。
第1B圖示出根據本發明的一實施例的垂直fin-FET電晶體之一橫斷面圖。
第2A-2E圖示出根據本發明的一實施例的一垂直電晶體自各種方向截取的橫斷面圖，以便更清楚地解說以與第1B圖相關聯的方式所述之觀念。
第3A-3K圖示出製造根據本發明的一實施例的垂直fin-FET電晶體的一方法中之各操作之橫斷面圖。
第4圖示出根據本發明的一實施例的第3K圖之裝置之操作電流。
第5圖示出根據本發明的一實施例之一計算裝置。
【發明內容及實施方式】
本發明說明了用於系統單晶片(SoC)應用的垂直非平面半導體裝置及垂直非平面半導體裝置的製造方法。在下文的說明中，述及了諸如特定整合及材料體系等的許多特定細節，以便提供對本發明的實施例之徹底解說。然而，熟悉此項技術者當可易於了解：可在沒有這些特定細節的情形下實施本發明揭示的實施例。在其他的情形中，並不詳述諸如積體電路設計布局等的習知特徵，以避免非必要地模糊了本發明的實施例。此外，我們應可了解：各圖式中示出的各實施例是例示的表示，且不必然按照比例繪製該等實施例。
本發明所述的一或多個實施例係有關製造且實現fin-FET架構的垂直能力而產生垂直fin-FET電晶體。諸如本發明所述的那些垂直fin-FET電晶體等的垂直fin-FET電晶體可適用於系統單晶片(SoC)應用。其他的屬性或應用可包括(但不限於)類比、高電壓、輸入/輸出、及低漏電流半導體裝置。如參閱下文的說明之後將可了解的，垂直fin-FET設計可被稱為折疊電晶體(folded transistor)。
為了提供情境，現在將系統單晶片(SoC)製程技術的重點放在：積極地微縮電晶體的閘極長度(Lg)，以便根據摩爾定律(Moore's Law)而提供性能及面積微縮。此種橫向微縮的一不利效應在於：對低漏電流及高電壓裝置(這兩種裝置對成功的SoC製程都是關鍵性的)的支援由於這些電晶體與最小設計規則(minimum design rule) (標稱)電晶體不同的電晶體架構而變得困難。自製程及面積之觀點而言，為了能夠實現高電壓可靠性及低漏電流操作而製造長通道長度已可證明是困難且高成本的。在一例子中，對支援高電壓輸入/輸出(I/O)裝置的現行SoC技術之一種解決方案是採用一種多閘極長度製程，在該製程中，沿著在一較寬間距及一較長Lg的條件下建構的一符合低漏電流或高電壓的閘極之邊製造一標稱(最小Lg)閘極。然而，此種多閘極長度製程之整合是複雜且高成本的，尤其在該標稱最小設計規則電晶體與該高電壓I/O裝置的閘極長度間之差異增加時更是如此。
更具體而言，為了試圖解決上述的問題，本發明所述的一或多個實施例提供了勝過現有技術之一些優點。第一，由於以更緊湊的垂直實施方式(有較高的面密度)取代先前技術的較大橫向尺寸，而改善了面積微縮。第二，由於不再需要沿著最小閘極長度的邊支援寬閘極長度，所以製程整合(process integration)是較簡單的。因而可大幅減少圖案產生製程的複雜性以及製程中出現的變異(例如，化學機械研磨(CMP)製程中之低至高密度範圍)。第三，本發明所述的垂直電晶體是可縮放的。在一個此類實施例中，當鰭高度及垂直整合增加時，該垂直電晶體的可用通道長度也增加，而在選擇電晶體閘極長度時提供了較寬的選項。
作為一參考點，第1A圖示出一標準低電壓電晶體100A及一標準類比/低漏電流電晶體150A之橫斷面圖。 請參閱第1A圖，裝置100A及150A都是N型，且在一基材104上形成的一鰭102上形成裝置100A及150A。在使用諸如一塊狀矽基材等的一塊狀基材之情形中，一P型子摻雜區106提供了該鰭與該塊狀基材間之電氣隔離，且電流路徑被示出為箭頭108。亦可包含淺溝槽隔離區110。源極及汲極區112被包含在該鰭(該鰭在圖中被示為磊晶區)中，且源極/汲極接點114被耦合到該鰭。一閘極電極116覆蓋源極及汲極區112之間的鰭102。如圖所示，亦可包含額外的閘極線118。亦如圖所示，亦可包含一介電質閘極覆蓋層120及一層間介電層122。在特定的共同基材上，裝置100A與150A之間的差異是閘極長度(Lg)。
相比之下，根據本發明的一實施例，利用fin-FET架構的垂直能力產生垂直fin-FET電晶體。該垂直fin-FET電晶體可被實施成克服與前文所述之目前最佳技術的方法相關聯的許多限制及製程複雜性。在一個此類實施例中，fin-FET架構的垂直本質被用來形成電流垂直流過的一通道，而不是(相對於矽基材的)一般水平方向。傳統的fin-FET電晶體採用圍繞鰭的對準之(例如，具有相同高度之)源極/汲極接點，且閘極電極以靜電方式控制電流傳導。根據本發明的一實施例，代替地利用標準金屬氧化物半導體(Metal Oxide Semiconductor；簡稱MOS)電極組態及物理學；然而，自源極至汲極的電流傳導是垂直沿著鰭的。在一特定的此類實施例中，使汲極接點凹入到子 鰭，且採用一設計過的子鰭摻雜方案而能夠實現電晶體功能，因而實現了垂直導體路徑。
在一第一觀點中，第1B圖示出根據本發明的垂直fin-FET電晶體100B之一橫斷面圖。請參閱第1B圖，裝置100B是N型，且在一基材154上形成的一鰭152上形成裝置100B。在使用諸如一塊狀矽基材等的一塊狀基材之情形中，在一P型隔離逆摻雜區157之上提供了一N型子摻雜區156。亦可包含淺溝槽隔離區160。源極區162及汲極區163被包含在鰭152(該鰭在圖中被示為磊晶區)中，且源極/汲極接點164被耦合到鰭152。與(前文中以與第1A圖相關聯的方式說明之)非垂直fin-FET不同之處在於：相對於汲極區163，源極區162深深地凹入鰭152。一閘極電極166(該閘極電極166包含圖中未示出的一閘極介電層)覆蓋源極區162與汲極區163之間的鰭152。如圖所示，亦可包含額外的閘極線168。亦如圖所示，亦可包含一介電質閘極覆蓋層170及一層間介電層172。自源極區162至汲極區163之電流路徑被示出為箭頭158，且具有一實質上垂直的分量(面向下方的基材)。此外，與第1A圖的裝置100A及150A的水平閘極長度測量不同，係以垂直方式測量閘極長度(Lg)。
在一實施例中，半導體結構或裝置100B是諸如(但不限於)fin-FET或三閘極裝置等的非平面裝置。在該實施例中，由一個三維體或鰭組成一對應的半導體通道區，或在一個三維體或鰭中形成一對應的半導體通道區。在一 個此類實施例中，一或多個閘極電極圍繞該三維體的至少一上面及一對側壁。第2A-2E圖示出根據本發明的一實施例的一垂直電晶體自各種方向截取的橫斷面圖，以便更清楚地解說以與第1B圖相關聯的方式所述之觀念。
第2A圖示出在一鰭202上形成的一垂直fin-FET電晶體200之三維橫斷面圖。源極區212及汲極區213被包含在鰭202中，且源極/汲極接點214被耦合到鰭202。相對於汲極區213，源極區212深深地凹入鰭202。一閘極電極216(該閘極電極216包含一閘極介電層217)覆蓋源極區212與汲極區213之間的鰭202。亦如圖所示，亦可包含一介電質閘極覆蓋層220。
第2B圖示出沿著第2A圖的半導體裝置的A-A'軸截取而導致經由鰭的方向而正交切過閘極(OGD方向)之一橫斷面圖。請參閱第2B圖，如圖所示，裝置200是N型，且在一基材204上形成的一鰭202上形成裝置200。在使用諸如一塊狀矽基材等的一塊狀基材之情形中，在一P型隔離逆摻雜區207之上提供了一N型子摻雜區206。也在鰭202的上方部分中包含了一上方N型摻雜區280。亦可包含淺溝槽隔離區210。源極區212及汲極區213被包含在鰭202(該鰭在圖中被示為磊晶區)中，且源極/汲極接點214被耦合到鰭202。相對於汲極區213，源極區212深深地凹入鰭202。閘極電極216(閘極電極216包含一閘極介電層217)覆蓋源極區212與各別汲極區213之間的鰭202。如圖所示，亦可包含額外的閘極線 218。亦如圖所示，亦可包含一介電質閘極覆蓋層220及一層間介電層222。自源極區212至汲極區213之電流路徑被示出為箭頭208，且具有一實質上垂直的分量(面向下方的基材204)。如圖所示，以垂直之方式測量閘極長度(Lg)。
第2C圖示出沿著第2A圖的半導體裝置的B-B'軸截取而導致經由閘極電極方向而沿著閘極(PGD方向)垂直切過之一橫斷面圖。請參閱第2C圖，如圖所示，裝置200包含數個分別有一寬度(W)之鰭202，且鰭202包含下方N型子摻雜區206及上方N型摻雜區280。該等鰭202被配置在P型隔離逆摻雜區207之上。該透視圖中也示出在各鰭202之間的淺溝槽隔離區210。一閘極電極216(該閘極電極216包含一閘極介電層217)覆蓋源極區212與各別汲極區213之間的鰭202。亦如圖所示，也包含了一介電質閘極覆蓋層220。
第2D圖示出沿著第2A圖的半導體裝置的C-C'軸截取而導致經由汲極接點方向而沿著閘極(PGD方向)垂直切過之一橫斷面圖。請參閱第2D圖，如圖所示，裝置200包含數個包括上方汲極213之鰭202。該等鰭202被配置在P型隔離逆摻雜區207之上。該透視圖也示出各鰭202之間的淺溝槽隔離區210。因為在該等鰭202的上方部分中形成汲極區213，所以該透視圖示出了整個鰭高度。因此，一汲極接點214在該等鰭202的最高點上覆蓋了該等鰭202。
第2E圖示出沿著第2A圖的半導體裝置的D-D'軸截取而導致經由源極接點方向而沿著閘極(PGD方向)垂直切過之一橫斷面圖。請參閱第2E圖，如圖所示，裝置200包含數個包括下方源極區212之鰭202。包括N型子摻雜區206的該等鰭202被配置在P型隔離逆摻雜區207之上。該透視圖也示出各鰭202之間的淺溝槽隔離區210。因為在該等鰭202的凹入部分中形成源極區212，所以該透視圖只示出部分的鰭高度。因此，一源極接點214在該等鰭202的最低點上覆蓋了該等鰭202。
在另一觀點中，一半導體製造方法可包含垂直電晶體的製造。舉例而言，第3A-3K圖示出製造根據本發明的一實施例的垂直fin-FET電晶體的一方法中之各操作之橫斷面圖。
請一起參閱第3A及3B圖，提供了諸如一塊狀單晶矽基材等的一塊狀半導體基材300，該塊狀半導體基材300有被蝕刻於其中的一些鰭302(如圖中沿著最終的源極-汲極透視而在長度的方向上示出)。在一實施例中，於塊狀基材300中直接形成該等鰭302，且因而係在塊狀基材300中連續地形成該等鰭302。並未示出製造鰭302時遺留的人為構造。例如，在蝕刻之後，可自鰭302上去除諸如氮化矽硬質罩幕層(hard mask layer)等的一硬質罩幕層、以及諸如二氧化矽層等的一襯墊氧化物層(Pad Oxide Layer)。在一實施例中，此階段的塊狀基材300及因而形成的該等鰭302都是無摻雜或輕度摻雜的。例如， 在一特定實施例中，塊狀基材300及因而形成的該等鰭302具有小於大約1E17原子/立方厘米之濃度的硼摻雜劑雜質原子。
可由可耐受製程且可在其中遷移電荷的半導體材料組成基材300。在一實施例中，基材300是由結晶矽(crystalline silicon)、矽/鍺、或鍺層組成的一塊狀基材。在一實施例中，塊狀基材300中之矽原子的濃度大於97%。在另一實施例中，由在一不同的結晶基材上生長的一磊晶層(例如，在一摻雜硼的塊狀矽單晶基材上生長的一矽磊晶層)組成塊狀基材300。可替代地由一III-V族材料組成塊狀基材300。在一實施例中，由諸如(但不限於)氮化鎵(gallium nitride)、磷化鎵(galliun phosphide)、砷化鎵(gallium arsenide)、磷化銦(indium phosphide)、銻化銦(indium antimonide)、砷化銦鎵(indium gallium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、磷化銦鎵(indium gallium phosphide)、或以上各項的一組合等的一III-V族材料組成塊狀基材300。在替代實施例中，可使用絕緣層上覆矽(Silicon-On-Insulator；簡稱SOI)基材取代塊狀基材。可使用可能涉及使間距減半或降至原先的四分之一的光柵(grating)法製造該等鰭，以便實現高密度的鰭。
請參閱第3C圖，在鰭302中形成一N型子摻雜區304。在一實施例中，使用一N型固態摻雜劑來源層而以固態擴散法形成N型子摻雜區304。在一實施例中，該N 型固態摻雜劑來源層是其中包含諸如(但不限於)一N型摻雜氧化物、氮化物、或碳化物等的N型摻雜劑之一介電層。在一特定的此類實施例中，該N型固態摻雜劑來源層是一矽酸磷及/或矽酸砷玻璃(arsenic-silicate glass)層。可執行一驅入退火(drive-in anneal)，以便提供N型子摻雜區304。在此種方式下，在N型子摻雜區304之上的鰭302之突出部分保持無摻雜或輕度摻雜，例如，實質上保持以與第3A及3B圖相關聯的方式說明的原始塊狀基材300及鰭302之摻雜分佈(doping profile)。在一實施例中，N型子摻雜區304具有2E18原子/立方厘米或更高之總摻雜劑濃度。
請參閱第3D圖，在鰭302周圍形成淺溝槽隔離(Shallow Trench Isolation；簡稱STI)區306。在一實施例中，在第3C圖的該結構之上形成一介電質填充層。在一實施例中，由二氧化矽組成該介電質填充層。可以化學氣相沉積(Chemical Vapor Deposition；簡稱CVD)或其他沉積製程(例如，原子層沉積(ALD)、電漿增強式化學氣相沉積(PECVD)、物理氣相沉積(PVD)、高密度電漿(HDP)輔助CVD、低溫CVD))沉積該介電質填充層。如圖所示，然後將該介電質填充層平坦化，而露出鰭302之上表面。可利用化學機械研磨(Chemical Mechanical Polishing；簡稱CMP)技術將該介電質填充層平坦化。在一替代實施例中，可在該等鰭的頂部上保持一硬質罩幕或其他介電層，以便消除或減少來自該等鰭的 頂部之閘極控制(如同是一種雙閘極裝置，而不是三閘極裝置)。無論如何，可由適於使一永久性閘極結構的一些部分最終在電氣上隔離或有助於隔離下方塊狀基材或隔離下方塊狀基材內形成的主動區(例如，隔離鰭主動區)之一材料組成所形成的STI區306。例如，在一實施例中，由諸如(但不限於)二氧化矽、氮氧化矽(silicon oxy-nitride)、氮化矽、或碳摻雜氮化矽之一介電材料組成隔離區306。
請參閱第3E圖，在N型子摻雜區304之下加入P型摻雜劑，而在基材300中形成一P型隔離逆摻雜區308。在一實施例中，植入P型摻雜劑，而形成P型隔離逆摻雜區308。請參閱第3F圖，在鰭302的上方部分中形成一上方N型摻雜區310或上接點植入區。在一實施例中，植入N型摻雜劑，而形成上方N型摻雜區310。
請參閱第3G圖，使該等STI區306凹入，而露出該等鰭302之突出部分，因而界定了鰭302之高度(HSi)。可以一電漿、氣相、或溼式蝕刻製程執行該凹入步驟。在一實施例中，使用對矽鰭有選擇性的一乾式蝕刻製程，該乾式蝕刻製程係基於自諸如(但不限於)三氟化氮(NF3)、三氟甲烷(CHF3)、八氟環丁烷(C4F8)、溴化氫(HBr)、及氧氣(O2)的氣體產生之電漿，且該電漿通常具有範圍在30-100毫托(mTorr)的壓力以及50-1000瓦特的電漿偏壓(plasma bias)。在一實施例中，如第3G圖所示，該凹入步驟終止於N型子摻 雜區304之上。
請參閱第3H圖，執行閘極介電質氧化及多晶矽閘極圖案產生步驟，而在鰭302之上提供閘極線312。如圖所示，除了閘極電極314之外，該等閘極線312中之每一閘極線312的閘極堆疊結構可包括一閘極介電層316及介電質覆蓋層318。在一實施例中，以最終的永久性材料形成該等閘極線312。然而，在另一實施例中，閘極線312隨後將被用於一取代閘極(replacement gate)製程。在此種方案中，可先形成諸如多晶矽或氮化矽柱狀材料等的假閘極(dummy gate)材料，以供隨後的移除且以永久性閘極電極材料取代。在一個此類實施例中，也在該製程中形成一假閘極介電層，以供隨後的移除且以永久性閘極介電質材料取代。
在一實施例中，先以多晶矽閘極圖案產生製程形成該等閘極線312，該多晶矽閘極圖案產生製程涉及多晶矽微影，用以蝕刻氮化矽硬質罩幕，且隨後實施多晶矽，而界定多晶矽閘極。在一實施例中，在該硬質罩幕層上形成一罩幕，且係由一構形遮蔽部分及一抗反射塗層(Anti-Reflective Coating；簡稱ARC)組成該罩幕。在一特定的此類實施例中，該構形遮蔽部分是一碳硬質罩幕(Carbon Hardmask；簡稱CHM)層，且該抗反射塗層是一矽ARC層。可利用傳統的微影及蝕刻製程技術產生該構形遮蔽部分及該ARC層的圖案。在一實施例中，如此項技術中習知的，該罩幕也包括一最上方的光阻層，且可以傳統的微 影及顯影製程產生該罩幕的圖案。在一特定實施例中，在使該光阻層顯影之後，移除該光阻層中暴露於光源的部分。因此，由一正光阻材料組成該產生圖案的光阻層。在一特定實施例中，由諸如(但不限於)248奈米光阻、193奈米光阻、157奈米光阻、極短紫外光(Extreme Utlra Violet；簡稱EUV)光阻、電子束印製層、或具有雙氮基酉昆感光劑(diazonaphthoquinone sensitizer)之酚樹脂基體(phenolic resin matrix)等的一正光阻材料組成該光阻層。在另一特定實施例中，在將該光阻層顯影時，保留了該光阻層中暴露於光源的該等部分。因此，由負光阻材料組成該光阻層。在一特定實施例中，由諸如(但不限於)聚順式異戊二烯(poly-cis-isoprene)或聚乙烯醇肉桂酸酯(poly-vinyl-cinnamate)等的負光阻材料組成該光阻層。
請參閱第3I圖，產生閘極線312A與312B間之鰭302的圖案，而形成鰭302的一凹入部分330。可利用一微影及蝕刻製程執行該凹入步驟，且該凹入步驟可基於對該等閘極線312有選擇性的一矽乾式蝕刻製程或電漿蝕刻製程。在一個此類實施例中，如圖所示，鰭302的該凹入步驟終止於N型子摻雜區304之上。請再參閱第3I圖，沿著閘極線312的側壁形成了間隔物332。可由適於使一永久性閘極結構與諸如自我對準的接點等的鄰近導電接點最終在電氣上隔離或有助於與該等鄰近導電接點隔離之一材料組成與該等閘極線312相關聯的間隔物。例如，在一 實施例中，由諸如(但不限於)二氧化矽、氮氧化矽、氮化矽、或碳摻雜氮化矽之一介電材料組成該等間隔物。
請參閱第3J圖，在鰭302的露出區上形成磊晶區334及336。具體而言，在鰭302的凹入部分330上形成磊晶區334，而在鰭302的該等上方部分上形成磊晶區336。在一實施例中，以諸如矽等的與鰭302之材料類似的一材料形成磊晶區334及336。在其他實施例中，可使用不同的半導體材料。在一特定實施例中，以圖中所示的諸如N型摻雜區等的摻雜區334及336之形式形成磊晶區334及336。在一實施例中，磊晶區334是一被製造的垂直fin-FET之一源極區，而磊晶區336是該被製造的垂直fin-FET之汲極區。
請參閱第3K圖，在第3J圖的結構之上形成諸如二氧化矽層間介電層等的一隔離層350。也執行諸如用於形成源極接點338及汲極接點340之接點形成。額外的製程可包括閘極及閘極介電質取代製程。進一步的製程亦可包括閘極接點形成以及上方金屬互連形成。可由一金屬物種組成源極接點338及汲極接點340、以及任何閘極接點。該金屬物種可以是諸如鎢、鎳、或鈷等的一純金屬，或者可以是諸如一金屬-金屬合金或一金屬-半導體合金(例如，矽化物材料)等的一合金。
如前文中簡要述及的，大約於此製程階段可執行一取代閘極製程，以便形成一垂直fin-FET電晶體。在一實施例中，可以一乾式蝕刻或溼式蝕刻製程移除假閘極。在一 實施例中，由多晶矽或非晶矽(amorphous silicon)組成假閘極，且以其中包括使用六氟化硫(SF6)的一乾式蝕刻製程移除假閘極。在另一實施例中，由多晶矽或非晶矽組成假閘極，且以其中包括使用氫氧化銨(NH4OH)或氫氧化四甲銨(tetramethylammonium hydroxide)水溶液的一溼式蝕刻製程移除假閘極。在一實施例中，由氮化矽組成假閘極，且以其中包括磷酸溶液的一溼式蝕刻製程移除假閘極。在一實施例中，由二氧化矽組成假閘極介電層，且以氫氟酸(HF)移除假閘極。
在一實施例中，由一金屬閘極組成閘極電極堆疊312之永久性閘極電極，且由一高K值材料組成閘極介電層。例如，在一實施例中，由諸如(但不限於)二氧化鉿(hafnium oxide)、氮氧化鉿(hafnium oxy-nitride)、矽酸鉿(hafnium silicate)、氧化鑭(lanthanum oxide)、氧化鋯(zirconium oxide)、矽酸鋯(zirconium silicate)、氧化鉭(tantalum oxide)、鈦酸鍶鋇(barium strontium titanate)、鈦酸鋇(barium titanate)、鈦酸鍶(strontium titanate)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、鉭酸鈧鉛(lead scandium tantalum oxide)、鈮酸鋅鉛(lead zinc niobate)、或以上各項之一組合等的一材料組成該閘極介電層。此外，閘極介電層的一部分可包括自鰭302的上方數層形成的一原生氧化物層。在一實施例中，該閘極介電層包含一上方高k值部分、以及由一半導體材料的一氧化物組成之一下方部分。 在一實施例中，由二氧化鉿的一上方部分以及二氧化矽或氮氧化矽的一下方部分組成該閘極介電層。在一實施例中，由諸如(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電金屬氧化物等的一金屬層組成該閘極電極。在一特定實施例中，由在一金屬功函數設定(workfunction-setting)之上形成的一非功函數設定填充材料組成該閘極電極。
在一實施例(但是圖中未示出)中，第3K圖的該裝置之提供涉及：形成實質上而完美對準一現有的閘極圖案之一接點圖案，且無須使用具有極嚴格的重合規劃之微影步驟。一個此類實施例中，該方法能夠使用本質上高選擇性溼式蝕刻(相對於以傳統方式實施之乾式蝕刻或電漿蝕刻)而產生接點開口。一實施例中，利用一現有的閘極圖案，且配合一接觸插栓微影操作，而形成一接點圖案。一個此類實施例中，該方法無須如同傳統方法中使用的關鍵性微影操作，即可產生接點圖案。一實施例中，不個別地產生一溝槽接點網格，而是在各晶矽(閘極)之間形成該溝槽接點網格。如，在一個此類實施例中，在產生閘極光柵圖案之後，但是在閘極光柵切割之前，形成一溝槽接點網格。
在一實施例中，本發明所述的一或多種方法實質上考慮到一假閘極及取代閘極製程，且配合一假接點及取代接點製程，而實現第3K圖之該裝置。在一個此類實施例 中，在該取代閘極製程之後執行該取代接點製程，以便可對永久性閘極堆疊的至少一部分執行高溫退火。例如，在一個特定的此類實施例中，在諸如形成了閘極介電層之後，於高於大約攝氏600度的溫度下對永久性閘極結構的至少一部分執行退火。矽在形成該等永久性接點之前執行該退火。
請再參閱諸如第3K圖之裝置等的一裝置，在一實施例中，形成一接點結構，其中在一主動區之上形成的一些區域中接觸了一閘極電極的一些部分。一般而言，在一閘極的一主動部分之上且在與一溝槽接點通孔形相同的層中形成一閘極接點結構(諸如一通孔)之前(例如，除了形成該閘極接點結構之外)，本發明的一或多個實施例包含：先使用一閘極對準溝槽接點製程。可執行該製程，而形成用於半導體結構製造(例如，積體電路製造)之溝槽接點結構。在一實施例中，以對準一現有的閘極圖案之方式形成一溝槽接點圖案。相比之下，傳統的方法通常包含使一微影接點圖案嚴格地重合一現有的閘極圖案之一額外的微影製程，且配合選擇性接點蝕刻。例如，一傳統的製程可包含：產生一多晶矽(閘極)網格之圖案，且個別地產生接點特徵之圖案。
在一觀點中，一垂直fin-FET電晶體中之電流係自一鰭的一凹入部分至一鰭的一上方部分。例如，第4圖示出根據本發明的一實施例的第3K圖之裝置之操作電流。請參閱第4圖，電流自下方源極334流到上方汲極336，且 因而形成了一垂直通道。
我們應可了解：在本發明的實施例之精神及範圍內，無須實施前文所述之該等程序之所有觀點。例如，在一實施例中，無須總是在閘極堆疊的主動部分之上製造閘極接點之前形成假閘極。前文所述之閘極堆疊實際上可以是最初形成的永久性閘極堆疊。此外，本發明所述的該等製程可被用於製造一或複數個半導體裝置。該等半導體裝置可以是電晶體或類似的裝置。例如，在一實施例中，該等半導體裝置是用於邏輯或記憶體之金屬氧化物半導體、或雙極型電晶體。此外，在一實施例中，該等半導體裝置具有諸如三閘極裝置、獨立存取式雙閘極裝置、或FIN-FET等的三維結構。一或多個實施例尤其可適用於製造10奈米(10nm)或更小的技術節點(technology node)下之半導體裝置。在另一實施例中，於前文所述者相反，相對於源極區，汲極區深深地凹入鰭。此外，於前文所述者相反，在一實施例中，可製造一P型fin-FET電晶體。總體而言，本發明所述的實施例提供了製造垂直非平面裝置之方法。
第5圖示出根據本發明的一實施例之一計算裝置500。計算裝置500中安裝了一電路板502。電路板502可包含其中包括(但不限於)處理器504以及至少一通訊晶片506的一些組件。處理器504在實體上及電氣上被耦合到電路板502。在某些實施例中，該至少一通訊晶片506也在實體上及電氣上被耦合到電路板502。在進一步 的實施例中，通訊晶片506是處理器504的一部分。
計算裝置500根據其應用，可包含可在或可不在實體上及電氣上被耦合到電路板502之其他組件。這些其他的組件包括(但不限於)揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加速度計(accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片506能夠執行無線通訊，而將資料傳輸進出計算裝置500。術語"無線"及其派生詞可被用來描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片506可實施其中包括(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、 HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置500可包含複數個通訊晶片506。例如，一第一通訊晶片506可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片506可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置500之處理器504包含被封裝在該處理器504內之一積體電路晶粒。在本發明的某些實施例中，該處理器之積體電路晶粒包含諸如根據本發明的實施例而建立的MOS-FET電晶體等的一或多個裝置。術語"處理器"可意指用來處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片506也包含被封裝在通訊晶片506內之一積體電路晶粒。根據本發明的另一實施例，該通訊晶片的該積體電路晶粒包含諸如根據本發明的實施例而建立的MOS-FET電晶體等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置500內之另一組件可含有一積體電路晶粒，該積體電路晶粒包含諸如根據本發明的實施例而建立的MOS-FET電晶體等的一或多個裝置。
在各實施例中，計算裝置500可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置500可以是用來處理資料的任何其他電子裝置。
因此，本發明之實施例包含用於系統單晶片(SoC)應用的垂直非平面半導體裝置及垂直非平面半導體裝置的製造方法。
在一實施例中，一半導體裝置包含被配置在一基材之上的一半導體鰭，該半導體鰭具有一凹入部分及一最上方部分。一源極區被配置在該半導體鰭的該凹入部分中。一汲極區被配置在該半導體鰭的該最上方部分中。一閘極電極被配置在該源極區與該汲極區之間的該半導體鰭的該最上方部分之上。
在一實施例中，該半導體裝置進一步包含被配置在該源極區與該汲極區之間且在電氣上被該閘極電極控制之一實質上垂直的通道區。
在一實施例中，該汲極區包含被配置在該半導體鰭的該最上方部分中之第一導電類型的一上方摻雜區，且該源極區包含被配置在該半導體鰭的該凹入部分之下的該半導體鰭中之該第一導電類型的一下方摻雜區。
在一實施例中，該半導體鰭被配置在一塊狀半導體基材上，且該第一導電類型的該下方摻雜區被進一步配置在該塊狀半導體基材之一上方部分中。該半導體裝置進一步包含被配置在該第一導電類型的該下方摻雜區之下且與該下方摻雜區接觸的該塊狀半導體基材中之第二相反導電類型的一摻雜區。
在一實施例中，該半導體裝置是一N型裝置，且該第一導電類型是N型。
在一實施例中，該汲極區包含被配置在該半導體鰭的該最上方部分上之一第一磊晶區，且該源極區包含被配置在該半導體鰭的該凹入部分上之一第二磊晶區。
在一實施例中，該半導體鰭包含另一最上方部分，且該半導體鰭之該凹入部分被配置在該最上方部分與該另一最上方部分之間。該半導體裝置進一步包含被配置在該半導體鰭的該另一最上方部分中之一第二汲極區。一第二閘極電極被配置在該源極區與該第二汲極區之間的該半導體鰭的該另一最上方部分之上。
在一實施例中，該半導體裝置是三閘極裝置。
在一實施例中，一N型垂直fin-FET裝置包含被配置在一塊狀矽基材上之一矽鰭，該矽鰭具有一凹入部分及一最上方部分。一源極區被配置在該矽鰭的該凹入部分中。一汲極區被配置在該矽鰭的該最上方部分中。一N型閘極電極被配置在該源極區與該汲極區之間的該矽鰭的該最上方部分之上。一實質上垂直的通道區被配置在該源極區與 該汲極區之間，且在電氣上被該N型閘極電極控制。
在一實施例中，該汲極區包含被配置在該矽鰭的該最上方部分中之一上方N型摻雜區。該源極區包含被配置在該矽鰭中之、該矽鰭的該凹入部分之下且在該塊狀矽基材的一上方部分中之一下方N型摻雜區。
在一實施例中，該N型垂直fin-FET裝置進一步包含被配置在該下方N型摻雜區之下且與該下方N型摻雜區接觸的該塊狀矽基材中之一P型摻雜區。
在一實施例中，該汲極區進一步包含被配置在該矽鰭的該最上方部分上之一第一N型磊晶矽區，且該源極區進一步包含被配置在該矽鰭的該凹入部分上之一第二N型磊晶矽區。
在一實施例中，該矽鰭進一步包含另一最上方部分。該矽鰭之該凹入部分被配置在該最上方部分與該另一最上方部分之間。該N型垂直fin-FET裝置進一步包含被配置在該矽鰭的該另一最上方部分中之一第二汲極區。一第二N型閘極電極被配置在該源極區與該第二汲極區之間的該矽鰭的該另一最上方部分之上。
在一實施例中，該N型垂直fin-FET裝置是三閘極裝置。
在一實施例中，一種製造半導體裝置之方法包含下列步驟：在一基材之上形成一半導體鰭。該方法亦包含下列步驟：在該半導體鰭的底部中形成第一導電類型的一子摻雜區。該方法亦包含下列步驟：在該半導體鰭的頂部中形 成該第一導電類型的一上方摻雜區，該上方摻雜區係與該子摻雜區分離。該方法亦包含下列步驟：在該半導體鰭之上形成一閘極電極。該方法亦包含下列步驟：蝕刻該半導體鰭，而提供該半導體鰭的一凹入部分及一最上方部分。該方法亦包含下列步驟：在該半導體鰭的該凹入部分中形成一源極區，該源極區包含該子摻雜區的至少一部分。該方法亦包含下列步驟：在該半導體鰭的該最上方部分中形成一汲極區，該汲極區包含該上方摻雜區的至少一部分。該閘極電極是在該源極區與該汲極區之間。
在一實施例中，形成該半導體鰭之該步驟包含下列步驟：蝕刻該基材中之該半導體鰭。該方法進一步包含下列步驟：在該第一導電類型的該子摻雜區之下且與該子摻雜區接觸的該基材中形成第二相反導電類型的一摻雜區。
在一實施例中，該方法進一步包含下列步驟：在形成該閘極電極之前，先在該半導體鰭周圍且在該基材之上形成一淺溝槽隔離(STI)區。該半導體鰭突出該STI區之上。
在一實施例中，形成該源極區之該步驟包含在該半導體鰭的該凹入部分上形成第一導電類型的一第一磊晶區，且形成該汲極區之該步驟進一步包含在該半導體鰭的該最上方部分之一部分上形成該第一導電類型的一第二磊晶區。
在一實施例中，形成該子摻雜區之該步驟包含使用一固態摻雜來源層。
在一實施例中，形成該閘極電極之該步驟包含形成一假閘極電極。該方法進一步包含以一取代閘極製程形成一永久性閘極電極。
在一實施例中，該方法進一步包含自該源極區、該汲極區、及該閘極電極形成一N型垂直fin-FET裝置。
在一實施例中，形成該N型垂直fin-FET裝置之該步驟包含形成三閘極裝置。
100B‧‧‧垂直鰭式FET電晶體
152‧‧‧鰭
154‧‧‧基材
156‧‧‧N型子摻雜區
157‧‧‧P型隔離逆摻雜區
158‧‧‧電流路徑
160‧‧‧淺溝槽隔離區
162‧‧‧源極區
163‧‧‧汲極區
164‧‧‧源極/汲極接點
166‧‧‧閘極電極
168‧‧‧閘極線
170‧‧‧介電質閘極覆蓋層
172‧‧‧層間介電層

Claims (22)

  1. 一種半導體裝置，包含：被配置在一基材之上的一半導體鰭，該半導體鰭具有一凹入部分及一最上方部分；被配置在該半導體鰭的該凹入部分中之一源極區；被配置在該半導體鰭的該最上方部分中之一汲極區；以及被配置在該源極區與該汲極區之間的該半導體鰭的該最上方部分之上之一閘極電極。
  2. 如申請專利範圍第1項之半導體裝置，進一步包含被配置在該源極區與該汲極區之間且在電氣上被該閘極電極控制之一實質上垂直的通道區。
  3. 如申請專利範圍第1項之半導體裝置，其中該汲極區包含被配置在該半導體鰭的該最上方部分中之第一導電類型的一上方摻雜區，且該源極區包含被配置在該半導體鰭的該凹入部分之下的該半導體鰭中之該第一導電類型的一下方摻雜區。
  4. 如申請專利範圍第3項之半導體裝置，其中該半導體鰭被配置在一塊狀半導體基材上，且其中該第一導電類型的該下方摻雜區被進一步配置在該塊狀半導體基材之一上方部分中，該半導體裝置進一步包含：被配置在該第一導電類型的該下方摻雜區之下且與該下方摻雜區接觸的該塊狀半導體基材中之第二相反導電類型的一摻雜區。
  5. 如申請專利範圍第3項之半導體裝置，其中該半導體裝置是一N型裝置，且其中該第一導電類型是N型。
  6. 如申請專利範圍第1項之半導體裝置，其中該汲極區包含被配置在該半導體鰭的該最上方部分上之一第一磊晶區，且該源極區包含被配置在該半導體鰭的該凹入部分上之一第二磊晶區。
  7. 如申請專利範圍第1項之半導體裝置，其中該半導體鰭包含另一最上方部分，且其中該半導體鰭之該凹入部分被配置在該最上方部分與該另一最上方部分之間，該半導體裝置進一步包含：被配置在該半導體鰭的該另一最上方部分中之一第二汲極區；以及被配置在該源極區與該第二汲極區之間的該半導體鰭的該另一最上方部分之上之一第二閘極電極。
  8. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置是三閘極裝置。
  9. 一種N型垂直鰭式場效電晶體裝置，包含：被配置在一塊狀矽基材上之一矽鰭，該矽鰭具有一凹入部分及一最上方部分；被配置在該矽鰭的該凹入部分中之一源極區；被配置在該矽鰭的該最上方部分中之一汲極區；被配置在該源極區與該汲極區之間的該矽鰭的該最上方部分之上之一N型閘極電極；以及 被配置在該源極區與該汲極區之間且在電氣上被該N型閘極電極控制之一實質上垂直的通道區。
  10. 如申請專利範圍第9項之N型垂直鰭式場效電晶體裝置，其中該汲極區包含被配置在該矽鰭的該最上方部分中之一上方N型摻雜區，且該源極區包含被配置在該矽鰭的該凹入部分之下且在該塊狀矽基材的一上方部分中之一下方N型摻雜區。
  11. 如申請專利範圍第10項之N型垂直鰭式場效電晶體裝置，進一步包含：被配置在該下方N型摻雜區之下且與該下方N型摻雜區接觸的該塊狀矽基材中之一P型摻雜區。
  12. 如申請專利範圍第10項之N型垂直鰭式場效電晶體裝置，其中該汲極區進一步包含被配置在該矽鰭的該最上方部分上之一第一N型磊晶矽區，且該源極區進一步包含被配置在該矽鰭的該凹入部分上之一第二N型磊晶矽區。
  13. 如申請專利範圍第9項之N型垂直鰭式場效電晶體裝置，其中該矽鰭進一步包含另一最上方部分，且其中該矽鰭之該凹入部分被配置在該最上方部分與該另一最上方部分之間，該N型垂直鰭式場效電晶體裝置進一步包含：被配置在該矽鰭的該另一最上方部分中之一第二汲極區；以及被配置在該源極區與該第二汲極區之間的該矽鰭的該 另一最上方部分之上之一第二N型閘極電極。
  14. 如申請專利範圍第9項之N型垂直鰭式場效電晶體裝置，其中該N型垂直鰭式場效電晶體裝置是三閘極裝置。
  15. 一種製造半導體裝置之方法，包含：在一基材之上形成一半導體鰭；在該半導體鰭的底部中形成第一導電類型的一子摻雜區；在該半導體鰭的頂部中形成該第一導電類型的一上方摻雜區，該上方摻雜區係與該子摻雜區分離；在該半導體鰭之上形成一閘極電極；蝕刻該半導體鰭，而提供該半導體鰭的一凹入部分及一最上方部分；在該半導體鰭的該凹入部分中形成一源極區，該源極區包含該子摻雜區的至少一部分；以及在該半導體鰭的該最上方部分中形成一汲極區，該汲極區包含該上方摻雜區的至少一部分，該閘極電極是在該源極區與該汲極區之間。
  16. 如申請專利範圍第15項之方法，其中形成該半導體鰭包含蝕刻該基材中之該半導體鰭，該方法進一步包含：在該第一導電類型的該子摻雜區之下且與該子摻雜區接觸的該基材中形成第二相反導電類型的一摻雜區。
  17. 如申請專利範圍第15項之方法，進一步包含： 在形成該閘極電極之前，先在該半導體鰭周圍且在該基材之上形成一淺溝槽隔離(STI)區，其中該半導體鰭突出該STI區之上。
  18. 如申請專利範圍第15項之方法，其中形成該源極區包含在該半導體鰭的該凹入部分上形成第一導電類型的一第一磊晶區，且其中形成該汲極區之該步驟進一步包含在該半導體鰭的該最上方部分之一部分上形成該第一導電類型的一第二磊晶區。
  19. 如申請專利範圍第15項之方法，其中形成該子摻雜區包含使用一固態摻雜來源層。
  20. 如申請專利範圍第15項之方法，其中形成該閘極電極包含形成一假閘極電極，該方法進一步包含：以一取代閘極製程形成一永久性閘極電極。
  21. 如申請專利範圍第15項之方法，進一步包含：自該源極區、該汲極區、及該閘極電極形成一N型垂直鰭式場效電晶體裝置。
  22. 如申請專利範圍第21項之方法，其中形成該N型垂直鰭式場效電晶體裝置包含形成三閘極裝置。
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