CN106463536B - 具有带有经掺杂的子鳍部区域的ω形鳍部的非平面半导体器件及其制造方法 - Google Patents

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Abstract

说明了具有ω形鳍部的非平面半导体器件以及制造具有ω形鳍部的非平面半导体器件的方法，该ω形鳍部具有经掺杂的子鳍部区域。例如，一种半导体器件，包括设置在半导体衬底之上的多个半导体鳍部，每个半导体鳍部具有在突出部分下方的子鳍部部分，该子鳍部部分比该突出部分窄。固态掺杂剂源层设置在半导体衬底之上，与多个半导体鳍部中的每一个半导体鳍部的子鳍部区域共形，但不与突出部分共形。隔离层设置在固态掺杂剂源层之上并且在多个半导体鳍部的子鳍部区域之间。栅极叠置体设置在隔离层之上并与多个半导体鳍部中的每一个半导体鳍部的突出部分共形。

Description

具有带有经掺杂的子鳍部区域的ω形鳍部的非平面半导体器 件及其制造方法
技术领域
本发明的实施例属于半导体器件和处理的领域，具体而言，属于非平面半导体器件以及制造非平面半导体器件的方法，该非平面半导体器件具有ω形鳍部(omega-fins)，该ω形鳍部具有经掺杂的子鳍部区域。
背景技术
在过去几十年中，集成电路中的特征的缩小已经是不断增长的半导体工业背后的驱动力。缩小到越来越小的特征实现了在半导体芯片的有限基板面上的功能单元的增大的密度。例如，缩小晶体管大小允许在芯片上包含更多数量的存储器或逻辑器件，导致增大容量的产品的制造。然而，对于越来越大的容量的驱动并不是没有问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，多栅极晶体管(例如，三栅极晶体管)随着器件尺寸不断缩小而变得更加普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，体硅衬底是优选的，因为其较低的成本以及与现有的高产体硅衬底基础结构的兼容性。
然而，减小多栅极晶体管不是没有后果的。随着微电子电路的这些基本构件块的尺寸减小，并且随着在给定区域中制造的基本构件块的绝对数量增加，对用于制造这些构件块的半导体工艺的约束已经变得非常显著。
附图说明
图1A是具有向外成锥形的经掺杂的子鳍部区域的非平面半导体器件的部分的横截面视图。
图1B是根据本发明的实施例的具有ω形鳍部的非平面半导体器件的部分的横截面视图，该ω形鳍部具有经掺杂的子鳍部区域。
图2A-2I例示了根据本发明的实施例的制造具有ω形鳍部的非平面半导体器件的方法中的各个操作的横截面视图，该ω形鳍部具有经掺杂的子鳍部区域，其中：
图2A例示了具有在其中蚀刻的鳍部和与其共形形成的催化剂层的体半导体衬底；
图2B例示了在多个鳍部上和之上形成掩模之后的图2A的结构；
图2C例示了在使掩模凹陷以形成凹陷掩模之后的图2B的结构；
图2D例示了在去除催化剂层的暴露出的部分之后的图2C的结构；
图2E例示了在去除凹陷掩模以暴露出经图案化的催化剂层之后的图 2D的结构；
图2F例示了在子鳍部区域的催化氧化之后的图2E的结构；
图2G例示了在去除经图案化的催化剂层和形成的氧化物层之后的图 2F的结构；
图2H例示了在形成固态掺杂剂源层和可任选的覆盖层之后的图2G的结构；
图2I例示了在图案化固态掺杂剂源层和可任选的覆盖层之后的图2H 的结构。
图3A例示了根据本发明的实施例的具有ω形鳍部的非平面半导体器件的横截面视图，该ω形鳍部具有经掺杂的子鳍部区域。
图3B例示了根据本发明的实施例的沿着图3A的半导体器件的a-a'轴截取的平面图。
图4例示了根据本发明的一个实施方式的计算设备。
具体实施方式
说明了具有ω形鳍部的非平面半导体器件以及制造具有ω形鳍部的非平面半导体器件的方法，该ω形鳍部具有经掺杂的子鳍部区域。在以下说明中，阐述了许多具体细节，例如特定的集成和材料状况，以便提供对本发明的实施例的透彻理解。对于本领域技术人员显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它实例中，没有详细说明诸如集成电路设计布局之类的公知特征，以免不必要地使得本发明的实施例难以理解。此外，要理解的是，附图中所示的各个实施例是说明性表示，而不一定按比例绘制。
本文所述的一个或多个实施例针对用于制造用于增强的子鳍部掺杂的ω形鳍部的方案。应用可以包括但不限于10nm以下的工艺技术节点。在一个或多个实施例中，固态子鳍部掺杂源技术和子鳍部区域的催化氧化技术两者用于半导体器件制造。
具体而言，本文所述的一个或多个实施例提供了用于制造ω形鳍部结构的方案。对于例如10nm以下的技术节点，这种ω形鳍部结构可以有利于紧密间隔的鳍部中的增强的子鳍部掺杂。可以通过沉积硼或磷掺杂的氧化物(BSG/PSG)并随后沉积覆盖SiN层来实现子鳍部掺杂。使用退火工艺来驱使掺杂剂从BSG或PSG层进入子鳍部中。至子鳍部中的掺杂的程度与BSG或PSG层的厚度直接相关。此外，可能需要最小厚度的SiN来驱使掺杂剂进入子鳍部中，而不是使掺杂剂逸出到鳍部之间的空间中。然而，所需的最小BSG/PSG和SiN厚度的组合可以使得实现子掺杂变得困难，因为鳍部间距减小。虽然可以缩放鳍部间距，但是BSG/PSG和SiN厚度可能并非成比例地缩放，构成了挑战。本文所述的实施例提供了相对于有源(突出的)鳍部部分宽度减小的子鳍部的制造，从而产生ω形鳍部。在一个这样的实施例中，即使在减小鳍部间距之后，ω形鳍部的制造在子鳍部区域中提供了另外的空间，以用于沉积所需的BSG/PSG或SiN层厚度。
为了为本文涉及的一些概念提供参考点，图1A是非平面半导体器件的部分的横截面视图，该非平面半导体器件具有向外成锥形的经掺杂的子鳍部区域。参考图1A，提供了具有在其中蚀刻的鳍部102的体硅衬底100。鳍部102直接形成在体衬底100中，因此形成为与体衬底100连续。每个鳍部102可以被说明为具有子鳍部区域102A和突出部分102B。突出部分 102B是最终在其上形成栅极电极的部分。如图1A所示，每个子鳍部区域 102A是向外成锥形的。固态掺杂剂源层120和可任选的覆盖层122被局限于子鳍部区域102A。固态掺杂剂源层120可以最终用于掺杂子鳍部区域 102A。如上所述，至少部分地由于子鳍部区域102A的向外锥形，鳍部102 的下部部分以及因此固态掺杂剂源层120和可任选的覆盖层122彼此紧密靠近，使得这种特征的缩放非常困难。
为了提供进一步的上下文，已经被实施以解决缩放挑战的方案涉及以下各项中的一个或多个：(a)增大固态掺杂剂源层中(例如，在BSG/PSG 中)的掺杂剂浓度或(b)增大覆盖层(例如，SiN)的密度以防止掺杂剂“逸出”到鳍部之间的空间。总体上，本文所述的实施例实现了开辟子鳍部区域中的空间以便于沉积所需的BSG/PSG和SiN膜。在一个这样的实施例中，通过选择性催化氧化来实现在子鳍部区域中产生空间的工艺，如下面更详细说明的。
因此，与图1A相比，图1B是根据本发明的实施例的具有ω形鳍部的非平面半导体器件的部分的横截面视图，该ω形鳍部具有经掺杂的子鳍部区域。参考图1B，提供了具有在其中蚀刻的ω形鳍部152的体硅衬底150。ω形鳍部152直接形成在体衬底150中，因此形成为与体衬底150连续。每个ω形鳍部152可以被说明为具有子鳍部区域152A和突出部分152B。突出部分152B是最终在其上形成栅极电极的部分。如图1B所示，每个子鳍部区域152A比相对应的突出部分152B窄。固态掺杂剂源层120和可任选的覆盖层122被局限于子鳍部区域152A。固态掺杂剂源层120可以最终用于掺杂子鳍部区域152A。如上所述，至少部分地由于ω形鳍部几何形状，ω形鳍部152的下部部分以及因此固态掺杂剂源层120和可任选的覆盖层 122相对而言彼此不紧密靠近，使得这种特征的缩放可行。
在特定实施方式中，用于产生ω形鳍部结构的工艺流程包括使用通过原子层沉积(ALD)沉积的氧化催化剂层来在鳍部的所有暴露出的表面上提供催化剂。然而，可能仅在多个半导体鳍部的子鳍部区域中需要催化剂。因此，下面说明一种工艺，其保护子鳍部区域中的催化剂，同时从有源鳍部区去除催化剂。在一个实施例中，该方案通过在催化剂沉积之后使用碳硬掩模(CHM)填充鳍部之间的空间来实现。然后使用例如干法蚀刻技术使CHM凹陷到所希望的深度。一旦CHM凹陷，则例如通过湿法蚀刻工艺去除有源鳍部区域中暴露出的催化剂。余留在子鳍部区域中的空间中的 CHM可以通过灰化技术去除，从而留下子鳍部区域中暴露出的催化剂。在该阶段，可以使用低压氧化来氧化子鳍部区域中的硅。在子鳍部区域中催化剂的存在使得氧化比先前去除了催化剂的有源鳍部区域要快大约10-15 倍。在执行氧化之后，可以通过湿法蚀刻去除催化剂和氧化物，从而产生ω形鳍部结构。
在示例性工艺方案中，图2A-2I例示了根据本发明的实施例的制造具有ω形鳍部的非平面半导体器件的方法中的各个操作的横截面视图，该ω形鳍部具有经掺杂的子鳍部区域。
参考图2A，提供了具有在其中蚀刻的鳍部202的体半导体衬底200，例如体单晶硅衬底。
在实施例中，鳍部直接形成在体衬底200中，因而形成为与体衬底200 连续。因鳍部202的制造而余留的制造物也可能存在。例如，尽管未示出，但是硬掩模层(例如，氮化硅硬掩模层)和衬垫(pad)氧化物层(例如，二氧化硅层)可以余留在鳍部202的顶部。在一个实施例中，体衬底200 以及因此鳍部202在该阶段是未掺杂的或轻掺杂的。例如，在特定实施例中，体衬底200以及因此鳍部202具有小于约1E17原子/cm3的硼掺杂剂杂质原子的浓度。此外，每个鳍部202可以被说明为具有子鳍部区域202A和突出部分202B。突出部分202B是最终其上形成栅极电极的部分。在该阶段，由于用于形成鳍部202的蚀刻工艺，每个子鳍部区域202A可以是向外成锥形的，如图2A所示。
再次参考图2A，催化剂层204与衬底200/鳍部202结构共形形成。在实施例中，催化剂层是氧化铝(Al2O3)层。要意识到的是，如果存在，在该阶段硬掩模层和/或衬垫氧化物层可以余留在鳍部202的顶部。然而，如所示的，在形成催化剂层204之前已经去除了用于形成鳍部的这个硬掩模层和/或衬垫氧化物层，如图2A所示。
参考图2B，掩模206形成在图2A的结构上。
在实施例中，掩模206形成至足以完全覆盖鳍部202的高度。硬掩模可以形成为具有基本平坦的顶部表面，或者可以经受诸如化学机械平坦化 (CMP)之类的平坦化工艺。在一个实施例中，掩模206是碳硬掩模(CHM) 材料层，或者包括碳硬掩模(CHM)材料层。
参考图2C，图2B的掩模206凹陷至鳍部202的顶部以下的高度，形成凹陷的掩模208。
在实施例中，凹陷的掩模208形成至与子鳍部区域202A的顶部基本上共面的水平，暴露出突出部分202B和催化剂层204的部分，如图2C所示。在实施例中，通过蚀刻工艺来执行掩模206的凹陷以形成凹陷的掩模208，该蚀刻工艺例如是，但不限于，等离子体、气相、灰化或湿法蚀刻工艺或其组合。在一个实施例中，掩模206是碳硬掩模层，并且使用基于氧的灰化工艺来使掩模206凹陷。
参考图2D，去除催化剂层204的暴露出的部分以提供经图案化的催化剂层210，该经图案化的催化剂层210被局限于被凹陷的掩模208所保护的区域。
在一个这样的实施例中，经图案化的催化剂层210被局限于子鳍部区域202A，如图2D所示。在实施例中，使用湿法蚀刻工艺来执行去除催化剂层204的暴露出的部分以形成经图案化的催化剂层210。在一个这样的实施例中，催化剂层是Al2O3层或者包括Al2O3层，并且该湿法蚀刻工艺基于氢氟酸(HF)。在实施例中，如图2D所示，湿法蚀刻工艺对凹陷的掩模208 具有选择性。
参考图2E，完全去除凹陷的掩模208，暴露出经图案化的催化剂层210。
在实施例中，通过蚀刻工艺来执行凹陷的掩模208的去除，该蚀刻工艺例如是，但不限于，等离子体、气相、灰化或湿法蚀刻工艺或其组合。在一个实施例中，凹陷的掩模208是碳硬掩模层，并且使用基于氧的灰化工艺被去除。在实施例中，使用对经图案化的催化剂层210具有选择性的工艺来执行凹陷的掩模208的去除，保留经图案化的催化剂层210，如图2E所示。
参考图2F，使用经图案化的催化剂层210来执行多个鳍部202的子鳍部区域202A的氧化。
在实施例中，通过在减小的压力下将经图案化的催化剂层210暴露于氢气和氧气的组合物(H2/O2)来执行氧化。在氧化工艺期间，在鳍部202 的其上具有经图案化的催化剂层210的区域(即，子鳍部区域202A)中，经图案化的催化剂层210加速了下面/相邻的硅的氧化，该氧化比硅鳍部的其它部分的氧化快大约10-15倍(即，由于经图案化的催化剂层210的存在，子鳍部区域202A的氧化速率比突出鳍部部分202B的氧化速率快大约10-15 倍)。因此，这种选择性的催化氧化实现了将子鳍部区域202A相对快速地转换成氧化物层212(例如，氧化硅或二氧化硅)，而不会显著地氧化鳍部 202的突出部分202B。因此，在一个实施例中，鳍部202的余留的硅提供了ω形鳍部214，其具有比上覆的突出鳍部部分214B窄的子鳍部区域214A，如图2F所示。要意识到的是，至少一些氧化可以发生在鳍部202的突出部分202B上；然而，与子鳍部区域202A相比，氧化程度可以忽略。
参考图2G，去除经图案化的催化剂层210和氧化物层212，以显露出ω形鳍部214的子鳍部区域214A和突出区域214B。
在一个这样的实施例中，催化剂层是Al2O3层或者包括Al2O3层，氧化物层212是SiO2层或者包括SiO2层，并且湿法蚀刻工艺基于氢氟酸(HF)。在特定实施例中，以单个湿法蚀刻操作去除经图案化的催化剂层210和氧化物层212。然而，在其它实施例中，以接连的湿法蚀刻操作去除经图案化的催化剂层210和氧化物层212。
参考图2H，固态掺杂剂源层216与图2G的衬底200/ω形鳍部214结构共形形成。
在第一实施例中，固态掺杂剂源层216是由电介质层构成的P型固态掺杂剂源层，其中包含诸如(但不限于)P型掺杂氧化物、氮化物或碳化物层之类的P型掺杂剂。在一个具体的这种实施例中，P型固态掺杂剂源层是硼硅酸盐玻璃层。P型固态掺杂剂源层可以通过适于在ω形鳍部214上提供共形层的工艺来形成。例如，在一个实施例中，P型固态掺杂剂源层通过化学气相沉积(CVD)工艺或其它沉积工艺(例如，ALD、PECVD、PVD、 HDP辅助CVD、低温CVD)形成为图2G的整个结构之上的共形层。在特定实施例中，P型固态掺杂剂源层是BSG层，其具有大约在0.1-10重量％范围内的浓度的硼。
在第二实施例中，固态掺杂剂源层216是由电介质层构成的N型固态掺杂剂源层，其中包含诸如(但不限于)N型掺杂氧化物、氮化物或碳化物层之类的N型掺杂剂。在一个具体的这种实施例中，N型固态掺杂剂源层是磷硅酸盐玻璃层或砷硅酸盐玻璃层。N型固态掺杂剂源层可以通过适于在ω形鳍部214上提供共形层的工艺来形成。例如，在一个实施例中，N 型固态掺杂剂源层通过化学气相沉积(CVD)工艺或其它沉积工艺(例如， ALD、PECVD、PVD、HDP辅助CVD、低温CVD)形成为图2G的整个结构之上的共形层。在特定实施例中，N型固态掺杂物源层是PSG层或 AsSG层，其分别具有大约在0.1-10重量％范围内的浓度的磷或砷。
在实施例中，同样如图2H所示，在固态掺杂剂源层216上可任选地形成覆盖层218。在一个这样的实施例中，覆盖层218形成为原位形成的覆盖层，以在随后暴露于环境条件期间保护固态掺杂剂源层216。在具体实施例中，覆盖层是氮化物层，例如氮化硅层。
参考图2I，对固态掺杂剂源层216和(如果存在的话)覆盖层218进行图案化，以形成经图案化的固态掺杂剂源层220和经图案化的覆盖层222。
在实施例中，通过等离子体、气相或湿法蚀刻工艺来图案化固态掺杂剂源层216和覆盖层218。固态掺杂剂源层216和覆盖层218的图案化可以在相同或不同的处理操作中执行。尽管未示出，但在实施例中，该图案化包括首先形成电介质填充层以及随后使其凹陷，该电介质填充层形成在图 2H的结构上方。可以使这个电介质填充层凹陷以暴露出ω形鳍部214的突出部分214B，同时凹陷至与子鳍部区域214A的高度大致相同的高度。固态掺杂剂源层216和覆盖层218顺序地同时凹陷至与电介质填充层大致相同的水平。因此，在一个实施例中，所得到的经图案化的固态掺杂剂源极层220局限于多个ω形鳍部214的子鳍部区域214A，如图2I 所示。
在实施例中，在形成经图案化的固态掺杂剂源极层220和可任选的经图案化的覆盖层222之后，执行驱入退火(drive-in anneal)以提供ω鳍部 214的经掺杂的子鳍部区域214A。具体而言，在加热后，诸如硼、磷或砷掺杂剂原子之类的来自经图案化的固态掺杂剂源层220的掺杂剂扩散到子鳍部区域214A中。该扩散还可以导致体衬底部分200内的掺杂，其中，相邻的鳍部214共享体衬底200中的公共掺杂区。以此方式，ω形鳍部214 的突出部分214B基本上保持结合图2A所述的鳍部202和原始体衬底200 的掺杂分布。结果，在突出部分214B与经掺杂的子鳍部区域(现在掺杂的 214A)之间可以存在掺杂分布界面。在一个这样的实施例中，界面表示掺杂浓度阶梯或快速梯度变化，其中，经掺杂的子鳍部区域具有2E18原子/cm3或更大的总掺杂剂浓度，而突出部分214B具有显著小于2E18原子/cm3的总掺杂剂浓度，例如具有大约5E17原子/cm3或更小的总掺杂剂浓度。在实施例中，跨整个子鳍部区域对经掺杂的子鳍部区域进行掺杂。在实施例中，驱入操作在大约800-1050摄氏度范围内的温度下执行。
因此，本文所述的一个或多个实施例包括在鳍部蚀刻之后使用被沉积在鳍部上的固体源掺杂层(例如，BSG、PSG或AsSG)。然后，在沟槽填充和抛光之后，掺杂层与沟槽填充材料一起凹陷以限定器件的鳍部高度 (HSi)。该操作从HSi之上的鳍部侧壁去除了掺杂层。因此，掺杂层仅沿着子鳍部区域中的鳍部侧壁而存在，这确保了对掺杂布置的精确控制。在驱入退火之后，高掺杂局限于子鳍部区域，在鳍部的HSi之上的相邻区域 (其形成晶体管的沟道区)中快速地转变为低掺杂。
通常，再次参考图2A-2I，在实施例中，针对NMOS鳍部掺杂实施硼硅酸盐玻璃(BSG)，而针对PMOS鳍部掺杂实施磷硅酸盐(PSG)或砷硅酸盐玻璃(AsSG)层。要意识到的是，在实施例中，涉及针对公共衬底上的不同相应鳍部的NMOS鳍部掺杂和PMOS鳍部掺杂两者的工艺方案可能增加一些集成复杂性，但是完全在本发明的实施例的精神和范围内。
更一般地参考图1A、图1B和图2A-2I，本文所述的一个或多个实施例针对一种工艺，该工艺例如通过三栅极掺杂的玻璃子鳍部外扩散的方式选择性地掺杂在体硅晶圆上制造的三栅极或FinFET晶体管的子鳍部区域。例如，上述是选择性地掺杂三栅极或FinFET晶体管的子鳍部区域以减轻子鳍部泄漏，而同时保持鳍部低掺杂的工艺。固态掺杂源(例如，p型和n型掺杂的氧化物、氮化物或碳化物)至晶体管工艺流程中的并入(其在从鳍部侧壁凹陷之后)将阱掺杂传递至子鳍部区域中，同时保持鳍部本体相对未掺杂。另外，在实施例中，本文所述的一个或多个方案实现了体鳍部的有源部分的底部与有源部分和余留的体部分(例如，栅极控制区域下的部分) 之间的掺杂边界的自对准。
例如，可能希望将体硅用于鳍部或三栅极。然而，存在以下顾虑：在器件的有源硅鳍部部分(例如，栅极控制区域或HSi)下方的区域(子鳍部) 处于减弱的栅极控制下或处于无栅极控制下。因此，如果源极区或漏极区处于或低于HSi点，则可能存在通过子鳍部区域的泄漏路径。根据本发明的实施例，为了解决上述问题，通过子鳍部掺杂提供了足够的掺杂，而不必将相同程度的掺杂传递至鳍部的HSi部分。
为了提供进一步的上下文，解决上述问题的常规方案涉及使用阱注入操作，其中，子鳍部区域被重掺杂(例如，远大于2E18/cm3)，其关断了子鳍部泄漏，但也导致在鳍部中的大量掺杂。晕环注入物(halo implant)的添加进一步增大了鳍部掺杂，使得后端工艺鳍部以高水平被掺杂(例如，大于大约1E18/cm3)。相比之下，本文所述的一个或多个实施例在鳍部中提供低掺杂，这可以是有益的，因为通过提高载流子迁移率实现了较高的电流驱动，否则它会由于高掺杂的沟道器件的电离杂质散射而降低。此外，由于阈值电压(Vt)的随机变化与掺杂密度的平方根成正比，所以低掺杂器件还具有降低Vt中的随机失配的优点。这使得产品能够在较低电压下进行操作而没有功能故障。同时，正好在鳍部下方的区域(即，子鳍部)必须被高度地掺杂，以便防止子鳍部源极-漏极泄漏。用于将该掺杂传递至子鳍部区域的常规注入步骤也大量地掺杂鳍部区域，使得不可能同时实现低掺杂鳍部和抑制子鳍部泄漏。
要意识到的是，由上述示例性处理方案产生的结构(例如，图2I中的结构)可以以相同或相似的形式用于后续处理操作以完成器件制造(例如， PMOS和NMOS器件制造)。作为完成的器件的示例，图3A和图3B分别例示了根据本发明的实施例的具有ω形鳍部的非平面半导体器件的横截面视图和(沿着横截面视图的a-a'轴截取的)平面图，该ω形鳍部具有经掺杂的子鳍部区域。
参考图3A，半导体结构或器件300包括由衬底302形成且在隔离区306 内形成的非平面有源区(例如，包括突出鳍部部分304和子鳍部区域305 的鳍部结构)。根据本发明的实施例，子鳍部区域305比相对应的突出部分 304窄，并且因此为鳍部提供了ω形鳍部几何形状。此外，对应于上述实施例，在实施例中，固态掺杂剂源层390和可任选的覆盖层392可以沿着子鳍部区域305的侧壁而保留在该结构中。
在一个实施例，多个半导体鳍部304/305中的每一个鳍部都具有ω形鳍部几何形状，如图3A所示。在一个实施例中，多个半导体鳍部中的每一个半导体鳍部的突出部分304都具有大约10纳米或更小的宽度。在一个实施例中，固态掺杂剂源层390具有与多个半导体鳍部中的每一个半导体鳍部的子鳍部部分305和突出部分304之间的界面大致共面的顶部表面，如图3A所示。在一个实施例中，隔离层306具有与多个半导体鳍部中的每一个半导体鳍部的子鳍部部分305和突出部分304之间的界面大致共面的顶部表面，如图3A所示。在一个实施例中，固态掺杂剂源层390是硼硅酸盐玻璃(BSG)层。在一个实施例中，固态掺杂剂源层390是磷硅酸盐玻璃 (PSG)层或砷硅酸盐玻璃(AsSG)层。在一个实施例中，覆盖层392由氮化硅构成。在一个实施例中，覆盖层392具有与多个半导体鳍部中的每一个半导体鳍部的子鳍部部分305和突出部分304之间的界面大致共面的顶部表面，如图3A所示。
还如图3A所示，在实施例中，在突出鳍部部分304与子鳍部区域305 的掺杂分布之间存在界面380。界面380可以是相对突然的转变区域。一个或多个实施例将来自掺杂工艺的掺杂剂限制或基本上限制于半导体器件的子鳍部区域。作为示例，掺杂浓度的转变可以从子鳍部区域快速下降到突出鳍部区域。在一个这样的实施例中，转变基本上是立即的，其中，对于突出部分中的每一个突出部分具有小于约5E17原子/cm3的掺杂剂浓度，而对于相对应的子鳍部区域具有大于约2E18原子/cm3的掺杂剂浓度。此外，在子鳍部区域305下方的衬底部分可以被掺杂，在一个意义上形成阱区域。在一个实施例中，衬底302的下部部分至少部分地通过从固态掺杂源(例如，层390)向下扩散到下面的衬底中来被掺杂。
再次参考图3A，栅极线308设置在非平面有源区的突出部分304上方并且在隔离区306的部分上方。如所示的，栅极线308包括栅极电极350 和栅极电介质层352。在一个实施例中，栅极线308还可以包括电介质覆盖层354。从该透视图中还可以看到栅极接触部314和上覆栅极接触部过孔 316以及上覆金属互连件360，所有这些都被设置在层间电介质叠置体或层 370中。从图3A的透视图中还可以看到，在一个实施例中，栅极接触部314 设置在隔离区306上方，但不在非平面有源区上方。
参考图3B，栅极线308被示出为设置在突出鳍部部分304上方。从该透视图可以看到突出鳍部部分304的源极区304A和漏极区304B。在一个实施例中，源极区304A和漏极区304B是突出鳍部部分304的原始材料的掺杂部分。在另一实施例中，突出鳍部部分304的材料被去除，并且例如通过外延沉积被另一半导体材料替代。在任一情况下，源极区304A和漏极区304B可以在电介质层306的高度以下延伸，即延伸到子鳍部区域305中。根据本发明的实施例，较重地掺杂的子鳍部区域305(即，在界面380下方的鳍部的经掺杂的部分)抑制通过体半导体鳍部的该部分的源极到漏极的泄漏。
在实施例中，半导体结构或器件300是非平面器件，例如但不限于 finFET或三栅极器件。在这样一个实施例中，相对应的半导体沟道区由三维本体构成或形成在三维本体中。在一个这样的实施例中，栅极线308的栅极电极叠置体至少围绕该三维本体的顶部表面和一对侧壁，如图3A所示。
衬底302可以由半导体材料构成，该半导体材料可以承受制造工艺并且电荷可以在其中迁移。在实施例中，衬底302是体衬底，其由掺杂有电荷载流子(例如，但不限于，磷、砷、硼或其组合)以形成有源区304的晶体硅、硅/锗或锗层构成。在一个实施例中，体衬底302中的硅原子的浓度大于97％。在另一个实施例中，体衬底302由生长在不同晶体衬底顶部的外延层构成，例如在硼掺杂的体硅单晶衬底顶部生长的硅外延层。体衬底302可以可替换地由III-V族材料构成。在实施例中，体衬底302由III-V 族材料构成，例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓，或其组合。在一个实施例中，体衬底302 由III-V族材料构成，并且电荷载流子掺杂剂杂质原子是以下原子：例如但不限于碳、硅、锗、氧、硫、硒或碲。
隔离区306可以由一种材料构成，该材料适于最终将永久栅极结构的部分与下方体衬底电隔离或有助于该电隔离，或者隔离在下方体衬底内形成的有源区，例如隔离鳍部有源区。例如，在一个实施例中，隔离区306 由电介质材料构成，例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极线308可以由包括栅极电介质层352和栅极电极层350的栅极电极叠置体构成。在实施例中，栅极电极叠置体中的栅极电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由以下材料构成：例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸锌铅或其组合。此外，栅极电介质层的部分可以包括原生氧化物层，其由衬底302的顶部几层形成。在实施例中，栅极电介质层由顶部高k部分和下部部分构成，其由半导体材料的氧化物构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。
在一个实施例中，栅极电极由金属层构成，例如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、或导电金属氧化物。在一个具体实施例中，栅极电极由在金属功函数设定层之上形成的非功函数设定填充材料构成。
尽管未示出，但与栅极电极叠置体相关联的间隔体可以由适于最终将永久栅极结构与相邻导电接触部(例如，自对准接触部)电隔离或有助于该电隔离的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极接触部314和上覆栅极接触部过孔316可以由导电材料构成。在实施例中，接触部或过孔中的一个或多个由金属类构成。金属类可以是诸如钨、镍或钴之类的纯金属，或者可以是合金，例如金属-金属合金或者金属-半导体合金(例如，硅化物材料)。
在实施例中(尽管未示出)，提供结构300包括形成接触部图案，其基本上与现有的栅极图案完美对准，同时无需使用具有非常严格的配准预算的光刻步骤。在一个这样的实施例中，该方案实现了使用固有地高度选择性的湿法蚀刻(例如，与常规实施的干法蚀刻或等离子体蚀刻相比)来生成接触部开口。在实施例中，通过利用现有的栅极图案结合接触部插塞光刻操作来形成接触部图案。在一个这样的实施例中，该方案实现了消除对如在常规方案中使用的用以生成接触部图案的其它关键的光刻操作的需要。在实施例中，沟槽接触部栅格不单独被图案化，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切口之前形成沟槽接触部栅格。
此外，栅极叠置体结构308可以通过替代栅极工艺制造。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料之类的虚设栅极材料，并用永久栅极电极材料来替代。在一个这样的实施例中，在该工艺中也形成了永久栅极电介质层，这与从早期处理所完成的相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且用包括使用SF6的干法蚀刻工艺去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且用包括使用NH4OH水溶液或四甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且用包括磷酸水溶液的湿法蚀刻去除。
在实施例中，本文所述的一个或多个方案实质上考虑了与虚设和替代接触部工艺结合的虚设和替代栅极工艺以得到结构300。在一个这样的实施例中，在替代栅极工艺之后执行替代接触部工艺，以允许永久栅极叠置体的至少部分的高温退火。例如，在一个这样的具体实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行永久栅极结构的至少部分的退火。在形成永久接触部之前执行退火。
再次参考图3A，半导体结构或器件300的设置将栅极接触部放置于隔离区上方。这个设置可以被视为对布局空间的低效使用。然而，在另一个实施例中，半导体器件具有接触部结构，该接触部结构接触栅极电极在有源区上方形成的部分。通常，在栅极的有源部分上方以及在与沟槽接触部过孔相同的层中形成栅极接触部结构(例如，过孔)之前(例如，除其之外)，本发明的一个或多个实施例包括首先使用栅极对准的沟槽接触部工艺。可以实施这样的工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触部结构。在实施例中，沟槽接触部图案形成为与现有的栅极图案对准。相比之下，常规方案典型地涉及另外的光刻工艺，其中，光刻接触部图案与现有的栅极图案的严格配准结合选择性接触部蚀刻。例如，常规工艺可以包括借助于接触部特征的单独图案化对多晶(栅极)栅格进行图案化。
要意识到的是，并非需要实施上述工艺的所有方面以落在本发明的实施例的精神和范围内。例如，在一个实施例中，在栅极叠置体的有源部分上方制造栅极接触部之前不需要形成虚设栅极。上述栅极叠置体实际上可以是最初形成的永久栅极叠置体。此外，本文所述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极型晶体管。此外，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立访问的双栅极器件或FIN-FET。一个或多个实施例对于以10纳米(10nm)或更小(例如，7nm)技术节点来制造半导体器件而言可以特别地有用。
图4例示了根据本发明的一个实施方式的计算设备400。计算设备400 容纳板402。板402可以包括多个部件，包括但不限于处理器404和至少一个通信芯片406。处理器404物理耦合并电耦合到板402。在一些实施方式中，至少一个通信芯片406也物理耦合并电耦合到板402。在其它实施方式中，通信芯片406是处理器404的部分。
取决于其应用，计算设备400可以包括其它部件，其可以物理耦合并电耦合到板402或者可以不耦合到板402。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘 (DVD)等等)。
通信芯片406实现了用于往返于计算设备400进行数据传送的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质的经调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含。通信芯片406可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16 族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、 EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及更先进的任何其它无线协议。计算设备400可以包括多个通信芯片406。例如，第一通信芯片406可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片406可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
计算设备400的处理器404包括封装在处理器404内的集成电路管芯。在本发明的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，并且将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片406也包括封装在通信芯片406内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。
在其它实施方式中，容纳在计算设备400内的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本发明的实施例的实施方式构建的MOS-FET晶体管。
在各个实施例中，计算设备400可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频记录器。在其它实施方式中，计算设备400可以是处理数据的任何其它电子设备。
因而，本发明的实施例包括具有ω形鳍部的非平面半导体器件以及制造具有ω形鳍部的非平面半导体器件的方法，该ω形鳍部具有经掺杂的子鳍部区域。
在实施例中，一种半导体器件，包括多个半导体鳍部，所述多个半导体鳍部设置在半导体衬底之上，每个半导体鳍部具有在突出部分下方的子鳍部部分，所述子鳍部部分比所述突出部分窄。固态掺杂剂源层，所述固态掺杂剂源层设置在所述半导体衬底之上，与所述多个半导体鳍部中的每一个半导体鳍部的子鳍部区域共形，但不与所述突出部分共形。隔离层，所述隔离层设置在所述固态掺杂剂源层之上并且在所述多个半导体鳍部的所述子鳍部区域之间。栅极叠置体，所述栅极叠置体设置在所述隔离层之上并且与所述多个半导体鳍部中的每一个半导体鳍部的所述突出部分共形，所述栅极叠置体包括栅极电介质层和栅极电极。源极区和漏极区，所述源极区和所述漏极区设置在所述多个半导体鳍部中的每一个半导体鳍部的所述突出部分中，所述源极区和所述漏极区位于所述栅极叠置体的任一侧上。
在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部具有ω形鳍部几何形状。
在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部的所述突出部分具有大约10纳米或更小的宽度。
在一个实施例中，所述固态掺杂剂源层的顶部表面与所述多个半导体鳍部中的每一个半导体鳍部的所述子鳍部部分和所述突出部分之间的界面大致共面。
在一个实施例中，所述隔离层的顶部表面与所述多个半导体鳍部中的每一个半导体鳍部的所述子鳍部部分和所述突出部分之间的界面大致共面。
在一个实施例中，所述固态掺杂剂源层是硼硅酸盐玻璃(BSG)层。
在一个实施例中，所述固态掺杂剂源层是磷硅酸盐玻璃(PSG)层或者砷硅酸盐玻璃(AsSG)层。
在一个实施例中，所述半导体器件还包括覆盖层，所述覆盖层设置在所述固态掺杂剂源层上并与所述固态掺杂剂源层共形。所述隔离层设置在所述覆盖层上。
在一个实施例中，所述覆盖层由氮化硅构成，并且所述覆盖层的顶部表面与所述多个半导体鳍部中的每一个半导体鳍部的所述子鳍部部分和所述突出部分之间的界面大致共面。
在一个实施例中，所述半导体器件还包括掺杂剂浓度界面，所述掺杂剂浓度界面位于所述多个半导体鳍部中的每一个半导体鳍部的每一个突出部分与相对应的子鳍部部分之间。
在一个实施例中，所述掺杂剂浓度界面是针对所述多个半导体鳍部中的每一个半导体鳍部的每一个突出部分而言小于约5E17原子/cm3和针对相对应的子鳍部部分而言大于约2E18原子/cm3的突变。
在一个实施例中，设置在所述半导体衬底之上的所述多个半导体鳍部是与体单晶硅衬底连续的多个单晶硅鳍部。
在实施例中，一种半导体器件，包括多个半导体鳍部，所述多个半导体鳍部设置在半导体衬底之上，每个半导体鳍部具有在突出部分下方的子鳍部部分，所述子鳍部部分比所述突出部分窄。掺杂剂浓度界面，所述掺杂剂浓度界面位于所述多个半导体鳍部中的每一个半导体鳍部的每一个突出部分与相对应的子鳍部部分之间。隔离层，所述隔离层设置在所述多个半导体鳍部的子鳍部区域之间。栅极叠置体，所述栅极叠置体设置在所述隔离层之上并且与所述多个半导体鳍部中的每一个半导体鳍部的所述突出部分共形，所述栅极叠置体包括栅极电介质层和栅极电极。源极区和漏极区，所述源极区和所述漏极区设置在所述多个半导体鳍部中的每一个半导体鳍部的所述突出部分中，所述源极区和所述漏极区位于所述栅极叠置体的任一侧上。
在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部具有ω形鳍部几何形状。
在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部的所述突出部分具有大约10纳米或更小的宽度。
在一个实施例中，所述隔离层的顶部表面与所述多个半导体鳍部中的每一个半导体鳍部的所述子鳍部部分和所述突出部分之间的界面大致共面。
在一个实施例中，所述掺杂剂浓度界面是针对所述多个半导体鳍部中的每一个半导体鳍部的每一个突出部分而言小于约5E17原子/cm3和针对相对应的子鳍部部分而言大于约2E18原子/cm3的突变。
在一个实施例中，设置在所述半导体衬底之上的所述多个半导体鳍部是与体单晶硅衬底连续的多个单晶硅鳍部。
在实施例中，一种制造半导体器件的方法，所述方法包括在半导体衬底之上形成多个半导体鳍部。所述方法还包括在所述半导体衬底之上形成与所述多个半导体鳍部共形的催化剂层。所述方法还包括在所述催化剂层之上形成掩模。所述方法还包括使所述掩模和所述催化剂层凹陷至所述多个半导体鳍部的顶部表面下方大致相同的水平，暴露出位于所述多个半导体鳍部中的每一个半导体鳍部的子鳍部区域之上的所述多个半导体鳍部中的每一个半导体鳍部的突出部分。所述方法还包括使用所述催化剂层来氧化所述多个半导体鳍部中的每一个半导体鳍部的所述子鳍部区域的外部部分，以便催化氧化所述子鳍部区域。所述方法还包括去除因氧化而形成的氧化物，以提供具有比相对应的突出部分窄的子鳍部区域的多个ω形鳍部。
在一个实施例中，所述多个半导体鳍部是多个硅鳍部，并且形成所述催化剂层包括形成与所述多个硅鳍部共形的Al2O3层。
在一个实施例中，氧化所述子鳍部区域的所述外部部分包括将所述 Al2O3层暴露于氢气和氧气的组合物(H2/O2)。
在一个实施例中，所述方法还包括在提供所述多个ω形鳍部之后，在所述半导体衬底之上形成与所述多个ω形鳍部共形的固态掺杂剂源层。然后使所述固态掺杂剂源层凹陷至与所述多个ω形鳍部的所述子鳍部区域大致共面。然后驱使来自所述固态掺杂剂源层的掺杂剂进入所述多个ω形鳍部中的每一个ω形鳍部的所述子鳍部区域中。
在一个实施例中，形成所述固态掺杂剂源层包括形成硼硅酸盐玻璃 (BSG)层。
在一个实施例中，形成所述固态掺杂剂源层包括形成磷硅酸盐玻璃 (PSG)层或砷硅酸盐玻璃(AsSG)层。
在一个实施例中，所述方法还包括形成与所述多个ω形鳍部中的每一个ω形鳍部的所述突出部分共形的栅极叠置体。然后在所述栅极叠置体的任一侧上，在所述多个ω形鳍部中的每一个ω形鳍部的所述突出部分中形成源极区和漏极区。

Claims (25)

1.一种半导体器件结构，包括：
包括硅的第一鳍部，所述第一鳍部具有下层鳍部部分和上层鳍部部分，其中，在所述第一鳍部的下层鳍部部分和上层鳍部部分的界面处所述第一鳍部的下层鳍部部分的宽度不同于所述第一鳍部的上层鳍部部分的宽度；
包括硅的第二鳍部，所述第二鳍部具有下层鳍部部分和上层鳍部部分，其中，在所述第二鳍部的下层鳍部部分和上层鳍部部分的界面处所述第二鳍部的下层鳍部部分的宽度不同于所述第二鳍部的上层鳍部部分的宽度；
包括磷硅酸盐玻璃(PSG)的层，所述包括磷硅酸盐玻璃的层直接位于所述第一鳍部的下层鳍部部分的侧壁上并且直接位于所述第二鳍部的下层鳍部部分的侧壁上，所述包括磷硅酸盐玻璃的层具有大体上与所述第一鳍部的下层鳍部部分和上层鳍部部分的界面共平面的第一端部，并且所述包括磷硅酸盐玻璃的层具有大体上与所述第二鳍部的下层鳍部部分和上层鳍部部分的界面共平面的第二端部；
包括氮的绝缘层，所述绝缘层直接位于所述包括磷硅酸盐玻璃的层上，所述包括磷硅酸盐玻璃的层直接位于所述第一鳍部的下层鳍部部分的侧壁上并且直接位于所述第二鳍部的下层鳍部部分的侧壁上；
电介质填充材料，其与所述绝缘层直接横向相邻，所述绝缘层直接位于所述包括磷硅酸盐玻璃的层上，所述包括磷硅酸盐玻璃的层直接位于所述第一鳍部的下层鳍部部分的侧壁上并且直接位于所述第二鳍部的下层鳍部部分的侧壁上；以及
栅极电极，其位于所述第一鳍部的上层鳍部部分的侧壁的顶部之上并且与所述第一鳍部的上层鳍部部分的侧壁横向相邻，并且所述栅极电极位于所述第二鳍部的上层鳍部部分的侧壁的顶部之上并且与所述第二鳍部的上层鳍部部分的侧壁横向相邻，并且所述栅极电极位于所述第一鳍部与所述第二鳍部之间的所述电介质填充材料之上。
2.根据权利要求1所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分的宽度小于所述第一鳍部的上层鳍部部分的宽度，并且其中，所述第二鳍部的下层鳍部部分的宽度小于所述第二鳍部的上层鳍部部分的宽度。
3.根据权利要求1所述的半导体器件结构，还包括：
第一栅极电介质层，其位于所述栅极电极与所述第一鳍部的上层鳍部部分之间；以及
第二栅极电介质层，其位于所述栅极电极与所述第二鳍部的上层鳍部部分之间。
4.根据权利要求3所述的半导体器件结构，其中，所述第一栅极电介质层包括第一高k电介质层，并且其中，所述第二栅极电介质层包括第二高k电介质层。
5.根据权利要求1所述的半导体器件结构，其中，所述包括磷硅酸盐玻璃的层具有在0.1-10重量％范围内的磷浓度。
6.根据权利要求1所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分和所述第二鳍部的下层鳍部部分具有大于2E18原子/cm3的磷浓度。
7.根据权利要求1所述的半导体器件结构，其中，所述第一鳍部的上层鳍部部分和所述第二鳍部的上层鳍部部分具有小于5E17原子/cm3的磷浓度。
8.根据权利要求1所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分和所述第二鳍部的下层鳍部部分具有大于2E18原子/cm3的磷浓度，并且其中，所述第一鳍部的上层鳍部部分和所述第二鳍部的上层鳍部部分具有小于5E17原子/cm3的磷浓度。
9.一种半导体器件结构，包括：
包括硅的第一鳍部，所述第一鳍部具有下层鳍部部分和上层鳍部部分，其中，在所述第一鳍部的下层鳍部部分和上层鳍部部分的界面处所述第一鳍部的下层鳍部部分的宽度不同于所述第一鳍部的上层鳍部部分的宽度；
包括硅的第二鳍部，所述第二鳍部具有下层鳍部部分和上层鳍部部分，其中，在所述第二鳍部的下层鳍部部分和上层鳍部部分的界面处所述第二鳍部的所述下层鳍部部分的宽度不同于所述第二鳍部的上层鳍部部分的宽度；
包括N型掺杂剂的电介质层，所述电介质层直接位于所述第一鳍部的下层鳍部部分的侧壁上并且直接位于所述第二鳍部的下层鳍部部分的侧壁上，所述电介质层具有大体上与所述第一鳍部的下层鳍部部分和上层鳍部部分的界面共平面的第一端部部分，并且所述电介质层具有大体上与所述第二鳍部的下层鳍部部分和上层鳍部部分的界面共平面的第二端部部分；
包括氮的覆盖层，所述覆盖层直接位于所述电介质层上；
电介质填充材料，其与所述覆盖层直接横向相邻；以及
栅极电极，其位于所述第一鳍部的上层鳍部部分的侧壁的顶部之上并且与所述第一鳍部的上层鳍部部分的侧壁横向相邻，并且所述栅极电极位于所述第二鳍部的上层鳍部部分的侧壁的顶部之上并且与所述第二鳍部的上层鳍部部分的侧壁横向相邻，并且所述栅极电极位于所述第一鳍部与所述第二鳍部之间的所述电介质填充材料之上。
10.根据权利要求9所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分的宽度小于所述第一鳍部的上层鳍部部分的宽度，并且其中，所述第二鳍部的下层鳍部部分的宽度小于所述第二鳍部的上层鳍部部分的宽度。
11.根据权利要求9所述的半导体器件结构，还包括：
第一栅极电介质层，其位于所述栅极电极与所述第一鳍部的上层鳍部部分之间；以及
第二栅极电介质层，其位于所述栅极电极与所述第二鳍部的上层鳍部部分之间。
12.根据权利要求11所述的半导体器件结构，其中，所述第一栅极电介质层包括第一高k电介质层，并且其中，所述第二栅极电介质层包括第二高k电介质层。
13.根据权利要求9所述的半导体器件结构，其中，所述N型掺杂剂是磷，并且其中，所述电介质层具有在0.1-10重量％范围内的磷浓度。
14.根据权利要求9所述的半导体器件结构，其中，所述N型掺杂剂是砷，并且其中，所述电介质层具有在0.1-10重量％范围内的砷浓度。
15.根据权利要求9所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分和所述第二鳍部的下层鳍部部分具有大于2E18原子/cm3的磷浓度。
16.根据权利要求9所述的半导体器件结构，其中，所述第一鳍部的上层鳍部部分和所述第二鳍部的上层鳍部部分具有小于5E17原子/cm3的磷浓度。
17.根据权利要求9所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分和所述第二鳍部的下层鳍部部分具有大于2E18原子/cm3的磷浓度，并且其中，所述第一鳍部的上层鳍部部分和所述第二鳍部的上层鳍部部分具有小于5E17原子/cm3的磷浓度。
18.一种半导体器件结构，包括：
包括硅的第一鳍部，所述第一鳍部具有下层鳍部部分和上层鳍部部分，其中，在所述第一鳍部的下层鳍部部分与上层鳍部部分之间的区域处所述第一鳍部的下层鳍部部分的宽度不同于所述第一鳍部的上层鳍部部分的宽度；
包括硅的第二鳍部，所述第二鳍部具有下层鳍部部分和上层鳍部部分，其中，在所述第二鳍部的下层鳍部部分与上层鳍部部分之间的区域处所述第二鳍部的所述下层鳍部部分的宽度不同于所述第二鳍部的上层鳍部部分的宽度；
包括磷硅酸盐玻璃(PSG)的层，所述包括磷硅酸盐玻璃的层直接位于所述第一鳍部的下层鳍部部分的侧壁上并且直接位于所述第二鳍部的下层鳍部部分的侧壁上，所述包括磷硅酸盐玻璃的层具有大体上与所述第一鳍部的下层鳍部部分与上层鳍部部分之间的区域共平面的第一端部部分，并且所述包括磷硅酸盐玻璃的层具有大体上与所述第二鳍部的下层鳍部部分与上层鳍部部分之间的区域共平面的第二端部部分；
包括氮的覆盖层，所述覆盖层直接位于所述包括磷硅酸盐玻璃的层上；
电介质填充材料，其与所述覆盖层直接横向相邻；以及
栅极电极，其位于所述第一鳍部的上层鳍部部分的侧壁的顶部之上并且与所述第一鳍部的上层鳍部部分的侧壁横向相邻，并且所述栅极电极位于所述第二鳍部的上层鳍部部分的侧壁的顶部之上并且与所述第二鳍部的上层鳍部部分的侧壁横向相邻，并且所述栅极电极位于所述第一鳍部与所述第二鳍部之间的所述电介质填充材料之上。
19.根据权利要求18所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分的宽度小于所述第一鳍部的上层鳍部部分的宽度，并且其中，所述第二鳍部的下层鳍部部分的宽度小于所述第二鳍部的上层鳍部部分的宽度。
20.根据权利要求18所述的半导体器件结构，还包括：
第一栅极电介质层，其位于所述栅极电极与所述第一鳍部的上层鳍部部分之间；以及
第二栅极电介质层，其位于所述栅极电极与所述第二鳍部的上层鳍部部分之间。
21.根据权利要求20所述的半导体器件结构，其中，所述第一栅极电介质层包括第一高k电介质层，并且其中，所述第二栅极电介质层包括第二高k电介质层。
22.根据权利要求18所述的半导体器件结构，其中，所述包括磷硅酸盐玻璃的层具有在0.1-10重量％范围内的磷浓度。
23.根据权利要求18所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分和所述第二鳍部的下层鳍部部分具有大于2E18原子/cm3的磷浓度。
24.根据权利要求18所述的半导体器件结构，其中，所述第一鳍部的上层鳍部部分和所述第二鳍部的上层鳍部部分具有小于5E17原子/cm3的磷浓度。
25.根据权利要求18所述的半导体器件结构，其中，所述第一鳍部的下层鳍部部分和所述第二鳍部的下层鳍部部分具有大于2E18原子/cm3的磷浓度，并且其中，所述第一鳍部的上层鳍部部分和所述第二鳍部的上层鳍部部分具有小于5E17原子/cm3的磷浓度。
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Families Citing this family (247)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
WO2017003411A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Multi-height finfet device by selective oxidation
CN107924944B (zh) 2015-09-11 2021-03-30 英特尔公司 磷化铝铟子鳍状物锗沟道晶体管
US9640400B1 (en) * 2015-10-15 2017-05-02 Applied Materials, Inc. Conformal doping in 3D si structure using conformal dopant deposition
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) * 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9917085B2 (en) 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
EP3472867A4 (en) 2016-06-17 2020-12-02 INTEL Corporation SELF-ALIGNED GATE ELECTRODE FIELD-EFFECT TRANSISTORS ON A SEMICONDUCTOR FIN
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9881918B1 (en) * 2016-09-30 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Forming doped regions in semiconductor strips
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR102700194B1 (ko) 2016-12-19 2024-08-28 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10002793B1 (en) 2017-03-21 2018-06-19 Globalfoundries Inc. Sub-fin doping method
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10170555B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Intermetallic doping film with diffusion in source/drain
CN109273360B (zh) 2017-07-17 2021-07-20 联华电子股份有限公司 半导体装置的制作方法
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10461196B2 (en) * 2017-07-28 2019-10-29 Globalfoundries Inc. Control of length in gate region during processing of VFET structures
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11205708B2 (en) * 2018-04-02 2021-12-21 Intel Corporation Dual self-aligned gate endcap (SAGE) architectures
TWI811348B (zh) 2018-05-08 2023-08-11 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 水氣降低的晶圓處置腔室
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
TWI815915B (zh) 2018-06-27 2023-09-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
JP2021529254A (ja) 2018-06-27 2021-10-28 エーエスエム・アイピー・ホールディング・ベー・フェー 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
KR20200038184A (ko) 2018-10-01 2020-04-10 에이에스엠 아이피 홀딩 비.브이. 기판 유지 장치, 장치를 포함하는 시스템, 및 이를 이용하는 방법
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI845607B (zh) 2019-02-20 2024-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
KR20210010817A (ko) 2019-07-19 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
TWI846966B (zh) 2019-10-10 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
TW202142733A (zh) 2020-01-06 2021-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 反應器系統、抬升銷、及處理方法
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
TW202147543A (zh) 2020-05-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 半導體處理系統
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
TW202229601A (zh) 2020-08-27 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
US20220310601A1 (en) * 2021-03-24 2022-09-29 Intel Corporation Fin doping and integrated circuit structures resulting therefrom
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
US11923438B2 (en) * 2021-09-21 2024-03-05 International Business Machines Corporation Field-effect transistor with punchthrough stop region

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651320A (zh) * 2011-02-25 2012-08-29 中国科学院微电子研究所 一种鳍型场效应晶体管的制备方法
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0339385B1 (de) 1988-04-26 1994-09-21 Siemens Aktiengesellschaft Verfahren zum Herstellen borhaltiger und/oder phosphorhaltiger Silikatglasschichten für höchstintegrierte Halbleiterschaltungen
US6008103A (en) * 1998-02-27 1999-12-28 Siemens Aktiengesellschaft Method for forming trench capacitors in an integrated circuit
JP2002217379A (ja) 2001-01-23 2002-08-02 Sanken Electric Co Ltd 半導体装置の製造方法
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6902982B2 (en) * 2003-04-02 2005-06-07 Promos Technologies Inc. Trench capacitor and process for preventing parasitic leakage
US7863674B2 (en) 2003-09-24 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US7018551B2 (en) * 2003-12-09 2006-03-28 International Business Machines Corporation Pull-back method of forming fins in FinFets
KR100532353B1 (ko) 2004-03-11 2005-11-30 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
JP4551811B2 (ja) * 2005-04-27 2010-09-29 株式会社東芝 半導体装置の製造方法
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
KR100858882B1 (ko) 2007-03-19 2008-09-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US20090001415A1 (en) 2007-06-30 2009-01-01 Nick Lindert Multi-gate transistor with strained body
KR20090075534A (ko) * 2008-01-04 2009-07-08 삼성전자주식회사 오메가 게이트 트랜지스터 제조방법
JP2009272348A (ja) 2008-04-30 2009-11-19 Toshiba Corp 半導体装置およびその製造方法
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8242560B2 (en) * 2010-01-15 2012-08-14 International Business Machines Corporation FinFET with thin gate dielectric layer
US8394710B2 (en) 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
US8580664B2 (en) * 2011-03-31 2013-11-12 Tokyo Electron Limited Method for forming ultra-shallow boron doping regions by solid phase diffusion
TWI606136B (zh) 2011-11-04 2017-11-21 Ａｓｍ國際股份有限公司 沉積摻雜氧化矽的方法以及用於沉積摻雜氧化矽至基板上的原子層沉積製程
US20130316513A1 (en) * 2012-05-23 2013-11-28 International Business Machines Corporation Fin isolation for multigate transistors
US9082853B2 (en) 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
CN103811339B (zh) * 2012-11-09 2016-12-21 中国科学院微电子研究所 半导体器件及其制造方法
US8815691B2 (en) * 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
CN111968976A (zh) 2013-06-20 2020-11-20 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법
CN105493251A (zh) * 2013-09-27 2016-04-13 英特尔公司 具有多层柔性衬底的非平面半导体器件
US9196522B2 (en) * 2013-10-16 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with buried insulator layer and method for forming
US9620642B2 (en) * 2013-12-11 2017-04-11 Globalfoundries Singapore Pte. Ltd. FinFET with isolation
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
US9472446B2 (en) * 2014-06-18 2016-10-18 Globalfoundries Inc. Methods of forming a FinFET semiconductor device with a unique gate configuration, and the resulting FinFET device
KR102327143B1 (ko) * 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
US9704969B1 (en) * 2015-12-31 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin semiconductor device having multiple gate width structures
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651320A (zh) * 2011-02-25 2012-08-29 中国科学院微电子研究所 一种鳍型场效应晶体管的制备方法
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents

Also Published As

Publication number Publication date
US11276760B2 (en) 2022-03-15
EP3161869B1 (en) 2023-04-05
KR102287271B1 (ko) 2021-08-06
KR20210098559A (ko) 2021-08-10
US20170069725A1 (en) 2017-03-09
TWI565075B (zh) 2017-01-01
US10355093B2 (en) 2019-07-16
WO2015199705A1 (en) 2015-12-30
EP3161869A4 (en) 2018-05-23
KR20170022981A (ko) 2017-03-02
TW201614844A (en) 2016-04-16
CN114242791A (zh) 2022-03-25
US20220130962A1 (en) 2022-04-28
JP2017523593A (ja) 2017-08-17
US20190296114A1 (en) 2019-09-26
EP3161869A1 (en) 2017-05-03
EP3425675B1 (en) 2024-06-19
KR102449437B1 (ko) 2022-09-30
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