KR20170022981A - 도핑된 하위 핀 영역을 가진 오메가 핀을 갖는 비 평면 반도체 디바이스 및 이것을 제조하는 방법 - Google Patents

도핑된 하위 핀 영역을 가진 오메가 핀을 갖는 비 평면 반도체 디바이스 및 이것을 제조하는 방법 Download PDF

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Abstract

도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스들 및 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스들을 제조하는 방법들이 설명된다. 예를 들어, 반도체 디바이스는 반도체 기판 위에 배치되는 복수의 반도체 핀을 포함하고, 각각의 반도체 핀은 돌출부 아래의 하위 핀 부분을 갖고, 하위 핀 부분은 돌출부보다 좁다. 고체 도펀트 소스 층이 하위 핀 영역과는 등각으로 그러나 복수의 반도체 핀 각각의 돌출부와는 그렇지 않게 반도체 기판 위에 배치된다. 분리 층이 고체 도펀트 소스 층 위에 및 복수의 반도체 핀의 하위 핀 영역들 사이에 배치된다. 게이트 스택이 분리 층 위에 및 복수의 반도체 핀 각각의 돌출부들과 등각으로 배치된다.

Description

도핑된 하위 핀 영역을 가진 오메가 핀을 갖는 비 평면 반도체 디바이스 및 이것을 제조하는 방법{NON-PLANAR SEMICONDUCTOR DEVICE HAVING OMEGA-FIN WITH DOPED SUB-FIN REGION AND METHOD TO FABRICATE SAME}
본 발명의 실시예들은 반도체 디바이스들 및 공정 분야에 관한 것으로, 특히, 도핑된 하위 핀(sub-fin) 영역들을 가진 오메가 핀(omega-fin)들을 갖는 비 평면 반도체 디바이스들 및 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스들을 제조하기 위한 방법들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 크기 축소는 지속적으로 성장하는 반도체 산업계의 원동력이 되어 왔다. 점점 더 작은 피처들로의 크기 축소는 반도체 칩들의 제한된 면적상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키면 증가된 수의 메모리 또는 논리 디바이스들을 칩상에 수용하는 것이 허용되어, 증가된 용량을 가진 제품 제조에 알맞게 된다. 그러나, 점점 더 큰 용량을 향한 추구는 문제점이 없는 것이 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이게이트 트랜지스터(tri-gate transistor)들과 같은 다중 게이트 트랜지스터들이 더 보편적이 되고 있다. 종래의 공정들에서, 트라이게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 기판들 중 하나 상에 제조된다. 몇몇 사례들에서, 벌크 실리콘 기판들이 이들의 낮은 비용 및 기존의 고수율 벌크 실리콘 기판 인프라스트럭처와의 양립성으로 인해 선호된다.
그러나, 다중 게이트 트랜지스터들의 크기 축소는 부작용이 있었다. 이들 미세전자 회로의 기본 빌딩 블록들의 치수가 감소되고 또한 주어진 영역 내에 제조되는 기본 빌딩 블록들의 순수 개수가 증가함에 따라, 이들 빌딩 블록들을 제조하는 데에 이용되는 반도체 공정들에 대한 제약들이 상황을 압도하게 되었다.
도 1a 는 도핑된 하위 핀 영역들을 가지며 바깥 표면상에서 테이퍼링되는 비 평면 반도체 디바이스의 일부분의 단면도이다.
도 1b는 본 발명의 실시예에 따라서, 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스의 일부분의 단면도이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따라, 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스를 제조하는 방법에서의 다양한 공정들의 단면도를 예시하며, 여기서:
도 2a는 그 안에 에칭된 핀들 및 그것에 뒤이어 등각으로 형성된 촉매 층을 갖는 벌크 반도체 기판을 도해하고;
도 2b는 도 2a의 구조에 복수의 핀 상에서의 및 그 위에서의 마스크의 형성이 이어진 것을 도해한다;
도 2c는 도 2b의 구조에 리세싱된 마스크를 형성하기 위한 마스크의 리세싱이 이어진 것을 도해한다;
도 2d는 도 2c의 구조에 촉매 층의 노출된 부분들의 제거가 이어진 것을 도해한다;
도 2e는 도 2d의 구조에 패터닝된 촉매 층을 노출시키기 위한 리세싱된 마스크의 제거가 이어진 것을 도해한다;
도 2f는 도 2e의 구조에 하위 핀 영역들의 촉매 산화가 이어진 것을 도해한다;
도 2g는 도 2f의 구조에 패터닝된 촉매 층과 형성된 산화물 층의 제거가 이어진 것을 도해한다;
도 2h는 도 2g의 구조에 고체 상태 도펀트 소스 층 및 선택적 캡핑 층의 형성이 이어진 것을 도해한다; 및
도 2i는 도 2h의 구조에 고체 상태 도펀트 소스 층 및 선택적 캡핑 층의 패터닝이 이어진 것을 도해한다.
도 3a는 본 발명의 실시예에 따라, 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스의 단면도를 도해한다.
도 3b는 본 발명의 실시예에 따라, 도 3a의 반도체 디바이스의 a-a' 축을 따라 취해진 평면도를 도해한다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도해한다.
도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스들 및 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스들을 제조하는 방법들이 개시된다. 아래의 설명에서는 본 발명의 실시예들의 철저한 이해를 제공하기 위해 특정의 집적 및 재료 체제들과 같은 수많은 특정 상세 사항들이 제시된다. 본 발명의 실시예들은 이들 특정 상세사항들 없이도 실시될 수 있음은 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은 공지의 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지는 않는다. 더욱이, 도면들에 도시된 각종 실시예들은 예시적 표현들이며 또한 반드시 일정 비례로 그려지지 않았음을 이해해야 한다.
본 명세서에서 기술되는 하나 이상의 실시예들은 향상된 하위 핀 도핑을 위해 오메가 핀들을 제조하기 위한 접근법들에 관한 것이다. 적용들은 10nm 이하 공정 기술 노드들을 포함할 수 있지만 이것에만 한정되는 것은 아니다. 하나 이상의 실시예들에서, 고체 상태 하위 핀 도핑 소스 기술 및 하위 핀 영역의 촉매 산화 기술 양쪽이 반도체 디바이스 제조에 활용된다.
보다 구체적으로는, 본 명세서에서 기술되는 하나 이상의 실시예들은 오메가 핀 구조체들을 제조하기 위한 접근법들을 제공한다. 그러한 오메가 핀 구조체들은, 예를 들어, 10nm 이하 기술 노드들을 위해 엄격하게 이격된 핀들에서의 향상된 하위 핀 도핑을 용이하게 할 수 있다. 하위 핀 도핑은 붕소 또는 인 도핑된 산화물들(BSG/PSG)을 퇴적하는 것에 이어서 SiN 층을 캡핑(capping)함으로써 달성된다. 어닐링 공정이 BSG 또는 PSG 층으로부터의 도펀트들을 하위 핀 내로 몰아가는(drive) 데에 사용된다. 하위 핀 내로의 도핑 범위는 BSG 또는 PSG 층의 두께와 직접적으로 관련된다. 또한, 도펀트들이 핀 사이에 공간 내로 탈출하는 것이 아니라 하위 핀 내로 몰아가기 위해서 SiN의 최소 두께가 필요할 수 있다. 그러나, 최소로 필요한 BSG/PSG 및 SiN 두께들의 조합은, 핀 피치가 감소됨에 따라 하위 핀 도핑을 어렵게 만들어버릴 수 있다. 핀 피치들이 크기 조정되었지만, BSG/PSG 및 SiN 두께들은 비례하여 크기 조정되지 않을 수 있고, 이는 도전 과제를 제기한다. 본 명세서에 기술되는 실시예들에서는 능동(돌출) 핀 부분에 비례하여 감소되는 하위 핀 폭의 제조가 제공되어, 오메가 핀들이라는 결과를 낳는다. 하나의 그런 실시예에서, 오메가 핀들의 제조는, 핀 피치를 감소시킨 후에라도, 필요한 BSG/PSG 또는 SiN 층 두께들을 퇴적하기 위한 하위 핀 영역들에서의 여분의 공간을 제공한다.
본 명세서에 수반되는 개념들 중 몇몇에 대한 참조점을 제공하기 위해, 도 1a는 도핑된 하위 핀 영역들을 가지며 바깥 표면상에서 테이퍼링되는 비 평면 반도체 디바이스의 일부분의 단면도를 제공한다. 도 1a를 참조하면, 그 안에 에칭된 핀(102)을 갖는 벌크 실리콘 기판(100)이 제공된다. 핀들(102)은 벌크 기판(100)에 직접 형성되고, 이것으로써 벌크 기판(100)과 연속하여 형성된다. 각각의 핀(102)은 하위 핀 영역(102A) 및 돌출부(102B)를 갖는 것으로 기술된다. 돌출부(102B)는 궁극적으로 게이트 전극이 그 상에 형성되는 부분이다. 도 1a 에 묘사된 것처럼, 각각의 하위 핀 영역(102A)은 바깥 표면상에서 테이퍼링된다. 고체 상태 도펀트 소스 층(120) 및 선택적 캡핑 층(122)이 하위 핀 영역들(102A)에 한정되어 있다. 고체 상태 도펀트 소스 층(120)은 궁극적으로 하위 핀 영역(102A)을 도핑하는데 사용될 수 있다. 앞서 논의한 바와 같이, 하위 핀 영역들(102A)의 바깥 표면상에서의 테이퍼링에 적어도 부분적으로 기인하여, 핀들(102)의 하부 부분들 및, 따라서 고체 상태 도펀트 소스 층(120)과 선택적 캡핑 층(122)은 서로 매우 근접하여 있어서, 그와 같은 피처들의 크기 조정을 상당히 어렵게 만든다.
추가적 정황을 제공하기 위해, 크기 조정 도전 과제를 해결하기 위해 구현되었던 접근법들은 다음 중 하나 이상을 수반한다: (a) 고체 상태 도펀트 소스 층에서의(예를 들어, BSG/PSG에서의) 도펀트 농도를 증가시키는 것 또는; (b) 핀들 사이의 공간으로의 도펀트 "탈출"을 방지하기 위해 캡핑 층(예를 들어, SiN)의 밀도를 증가시키는 것. 일반적으로, 본 명세서에서 설명되는 실시예들은 필요한 BSG/PSG 및 SiN 막의 퇴적을 용이하게 하기 위해 하위 핀 영역에서의 공간의 개방을 가능하게 한다. 그러한 일 실시예에서, 아래 더 상세하게 기술되는 것처럼, 하위 핀 영역에서 공간을 생성하는 공정은 선택적 촉매 산화에 의해 달성된다.
그러므로, 도 1a와는 대조적으로, 도 1b는 본 발명의 실시예에 따라, 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스의 일부분의 단면도이다. 도 1b를 참조하면, 그 안에 에칭된 오메가 핀들(152)을 갖는 벌크 실리콘 기판(150)이 제공된다. 오메가 핀들(152)은 직접적으로 벌크 기판(150)에 형성되고, 이에 따라 벌크 기판(150)과 연속적으로 형성된다. 각각의 오메가 핀(152)은 하위 핀 영역(152A) 및 돌출부(152B)를 갖는 것으로서 기술될 수 있다. 돌출부(152B)는 궁극적으로 게이트 전극이 그 상에 형성되는 부분이다. 도 1b에 묘사된 것처럼, 각각의 하위 핀 영역(152A)은 대응하는 돌출부(152B)보다 좁다. 고체 상태 도펀트 소스 층(120) 및 선택적 캡핑 층(122)은 하위 핀 영역들(152A)에 한정되어 있다. 고체 상태 도펀트 소스 층(120)이 궁극적으로 하위 핀 영역들(152A)을 도핑하는데 사용될 수 있다. 앞서 논의한 바와 같이, 적어도 부분적으로 오메가 핀 기하 구조로 인해, 오메가 핀들(152)의 하부 부분들, 및 따라서 고체 상태 도펀트 소스 층(120) 및 선택적 캡핑 층(122)은 서로에게 상대적으로 매우 근접한 위치에 있지 않아서, 그러한 피처들의 크기 조정을 실현 가능하게 할 수 있다.
특정 구현에서, 오메가 핀 구조체들을 생성하기 위한 공정 흐름은 핀의 모든 노출된 표면들상에 촉매를 제공하기 위해 원자층 퇴적(ALD)에 의해 퇴적되는 산화 촉매 층의 사용을 수반한다. 그러나, 촉매는 복수의 반도체 핀의 하위 핀 영역들에서만 필요할 수 있다. 그러므로, 능동 핀 영역들로부터 촉매를 제거하는 한편, 하위 핀 영역에서 촉매를 보호하는 공정이 아래에 기술된다. 일 실시예에서, 이 접근법은 촉매 퇴적 후에 핀들 간의 공간들을 채우기 위해 CHM(carbon hard mask)을 이용하여 성취된다. 이후 CHM은, 예를 들어, 바라는 깊이까지의 건식 에칭 기술을 이용하여 리세싱된다. 일단 CHM이 리세싱되면, 능동 핀 영역에서의 노출된 촉매는 제거되는데, 예를 들어, 습식 에칭 공정에 의해 그렇게 된다. 하위 핀 영역의 공간들에 남아 있는 CHM은 재 기술(ash technology)에 의해 제거될 수 있으며, 그에 따라서 하위 핀 영역에 노출되는 촉매를 남긴다. 이 국면에서, 저압 산화가 하위 핀 영역에서 실리콘을 산화시키는데 사용될 수 있다. 하위 핀 영역에서의 촉매의 존재는, 촉매가 사전에 제거된 능동 핀 영역보다 대략 10-15배 정도 빨리 산화를 가속한다. 산화가 수행된 후, 촉매 및 산화물은 습식 에칭에 의해 제거될 수 있어서, 오메가 핀 구조들의 결과를 낳는다.
예시적 공정 방식에서, 도 2a 내지 도 2i는 본 발명의 실시예에 따라서, 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스들을 제조하는 방법에서의 다양한 동작들의 단면도를 도해한다.
도 2a를 참조하면, 벌크 단결정질 실리콘 기판과 같은 것으로서 그 안에 에칭된 핀들(202)을 갖는 벌크 반도체 기판(200)이 제공된다.
실시예에서, 핀들은 벌크 기판(200)에 직접적으로 형성되고, 이와 같으므로, 벌크 기판(200)과 연속하여 형성된다. 핀들(202)의 제조에서 남은 가공물들이 또한 존재할 수 있다. 예를 들어, 묘사되지는 않았지만, 실리콘 질화물 하드마스크 층과 같은 하드마스크 층, 및 실리콘 이산화물 층과 같은 패드 산화물 층이 핀들(202) 상부에 남아 있을 수 있다. 일 실시예에서, 벌크 기판(200) 및 따라서 핀들(202)은 이 국면에서 도핑되지 않거나 약하게 도핑된다. 예를 들어, 특정 실시예에서, 벌크 기판(200)과 따라서 핀들(202)은 붕소 도펀트 불순물 원자들의 대략 1E17 atoms/cm3 미만의 농도를 갖는다. 게다가, 각각의 핀(202)은 하위 핀 영역(202A) 및 돌출부(202B)를 갖는 것으로서 기술된다. 돌출부(202B)는 궁극적으로 게이트 전극이 그 상에 형성되는 부분이다. 이 국면에서, 도 2a에 묘사된 것처럼, 각각의 하위 핀 영역(202A)은 핀들(202)을 형성하는데 사용되는 에칭 공정의 결과로서 바깥 표면상에서 테이퍼링될 수 있다.
다시 도 2a를 참조하면, 촉매 층(204)이 기판(200)/핀들(202) 구조체와 등각으로 형성된다. 실시예에서, 촉매 층은 알루미늄 산화물(Al2O3) 층이다. 존재한다면, 하드마스크 층 및/또는 패드 산화물 층이 이 국면에서 핀(202)의 상부에 남아 있을 수 있다는 것을 이해해야 한다. 그러나, 보여진 바와 같이, 핀 형성에 사용되는 그러한 하드마스크 층 및/또는 패드 산화물 층은 도 2a에 묘사된 것처럼 촉매 층(204)의 형성 전에 제거되었다.
도 2b를 참조하면, 마스크(206)가 도 2a의 구조 상에 형성된다.
실시예에서, 마스크(206)는 핀들(202)을 완전히 덮기에 충분한 높이로 형성된다. 하드마스크는 본질적으로 평면 상위 표면을 가지도록 형성될 수 있거나 또는 CMP(chemical mechanical planarization)와 같은 평탄화 공정을 겪을 수 있다. 일 실시예에서, 마스크(206)는 CHM(carbon hardmask) 재료 층이거나 또는 이것을 포함한다.
도 2c를 참조하면, 도 2b의 마스크(206)는 핀들(202)의 정상들 아래로 소정 높이만큼 리세싱되어, 리세싱된 마스크(208)를 형성한다.
실시예에서, 리세싱된 마스크(208)는 하위 핀 영역들(202A)의 상부들과 본질적으로 동일 평면 레벨에 있도록 형성되어, 도 2c에 도시된 것처럼 돌출부들(202B) 및 촉매 층(204)의 일부분을 노출시킨다. 실시예에서, 리세싱된 마스크(208)를 형성하기 위한 마스크(206)의 리세싱은 플라즈마화(plasma), 기화(vapor), 회화(ashing) 또는 습식 에칭 공정 또는 이것들의 조합과 같은 에칭 공정에 의해 수행된다. 일 실시예에서, 마스크(206)는 탄소 하드마스크 층이고, 산소에 기초한 회화 공정을 이용하여 리세싱된다.
도 2d를 참조하면, 촉매 층(204)의 노출된 부분들은 제거되어 리세싱된 마스크(208)에 의해 보호받는 영역들에 한정되는 패터닝된 촉매 층(210)을 제공하게 된다.
그러한 일 실시예에서, 도 2d에 묘사된 것처럼, 패터닝된 촉매 층(210)은 하위 핀 영역들(202A)에 한정된다. 실시예에서, 패터닝된 촉매 층(210)을 형성하기 위한 촉매 층(204)의 노출된 부분들의 제거는 습식 에칭 공정을 이용하여 수행된다. 그러한 일 실시예에서, 촉매 층은 Al2O3 층이거나 또는 이것을 포함하고, 습식 에칭 공정은 불화 수소산(HF)에 기반한다. 실시예에서, 도 2d에 묘사된 것처럼, 습식 에칭 공정은 리세싱된 마스크(208)에 대해 선택적이다.
도 2e를 참조하면, 리세싱된 마스크(208)는 완전히 제거되어, 패터닝된 촉매 층(210)을 노출시키게 된다.
실시예에서, 리세싱된 마스크(208)의 제거는 플라즈마화, 기화, 회화 또는 습식 에칭 공정, 또는 이것들의 조합과 같은 에칭 공정에 의해 수행되는데, 이런 공정들에만 제한되는 것은 아니다. 일 실시예에서, 리세싱된 마스크(208)는 탄소 하드마스크 층이고, 산소에 기반한 회화 공정을 이용하여 제거된다. 실시예에서, 도 2e에 묘사된 것처럼, 리세싱된 마스크(208)의 제거는 패터닝된 촉매 층(210)에 선택적인 공정을 이용하여 수행되어, 패터닝된 촉매 층(210)을 보존하게 된다.
도 2f를 참조하면, 패터닝된 촉매 층(210)을 이용하여, 복수의 핀(202)의 하위 핀 영역들(202A)의 산화가 수행된다.
실시예에서, 산화는 패터닝된 촉매 층(210)을 감소된 압력 하에서 수소 및 산소의 조합(H2/O2)에 노출시킴으로써 수행된다. 산화 공정 동안, 그 상에 패터닝된 촉매 층(210)을 갖는 핀들(202)의 영역에서(즉, 하위 핀 영역들 (202A)), 패터닝된 촉매 층(210)은 실리콘 핀들의 다른 부분들의 산화보다 대략 10 내지 15배 더 빨리, 그 아래 놓이는 또는 인접한 실리콘의 산화를 가속화한다(즉, 하위 핀 영역들(202A)의 산화 비율은 패터닝된 촉매 층(210)의 존재 때문에 돌출핀 부분들(202B)의 산화 비율보다 대략 10 내지 15 배만큼 더 빠르다). 그에 따라서, 그와 같은 선택적 촉매 산화는 핀들(202)의 돌출부들(202B)을 상당한 정도로 산화시키지 않고서 하위 핀 영역들(202A)의 (실리콘 산화물 또는 실리콘 이산화물과 같은) 산화물 층(212)으로의 상대적으로 급속한 변환을 가능하게 한다. 그에 따라서, 일 실시예에서, 핀들(202)의 남아있는 실리콘은 도 2f 에 도시된 것처럼, 위에 놓이는 돌출핀 부분들(214B)보다 좁은 하위 핀 영역들(214A)을 갖는 오메가 핀들(214)을 제공한다. 적어도 일부 산화가 핀들(202)의 돌출부들(202B) 상에서 발생할 수 있다는 것을 이해해야 한다; 그러나, 산화의 정도는 하위 핀 영역들(202A)과 비교하여 무시할만한 정도다.
도 2g를 참조하면, 패터닝된 촉매 층(210) 및 산화물 층(212)은 제거되어 오메가 핀들(214)의 하위 핀 영역들(214A) 및 돌출 영역들(214B)을 드러내게 된다.
이런 일 실시예에서, 촉매 층은 Al2O3 층이거나 또는 이것을 포함하고, 산화물 층(212)은 SiO2 층이거나 이것을 포함하고, 및 습식 에칭 공정은 플루오르화 수소산(HF)에 기초한다. 특정 실시예에서, 패터닝된 촉매 층(210) 및 산화물 층(212)이 단일 습식 에칭 작용으로 제거된다. 그러나, 기타 실시예들에서, 패터닝된 촉매 층(210) 및 산화물 층(212)은 연속적인 습식 에칭 작용들로 제거된다.
도 2h를 참조하면, 고체 상태 도펀트 소스 층(216)이 도 2g의 기판(200)/오메가 핀들(214) 구조체와 등각으로 형성된다.
제1 실시예에서, 고체 상태 도펀트 소스 층(216)은 그 안에 P형 도핑된 산화물, 질화물, 또는 탄화물 층과 같은 것들이나 이런 것들에만 국한되지는 않는 P형 도펀트들을 포함하는 유전체 층으로 구성되는 P형 고체 상태 도펀트 소스 층이다. 특정한 그와 같은 실시예에서, P형 고체 상태 도펀트 소스층은 BSG(borosilicate glass) 층이다. P형 고체 상태 도펀트 소스 층은 오메가 핀들(214) 상에 등각 층을 제공하는데 적합한 공정에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, P형 고체 상태 도펀트 소스 층은 도 2g의 전체 구조체 위에 있는 등각 층으로서 CVD(chemical vapor deposition) 공정 또는 다른 퇴적 공정(예를 들어, ALD, PECVD, PVD, HDP 지원 CVD, 저온 CVD)에 의해 형성된다. 특정 실시예에서, P형 고체 상태 도펀트 소스 층은 대략 0.1 - 10 중량%의 범위에 있는 붕소 농도를 갖는 BSG 층이다.
제2 실시예에서, 고체 상태 도펀트 소스 층(216)은 그 안에 N형 도핑된 산화물, 질화물 또는 탄화물 층과 같은 것들이지만 이런 것들에만 국한되지는 않는 N형 도펀트들을 포함하는 유전체 층으로 구성되는 N형 고체 상태 도펀트 소스 층이다. 특정한 그와 같은 실시예에서, N형 고체 상태 도펀트 소스 층은 PSG(phosphosilicate glass) 층 또는 AsSG(arsenic silicate glass) 층이다. N형 고체 상태 도펀트 소스 층은 오메가 핀들(214) 상에 등각 층을 제공하는데 적합한 공정에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, N형 고체 상태 도펀트 소스 층은 도 2g의 전체 구조체 위의 등각 층으로서 CVD 공정 또는 다른 퇴적 공정(예를 들어, ALD, PECVD, PVD, HDP 지원 CVD, 저온 CVD)에 의해 형성된다. 특정 실시예에서, N형 고체 상태 도펀트 소스 층은 각기, 대략 0.1-10 중량% 범위에 있는 인 또는 비소 농도를 제각기 갖는 PSG층 또는 AsSG층이다.
실시예에서, 또한 도 2h에 묘사된 것처럼, 캡핑 층(218)이 선택 사항으로 고체 상태 도펀트 소스 층(216) 상에 형성된다. 그러한 일 실시예에서, 캡핑 층(218)은 주위 환경에 대한 후속적 노출 동안 고체 상태 도펀트 소스 층(216)을 보호하기 위해 현장에서(in situ) 형성된 캡핑 층으로서 형성된다. 특정 실시예에 있어서, 캡핑 층은 실리콘 질화물 층과 같은 질화물 층이다.
도 2i를 참조하면, 고체 상태 도펀트 소스 층(216) 및, 만약 존재한다면 캡핑 층(218)이 패터닝되어 패터닝된 고체 상태 도펀트 소스 층(220) 및 패터닝된 캡핑 층(222)을 형성한다.
실시예에서, 고체 상태 도펀트 소스 층(216) 및 캡핑 층(218)이 플라즈마화, 기화 또는 습식 에칭 공정에 의해 패터닝된다. 고체 상태 도펀트 소스 층(216) 및 캡핑 층(218)의 패터닝은 동일한 또는 상이한 공정 동작에서 수행될 수 있다. 묘사되지는 않았지만, 실시예에서, 패터닝은 도 2h의 구조 위에 걸쳐서 형성되는 유전체 충전 층의 처음 형성과 이후의 리세싱을 수반한다. 그러한 유전체 충전 층은 리세싱되어 오메가 핀들(214)의 돌출부들(214B)를 노출시키는 한편, 하위 핀 영역들(214A)의 높이와 대략 동일한 높이까지 리세싱된다. 고체 상태 도펀트 소스 층(216) 및 캡핑 층(218)은 순차적으로 유전체 충전 층과 대략 동일한 레벨까지 동시에 리세싱된다. 그에 따라, 일 실시예에서, 결과적 패터닝된 고체 상태 도펀트 소스 층(220)은, 도 2i에 묘사된 것처럼, 복수의 오메가 핀(214)의 하위 핀 영역들(214A)에 한정된다.
실시예에서, 패터닝된 고체 상태 도펀트 소스 층(220) 및 선택 사항인 패터닝된 캡핑 층(222)을 형성하는 것에 이어서, 드라이브인 어닐링(drive-in anneal)이 수행되어 오메가 핀들(214)의 도핑된 하위 핀 영역들(214A)을 제공한다. 보다 상세하게는, 가열 시에, 붕소, 인 또는 비소 도펀트 원자들과 같은, 패터닝된 고체 상태 도펀트 소스 층(220)으로부터의 도펀트들은 하위 핀 영역들(214A) 내로 확산된다. 확산은 또한 벌크 기판 부분(200) 내에서의 도핑을 이끌어 낼 수 있는데, 이 경우에 인접한 핀들(214)은 벌크 기판(200)에서의 공통 도핑된 영역을 공유한다. 이 방식으로, 오메가 핀들(214)의 돌출부(214B)는 도 2a와 연관되어 기술된 최초 벌크 기판(200)과 핀들(202)의 도핑 프로필을 본질적으로 보유한다. 그 결과, 도핑 프로필 계면이 돌출부들(214B)과 도핑된 하위 핀 영역들(지금 도핑된 것으로서의 214A) 간에 존재할 수 있다. 그러한 일 실시예에서, 계면은 도핑된 하위 핀 영역들이 2E18 atoms/cm3 또는 이보다 큰 총 도펀트 농도를 갖는 반면, 돌출부들(214B)은 2E18 atoms/cm3 보다 현저하게 낮은 총 도펀트 농도, 예를 들어 대략 5E17 atoms/cm3 또는 그 미만의 농도를 갖는 도핑 농도 스텝 또는 가파른 기울기 변화를 나타낸다. 실시예에서, 도핑된 하위 핀 영역들은 전체 하위 핀 영역에 걸쳐서 도핑된다. 실시예에서, 드라이브인 동작은 대략 800-1050 ℃의 범위에 있는 온도로 수행된다
그러므로, 본 명세서에서 기술되는 하나 이상의 실시예들은 모두는 핀 에칭에 후속하여 핀 상에 퇴적되는 고체 소스 도핑 층(예를 들어, BSG, PSG 또는 AsSG)의 사용을 포함한다. 나중에, 트렌치 충전(trench fill) 및 연마 후에, 도핑 층은 트렌치 충전 재료와 함께 리세싱되어 디바이스에 대한 핀 높이(HSi)를 정의하게 된다. 작용은 HSi 위에 있는 핀 측벽들로부터 도핑 층을 제거한다. 따라서, 도핑 층은 하위 핀 영역에서의 핀 측벽들만을 따라 존재하는데, 이는 도핑 배치의 정밀한 제어를 보장한다. 드라이브인 어닐링 후에, 고농도 도핑은 하위 핀 영역에 제한되며, HSi 위의 핀의 인접한 영역에서의 낮은 농도의 도핑(이것이 트랜지스터의 채널 영역을 형성함)으로 빠르게 전이한다.
일반적으로, 다시 도 2a 내지 도 2i를 참조하면, 실시예에서, BSG는 NMOS 핀 도핑용으로 구현되는 반면, PSG 또는 AsSG 층은 PMOS 핀 도핑용으로 구현된다. 실시예에서, 공통 기판 상에서의 제각기 상이한 핀들에 대한 NMOS 핀 도핑 및 PMOS 핀 도핑 양쪽을 수반하는 공정 방식이 일부 집적화 복잡도를 추가할 수 있지만, 본 발명의 실시예들의 사상 및 범위 내에 충분히 들어간다는 점을 이해해야 한다.
더 일반적으로 도 1a, 1b 및 2a-2i를 참조하면, 본 명세서에서 기술되는 하나 이상의 실시예들은, 예를 들어 트라이 게이트 도핑된 글라스 하위 핀 아웃 확산(tri-gate doped glass sub-fin out-diffusion)에 의해서 벌크 실리콘 웨이퍼들 상에서 제조되는 트라이 게이트 또는 핀펫 트랜지스터의 하위 핀 영역들을 선택적으로 도핑하는 공정에 관한 것이다. 예를 들어, 본 명세서에 기술된 것은, 하위 핀 누설을 완화하면서 동시에 핀 도핑을 낮게 유지하기 위해 트라이 게이트 핀펫 트랜지스터들의 하위 핀 영역을 선택적으로 도핑하기 위한 공정이다. 핀 측벽으로부터의 리세싱된 후의, 트랜지스터 공정 흐름에의 고체 상태 도핑 소스들(예를 들어, p형 및 n형 도핑된 산화물들, 질화물들 또는 탄화물들)의 수용은, 핀 보디를 상대적으로 도핑 되지 않은 상태로 유지하는 한편 하위 핀 영역으로 도핑을 잘 전달한다. 추가적으로, 실시예에서, 본 명세서에서 기술되는 하나 이상의 접근법들은 벌크 핀의 능동 부분의 바닥부가 능동 부분과 나머지 벌크 부분(예를 들어, 게이트 제어되는 영역의 아래 부분) 사이의 도핑 경계와 자가 정렬하는 것을 가능하게 한다.
예를 들어, 핀들 또는 트라이 게이트에 대해 벌크 실리콘을 사용하는 것이 바람직할 수 있다. 그러나, 디바이스의 능동 실리콘 핀 부분(예를 들어, 게이트 제어되는 영역 또는 HSi) 아래의 영역들(하위 핀)이 게이트 제어가 줄어들거나 또는 전혀 없는 상황에 대한 관심사가 있다. 이와 같으므로, 소스 또는 드레인 영역들이 HSi 지점에 또는 그 아래에 있다면, 누설 경로들이 하위 핀 영역 전체에 걸쳐서 존재할 수 있다. 본 발명의 실시예에 따라, 전술한 문제들을 해결하기 위해, 핀들의 HSi 부분들에 동일 레벨의 도핑을 꼭 투입할 필요 없이 하위 핀 도핑 전반에 걸쳐서 충분한 도핑이 제공된다
추가 정황을 제공하기 위해, 전술한 문제들을 다루기 위한 종래의 접근법들은, 우물 임플란트(well implant) 동작들의 이용을 수반하였는데, 여기서 하위 핀 영역이 고농도 도핑되는데(예를 들어, 2E18/cm3 보다 훨씬 더 큼), 이는 하위 핀 누설을 차단하지만 또한 마찬가지로 핀에서의 실질적인 도핑으로 이어진다. 헤일로 임플란트(halo implant)의 추가는 핀 도핑을 추가로 증가시켜서 라인 핀들의 말단이 높은 레벨(예를 들어, 대략 1E18/cm3 보다 큼)로 도핑되게 한다. 대조적으로, 본 명세서에서 기술되는 하나 이상의 실시예들은 핀에서의 저농도 도핑을 제공하는데, 이는 그렇지 않았더라면 고농도 도핑된 채널 디바이스들에 대한 이온화된 불순물 산란에 의해 나빠졌을 캐리어 이동도를 향상시킴으로써 더 높은 전류 구동이 가능하게 되기 때문에 유익할 수 있다. 게다가, 임계 전압(Vt)의 무작위적 변동이 도핑 농도의 제곱근에 직접적으로 비례하기 때문에, 저농도 도핑된 디바이스들은 또한 Vt에서의 무작위적 불일치를 낮추는 이점을 갖는다. 이는 제품들이 기능 장애 없이 낮은 전압들에서 동작하는 것을 가능하게 한다. 동시에, 바로 핀 아래에 있는 영역(즉, 하위 핀)은 하위 핀 소스 드레인 누설을 방지하기 위해 고농도 도핑되어야만 한다. 하위 핀 영역에 이러한 도핑을 투입하는데 이용되는 종래의 임플란트 단계들은 또한 핀 영역을 실질적으로 도핑하여, 저농도 도핑된 핀들을 달성하고 동시에 하위 핀 누설을 억제하는 것을 불가능하게 만든다.
위의 예시적 처리 방식으로부터 유래되는 구조들, 예를 들어 도 2i로부터의 구조들은 PMOS 및 NMOS 디바이스 제조와 같은 디바이스 제조를 완료하기 위해 후속 공정 동작들에 대해 동일 또는 유사한 형태로 이용될 수 있다는 것을 알아야 한다. 완성된 디바이스의 예로서, 도 3a 및 도 3b는, 본 발명의 실시예에 따라, 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스의 단면도와 평면도(단면도의 a-a' 축을 따라 취해짐)를 제각기 예시한다
도 3a를 참조하면, 반도체 구조체 또는 디바이스(300)는 기판(302)으로부터 형성되고 및 분리 영역(306) 내에 있는 비 평면 능동 영역(예를 들어, 돌출 핀 부분(304) 및 하위 핀 영역(305)을 포함하는 핀 구조체)을 포함한다. 본 발명의 실시예에 따라서, 하위 핀 영역들(305)은 대응하는 돌출부들(304)보다 좁고, 이와 같으므로 핀들에 대한 오메가 핀 기하 구조를 제공한다. 게다가, 실시예에서, 고체 상태 도펀트 소스 층(390) 및 선택적 캡핑 층(392)이 앞서 기술된 실시예들에 대응하는, 하위 핀 영역들(305)의 측벽들을 따른 구조에 보유될 수 있다.
일 실시예에서, 도 3a에 묘사된 것처럼, 복수의 반도체 핀(304/305)의 각각은 오메가 핀 기하 구조를 갖는다. 일 실시예에서, 복수의 반도체 핀 각각의 돌출부(304)는 대략 10 나노미터 또는 그 미만의 폭을 갖는다. 일 실시예에서, 고체 상태 도펀트 소스 층(390)은, 도 3a에 묘사된 것처럼, 하위 핀 부분(305)과 복수의 반도체 핀 각각의 돌출부(304) 간의 계면과 대략 동일 평면에 있는 상부 표면을 갖는다. 일 실시예에서, 분리 층(306)은, 도 3a에 묘사된 것처럼, 하위 핀 부분(305)과 복수의 반도체 핀 각각의 돌출부(304) 사이의 계면과 대략 동일 평면 에 있는 상부 표면을 갖는다. 일 실시예에서, 고체 상태 도펀트 소스 층(390)은 BSG 층이다. 일 실시예에서, 고체 상태 도펀트 소스 층(390)은 PSG 층 또는 AsSG 층이다. 일 실시예에서, 캡핑 층(392)은 실리콘 질화물로 구성된다. 일 실시예에서, 캡핑 층(392)은, 도 3a에 묘사된 것처럼, 하위 핀 부분(305)과 복수의 반도체 핀 각각의 돌출부(304) 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는다.
또한 도 3a에 묘사된 바와 같이, 실시예에서, 계면(380)은 돌출 핀 부분(304)과 하위 핀 영역(305)의 도핑 프로필 사이에 존재한다. 계면(380)은 비교적 급격한 전이 영역일 수 있다. 하나 이상의 실시예들은, 도핑 공정에서의 도펀트들을 반도체 디바이스의 하위 핀 영역에 한정하거나, 본질적으로 한정한다. 예로서, 도핑 농도의 전이는 하위 핀 영역으로부터 돌출 핀 영역에 이르면 급속한 하락 상태를 나타낼 수 있다. 그러한 일 실시예에서, 전이는, 각각의 돌출부들이 대략 5E17 atoms/cm3 보다 낮은 도펀트 농도를 가지고 대응하는 하위 핀 영역들이 대략 2E18 atoms/cm3 보다 큰 도펀트 농도를 가짐에 따라 기본적으로 즉각적이다. 게다가, 하위 핀 영역들(305) 아래의 기판 부분들이 도핑될 수 있어서, 어떤 의미에서는 우물 영역들을 형성한다. 일 실시예에서, 기판(302)의 하부 부분들은 적어도 부분적으로 고체 상태 도핑 소스(층 390과 같은 것)로부터 그 아래에 놓인 기판으로의 하향 확산에 의해 도핑된다.
다시 도 3a를 참조하면, 게이트 라인(308)은 비 평면 능동 영역의 돌출부들(304) 위에 걸쳐서뿐만 아니라 분리 영역(306)의 일부분 위에 걸쳐서 배치된다. 도시된 바와 같이, 게이트 라인(308)은 게이트 전극(350)과 게이트 유전체 층(352)을 포함한다. 일 실시예에서, 게이트 라인(308)은 또한 유전체 캡 층(354)을 포함할 수 있다. 게이트 콘택(314), 및 그 위에 놓인 게이트 콘택 비아(316)도 그 위에 놓인 금속 상호접속부(360)와 함께 이러한 전망에서 보이는데, 이들 모두는 층간 유전체 스택들 또는 층들(370)에 배치된다. 도 3a의 전망에서 또한 보이는 바와 같이, 게이트 콘택(314)은, 일 실시예에서, 분리 영역(306) 위에 걸쳐서 배치되지만, 비 평면 능동 영역들 위에 걸쳐서는 배치되지 않는다.
도 3b를 참조하면, 게이트 라인(308)은 돌출 핀 부분들(304) 위에 걸쳐서 배치되는 것으로 보여진다. 돌출 핀 부분들(304)의 소스와 드레인 영역들(304A 및 304B)이 이 전망에서 보일 수 있다. 일 실시예에서, 소스와 드레인 영역들(304A 및 304B)은 돌출 핀 부분들(304)의 최초 재료의 도핑된 부분들이다. 또 다른 실시예에서, 돌출 핀 부분들(304)의 재료는 제거되고 또한 예를 들어 에피택셜 퇴적에 의해 또 다른 반도체 재료에 의해 대체된다. 어느 경우든, 소스와 드레인 영역들(304A 및 304B)은 유전체 층(306)의 정점(height) 아래에서, 즉 하부 핀 영역(305) 내로 연장할 수 있다. 본 발명의 실시예에 따라, 하위 핀 영역들(305), 즉 계면(380) 아래의 도핑된 부분들이 더 고농도로 도핑됨에 따라서, 벌크 반도체 핀들의 이 부분을 통한 소스 대 드레인 누설을 억제한다.
실시예에서, 반도체 구조체 또는 디바이스(300)는 핀펫 또는 트라이 게이트 디바이스와 같은 것이지만 이것에만 국한되지는 않는 비 평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디로 구성되거나 이러한 보디에 형성된다. 하나의 그러한 실시예에서, 게이트 라인들(308)의 게이트 전극 스택들은, 도 3a에 묘사된 대로, 적어도 3차원 보디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다.
기판(302)은 제조 공정을 견딜 수 있고 그 안에서 전하가 이주할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 기판(302)은, 능동 영역(304)을 형성하기 위해, 인, 비소, 붕소 또는 이것들의 조합(이것들에만 제한되지는 않음)과 같은 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(302)에서의 실리콘 원자 농도는 97% 보다 더 높다. 기타 실시예에서, 벌크 기판(302)은 별개의 결정성 기판의 상부에 성장시킨 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정성 기판의 상부에 성장시킨 실리콘 에피택셜 층으로 구성된다. 벌크 기판(302)은 대안적으로 III-V족 재료로 구성될 수 있다. 실시예에서, 벌크 기판(302)은 갈륨 질화물, 갈륨 인화물, 갈륨 비소, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비소, 알루미늄 갈륨 비소, 인듐 갈륨 인화물, 또는 이것들의 조합(이것들에만 제한되지는 않음)과 같은 III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판(302)은 III-V족 재료로 구성되며, 전하 캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 것들인데, 그러나 이것들에만 국한되지는 않는다.
분리 영역(306)은 그 아래에 놓인 벌크 기판으로부터 영구적 게이트 구조의 부분들을 궁극적으로 전기적으로 분리하거나 이들의 분리에 기여하거나, 또는 핀 능동 영역들을 분리하는 것과 같이 그 아래에 놓인 벌크 기판 내에 형성되는 능동 영역들을 분리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 영역(306)은, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 또는 탄소 도핑된 실리콘 질화물과 같은 것이지만 이것에만 제한되지는 않는 유전체 재료로 구성된다.
게이트 라인(308)은 게이트 유전체 층(352) 및 게이트 전극 층(350)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체 층은 하이-K 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 조합과 같은 것이지만 이것들에만 국한되지는 않는 재료로 구성된다. 게다가, 게이트 유전체 층의 일부분은 기판(302)의 상부의 몇 개 층들로부터 형성되는 자연 산화물 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 상부 하이-k 부분 및 반도체 재료의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분과 실리콘 이산화물 또는 실리콘 산질화물의 바닥 부분으로 구성된다.
일 실시예에서, 게이트 전극은 금속 질화물들, 금속 탄화물들, 금속 규화물들, 금속 알루미나이드들, 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물들과 같은 것이지만 이것들에만 한정되지는 않는 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층 위에 형성되는 비 일함수 설정 충전 재료(non-workfunction-setting fill material)로 구성된다.
게이트 전극 스택들과 연관되는 스페이서들(도시 안됨)은, 자가 정렬 콘택들과 같은 인접한 도전성 콘택들로부터 영구적 게이트 구조를 궁극적으로 전기적으로 분리하거나 그 분리에 기여하기에 적합한 재료로 구성될 수 있다. 예로서, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 또는 탄소 도핑된 실리콘 질화물과 같은 것이지만 이것들에만 한정되지는 않는 유전체 재료로 구성된다.
게이트 콘택(314) 및 그 위에 놓인 게이트 콘택 비아(316)는 도전성 재료로 구성될 수 있다. 실시예에서, 콘택들 또는 비아들 중 하나 이상은 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료와 같은 것)과 같은 합금일 수 있다.
실시예에서(도시되지 않음), 구조(300)를 제공하는 것은 굉장히 엄격한 레지스트레이션 비용이 드는 리소그래피 단계를 사용할 필요성을 없애면서 본질적으로 완벽하게 기존의 게이트 패턴과 정렬되는 콘택 패턴의 형성을 수반한다. 하나의 그러한 실시예에서, 이러한 접근법은 (예로서, 통상적으로 구현되는 건식 또는 플라즈마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 이용하여 콘택 개구들을 발생시키는 것을 가능하게 한다. 실시예에서, 콘택 플러그 리소그래피 작업과 조합되어 기존의 게이트 패턴을 활용함으로써 콘택 패턴이 형성된다. 그러한 하나의 실시예에서, 이 접근법은, 통상의 접근법들에서 사용되는 것처럼 콘택 패턴을 발생하기 위해 그렇지 않은 경우에 어려웠을 리소그래피 작업에 대한 필요성을 없애는 것을 가능하게 한다. 실시예에서, 트렌치 콘택 그리드가 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 콘택 그리드는 게이트 격자 세공 패터닝(gate grating patterning)에 후속하여 그렇지만 게이트 격자 세공 절단들 이전에 형성된다.
게다가, 게이트 스택 구조체(308)는 교체 게이트 공정(replacement gate process)에 의해 제조될 수 있다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필라 재료와 같은 더미 게이트 재료가 제거되고, 영구적 게이트 전극 재료로 대체될 수 있다. 그러한 일 실시예에서, 초기의 공정에서 수행된 것과는 대조적으로, 영구적 게이트 유전체 층이 또한 이 공정에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되며, SF6의 사용을 포함하는 건식 에칭 공정에 의해 제거된다. 또 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되며, 수성(NH4OH) 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함하는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며, 수성 인산을 포함하는 습식 에칭에 의해 제거된다.
실시예에서, 본 명세서에 설명되는 하나 이상의 접근법들은 구조(300)에 도달하기 위해 본질적으로 더미 및 교체 콘택 공정과 조합되는 더미 및 교체 게이트 공정을 고려한다. 그러한 일 실시예에서, 교체 콘택 공정이, 영구적 게이트 스택의 적어도 일부분의 고온 어닐링을 허용하기 위해 교체 게이트 공정 이후에 수행된다. 예를 들어, 그러한 특정 실시예에서, 예를 들어, 게이트 유전체 층이 형성된 이후의 영구적 게이트 구조들의 적어도 일부분의 어닐링은, 대략 600℃보다 높은 온도에서 수행된다. 어닐링은 영구적 콘택들의 형성 이전에 수행된다.
다시 도 3a를 참조하면, 반도체 구조 또는 디바이스(300)의 배열은 분리 영역들 위에 걸쳐서 게이트 콘택을 배치한다. 그러한 배열은 레이아웃 공간의 비효율적 사용으로 볼 수 있다. 그러나, 또 다른 실시예에서, 반도체 디바이스는 능동 영역 위에 걸쳐서 형성되는 게이트 전극의 부분들과 콘택하는 콘택 구조들을 갖는다. 일반적으로, 게이트의 능동 부분 위에 걸쳐서 및 트렌치 콘택 비아와 동일한 층에 게이트 콘택 구조(예를 들어, 비아)를 형성하기 이전에 (예를 들어, 그에 더하여), 본 발명의 하나 이상의 실시예들은 먼저 게이트 정렬된 트렌치 콘택 공정을 이용하는 것을 포함한다. 그러한 공정은 반도체 구조 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택 구조들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택 패턴은 기존의 게이트 패턴과 정렬되어 형성된다. 이와 달리, 통상의 접근법들은 선택적 콘택 에칭들과 조합되는, 기존의 게이트 패턴에 대한 리소그래피 콘택 패턴의 엄격한 레지스트레이션을 가진 추가의 리소그래피 공정을 전형적으로 수반한다. 예를 들어, 통상의 공정은 콘택 피처들의 개별 패터닝에 의한 폴리(게이트) 그리드 패터닝을 포함할 수 있다.
전술한 공정들의 모든 양태들이 본 발명의 실시예들의 사상 및 범위 내에 들도록 실시될 필요가 있는 것은 아님을 이해할 것이다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 능동 부분들 위에 걸쳐서 게이트 콘택들을 제조하기 이전에 형성될 필요가 반드시 있는 것은 아니다. 전술한 게이트 스택들은 실제로 초기에 형성되는 대로의 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에서 기술되는 공정들은 하나 또는 복수의 반도체 디바이스를 제조하는데 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 그와 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 논리 또는 메모리를 위한 금속 산화물 반도체(MOS) 트랜지스터들이거나, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은, 트라이게이트 디바이스, 독립적으로 접근되는 이중 게이트 디바이스, 또는 핀펫과 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예들은, (7 nm와 같은) 10 나노미터(10㎚) 이하의 기술 노드에서 반도체 디바이스들을 제조하는데 특히 유용할 수 있다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(400)를 예시한다. 컴퓨팅 디바이스(400)는 보드(402)를 하우징한다. 보드(402)는 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함하는, 그러나 이에 제한되지는 않는, 다수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적으로 및 전기적으로 결합된다. 어떤 구현들에서, 적어도 하나의 통신 칩(406)도 보드(402)에 물리적으로 및 전기적으로 결합된다. 추가적 구현들에서, 통신 칩(406)은 프로세서(404)의 일부이다.
컴퓨팅 디바이스(400)는, 그 응용들에 의존하여, 보드(402)에 물리적으로 및 전기적으로 결합될 수 있거나 또는 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽스 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk), 및 기타 등등과 같은) 대용량 저장 디바이스를 포함하는데, 이것들에만 제한되는 것은 아니다.
통신 칩(406)은 컴퓨팅 디바이스(400)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비 고체 매체를 통한 변조된 전자기 복사를 이용하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들, 기타 등등을 기술하는데 이용될 수 있다. 이 용어는 관련 디바이스들이 어떠한 유선도 포함하지 않는다는 것을 함의하지는 않지만, 몇몇 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(406)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution, LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G, 및 이를 넘어서는 것으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이것들에만 제한되지는 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타의 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 프로세서(404) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 실시예들의 몇몇 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(406)은 또한 통신 칩(406) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(400) 내에 하우징되는 또 다른 컴포넌트는 본 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 도핑된 하위 핀 영역들을 갖는 비 평면 반도체 디바이스들 및 도핑된 하위 핀 영역들을 가진 오메가 핀들을 갖는 비 평면 반도체 디바이스들을 제조하는 방법을 포함한다.
실시예에서, 반도체 디바이스는 반도체 기판 위에 배치되는 복수의 반도체 핀을 포함하고, 각각의 반도체 핀은 돌출부 아래의 하위 핀 부분을 갖고, 하위 핀 부분은 돌출부보다 더 좁다. 고체 상태 도펀트 소스 층이 하위 핀 영역과는 등각으로 그러나 복수의 반도체 핀 각각의 돌출부와는 그렇지 않게 반도체 기판 위에 배치된다. 분리 층이 고체 상태 도펀트 소스 층 위에 및 복수의 반도체 핀의 하위 핀 영역들 사이에 배치된다. 게이트 스택이 분리 층 위에 및 복수의 반도체 핀 각각의 돌출부들과 등각으로 배치되는데, 게이트 스택은 게이트 유전체 층 및 게이트 전극을 포함한다. 소스 및 드레인 영역들이, 게이트 스택의 양쪽 측상에서 복수의 반도체 핀 각각의 돌출부들에 배치된다.
일 실시예에서, 복수의 반도체 핀 각각은 오메가 핀 기하 구조를 갖는다.
일 실시예에서, 복수의 반도체 핀 각각의 돌출부는 대략 10 나노미터 이하의 폭을 갖는다.
일 실시예에서, 고체 상태 도펀트 소스 층이 하위 핀 부분과 복수의 반도체 핀 각각의 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는다.
일 실시예에서, 분리 층은 하위 핀 부분과 복수의 반도체 핀 각각의 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는다.
일 실시예에서, 고체 상태 도펀트 소스 층은 BSG(borosilicate glass) 층이다.
일 실시예에서, 고체 상태 도펀트 소스 층은 PSG(phosphosilicate glass) 층 또는 AsSG(arsenic silicate glass) 층이다.
일 실시예에서, 반도체 디바이스는 고체 상태 도펀트 소스 층 상에 배치되고 또한 이것과 등각을 이루는 캡핑 층을 추가로 포함한다. 분리 층은 캡핑 층 상에 배치된다.
일 실시예에서, 캡핑 층은 실리콘 질화물로 구성되고 또한 하위 핀 부분과 복수의 반도체 핀 각각의 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는다.
일 실시예에서, 반도체 디바이스는 각각의 돌출부와 복수의 반도체 핀 각각의 대응하는 하위 핀 부분 사이의 도펀트 농도 계면을 추가로 포함한다.
일 실시예에서, 도펀트 농도 계면은 각각의 돌출부에 대해서는 대략 5E17 atoms/cm3보다 작고 복수의 반도체 핀 각각의 대응하는 하위 핀 부분들에 대해서는 대략 2E18 atoms/cm3보다 큰, 급격한 전이를 갖는다.
일 실시예에서, 반도체 기판 위에 배치되는 복수의 반도체 핀은 벌크 단결정질 실리콘 기판과 연속적인 복수의 단결정질 실리콘 핀이다.
실시예에서, 반도체 디바이스는 반도체 기판 위에 배치되는 복수의 반도체 핀을 포함하고, 각각의 반도체 핀은 돌출부 아래의 하위 핀 부분을 갖고, 하위 핀 부분은 돌출부보다 더 좁다. 각각의 돌출부와 복수의 반도체 핀 각각의 대응하는 하위 핀 부분 사이에 도펀트 농도 계면이 있다. 분리 층이 복수의 반도체 핀의 하위 핀 영역들 사이에 배치된다. 게이트 스택이 분리 층 위에 및 복수의 반도체 핀 각각의 돌출부들과 등각으로 배치되는데, 게이트 스택은 게이트 유전체 층 및 게이트 전극을 포함한다. 소스 및 드레인 영역들이, 게이트 스택의 양쪽 측상에서 복수의 반도체 핀 각각의 돌출부들에 배치된다.
일 실시예에서, 복수의 반도체 핀 각각은 오메가 핀 기하 구조를 갖는다.
일 실시예에서, 복수의 반도체 핀 각각의 돌출부는 대략 10 나노미터 이하의 폭을 갖는다.
일 실시예에서, 분리 층은 하위 핀 부분과 복수의 반도체 핀 각각의 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는다.
일 실시예에서, 도펀트 농도 계면은 각각의 돌출부에 대해서는 대략 5E17 atoms/cm3보다 작고 복수의 반도체 핀 각각의 대응하는 하위 핀 영역들에 대해서는 대략 2E18 atoms/cm3보다 큰, 급격한 전이를 갖는다.
일 실시예에서, 반도체 기판 위에 배치되는 복수의 반도체 핀은 벌크 단결정질 실리콘 기판과 연속적인 복수의 단결정질 실리콘 핀이다.
실시예에서, 반도체 디바이스를 제조하는 방법은 반도체 기판 위에 복수의 반도체 핀을 형성하는 단계를 포함한다. 본 방법은 또한 복수의 반도체 핀과 등각인, 반도체 기판 위의 촉매 층을 형성하는 단계를 포함한다. 본 방법은 또한 촉매 층 위에 마스크를 형성하는 단계를 포함한다. 본 방법은 또한 마스크 및 촉매 층을 복수의 반도체 핀의 상부 표면 아래로 대략 동일 레벨까지 리세싱하는 단계, 복수의 반도체 핀 각각의 하위 핀 영역들 위의 복수의 반도체 핀 각각의 돌출부들을 노출시키는 단계를 포함한다. 본 방법은 또한 하위 핀 영역들을 촉매 작용에 의해 산화시키기 위해 촉매 층을 이용하여 복수의 반도체 핀 각각의 하위 핀 영역들의 외부 부분들을 산화시키는 단계를 포함한다. 본 방법은 산화로부터 형성되는 산화물을 제거하여 하위 핀 영역들을 갖는 복수의 오메가 핀을 대응하는 돌출 부분들보다 더 좁게 하는 단계를 포함한다.
일 실시예에서, 복수의 반도체 핀은 복수의 실리콘 핀이고, 촉매 층을 형성하는 단계는 복수의 실리콘 핀과 등각인 Al2O3 층을 형성하는 단계를 포함한다.
일 실시예에서, 하위 핀 영역들의 외부 부분들을 산화시키는 단계는 Al2O3 층을 수소 및 산소의 조합(H2/O2)에 노출시키는 단계를 포함한다.
일 실시예에서, 본 방법은, 복수의 오메가 핀을 제공하는 단계에 후속하여, 복수의 오메가 핀과 등각으로 반도체 기판 위에 고체 상태 도펀트 소스 층을 형성하는 단계를 추가로 포함한다. 고체 상태 도펀트 소스 층이 이후 복수의 오메가 핀의 하위 핀 영역들과 대략 동일 평면에 있도록 리세싱된다. 고체 상태 도펀트 소스 층으로부터의 도펀트들은 이후 각각의 복수의 오메가 핀의 하위 핀 영역들 내로 몰린다.
일 실시예에서, 고체 상태 도펀트 소스 층을 형성하는 단계는 BSG(borosilicate glass) 층을 형성하는 단계를 포함한다.
일 실시예에서, 고체 상태 도펀트 소스 층을 형성하는 단계는 PSG(phosphosilicate glass) 층 또는 AsSG(arsenic silicate glass) 층을 형성하는 단계를 포함한다.
일 실시예에서, 본 방법은 각각의 복수의 오메가 핀의 돌출부들과 등각인 게이트 스택을 형성하는 단계를 추가로 포함한다. 소스 및 드레인 영역들이 이후 게이트 스택의 양쪽 측 상에서 복수의 반도체 핀 각각의 돌출부들에 형성된다.

Claims (25)

  1. 반도체 디바이스로서:
    반도체 기판 위에 배치되는 복수의 반도체 핀 - 각각의 반도체 핀은 돌출부 아래의 하위 핀 부분을 갖고, 상기 하위 핀 부분은 상기 돌출부보다 좁음 -;
    상기 하위 핀 영역과는 등각으로 그러나 상기 복수의 반도체 핀 각각의 돌출부와는 그렇지 않게 상기 반도체 기판 위에 배치되는 고체 상태 도펀트 소스 층;
    상기 고체 상태 도펀트 소스 층 위에 및 상기 복수의 반도체 핀의 상기 하위 핀 영역들 사이에 배치되는 분리 층;
    상기 분리 층 위에 및 상기 복수의 반도체 핀 각각의 상기 돌출부들과 등각으로 배치되는 게이트 스택 - 상기 게이트 스택은 게이트 유전체 층 및 게이트 전극을 포함함 -; 및
    상기 게이트 스택의 양쪽 측 상에서 상기 복수의 반도체 핀 각각의 상기 돌출부들에 배치되는 소스 및 드레인 영역들
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 복수의 반도체 핀 각각은 오메가 핀 기하 구조를 갖는 반도체 디바이스.
  3. 제1항에 있어서, 상기 복수의 반도체 핀 각각의 상기 돌출부는 대략 10 나노미터 이하의 폭을 갖는 반도체 디바이스.
  4. 제1항에 있어서, 상기 고체 상태 도펀트 소스 층은 상기 하위 핀 부분과 상기 복수의 반도체 핀 각각의 상기 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는 반도체 디바이스.
  5. 제1항에 있어서, 상기 분리 층은 상기 하위 핀 부분과 상기 복수의 반도체 핀 각각의 상기 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는 반도체 디바이스.
  6. 제1항에 있어서, 상기 고체 상태 도펀트 소스 층은 BSG(borosilicate glass) 층인 반도체 디바이스.
  7. 제1항에 있어서, 상기 고체 상태 도펀트 소스 층은 PSG(phosphosilicate glass) 층 또는 AsSG(arsenic silicate glass) 층인 반도체 디바이스.
  8. 제1항에 있어서,
    상기 고체 상태 도펀트 소스 층 상에 및 이것과 등각으로 배치되는 캡핑 층
    을 추가로 포함하고,
    상기 분리 층은 상기 캡핑 층 상에 배치되는 반도체 디바이스.
  9. 제8항에 있어서, 상기 캡핑 층은 실리콘 질화물을 포함하고 또한 상기 하위 핀 부분과 상기 복수의 반도체 핀 각각의 상기 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는 반도체 디바이스.
  10. 제1항에 있어서,
    각각의 돌출부와 상기 복수의 반도체 핀 각각의 대응하는 하위 핀 부분 사이의 도펀트 농도 계면
    을 추가로 포함하는 반도체 디바이스.
  11. 제10항에 있어서, 상기 도펀트 농도 계면은, 각각의 돌출부에 대해서는 대략 5E17 atoms/cm3보다 작고 상기 복수의 반도체 핀 각각의 대응하는 하위 핀 부분에 대해서는 대략 2E18 atoms/cm3보다 큰, 급격한 전이를 갖는 반도체 디바이스.
  12. 제1항에 있어서, 상기 반도체 기판 위에 배치되는 상기 복수의 반도체 핀은 벌크 단결정질 실리콘 기판과 연속적인 복수의 단결정질 실리콘 핀인 반도체 디바이스.
  13. 반도체 디바이스로서:
    반도체 기판 위에 배치되는 복수의 반도체 핀 - 각각의 반도체 핀은 돌출부 아래의 하위 핀 부분을 갖고, 상기 하위 핀 부분은 상기 돌출부보다 좁음 -;
    각각의 돌출부와 상기 복수의 반도체 핀 각각의 대응하는 하위 핀 부분 사이의 도펀트 농도 계면;
    상기 복수의 반도체 핀의 상기 하위 핀 영역들 사이에 배치되는 분리 층;
    상기 분리 층 위에 및 상기 복수의 반도체 핀 각각의 상기 돌출부들과 등각으로 배치되는 게이트 스택 - 상기 게이트 스택은 게이트 유전체 층 및 게이트 전극을 포함함 -; 및
    상기 게이트 스택의 양쪽 측 상에서 상기 복수의 반도체 핀 각각의 상기 돌출부들에 배치되는 소스 및 드레인 영역들
    을 포함하는 반도체 디바이스.
  14. 제13항에 있어서, 상기 복수의 반도체 핀 각각은 오메가 핀 기하 구조를 갖는 반도체 디바이스.
  15. 제13항에 있어서, 상기 복수의 반도체 핀 각각의 상기 돌출부는 대략 10 나노미터 이하의 폭을 갖는 반도체 디바이스.
  16. 제13항에 있어서,
    상기 분리 층은 상기 하위 핀 부분과 상기 복수의 반도체 핀 각각의 상기 돌출부 사이의 계면과 대략 동일 평면에 있는 상부 표면을 갖는 반도체 디바이스.
  17. 제13항에 있어서, 상기 도펀트 농도 계면은, 각각의 돌출부에 대해서는 대략 5E17 atoms/cm3보다 작고 상기 복수의 반도체 핀 각각의 대응하는 하위 핀 부분에 대해서는 대략 2E18 atoms/cm3보다 큰, 급격한 전이를 갖는 반도체 디바이스.
  18. 제13항에 있어서, 상기 반도체 기판 위에 배치되는 상기 복수의 반도체 핀은 벌크 단결정질 실리콘 기판과 연속적인 복수의 단결정질 실리콘 핀인 반도체 디바이스.
  19. 반도체 디바이스를 제조하는 방법으로서:
    반도체 기판 위에 복수의 반도체 핀을 형성하는 단계;
    상기 복수의 반도체 핀과 등각인, 상기 반도체 기판 위의 촉매 층을 형성하는 단계;
    상기 촉매 층 위에 마스크를 형성하는 단계;
    상기 마스크 및 상기 촉매 층을 상기 복수의 반도체 핀의 상부 표면 아래로 대략 동일 레벨까지 리세싱하고, 상기 복수의 반도체 핀 각각의 하위 핀 영역들 위의 상기 복수의 반도체 핀 각각의 돌출부들을 노출시키는 단계;
    상기 하위 핀 영역들을 촉매 작용에 의해 산화시키기 위해 상기 촉매 층을 이용하여 상기 복수의 반도체 핀 각각의 상기 하위 핀 영역들의 외부 부분들을 산화시키는 단계; 및
    상기 산화로부터 형성되는 산화물을 제거하여 대응하는 돌출부들보다 좁은 하위 핀 영역들을 갖는 복수의 오메가 핀을 제공하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  20. 제19항에 있어서, 상기 복수의 반도체 핀은 복수의 실리콘 핀이고, 상기 촉매 층을 형성하는 단계는 상기 복수의 실리콘 핀과 등각인 Al2O3 층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  21. 제20항에 있어서, 상기 하위 핀 영역들의 외부 부분들을 산화시키는 단계는 상기 Al2O3 층을 수소와 산소의 조합(H2/O2)에 노출시키는 단계를 포함하는 반도체 디바이스 제조 방법.
  22. 제19항에 있어서,
    상기 복수의 오메가 핀을 제공하는 단계에 후속하여, 상기 복수의 오메가 핀과 등각으로 상기 반도체 기판 위에 고체 상태 도펀트 소스 층을 형성하는 단계;
    상기 고체 상태 도펀트 소스 층을 리세싱하여 상기 복수의 오메가 핀의 상기 하위 핀 영역들과 대략 동일 평면에 있도록 하는 단계; 및
    상기 고체 상태 도펀트 소스 층으로부터 도펀트들을 상기 복수의 오메가 핀 각각의 상기 하위 핀 영역들 내로 도펀트들을 몰아가는(drive) 단계
    를 추가로 포함하는 반도체 디바이스 제조 방법.
  23. 제22항에 있어서, 상기 고체 상태 도펀트 소스 층을 형성하는 단계는 BSG(borosilicate glass)층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  24. 제22항에 있어서, 상기 고체 상태 도펀트 소스 층을 형성하는 단계는 PSG(phosphosilicate glass) 층 또는 AsSG(arsenic silicate glass) 층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  25. 제19항에 있어서,
    상기 복수의 오메가 핀 각각의 상기 돌출부들과 등각으로 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택의 양쪽 측 상에서, 상기 복수의 오메가 핀 각각의 상기 돌출부들에 소스 및 드레인 영역들을 형성하는 단계
    를 추가로 포함하는 반도체 디바이스 제조 방법.
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