JP2006310458A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】トランジスタが形成される半導体層の任意の位置にパンチスルーを抑制するための高濃度層を形成する。
【解決手段】半導体装置の製造方法は、第１導電型の半導体基板１１上にマスク層１３を形成する工程と、半導体基板１１をマスク層１３をマスクとしてエッチングし、半導体基板１１に凸状半導体層１４を形成する工程と、半導体基板１１上で凸状半導体層１４の下部を覆うように第１絶縁層１５を形成する工程と、第１絶縁層１５に第１導電型の不純物を導入し、凸状半導体層１４の下部に高濃度層１６を形成する工程と、第１絶縁層１５の表面上で凸状半導体層１４の側面上にゲート絶縁膜１７を形成する工程と、ゲート絶縁膜１７上にゲート電極１８を形成する工程とを含む。
【選択図】 図３

Description

本発明は、半導体装置の製造方法に係り、特に凸状半導体層に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置の製造方法に関する。
現在のシステムＬＳＩ（Large-Scale Integrated Circuit）においては、より一層の性能向上のために、システムＬＳＩを構成するＭＯＳＦＥＴの微細化が進んでいる。微細化されたＭＯＳＦＥＴでは、電源電圧を小さくしないと素子の信頼性が低下するが、その一方で電源電圧を下げることによって電流駆動力が低減してしまう。したがって、電流駆動力を維持するためには、しきい値電圧もそれに伴って低下させる必要がある。
一般に、しきい値電圧を低下させると、オフリーク電流が増大し、ゲート長の縮小に伴って短チャネル効果も増大する。さらに、素子の微細化に伴い、ソース領域とドレイン領域との間でパンチスルーが発生しやすくなるためリーク電流が増加し、カットオフ特性が劣化してしまう。
このような問題を解決するために、基板上に凸状半導体層（フィン）を形成し、このフィンの両側面をチャネル領域として使う構造を有するフィン型ＭＯＳＦＥＴが知られている。
フィン型ＭＯＳＦＥＴでは、特性向上のためにフィンの厚さを薄くしている。このようなフィン型ＭＯＳＦＥＴは、ゲート電極が被さっていないフィン下部の基板接合部付近がパンチスルーの電流経路になり易い。よって、このパンチスルーの抑制は重要である。
フィンの不純物プロファイルは、フィンの底部がリーク電流を抑えるため高濃度で、それ以外のチャネル領域がキャリアの移動度を上げるために低濃度であることが望ましい。また、フィンの底部に設けられた基板は、低濃度であることが望ましい。なぜなら、基板が高濃度であると、ソース／ドレイン領域との接合リーク電流が増加し、接合容量の増加による寄生容量が増加する。
ところで、フィンに不純物をイオン注入する場合、基板に垂直方向にイオン注入する。垂直方向にイオン注入を行った場合、フィンに注入された不純物イオンは散乱によって吐き出され周囲の雰囲気に飛び出し、この飛び出した不純物イオンがフィン内へはじき返されてくる確率は低い。また、周囲に物質がないため雰囲気中での散乱によってフィン内へ不純物イオンが入ってくる確率は低い。そのため、平面部と比べてフィン内の不純物濃度が低くなってしまう。
また、フィン内の任意の位置にピークを持たせようとすると、そこまで高加速電圧で不純物イオンを注入しなければならない。この方法では、ピークの位置を制御するのが難しく、また不純物プロファイルがなだらかになってしまう。
また、フィンを形成する前に、予め基板にイオン注入しておくことが考えられるが、この場合、フィンの形成工程によって不純物プロファイルがなだらかになる。また、基板にもイオンが注入されるため、基板内に高濃度層が形成される。このように、フィンおよび基板に理想プロファイルを持たせることができない。
さらに、フィンの両側面にそれぞれ設けられた２つのゲート電極が電気的に切断されている場合、ゲート電極の位置によってはフィンの頂部にゲート電極の制御が及ばないものがある。そのため、フィンの頂部にもパンチスルーストッパーを形成する必要がある。しかし、従来の製造方法では、フィンの頂部にパンチスルーストッパーを形成する場合、チャネル領域の不純物濃度も濃くなってしまう。
この種の関連技術として、ＦｉｎＦＥＴに関する技術が開示されている（非特許文献１参照）。
Masaki Kondo et al., "A FinFET Design Based on Three-Dimensional Process and Device Simulations", Toshiba Corporation, IEEE, 2003.
本発明は、トランジスタが形成される半導体層の任意の位置にパンチスルーを抑制するための高濃度層を形成することが可能な半導体装置の製造方法を提供することを目的とする。
本発明の第１の視点に係る半導体装置の製造方法は、第１導電型の半導体基板上にマスク層を形成する工程と、前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に凸状半導体層を形成する工程と、前記半導体基板上で前記凸状半導体層の下部を覆うように第１絶縁層を形成する工程と、前記第１絶縁層に第１導電型の不純物を導入し、前記凸状半導体層の下部に高濃度層を形成する工程と、前記第１絶縁層の表面上で前記凸状半導体層の側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを具備する。
本発明の第２の視点に係る半導体装置の製造方法は、第１導電型の半導体基板をエッチングし、前記半導体基板に凸状半導体層を形成する工程と、前記凸状半導体層の側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上で前記ゲート電極の両側面にそれぞれ第１および第２側壁絶縁膜を形成する工程と、前記第１および第２側壁絶縁膜に第２導電型の不純物を導入し、前記凸状半導体層内に第１および第２エクステンション領域を形成する工程とを具備する
本発明によれば、トランジスタが形成される半導体層の任意の位置にパンチスルーを抑制するための高濃度層を形成することが可能な半導体装置の製造方法を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の主要部を示す斜視図である。図２は、図１に示した半導体装置を示す平面図である。図３は、図２に示したＢ−Ｂ´線に沿った断面図である。
Ｐ型半導体基板１１上には、凸状半導体層１４が設けられている。また、Ｐ型半導体基板１１上で凸状半導体層１４の下部を覆うように、他の素子と電気的に絶縁するための素子分離領域（ＳＴＩ：Shallow Trench Isolation）１５が設けられている。
凸状半導体層１４のチャネル領域の両側面には、ゲート絶縁膜１７（具体的には、ゲート絶縁膜１７Ａ，１７Ｂ）が設けられている。ゲート絶縁膜１７Ａ，１７Ｂの側面上にはゲート電極１８が設けられている。凸状半導体層１４の下部には、パンチスルーを抑制するための高濃度層（パンチスルーストッパー層）１６が設けられている。このようにして、ダブルゲート構造のフィン型ＭＯＳＦＥＴ（以後、ＦｉｎＦＥＴと称す）が構成されている。
次に、本発明の第１の実施形態に係る半導体装置の製造方法の一例を、図４乃至図３０を用いて説明する。なお、断面図のうち、図２０、図２２、図２４、図２６、図２８および図３０は、図２に示したＡ−Ａ´線に沿った断面図である。図４〜図６、図８〜図１２、図１５〜図１９、図２１、図２３、図２５、図２７、図２９は、図２に示したＢ−Ｂ´線に沿った断面図である。
まず、図４に示すように、Ｐ型半導体基板１１を準備する。なお、本実施形態では、Ｐ型半導体基板１１として、バルクＳｉ基板を用いている。
次に、半導体基板１１の上に、絶縁層１２（例えば、ＳｉＯ２）、絶縁体であるマスク層１３（例えば、ＳｉＮ）を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて順次積層する。そして、図５に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）法とを用いて、後述するフィンの平面形状と同じ形状となるように絶縁層１２およびマスク層１３をエッチングする。
なお、マスク層１３は、一層に限らず複数層であってもよい。例えば、絶縁層１２の上に、ＳｉＮ層、ＳｉＯ２層を順次積層してマスク層１３を形成してもよい（図６参照）。
次に、図７（平面図）および図８に示すように、例えばＲＩＥ法を用いて、半導体基板１１をマスク層１３をマスクとして所望の深さまでエッチングする。これにより、半導体基板１１内に、凸状半導体層１４（以後、フィンと称す）とエッチングによる溝とが同時に形成される。
次に、図９に示すように、半導体基板１１上でマスク層１３を覆うように、例えばＣＶＤ法を用いて絶縁層１５を堆積する。この絶縁層１５は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等から構成される。そして、図１０に示すように、この絶縁層１５をマスク層１３の表面までＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨し、絶縁層１５の表面を平坦化する。
次に、図１１に示すように、所望の高さｈ（あるいは、厚さ）になるように、絶縁層１５をＲＩＥ法を用いてエッチングする。この高さｈは、フィン１４の頂部より低くなるように設定される。これにより、半導体基板１１上に素子分離領域（ＳＴＩ）１５が形成される。
なお、絶縁層１５は、一層に限らず複数層であってもよい。例えば、半導体基板１１およびフィン１４の表面に熱酸化法を用いて酸化膜１５Ａを形成し、その後絶縁層１５を堆積するようにしてもよい（図１２参照）。このようにすることで、フィン１４形成後に、フィン１４の厚さを調節することができる。これにより、フィン１４に形成されたＭＯＳＦＥＴの特性を向上させることができる。
次に、絶縁層１５にＰ型不純物を導入（具体的には、イオン注入）し、この不純物イオンをフィン１４内に拡散させる。これにより、フィン１４内に高濃度層（パンチスルーストッパー層）１６が形成される。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。
このイオン注入は、イオン種が例えばホウ素、加速電圧が約５ｋｅＶ、注入角度が約０度（基板１１に垂直な角度）で行う。また、ドーズ量は、パンチスルーストッパー層１６の不純物濃度がチャネル領域の不純物濃度の例えば１０倍以上になるように設定される。
また、パンチスルーストッパー層１６の不純物濃度は、縮退しない程度、あるいは拡散層（ソース／ドレイン領域、エクステンション領域）との接合リーク、接合容量等を考慮して設定される。また、パンチスルーストッパー層１６は、パンチスルーを抑制できる範囲内で低濃度であることが望ましい。すなわち、ドレイン電圧が印加された場合に、パンチスルーストッパー層内でソース領域とドレイン領域との空乏層同士がくっつかない範囲で低濃度であることが望ましい。
なお、イオン注入は、前述したように、理想的には垂直方向に行うが、製造装置等との関係で多少角度がずれてもかまわない。具体的には、フィン１４の側面に多くの不純物イオンが直接注入されない角度であれば問題ない。以後のイオン注入工程についても同様である。
ここで、加速電圧は、約５ｋｅＶと非常に小さくしている。加速電圧の条件としては、注入する不純物のピーク濃度の位置が絶縁層１５内にあればよい。また、不純物イオンが絶縁層１５を突き抜けなければよい。望ましくは、不純物濃度のピークの位置は、絶縁層１５の表面から１／４の深さである。
また、パンチスルーストッパー層１６は、チャネル領域の下部のみに形成されている。これは、ゲート電極を形成する予定領域に対応する絶縁層１５にイオン注入することで実現できる。なお、製造方法あるいは製造装置等の関係で、チャネル領域の下部以外（すなわち、フィン１４内に形成されるソース領域およびドレイン領域の下部）に高濃度層が形成されてもかまわない。仮に、ソース領域およびドレイン領域の下部に高濃度層が形成された場合でも、ソース領域およびドレイン領域の不純物濃度の方が十分高いため、トランジスタの特性に影響はない。
図１３は、イオン注入されたフィン１４の不純物濃度分布を示す断面図である。図１３では、不純物としてホウ素を用いた例を示している。図１３では、濃度を４つ（１０１９、１０１８、１０１７、１０１６ｃｍ−３）に分けて概略的に示している。
図１４は、図１３に示したフィン１４の不純物プロファイルを示す図である。横軸は深さｙ、縦軸は不純物濃度（ｃｍ−３）を示している。また、図１４には、図１３に示した３つの位置I、II、IIIにおけるそれぞれの不純物プロファイルを示している。なお、図面に示した断面に向かって、位置Iはフィン１４の左端部付近、位置IIはフィン１４の中央部、位置IIIはフィン１４の右端部付近である。
図１３および１４に示すように、フィン１４内には、ホウ素のピークに対応する深さに高濃度層１６が形成されている。この高濃度層１６は、パンチスルーを抑制するためのパンチスルーストッパー層となる。パンチスルーストッパー層１６は、フィン１４内のチャネル領域に比べて１０倍以上の不純物濃度を有しているのが分かる。また、フィン１４内の３つの位置I、II、IIIでは、不純物濃度がほとんど変わらない。すなわち、同じ深さでのフィン１４内の不純物濃度はほとんど変わらない。
また、パンチスルーストッパー層１６のピーク濃度は、絶縁層１５に注入された不純物のピーク濃度と略同じになっている。さらに、パンチスルーストッパー層１６の不純物濃度のピーク位置は、絶縁層１５の不純物濃度のピーク位置と略同じになっている。
なお、絶縁層１５にイオン注入する際、マスク層１３にも同時にイオン注入される。よって、本実施形態のようにフィン１４の下部のみにパンチスルーストッパー層１６を形成する場合、マスク層１３の厚さは、不純物イオンがマスク層１３を介してフィン１４に到達しない厚さに設定される。
次に、図１５に示すように、フィン１４の両側面を熱酸化させることで、フィン１４の両側面にゲート絶縁膜１７Ａ，１７Ｂを形成する。次に、図１６に示すように、絶縁層１５上でマスク層１３を覆うように、例えばＣＶＤ法を用いて導電体（例えば、Ｎ型不純物が導入されたポリシリコン）１８を堆積する。
次に、図１７に示すように、このポリシリコン層１８をマスク層１３の表面までＣＭＰ法を用いて研磨し、ポリシリコン層１８を平坦化する。次に、図１８に示すように、再度ポリシリコンを堆積する。このようにして、表面が平坦なポリシリコン層１８が形成される。
次に、図１９および図２０に示すように、ポリシリコン層１８の上に絶縁層１９（例えば、ＳｉＮ）を堆積する。次に、リソグラフィを用いて絶縁層１９の上にゲート電極の平面形状を有するマスク（図示せず）を形成する。
そして、図２１および図２２に示すように、このマスクを用いて、絶縁層１９をポリシリコン層１８の表面までＲＩＥ法によりエッチングする。このようにして、ポリシリコン層１８の上に、ハードマスク１９が形成される。このハードマスク１９は、後にゲートキャップ絶縁膜となる。
次に、図２３および図２４に示すように、ハードマスク１９をマスクとしてポリシリコン層１８をＳＴＩ１５の表面までＲＩＥ法を用いてエッチングする。このようにして、フィン１４の両側面にゲート電極１８（ダブルゲート構造）が形成される。
次に、図２５および図２６に示すように、ゲート電極１８の両側面（フィン１４の延伸方向（長さ方向）の両側面）に例えばＣＶＤ法およびＲＩＥ法を用いて、エクステンション領域を形成するのに用いられるオフセットスペーサ（オフセット用側壁絶縁膜）２０Ａ，２０Ｂ（例えば、ＳｉＮ）を形成する。そして、オフセットスペーサ２０Ａ，２０Ｂをマスクとしてフィン１４に低濃度のＮ−型不純物（例えば、砒素）をイオン注入することにより、フィン１４にエクステンション領域２１Ａ，２１Ｂを形成する。
このエクステンション領域２１Ａ，２１Ｂは、チャネル電界を緩和するために設けられている。エクステンション領域２１Ａ，２１Ｂを設けることで、トランジスタの短チャネル効果を抑制し、また電流駆動力を向上させることができる。
次に、図２７および図２８に示すように、ゲート電極１８の両側面（すなわち、オフセットスペーサ２０Ａ，２０Ｂの両側面）に例えばＣＶＤ法およびＲＩＥ法を用いてスペーサ（ゲート側壁絶縁膜）２２Ａ，２２Ｂ（例えば、ＳｉＮ）を形成する。次に、図２９および図３０に示すように、マスク層１３および絶縁層１２をフィン１４の表面まで、スペーサ２２Ａ，２２ＢをマスクとしてＲＩＥ法を用いてエッチングする。
そして、スペーサ２２Ａ，２２Ｂをマスクとしてフィン１４に高濃度のＮ＋型不純物（例えば、砒素）をイオン注入することにより、フィン１４内にソース領域２３Ａ、ドレイン領域２３Ｂを形成する。このようにして、ＦｉｎＦＥＴが形成される。
ところで、ＭＯＳＦＥＴのチャネル領域は、不純物が低濃度であることが望ましい。なぜなら、チャネル領域を低濃度にすることで、電界を緩和することができる。これにより、キャリアの移動度を向上（あるいは、ドレイン電流を増加）させることができる。
また、フィン１４の深い部分（下部）は、不純物が高濃度であることが望ましい。なぜなら、フィン１４の下部を高濃度にする（すなわち、高濃度のパンチスルーストッパー層を形成する）ことで、フィン１４の下部で発生しやすいパンチスルーを抑制することができ、またリーク電流を低減することができる。本実施形態で示したＦｉｎＦＥＴは、これらの２つの条件を満足している。
図３１は、フィン１４の深さ方向の不純物濃度が均一（本例では、ホウ素濃度が２×１０１７（ｃｍ−３））である場合のリーク電流密度を示す図である。一方、図３２は、本実施形態のＦｉｎＦＥＴにおけるリーク電流密度を示す図である。
図３１から分かるように、フィン１４の深さ方向の不純物濃度が均一である場合は、フィン１４内（特に、チャネル領域の下部）でのリーク電流が大きいことが分かる。一方、図３２から分かるように、本実施形態で示したようにチャネル領域の下部にパンチスルーストッパー層１６を有することで、フィン１４内でのリーク電流を低減することができる。
図３３は、ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図である。図３３において、横軸は深さ／ピーク深さ、縦軸は濃度／ピーク濃度である。なお、フィン１４の頂部の位置をｙ＝０とし、ピーク濃度の深さであるピーク深さをｙ＝Ｙpeakとする。また、図３３には、従来のＦｉｎＦＥＴを複数の加速電圧（ｅｎｅ）を用いて製造した場合の不純物濃度の変化についても示している。さらに、マスク層１３の厚さを１００ｎｍ、絶縁層１２の厚さを２ｎｍとしている。
図３３に示すように従来例では、イオン注入直後で深さｙ＝Ｙpeak／２における濃度Ｃ（ｙ＝Ｙpeak／２）がピーク濃度の６０％より大きくなっている。プロファイルは、イオン注入後の熱拡散によって決定する。熱処理工程によりホウ素は拡散するため、濃度Ｃ（ｙ＝Ｙpeak／２）＞０．６Ｃ（ｙ＝Ｙpeak）となりチャネル領域でのキャリアの移動度が低下する。また、従来例では、拡散後においてＣ（ｙ＞ＹＬ）＞Ｃ（ｙ＝ＹＣ）となり、濃度Ｃ（ｙ＝ＹＣ）がピーク濃度に近くないため、接合リークが増加する。
しかし、本実施形態におけるＦｉｎＦＥＴのプロファイルは、図３３に示すようにＣ（ｙ＝ＹＣ）＜Ｃ（ｙ＝Ｙpeak）＜Ｃ（ｙ＝ＹＬ）であり、深さｙ＝Ｙpeak／２における濃度はピーク濃度の２０％より小さくなっている。すなわち、従来例と比べて１／３以下になっている。
また、拡散後でもＣ（ｙ＝ＹＣ）＜０．２Ｃ（ｙ＝Ｙpeak）となり、チャネル領域の移動度が大きくなると同時に、Ｃ（ｙ＝ＹＬ）＜０．２Ｃ（ｙ＝Ｙpeak）となり接合リークを抑制することができる。
さらに、本実施形態におけるＦｉｎＦＥＴのプロファイルは、チャネル領域とパンチスルーストッパー層と間で濃度変化が急峻になっている。すなわち、フィン１４内の深さ方向の小さな領域に高濃度層を形成することができる。これにより、チャネル領域を大きくすることができるため、高性能なＭＯＳＦＥＴを形成することができる。
以上詳述したように本実施形態では、チャネル領域の下部に、チャネル領域の不純物濃度より高濃度のパンチスルーストッパー層１６を形成することができる。これにより、ＦｉｎＦＥＴのパンチスルーを抑制でき、またリーク電流を低減することができる。
また、本実施形態の製造方法を用いることで、パンチスルーストッパー層１６がＳＴＩ１５の表面の位置付近に形成されるので、ＦｉｎＦＥＴのチャネル領域とパンチスルーストッパー層１６とを自己整合で形成できる。すなわち、リソグラフィ工程を用いずに、チャネル領域とパンチスルーストッパー層１６とを同時に形成することができる。
なお、ゲート電極１８とパンチスルーストッパー層１６との相対的な位置関係は任意に設定可能である。具体的には、パンチスルーストッパー層１６を形成するためのイオン注入工程の後（すなわち、図１１の状態）、ＳＴＩ１５の表面の位置を低くするために、ＳＴＩ１５を例えばＲＩＥ法を用いて数ｎｍエッチングする（図３４参照）。
その後、ゲート絶縁膜１７Ａ，１７Ｂおよびゲート電極１８を形成することで、パンチスルーストッパー層１６をゲート電極１８に近づけることができる。この結果、より効果的にパンチスルーを抑制することができる。
（第２の実施形態）
第２の実施形態は、Ｎ型半導体基板を用い、このＮ型半導体基板に形成されたフィンに砒素をイオン注入してパンチスルーストッパー層を形成するようにしている。
Ｐ型半導体基板１１を用いた第１の実施形態の特徴として、図１３に示すようにフィン１４の下部の周りを取り囲むＳＴＩ１５にも同様に不純物イオンが注入され、このＳＴＩ１５もほぼ同じ高さのピーク濃度を持っている。
本実施形態では、Ｎ型半導体基板１１Ａを用い、このＮ型半導体基板１１Ａ内に形成されたフィン１４にＮ型不純物として砒素をイオン注入する。図３５は、本発明の第２の実施形態に係る半導体装置の不純物濃度分布を示す断面図である。図３６は、図３５に示したフィン１４の不純物プロファイルを示す図である。
砒素をイオン注入した場合は、酸化膜との偏析の結果、ホウ素の場合と逆に熱処理工程（アニール）中にＳＴＩ１５内の砒素イオンがフィン１４に吸い込まれる。よって、フィン１４の周りを取り囲むＳＴＩ１５に砒素イオンが注入されているため、フィン１４内の高濃度層（パンチスルーストッパー層１６Ａ）のピーク濃度が増加する。これにより、ホウ素に急峻なプロファイルとなる。
図３７は、イオン注入後とアニール後との不純物プロファイルを示す図である。図３７に示すように、アニール後にＳＴＩ１５内の砒素イオンがフィン１４に吸い込まれることによって、パンチスルーストッパー層１６Ａのピーク濃度が増加しているのが分かる。
また、高濃度層の不純物が拡散してＳＴＩ１５の表面高さまで広がるため、パンチスルーストッパー層１６Ａがゲート電極に近づく。これにより、パンチスルーストッパー層１６Ａは、ホウ素に比べてよいプロファイルとなる。この結果、より効果的にパンチスルーを抑制することができる。
（第３の実施形態）
第３の実施形態は、フィン１４内に２つのパンチスルーストッパー層を設けるようにしたものである。以下に、本発明の第３の実施形態に係る半導体装置の製造方法を説明する。図１０までの製造工程は、第１の実施形態と同じである。
次に、図３８（Ｂ−Ｂ´線に沿った断面図）に示すように、絶縁層１５をフィン１４頂部までＲＩＥ法を用いてエッチングする。次に、絶縁層１５にＰ型不純物をイオン注入し、この不純物イオンをフィン１４の上部に拡散させる。これにより、フィン１４内にパンチスルーストッパー層１６Ｂが形成される。
このイオン注入は、イオン種は例えばホウ素、加速電圧は約５ｋｅＶ、注入角度は０度（基板１１に垂直な角度）で行う。ここで、加速電圧は、約５ｋｅＶと非常に小さくしている。これにより、フィン１４の上部に第１のパンチスルーストッパー層１６Ｂを形成することができる。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。なお、このアニール工程は、後述する第２のパンチスルーストッパー層１６を形成した後に一度に行うようにしてもよい。
次に、図１１に示すように、所望の高さｈ（あるいは、厚さ）になるように、絶縁層１５をＲＩＥ法を用いてエッチングする。これにより、半導体基板１１上にＳＴＩ１５が形成される。
次に、ＳＴＩ１５にイオン注入することで、フィン１４内に第２のパンチスルーストッパー層１６を形成する。このイオン注入も同様に、イオン種は例えばホウ素、加速電圧は約５ｋｅＶ、注入角度は０度（基板１１に垂直な角度）で行う。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。その後の製造工程は、第１の実施形態と同じである。
図３９は、イオン注入されたフィン１４のホウ素濃度分布を示す断面図である。図４０は、図３９に示したフィン１４の不純物プロファイルを示す図である。横軸は深さｙ、縦軸は不純物濃度（ｃｍ−３）を示している。
図３９および図４０に示すように、フィン１４内には、上部（深さｙ＝Ｙpeak１）と下部（深さｙ＝Ｙpeak２）とにそれぞれ第１のパンチスルーストッパー層１６Ｂと第２のパンチスルーストッパー層１６とが形成されている。さらに、パンチスルーストッパー層１６Ｂ，１６は、フィン１４内のチャネル領域に比べて１０倍以上の不純物濃度を有している。
図４１は、本実施形態と従来例との不純物プロファイルを比較する図である。図４１には、フィン１４内の不純物プロファイル（すなわち、ｙ≧０）を示している。図４１には、本実施形態のプロファイルの他に、２つの従来例（１）、従来例（２）のプロファイルを示している。
従来では、フィン１４の上部にパンチスルーストッパー層を形成する場合、例えばマスク層１３に向けて高加速電圧で不純物をイオン注入する。図４１に示した従来例（１）は、ホウ素を加速電圧約３０ｋｅＶでイオン注入した場合のプロファイルである。また、図４１に示した従来例（２）は、ホウ素を加速電圧約３５ｋｅＶでイオン注入した場合のプロファイルである。
図４１に示すように、従来例（１）および従来例（２）では、深さｙ＝０付近に高濃度層が形成され、深くなるにつれて緩やかに不純物濃度が減少する。一方、本実施形態では、フィン１４の上部にプロファイルが急峻なパンチスルーストッパー層１６Ｂを形成することができる。
図４２は、ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図である。図４２において、横軸は深さｙ、縦軸は濃度／ピーク濃度である。図４２において、従来例（１）および従来例（２）のＦｉｎＦＥＴは、濃度Ｃ（ｙ＝ＹＣ／２）が濃度Ｃ（ｙ＝０）の４０％より大きくなっている。
一方、本実施形態のＦｉｎＦＥＴは、濃度Ｃ（ｙ＝ＹＣ／２）が濃度Ｃ（ｙ＝０）の２０％より小さくなっている。すなわち、チャネル領域の不純物濃度が従来例に比べて半分以下となっている。これにより、キャリアの移動度を向上させることができる。
さらに、チャネル領域とパンチスルーストッパー層との間の不純物濃度の変化が非常に急峻になっている。これにより、フィン１４内の小さな領域により効果的なパンチスルーストッパー層を形成することができる。
以上詳述したように本実施形態のＦｉｎＦＥＴは、フィン１４の上部で発生するパンチスルーを抑制することができる。これにより、ゲート電極１８による制御性を向上させることができる。その他の効果は、第１の実施形態と同様である。
また、ＦｉｎＦＥＴでは、フィンの両側面にそれぞれ設けられた２つのゲート電極が電気的に切断されている構成のものがある。このような構成のＦｉｎＦＥＴでは、ゲート電極の位置によってはフィンの頂部にゲート電極の制御が及ばない。しかし、本実施形態で示したように、フィン１４の上部にもパンチスルーストッパー層を形成することで、フィン１４の上部で発生するパンチスルーを抑制することができる。
なお、本実施形態では、フィン１４の上部と下部とに２つのパンチスルーストッパー層を形成しているが、フィン１４の上部のみにパンチスルーストッパー層を形成するようにしてもよい。
（第４の実施形態）
第４の実施形態は、不純物の加速電圧を調節してフィン１４内に２つのパンチスルーストッパー層を形成するようにしたものである。以下に、本発明の第４の実施形態に係る半導体装置の製造方法を説明する。図１１までの製造工程は、第１の実施形態と同じである。
次に、マスク層１３を上面から一部エッチングする。そして、マスク層１３および絶縁層１５に、例えばホウ素を高加速電圧でイオン注入する。また、このイオン注入は、基板に垂直方向に行う。図４３は、イオン注入されたフィン１４のホウ素濃度分布を示す断面図である。図４３に示すように、マスク層１３を通過して注入されたホウ素イオンによりフィン１４の上部（深さｙ＝Ｙpeak１）に第１のパンチスルーストッパー層１６Ｂが形成される。
さらに、絶縁層１５に注入されたホウ素イオンがフィン１４内に拡散することで、フィン１４の下部（深さｙ＝Ｙpeak２）に第２のパンチスルーストッパー層１６が形成される。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。
本実施形態のイオン注入工程は、不純物イオンがマスク層１３を通過し、かつ絶縁層１５を突き抜けないように、加速電圧を調整して行う。また、このような条件を満たすために、前述したようにマスク層１３の一部をエッチングし、マスク層１３の厚さを調節する。
以上詳述したように本実施形態では、１回のイオン注入工程で、フィン１４内のチャネル領域の上部と下部とに２つのパンチスルーストッパー層１６，１６Ｂを形成することができる。これにより、フィン１４内のチャネル領域の上部と下部とで発生するパンチスルーを抑制することができる。
（第５の実施形態）
第５の実施形態は、半導体基板としてＳＯＩ（Silicon On Insulator）構造を有する基板を用いてＦｉｎＦＥＴを形成したものである。
以下に、本発明の第５の実施形態に係る半導体装置の製造方法の一例を、図４４乃至図４８を用いて説明する。なお、図４４乃至図４８は、図２に示したＢ−Ｂ´線に沿った断面図である。
まず、図４４に示すように、ＳＯＩ構造を有するＳＯＩ基板３１を準備する。具体的には、ＳＯＩ基板３１は、支持基板３２と、この支持基板３２の上に設けられた絶縁層（例えば、ＢＯＸ（Buried Oxide）層）３３と、このＢＯＸ層３３の上に設けられたＰ型半導体層であるＳＯＩ層３４とからなる。
次に、ＳＯＩ層３４の上に、絶縁層１２およびマスク層１３を形成する。次に、図４５に示すように、例えばＲＩＥ法を用いて、ＢＯＸ層３３の表面までＳＯＩ層３４をマスク層１３をマスクとしてエッチングする。これにより、ＢＯＸ層３３の上に凸状半導体層１４（フィン）とエッチングによる溝とが同時に形成される。また、ＢＯＸ層３３は、素子分離領域として機能する。
次に、図４６に示すように、ＢＯＸ層３３上でマスク層１３を覆うように、絶縁層１５を堆積する。そして、図４７に示すように、この絶縁層１５をマスク層１３の表面までＣＭＰ法を用いて研磨する。
次に、図４８に示すように、絶縁層１５を所望の高さｈになるように、ＲＩＥ法を用いてエッチングする。次に、絶縁層１５にＰ型不純物をイオン注入し、この不純物イオンをフィン１４内に拡散させる。これにより、フィン１４内にパンチスルーストッパー層１６が形成される。このイオン注入工程は、第１の実施形態と同様である。
その後、ゲート絶縁膜１７Ａ，１７Ｂ、ゲート電極１８、ソース領域２３Ａおよびドレイン領域２３Ｂを形成する。これらの製造工程も第１の実施形態と同様である。このようにして、ＳＯＩ基板を用いてダブルゲート構造のＦｉｎＦＥＴが形成される。
なお、本実施形態で示した絶縁層１５は、フィン１４の形状が均一な部分をチャネル領域として使用するために用いられる。これにより、このフィン１４を用いて形成されたＦｉｎＦＥＴの特性を向上させることができる。しかし、これに限定されず、パンチスルーストッパー層１６がゲート電極１８に近くなるように絶縁層１５の一部をエッチングしてもよいし、あるいは絶縁層１５をすべてエッチングしてもよい。
以上詳述したように、ＳＯＩ基板を用いてＦｉｎＦＥＴを構成しても、パンチスルーを抑制することができる。その他の効果は、第１の実施形態と同様である。また、本実施形態は、他の各実施形態にも適用可能であることはもちろんである。
（第６の実施形態）
第６の実施形態は、エクステンション領域の不純物プロファイルを均一にするための製造方法について示している。第１の実施形態では、ゲート電極１８の両側面にオフセットスペーサ２０Ａ，２０Ｂを形成した後、半導体基板１１に垂直方向（Ｙ方向）からエクステンション領域形成のためのイオン注入を行っている。
第１の実施形態で示した製造方法によりエクステンション領域を形成した場合、フィン１４内にＹ方向に沿って不純物濃度が変化するプロファイルとなる。すなわち、エクステンション領域の不純物濃度が均一になっていない。
また、エクステンション領域を形成する他の方法として、フィン側面に垂直方向（Ｘ方向）からイオン注入を行う方法が考えられる（具体的には、隣接する素子との関係で、斜めＸ方向からイオン注入を行う）。この方法では、エクステンション領域の不純物プロファイルを均一にすることは可能であるが、複数のＦｉｎＦＥＴの密度が高くなるにしたがって斜めＸ方向からイオン注入するための角度を得られなくなる。
以下に、本発明の第６の実施形態に係る半導体装置の製造方法を説明する。図２４までの製造工程は、第１の実施形態と同じである。
次に、図４９（斜視図）に示すように、ＣＶＤ法およびＲＩＥ法を用いてゲート電極１８の両側面にスペーサ（ゲート側壁絶縁膜）２２Ａ，２２Ｂ（例えば、ＳｉＮ）を形成する。この時、製造方法上、フィン１４の両側面にも側壁絶縁膜４１Ａ，４１Ｂが形成される。スペーサ２２Ａ，２２Ｂおよび側壁絶縁膜４１Ａ，４１Ｂの膜厚は、例えば１０ｎｍである。
次に、スペーサ２２Ａ，２２Ｂに低濃度のＮ−型不純物（例えば、砒素）をイオン注入し、この不純物イオンをフィン１４内に拡散させる。これにより、フィン１４内にエクステンション領域４２Ａ，４２Ｂが形成される。図５０は、イオン注入方向を説明するための平面図である。図５１は、イオン注入方向を説明するためのＸ方向から見た側面図である。
このイオン注入は、図５０および図５１に示す方向で行われる。また、このイオン注入は、加速電圧が約５ｋｅＶで行う。加速電圧の条件としては、注入する不純物のピーク濃度の位置がスペーサ２２Ａ，２２Ｂ内にあればよい。その後、結晶欠陥の回復と注入イオンの電気的活性化のためにアニ−ルを行う。
これにより、不純物イオンがスペーサ２２Ａ，２２Ｂに均一に注入される。よって、スペーサ２２Ａ，２２Ｂに注入された不純物が拡散し、フィン１４内に不純物プロファイルが均一なエクステンション領域４２Ａ，４２Ｂが形成される。
図５２は、エクステンション領域４２Ａ，４２Ｂを示すＡ−Ａ´線に沿った断面図である。図５２に示すように、フィン１４内でスペーサ２２Ａ，２２Ｂに対応する位置にエクステンション領域４２Ａ，４２Ｂが形成されている。
その後、マスク層１３および絶縁層１２をフィン１４の表面まで、スペーサ２２Ａ，２２ＢをマスクとしてＲＩＥ法を用いてエッチングする。そして、スペーサ２２Ａ，２２Ｂをマスクとしてフィン１４に高濃度のＮ＋型不純物（例えば、砒素）をイオン注入することにより、フィン１４内にソース領域２３Ａ、ドレイン領域２３Ｂを形成する。これらの製造工程は、第１の実施形態と同様である。
以上詳述したように本実施形態の製造方法によれば、フィン１４内に不純物プロファイルが均一なエクステンション領域４２Ａ，４２Ｂを形成することができる。具体的には、Ｙ方向では不純物プロファイルが均一で、かつＺ方向ではエクステンション領域として最適な不純物プロファイルを有するエクステンション領域４２Ａ，４２Ｂを形成することができる。
また、第１の実施形態で示したエクステンション領域２１Ａ，２１Ｂを形成するためのオフセットスペーサを形成しなくてよい。すなわち、ゲート側壁絶縁膜を一度に形成することができる。これにより、製造工程を削減することができる。
また、本実施形態の半導体基板はバルク基板に限らず、第５の実施形態と同様にＳＯＩ基板を用いてもよい。
（第７の実施形態）
上記各実施形態は、ダブルゲート構造を有するＦｉｎＦＥＴに本発明を適用した例を示している。しかし、これに限定されるものではなく、他のゲート構造を有するＦｉｎＦＥＴに適用してもかまわない。以下に、他のゲート構造を有するＦｉｎＦＥＴについて説明する。
まず、トライゲート構造を有するＦｉｎＦＥＴについて、図５３乃至図５７を用いて説明する。なお、図５３乃至図５６は、図２に示したＢ−Ｂ´線に沿った断面図である。
図１１（パンチスルーストッパー層１６を形成する）までの製造工程は、第１の実施形態と同様である。次に、図５３に示すように、マスク層１３および絶縁層１２を例えばＲＩＥ法により全てエッチングする。
次に、図５４に示すように、フィン１４を熱酸化させることで、フィン１４の表面と、絶縁層１５上でフィン１４の両側面とにゲート絶縁膜１７を形成する。次に、図５５に示すように、絶縁層１５上でフィン１４を覆うように、ポリシリコン１８を堆積する。
次に、図５６に示すように、このポリシリコン層１８の表面をＣＭＰ法を用いて平坦化する。その後、ポリシリコン層１８の上にハードマスク１９を形成し、ポリシリコン層１８をこのハードマスク１９をマスクとしてＲＩＥ法を用いて所望の平面形状にエッチングする。これにより、図５７（平面図）に示したゲート電極１８が形成される。その後の製造工程は、第１の実施形態と同じである。
このようにして、トライゲート構造を有するＦｉｎＦＥＴが形成される。具体的には、このトライゲート型ＦｉｎＦＥＴは、フィン１４の上面とフィン１４の両側面との３つのゲート電極で制御することが可能である。
次に、４端子ダブルゲート構造のＦｉｎＦＥＴについて説明する。図１７までの製造工程は、第１の実施形態と同じである。次に、図５８（Ｂ−Ｂ´線に沿った断面図）に示すように、ポリシリコン層１８をフィン１４の頂部まで例えばＲＩＥ法によりエッチングする。これにより、ポリシリコン層１８は、電気的に切断された２つのポリシリコン層１８Ａ，１８Ｂとなる。
その後、ポリシリコン層１８Ａ，１８Ｂの上にハードマスク１９を形成し、ポリシリコン層１８Ａ，１８Ｂをこのハードマスク１９をマスクとしてＲＩＥ法を用いて所望の平面形状にエッチングする。これにより、図５９（平面図）に示したゲート電極１８Ａ，１８Ｂが形成される。その後の製造工程は、第１の実施形態と同様である。このようにして、４端子ダブルゲート構造のＦｉｎＦＥＴが形成される。
すなわち、このＦｉｎＦＥＴは、電気的に切断された２つのゲート電極１８Ａ，１８Ｂを有している。よって、２つのゲート電極１８Ａ，１８Ｂを別々に制御することが可能である。よって、２つのゲート電極１８Ａ，１８Ｂと、ソース領域と、ドレイン領域とに接続された４つの端子でＦｉｎＦＥＴを動作させることができる。
次に、マスク層１３がない４端子ダブルゲート構造のＦｉｎＦＥＴについて説明する。図５６までの製造工程は、トライゲート構造のＦｉｎＦＥＴと同様である。次に、図６０（Ｂ−Ｂ´線に沿った断面図）に示すように、ポリシリコン層１８の表面位置がＳＴＩ１５より上でフィン１４の頂部より下になるように、ポリシリコン層１８をＲＩＥ法によりエッチングする。これにより、ポリシリコン層１８は、電気的に切断された２つのポリシリコン層１８Ａ，１８Ｂとなる。
その後、ポリシリコン層１８Ａ，１８Ｂの上にハードマスク１９を形成し、ポリシリコン層１８Ａ，１８Ｂをこのハードマスク１９をマスクとしてＲＩＥ法を用いて所望の平面形状にエッチングする。これにより、図６１（平面図）に示したゲート電極１８Ａ，１８Ｂが形成される。その後の製造工程は、第１の実施形態と同様である。このようにして、マスク層１３がない４端子ダブルゲート構造のＦｉｎＦＥＴが形成される。
以上詳述したように、第１乃至第６の実施形態を本実施形態で示した各ＦｉｎＦＥＴに適用しても本発明の効果を得ることができる。
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
本発明の第１の実施形態に係る半導体装置の主要部を示す斜視図。 図１に示した半導体装置を示す平面図。 図２のＢ−Ｂ´線に沿った半導体装置の断面図。 本発明の第１の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図４に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 マスク層１３が複数層で構成された半導体装置の断面図。 図５に続く半導体装置の製造方法を示す平面図。 図５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図８に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図９に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図１０に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 絶縁層１５が複数層で構成された半導体装置の断面図。 イオン注入されたフィン１４の不純物濃度分布を示す断面図。 図１３に示したフィン１４の不純物プロファイルを示す図。 図１１に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図１５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図１６に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図１７に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図１８に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図１８に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。 図１９に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図２０に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。 図２１に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図２２に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。 図２３に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図２４に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。 図２５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図２６に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。 図２７に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図２８に続く半導体装置の製造方法を示すＡ−Ａ´線に沿った断面図。 フィン１４の深さ方向の不純物濃度が均一である場合のリーク電流密度を示す図。 第１の実施形態のＦｉｎＦＥＴにおけるリーク電流密度を示す図。 ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図。 パンチスルーストッパー層１６をゲート電極１８に近づける場合の半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 本発明の第２の実施形態に係る半導体装置の不純物濃度分布を示す断面図。 図３５に示したフィン１４の不純物プロファイルを示す図。 イオン注入後とアニール後との不純物プロファイルを示す図。 本発明の第３の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 イオン注入されたフィン１４のホウ素濃度分布を示す断面図。 図３９に示したフィン１４の不純物プロファイルを示す図。 第３の実施形態と従来例との不純物プロファイルを比較する図 ホウ素を用いた場合におけるフィン１４内の不純物濃度の変化を示す図。 本発明の第４の実施形態に係るイオン注入されたフィン１４の不純物濃度分布を示す断面図。 本発明の第５の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図４４に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図４５に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図４６に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 図４７に続く半導体装置の製造方法を示すＢ−Ｂ´線に沿った断面図。 本発明の第６の実施形態に係る半導体装置の製造方法を示す斜視図。 イオン注入方向を説明するための半導体装置の平面図。 イオン注入方向を説明するためのＸ方向から見た半導体装置の側面図。 エクステンション領域４２Ａ，４２Ｂを示すＡ−Ａ´線に沿った断面図。 トライゲート構造のＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。 図５３に続くＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。 図５４に続くＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。 図５５に続くＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。 図５６に続くＦｉｎＦＥＴの製造方法を示す平面図。 ４端子ダブルゲート構造のＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。 図５８に続くＦｉｎＦＥＴの製造方法を示す平面図。 他の４端子ダブルゲート構造のＦｉｎＦＥＴの製造方法を示すＢ−Ｂ´線に沿った断面図。 図６０に続くＦｉｎＦＥＴの製造方法を示す平面図。
符号の説明
１１…Ｐ型半導体基板、１１Ａ…Ｎ型半導体基板、１２…絶縁層、１３…マスク層、１４…フィン、１５…ＳＴＩ、１６，１６Ａ，１６Ｂ…パンチスルーストッパー層、１７，１７Ａ，１７Ｂ…ゲート絶縁膜、１８，１８Ａ，１８Ｂ…ゲート電極、１９…ハードマスク、２０Ａ，２０Ｂ…オフセットスペーサ、２１Ａ，２１Ｂ…エクステンション領域、２２Ａ，２２Ｂ，４１Ａ，４１Ｂ…スペーサ、２２Ａ，２２Ｂ…エクステンション領域、２３Ａ…ソース領域、２３Ｂ…ドレイン領域、３１…ＳＯＩ基板、３２…支持基板、３３…ＢＯＸ層、３４…ＳＯＩ層、４２Ａ，４２Ｂ…側壁絶縁膜。

Claims (5)

  1. 第１導電型の半導体基板上にマスク層を形成する工程と、
    前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に凸状半導体層を形成する工程と、
    前記半導体基板上で前記凸状半導体層の下部を覆うように第１絶縁層を形成する工程と、
    前記第１絶縁層に第１導電型の不純物を導入し、前記凸状半導体層の下部に高濃度層を形成する工程と、
    前記第１絶縁層の表面上で前記凸状半導体層の側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記高濃度層の不純物濃度のピークは、前記凸状半導体層内で前記半導体基板の表面と前記第１絶縁層の表面との間にあることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記高濃度層を形成する工程の後に、前記不純物が拡散するように、前記第１絶縁層および前記凸状半導体層を熱処理する工程をさらに具備することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記高濃度層は、前記凸状半導体層のチャネル領域の下部に形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 第１導電型の半導体基板をエッチングし、前記半導体基板に凸状半導体層を形成する工程と、
    前記凸状半導体層の側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    半導体基板上で前記ゲート電極の両側面にそれぞれ第１および第２側壁絶縁膜を形成する工程と、
    前記第１および第２側壁絶縁膜に第２導電型の不純物を導入し、前記凸状半導体層内に第１および第２エクステンション領域を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
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