JP2012517689A - 半導体装置及びその製造方法 - Google Patents

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Abstract

基板（１１）上に形成されたフィン型半導体領域（１３）の両側部にエクステンション領域（１７）が設けられている。フィン型半導体領域（１３）を跨ぐと共にエクステンション領域（１７）と隣り合うようにゲート電極（１５）が形成されている。ゲート電極（１５）と隣り合う領域のフィン型半導体領域（１３）の上部に、エクステンション領域（１７）よりも高い抵抗率を有する抵抗領域（３７）が形成されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、基板上にフィン型半導体領域を有するダブルゲート型の半導体装置及びその製造方法に関するものである。
近年、半導体装置の高集積化、高機能化及び高速化に伴って、益々半導体装置の微細化の要求が高まっている。そこで、基板上におけるトランジスタの占有面積の低減を目指して種々のデバイス構造が提案されている。その中でも、フィン（Ｆｉｎ）型構造を持つ電界効果トランジスタが注目されている。このフィン型構造を持つ電界効果トランジスタは、一般的にフィン型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれ、基板の主面に対して垂直な薄い壁（フィン）状の半導体領域（以下、フィン型半導体領域という）からなる活性領域を有している。フィン型ＦＥＴにおいては、フィン型半導体領域の上面に加えて両側面をチャネル面として用いたトリプルゲート型構造を実現できるため、基板上におけるトランジスタの占有面積を低減することができる（例えば特許文献１、非特許文献１参照）。
図１３（ａ）〜（ｅ）は、従来のフィン型トリプルゲートＦＥＴの構造を示す図であり、図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）におけるＡ−Ａ線の断面図であり、図１３（ｃ）は図１３（ａ）におけるＢ−Ｂ線の断面図であり、図１３（ｄ）は図１３（ａ）におけるＣ−Ｃ線の断面図であり、図１３（ｅ）は図１３（ａ）におけるＤ−Ｄ線の断面図である。
従来のフィン型トリプルゲートＦＥＴは、図１３（ａ）〜（ｅ）に示すように、シリコンからなる支持基板１０１と、支持基板１０１上に形成された酸化シリコンからなる絶縁層１０２と、絶縁層１０２上に形成されたフィン型半導体領域１０３ａ〜１０３ｄと、フィン型半導体領域１０３ａ〜１０３ｄ上にゲート絶縁膜１０４ａ〜１０４ｄを介して形成されたゲート電極１０５と、ゲート電極１０５の側面上に形成された絶縁性サイドウォールスペーサ１０６と、フィン型半導体領域１０３ａ〜１０３ｄにおけるゲート電極１０５を挟む両側方領域に形成されたエクステンション領域１０７と、フィン型半導体領域１０３ａ〜１０３ｄにおけるゲート電極１０５及び絶縁性サイドウォールスペーサ１０６を挟む両側方領域に形成されたソース・ドレイン領域１１７とを有している。フィン型半導体領域１０３ａ〜１０３ｄは、絶縁層１０２上においてゲート幅方向に一定間隔で並ぶように配置されている。ゲート電極１０５は、ゲート幅方向にフィン型半導体領域１０３ａ〜１０３ｄを跨ぐように形成されている。エクステンション領域１０７は、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの上部に形成された第１の不純物領域１０７ａと、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの両側部に形成された第２の不純物領域１０７ｂとから構成されている。また、ソース・ドレイン領域１１７は、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの上部に形成された第３の不純物領域１１７ａと、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの両側部に形成された第４の不純物領域１１７ｂとから構成されている。尚、ポケット領域の説明及び図示については省略する。
ところが、前述の従来のフィン型トリプルゲートＦＥＴにおいては、図１３（ｂ）に示すように、チャネル形成領域となるフィン型半導体領域１０３ａ〜１０３ｄの上部コーナーに対して、上方のゲート電極１０５からの電圧に加えて、側方のゲート電極１０５からの電圧も印加されるため、当該上部コーナーでは電気的特性が不安定になりやすい。
そこで、フィン型半導体領域の上面をハードマスクによって覆うことにより、フィン型半導体領域の両側面のみをチャネル面として用いたフィン型ダブルゲートＦＥＴが提案されている（例えば非特許文献２参照）。
図１４は、従来のフィン型ダブルゲートＦＥＴの断面図である。尚、図１４は、図１３（ｂ）示す従来のフィン型トリプルゲートＦＥＴの断面構成と対応する図であり、図１４において、図１３（ａ）〜（ｅ）に示す従来のフィン型トリプルゲートＦＥＴと同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図１４に示すように、従来のフィン型ダブルゲートＦＥＴにおいては、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの上面とゲート電極１０５（正確にはゲート絶縁膜１０４ａ〜１０４ｄ）との間には、例えばシリコン酸化膜からなるハードマスク１５０が介在しており、これにより、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの両側面のみがチャネル面として機能することになる。
尚、従来のフィン型ダブルゲートＦＥＴの平面構成は、図１３（ａ）に示す従来のフィン型トリプルゲートＦＥＴの平面構成と同じであり、従来のフィン型ダブルゲートＦＥＴにおける図１３（ａ）のＢ−Ｂ線及びＣ−Ｃ線の断面構成も、図１３（ｃ）及び（ｄ）に示す従来のフィン型トリプルゲートＦＥＴの断面構成と同じである。但し、図示は省略しているが、従来のフィン型ダブルゲートＦＥＴにおける図１３（ａ）のＤ−Ｄ線の断面構成は、図１３（ｅ）に示す従来のフィン型トリプルゲートＦＥＴの断面構成においてフィン型半導体領域１０３ｂの上面とゲート電極１０５（正確にはゲート絶縁膜１０４ｂ）との間にハードマスク１５０を介在させた構成となる。
特開２００６−１９６８２１号公報
Ｄ．Ｌｅｎｏｂｌｅ他、Ｅｎｈａｎｃｅｄ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＰＭＯＳ ＭＵＧＦＥＴ ｖｉａ ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ｃｏｎｆｏｒｍａｌ ｐｌａｓｍａ−ｄｏｐｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｅｘｔｅｎｓｉｏｎｓ、２００６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐ．２１２ Ｊｅａｎ−Ｐｉｅｒｒｅ Ｃｏｌｉｎｇｅ、ＦｉｎＦＥＴｓ ａｎｄ Ｏｔｈｅｒ Ｍｕｌｔｉ−Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ、Ｓｅｒｉｅｓ ｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ、ｐ．１４−１９
しかしながら、従来のフィン型ダブルゲートＦＥＴにおいては、所望のトランジスタ特性が得られないという問題点がある。
前記に鑑み、本発明は、フィン型半導体領域を有するダブルゲート型の半導体装置において所望の特性が得られるようにすることを目的とする。
前記の目的を達成するために、本願発明者らは、従来のフィン型ダブルゲートＦＥＴにおいて所望のトランジスタ特性が得られない理由を検討した結果、次のような知見を得るに至った。
従来のフィン型ダブルゲートＦＥＴを製造するためのエクステンション注入をイオン注入法やプラズマドーピング法を用いて実施した場合、図１４に示す断面では、ゲート電極１０５がマスクとなっているため、フィン型半導体領域１０３ａ〜１０３ｄに不純物は注入されない。すなわち、ゲート電極１０５により覆われた領域のフィン型半導体領域１０３ａ〜１０３ｄの側部にも上部にもエクステンション注入工程で不純物が注入されることはない。
一方、図１３（ｃ）及び（ｄ）に示す断面（エクステンション注入時には、図１３（ｃ）の絶縁性サイドウォールスペーサ１０６、及び図１３（ｄ）のソース・ドレイン領域１１７は形成されていない）では、フィン型半導体領域１０３ａ〜１０３ｄに不純物が注入される。
図１５（ａ）は、イオン注入法を用いてエクステンション注入を行っている様子を示した断面図であり、図１５（ｂ）は、プラズマドーピング法を用いてエクステンション注入を行っている様子を示した断面図である。尚、図１５（ａ）及び（ｂ）において、図１３（ａ）〜（ｅ）に示す従来のフィン型ＦＥＴと同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
図１５（ａ）に示すように、イオン注入法を用いてエクステンション注入を実施した場合、フィン型半導体領域１０３ａ〜１０３ｄの上面のみならず側面にも不純物を導入するために、イオン注入によってイオン１０８ａ及び１０８ｂをそれぞれ、鉛直方向に対して互いに異なる側に傾いた注入角度でフィン型半導体領域１０３ａ〜１０３ｄに注入することによって、エクステンション領域１０７を形成する。この場合、フィン型半導体領域１０３ａ〜１０３ｄの上部には、イオン１０８ａ及びイオン１０８ｂの両方が注入されてなる第１の不純物領域１０７ａが形成される。しかしながら、フィン型半導体領域１０３ａ〜１０３ｄの両側部には、イオン１０８ａ又はイオン１０８ｂのいずれか一方のみが注入されてなる第２の不純物領域１０７ｂが形成される。すなわち、イオン１０８ａのドーズ量とイオン１０８ｂのドーズ量とが同じである場合、第１の不純物領域１０７ａの注入ドーズ量は、第２の不純物領域１０７ｂの注入ドーズ量の２倍の大きさになってしまう。その結果、第１の不純物領域１０７ａの抵抗率は、第２の不純物領域１０７ｂの抵抗率と比べて例えば５０％程度低くなる。
また、図１５（ｂ）に示すように、プラズマドーピング法を用いてエクステンション注入を実施した場合、注入イオン１０９ａと、吸着種（ガス分子やラジカル等の中性種）１０９ｂと、スパッタリングによってフィン型半導体領域１０３ａ〜１０３ｄを離脱する不純物１０９ｃとのバランスによって決まる注入ドーズ量を持つ第１の不純物領域１０７ａがフィン型半導体領域１０３ａ〜１０３ｄの上部に形成される。しかしながら、フィン型半導体領域１０３ａ〜１０３ｄの両側部の注入ドーズ量については、注入イオン１０９ａやスパッタリングによる離脱不純物１０９ｃの影響は小さく、主として吸着種１０９ｂによって決まる注入ドーズ量を持つ第２の不純物領域１０７ｂがフィン型半導体領域１０３ａ〜１０３ｄの両側部に形成される。その結果、第１の不純物領域１０７ａの注入ドーズ量は、第２の不純物領域１０７ｂの注入ドーズ量と比べて例えば２５％程度高くなるので、第１の不純物領域１０７ａの抵抗率は、第２の不純物領域１０７ｂの抵抗率と比べて例えば２５％程度低くなる。
以上に説明したように、従来のフィン型ダブルゲートＦＥＴのエクステンション領域の形成方法によると、フィン型半導体領域１０３ａ〜１０３ｄの上部に形成される第１の不純物領域１０７ａの抵抗率が、フィン型半導体領域１０３ａ〜１０３ｄの側部に形成される第２の不純物領域１０７ｂの抵抗率と比べて低くなる。このようなエクステンション構造を有するフィン型ダブルゲートＦＥＴを動作させた場合、エクステンション領域１０７を流れる電流は、第２の不純物領域１０７ｂと比べて抵抗率が低い第１の不純物領域１０７ａに集中することになる（図１３（ｃ）参照）。一方、チャネルについては、ゲート電極１０５より覆われた領域のフィン型半導体領域１０３ａ〜１０３ｄの側部にのみチャネルが形成され、ハードマスク１５０に覆われたフィン型半導体領域１０３ａ〜１０３ｄの上部はチャネルとして機能しない（図１４参照）。これはフィン型ダブルゲートＦＥＴの特徴であり、トランジスタの制御性を高精度化するために、フィン型半導体領域１０３ａ〜１０３ｄの上部をハードマスク１５０により覆うことによってゲート電極１０５からの電界の影響がフィン型半導体領域１０３ａ〜１０３ｄの上部に及ばないようにした結果である。そのため、エクステンション領域１０７を流れる電流は、フィン型半導体領域１０３ａ〜１０３ｄ上部の第１の不純物領域１０７ａに集中しているにもかかわらず、チャネルはフィン型半導体領域１０３ａ〜１０３ｄ側部にしか存在しないので、チャネルに流れる電流は、フィン型半導体領域１０３ａ〜１０３ｄ側部のうち比較的上側の部分により多く流れる。言い換えると、ゲート電極１０５より覆われたチャネル領域では、フィン型半導体領域１０３ａ〜１０３ｄ側部のうち比較的下側の部分に流れる電流は、フィン型半導体領域１０３ａ〜１０３ｄ側部のうち比較的上側の部分に流れる電流よりも小さくなってしまう。すなわち、オン時に流れる電流が、チャネルとなるフィン型半導体領域１０３ａ〜１０３ｄ側部において不均一に流れてしまうので、所望のトランジスタ特性が得られないという問題が生じるのである。
また、本願発明者らは、従来のフィン型ダブルゲートＦＥＴのエクステンション注入にプラズマドーピング法を用いた場合には、次のような問題が生じることを見出した。図１６（ａ）に示すように、プラズマドーピング法（プラズマ生成ガスはＢ2 Ｈ6 とＨｅとの混合ガス）を平坦な半導体領域１５１に適用した場合、半導体領域１５１を構成するシリコンの削れ量は１ｎｍ／ｍｉｎ以下である。しかしながら、図１６（ｂ）に示すように、前述のプラズマドーピング法を用いてフィン型半導体領域に不純物領域を形成した場合、平坦な半導体領域１５１上のフィン型半導体領域１５２の上部コーナーの削れ量は１０ｎｍ／ｍｉｎよりも大きくなってしまう。
図１７は、このような問題が生じたフィン型半導体領域上にゲート絶縁膜を介してゲート電極を形成した様子を表す斜視図である。図１７に示すように、上部に不純物領域１６１ａを有し且つ両側部に不純物領域１６１ｂを有するフィン型半導体領域１６１を跨ぐようにゲート電極１６３が形成されている。具体的には、フィン型半導体領域１６１の上面とゲート電極１６３との間には、下から順にハードマスク１６４とゲート絶縁膜１６２とが介在しており、フィン型半導体領域１６１の側面とゲート電極１６３との間にはゲート絶縁膜１６２が介在している。図１７において、ａ、ｂ、ｃ、ｄは、ゲート絶縁膜１６２とハードマスク１６４とによって構成される鞍馬形状の内壁のうちソース側のコーナーを表し、ａ''、ｂ''、ｃ''、ｄ''は、コーナーａ、ｂ、ｃ、ｄをフィン型半導体領域１６１のソース側端面まで平行移動させたものである。
尚、一般にエクステンション領域上にはサイドウォールスペーサ（図１７において図示省略）を形成し、エクステンション注入後のエクステンション領域を保護しているが、前記ソース側端面とは、サイドウォールスペーサにより覆われている半導体領域のうちチャネルから最も離れた箇所を意味するものとする。また、フィン型半導体領域１６１の上部コーナーの削れ量Ｇは、当該上部コーナーからｂ''又はｃ''までの距離であり、当該上部コーナーの曲率半径をｒとすると、Ｇ＝（√２ー１）×ｒである（但しドーピング前の上部コーナーの曲率半径は０（コーナーが直角）であるものとする）。
ここで、フィン型半導体領域１６１の上部コーナーの削れ量Ｇが大きくなると、ゲート絶縁膜１６２とハードマスク１６４とから構成される鞍馬形状の内壁コーナーｂ又はｃと、例えばエクステンション領域となる不純物領域１６１ａ又は１６１ｂとの間には、意図しない隙間が生じてしまうことになる。このようなエクステンション構造を有するフィン型ダブルゲートＦＥＴを動作させた場合、エクステンション領域となるフィン型半導体領域１６１の上部コーナー（つまりチャネルとなるフィン型半導体領域１６１側部のうち最も上側に位置する部分）では電流が流れにくくなるため、所望のトランジスタ特性が得られないという問題が生じるのである。
以上に述べた知見に基づき、本願発明者らは、フィン型半導体領域の両側部にのみエクステンション領域を形成する一方、フィン型半導体領域の上部には、エクステンション領域よりも高い抵抗率を有する抵抗領域を形成するという発明を想到するに至った。
この発明によれば、エクステンション領域を流れる電流はフィン型半導体領域の両側部のみを流れるので、言い換えると、当該電流がフィン型半導体領域の上部を流れることがないので、ゲート電極により覆われたチャネル形成領域のフィン型半導体領域においても、その側部に電流を均一に流してやることができる。すなわち、オン時に流れる電流が、チャネルとなるフィン型半導体領域側部において均一に流れるので、フィン型ダブルゲートＦＥＴにおいて所望のトランジスタ特性を得ることができる。
また、この効果は、従来のフィン型ダブルゲートＦＥＴのようにフィン型半導体領域の上面とゲート電極との間にハードマスクを設けた構成を採用することなく得られるものである。従って、ハードマスクを除外した構成の採用が可能となり、微細化を大幅に向上させることができるという顕著な効果、及び、工程を簡単化してスループットを大幅に向上させることができるという顕著な効果を得ることができる。
また、本発明によれば、フィン型半導体領域の上部に抵抗領域を形成しておくことにより、フィン型半導体領域の上部コーナーの電気的特性を安定化させることができる。このため、フィン型半導体領域の上部コーナーの削れ量が大きくなっても、言い換えると、鞍馬形状のゲート絶縁膜の内壁コーナーと、ゲート絶縁膜外側（つまりゲート電極外側）のフィン型半導体領域の上部コーナーとの間に意図しない隙間が生じたとしても、トランジスタ特性の劣化を防止することができる。
尚、対象物の抵抗率（比抵抗）をＲｒ、シート抵抗をＲｓ、厚さ（接合深さ）をｔ、拡がり抵抗をＲｗとすると、Ｒｓ＝Ｒｒ／ｔである。また、拡がり抵抗測定において広く知られている関係式Ｒｗ＝ＣＦ×ｋ×Ｒｒ／（２×３．１４×ｒ）に表されているように、抵抗率（比抵抗）Ｒｒと拡がり抵抗Ｒｗとは基本的には１対１の関係にあるので、Ｒｓ∝Ｒｗ／ｔと表せる。前記関係式において、ＣＦは拡がり抵抗Ｒｗの体積効果を考慮した補正項（補正無しの場合にはＣＦ＝１）であり、ｋは探針と試料との間のショットキー障壁における極性依存性を考慮した補正項（例えば試料がｐ型シリコンの場合にはｋ＝１、試料がｎ型シリコンの場合にはｋ＝１〜３）であり、ｒは探針先端の曲率半径である。以下の説明においては、主として「抵抗率（比抵抗）」を用いて説明を行うが、抵抗の大小関係については「抵抗率（比抵抗）」を「シート抵抗」又は「拡がり抵抗」と読み替えてもよい。
具体的には、本発明に係る半導体装置は、基板上に形成され且つその両側部にエクステンション領域を有するフィン型半導体領域と、前記フィン型半導体領域を跨ぐと共に前記エクステンション領域と隣り合うように形成されたゲート電極と、前記ゲート電極と隣り合う領域の前記フィン型半導体領域の上部に形成された抵抗領域とを備え、前記抵抗領域は、前記エクステンション領域よりも高い抵抗率を有する。
本発明に係る半導体装置において、前記ゲート電極と前記フィン型半導体領域との間に介在するように前記フィン型半導体領域上に形成されたゲート絶縁膜をさらに備えていてもよい。
本発明に係る半導体装置において、前記ゲート電極の側面を覆うように形成された絶縁性サイドウォールスペーサをさらに備え、前記抵抗領域は前記絶縁性サイドウォールスペーサの下に位置していてもよい。
本発明に係る半導体装置において、前記抵抗領域は、前記ゲート電極の下に位置する部分を除く前記フィン型半導体領域の前記上部に実質的に形成されていてもよい。
本発明に係る半導体装置において、前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に形成されていてもよい。
本発明に係る半導体装置において、前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に実質的に形成されていてもよい。
本発明に係る半導体装置において、オン状態で電流が流れるチャネルは、前記ゲート電極に覆われた前記フィン型半導体領域の前記両側部に形成されてもよい。ここで、前記抵抗領域は、前記オン状態で前記フィン型半導体領域の前記上部に流れる電流を制限するように設けられていてもよい。また、前記オン状態で前記抵抗領域よりも大きい電流が前記チャネルに流れてもよい。
本発明に係る半導体装置において、動作時に前記フィン型半導体領域の前記上部はチャネルとして機能しなくてもよい。
本発明に係る半導体装置において、オン状態で流れる電流は、前記ゲート電極に覆われた前記フィン型半導体領域の前記両側部を実質的に均一に流れてもよい。
本発明に係る半導体装置において、前記抵抗領域がアモルファス領域を有すると、フィン型半導体領域側部のエクステンション領域よりも高い抵抗率を有する抵抗領域をフィン型半導体領域の上部に確実に形成することができる。ここで、前記アモルファス領域が結晶化阻害元素、例えばゲルマニウム、アルゴン、フッ素又は窒素等を含むと、アモルファス領域を有する抵抗領域を確実に形成することができる。尚、結晶化阻害元素として、前記エクステンション領域の反対導電型の不純物、例えば砒素等が導入されていてもよい。
本発明に係る半導体装置において、前記抵抗領域に、前記エクステンション領域の反対導電型の不純物が導入されていると、フィン型半導体領域側部のエクステンション領域よりも高い抵抗率を有する抵抗領域をフィン型半導体領域の上部に確実に形成することができる。
本発明に係る半導体装置において、前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていてもよい。
本発明に係る半導体装置において、前記ゲート電極の両側面、前記エクステンション領域及び前記抵抗領域を覆うように絶縁性サイドウォールスペーサが形成されており、前記ゲート電極から見て前記絶縁性サイドウォールスペーサの外側の領域の前記フィン型半導体領域における少なくとも両側部に、ソース・ドレイン領域が形成されていてもよい。
本発明に係る半導体装置において、前記フィン型半導体領域の側面の高さが、前記フィン型半導体領域の上面におけるゲート幅方向の幅と比べて大きいと、従来技術と比較して、前述の本発明の効果が顕著に発揮される。
本発明に係る第１の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程（ｂ）と、前記フィン型半導体領域の上部及び両側部に不純物を導入し、それにより、前記フィン型半導体領域の上部に第１の不純物領域を形成すると共に前記フィン型半導体領域の両側部に第２の不純物領域を形成する工程（ｃ）と、前記第１の不純物領域及び前記第２の不純物領域に導入した前記不純物を電気的に活性化する工程（ｄ）とを備え、前記工程（ｃ）及び前記工程（ｄ）の少なくとも一方のプロセス条件を、前記第１の不純物領域が少なくとも部分的にアモルファス状態となるように選択する。
本発明に係る第１の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができるので、前述の本発明の効果を得ることができる。特に、フィン型ダブルゲートＦＥＴでは、チャネルはフィン型半導体領域の側部にのみ有効に形成されるので、本発明のように、フィン型半導体領域の側部にエクステンション領域として形成される不純物領域の抵抗率を、フィン型半導体領域の上部に形成される不純物領域の抵抗率よりも可能な限り小さくすることが非常に重要である。
本発明に係る第１の半導体装置の製造方法において、前記不純物の導入時に前記ゲート電極をマスクとして用いてもよい。
本発明に係る第１の半導体装置の製造方法において、熱処理を用いて前記不純物を電気的に活性化してもよい。
本発明に係る第１の半導体装置の製造方法において、部分的にアモルファス状態にある前記第１の不純物領域の抵抗率は、前記第２の不純物領域の抵抗率よりも高くてもよい。
具体的には、本発明に係る第１の半導体装置の製造方法において、前記工程（ｃ）はプラズマドーピングを用いると共に、前記フィン型半導体領域の上部に形成される第１のアモルファス領域の厚さが前記フィン型半導体領域の両側部に形成される第２のアモルファス領域の厚さよりも大きくなるようにプラズマドーピング時のバイアス電圧を設定してもよい。尚、プラズマドーピング時の圧力の下限については、スループットや装置限界等の支障がない範囲において低く設定することができるが、例えば現行のプラズマ装置の性能等を考慮した場合には当該下限は０．１Ｐａ程度であり、将来的に予定されているプラズマ装置の性能を考慮した場合には当該下限は０．０１Ｐａ程度である。
また、この場合、前記工程（ｄ）では、前記第２のアモルファス領域が結晶回復し且つ前記第１のアモルファス領域の少なくとも一部分がアモルファス化状態を維持するように熱処理温度を選択してもよい。尚、具体的な熱処理方法として、ｓｐｉｋｅ ＲＴＡ（Rapid Thermal Annealing ）やミリセカンドアニールを用いる場合には、熱処理時間の調整の余地はほとんどないので、熱処理温度の設定によって実質的にサーマルバジェットが決まる。
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間、又は前記工程（ｃ）と前記工程（ｄ）との間に、前記フィン型半導体領域の上部に結晶化阻害元素、例えばゲルマニウム、アルゴン、フッ素又は窒素等を導入する工程をさらに備えていてもよい。このようにすると、フィン型半導体領域上部の第１の不純物領域の少なくとも一部分を確実にアモルファス化することができる。尚、結晶化阻害元素として、前記エクステンション領域の反対導電型の不純物、例えば砒素等を導入してもよい。
本発明に係る第２の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程（ｂ）と、前記フィン型半導体領域の上部及び両側部に第１導電型の不純物を導入し、それにより、前記フィン型半導体領域の上部に第１の不純物領域を形成すると共に前記フィン型半導体領域の両側部に第２の不純物領域を形成する工程（ｃ）と、前記第１の不純物領域及び前記第２の不純物領域に導入した前記第１導電型の不純物を電気的に活性化する工程（ｄ）とを備え、前記工程（ｂ）よりも後に、前記フィン型半導体領域の上部に、前記第１導電型の不純物とは反対導電型の第２導電型の不純物を導入する工程をさらに備えている。
本発明に係る第２の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができるので、前述の本発明の効果を得ることができる。特に、フィン型ダブルゲートＦＥＴでは、チャネルはフィン型半導体領域の側部にのみ有効に形成されるので、本発明のように、フィン型半導体領域の側部にエクステンション領域として形成される不純物領域の抵抗率を、フィン型半導体領域の上部に形成される不純物領域の抵抗率よりも可能な限り小さくすることが非常に重要である。尚、本発明に係る第２の半導体装置の製造方法において、前記フィン型半導体領域の上部に前記第２導電型の不純物を導入する工程を、前記第１導電型の不純物を熱処理により電気的に活性化する工程（ｄ）よりも後に行ってもよい。
本発明に係る第２の半導体装置の製造方法において、前記第１導電型の不純物の導入時及び前記第２導電型の不純物の導入時に前記ゲート電極をマスクとして用いてもよい。
本発明に係る第２の半導体装置の製造方法において、熱処理を用いて前記第１導電型の不純物を電気的に活性化してもよい。
本発明に係る第１又は第２の半導体装置の製造方法において、前記基板上に絶縁層を形成する工程をさらに備え、前記絶縁層上に前記フィン型半導体領域が形成されてもよい。
本発明に係る第１又は第２の半導体装置の製造方法において、前記フィン型半導体領域の側面は、前記フィン型半導体領域の上面に対して垂直であってもよい。
本発明に係る第３の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程と、前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程と、前記ゲート電極と隣り合う領域の前記フィン型半導体領域の両側部にエクステンション領域を形成する工程と、前記ゲート電極と隣り合う領域の前記フィン型半導体領域の上部に、前記エクステンション領域よりも高い抵抗率を有する抵抗領域を形成する工程とを備えている。
本発明に係る第３の半導体装置の製造方法において、前記フィン型半導体領域上にゲート絶縁膜を、前記ゲート電極と前記フィン型半導体領域との間に介在するように形成する工程をさらに備えていてもよい。
本発明に係る第３の半導体装置の製造方法において、前記ゲート電極の側面を覆うように絶縁性サイドウォールスペーサを形成する工程をさらに備え、前記抵抗領域は前記絶縁性サイドウォールスペーサの下に位置していてもよい。
本発明に係る第３の半導体装置の製造方法において、前記抵抗領域は、前記ゲート電極の下に位置する部分を除く前記フィン型半導体領域の前記上部に実質的に形成されてもよい。
本発明に係る第３の半導体装置の製造方法において、前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に形成されてもよい。
本発明に係る第３の半導体装置の製造方法において、前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に実質的に形成されてもよい。
本発明に係る第３の半導体装置の製造方法において、前記抵抗領域はアモルファス領域を有していてもよい。ここで、前記アモルファス領域は結晶化阻害元素、例えばゲルマニウム、アルゴン、フッ素又は窒素等を含んでいてもよい。
本発明によると、エクステンション領域となるフィン型半導体領域側部の抵抗率をフィン型半導体領域上部の抵抗率よりも小さくした半導体装置、言い換えると、フィン型半導体領域側部に低抵抗のエクステンション領域を備えた半導体装置を得ることができるので、フィン型ダブルゲートＦＥＴ等の３次元デバイスにおける特性劣化を防止することができる。
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ−Ｄ線の断面図である。 図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法におけるエクステンション注入前、エクステンション注入直後、及び不純物活性化熱処理後（デバイス完成状態）のそれぞれの時点でのエクステンション形成領域の断面構成を示す図である。 図４は、本発明の第１の実施形態に係る半導体装置のフィン型半導体領域側面をフィン型半導体領域上面と同じ平面（仮想平面）に展開して、ゲートＯＮ時に流れる電流を模式的に示す図である。 図５は、本発明の第１の実施形態に係る半導体装置の製造方法のエクステンション注入によりフィン型半導体領域に不純物を注入した直後のＴＥＭ写真である。 図６（ａ）は、フィン型半導体領域上部に相当する平坦な半導体基板表面部に対してプラズマドーピングを行った直後のＴＥＭ写真であり、図６（ｂ）は、前記のプラズマドーピングの実施後に９２５℃でスパイクＲＴＡによる熱処理を実施した後のＴＥＭ写真であり、図６（ｃ）は、前記のプラズマドーピングの実施後に１０００℃でスパイクＲＴＡによる熱処理を実施した後のＴＥＭ写真である。 図７は、Ｂ2 Ｈ6 とＨｅとの混合ガスを用いたプラズマドーピングを６０秒間実施したときのバイアス電圧とアモルファス領域の厚さとの関係を示す図である。 図８は、ｓｐｉｋｅ ＲＴＡ温度と、アモルファスシリコンが結晶シリコンに回復する厚さとの関係を示す図である。 図９は、本発明の第１の実施形態に係る半導体装置の製造方法によって得られる半導体デバイスの具体的構造の一例を模式的に示す斜視図である。 図１０は、本発明の第１の実施形態に係る半導体装置の製造方法によって得られる半導体デバイスの具体的構造の他例を模式的に示す斜視図である。 図１１（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１２（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１３（ａ）〜（ｅ）は、従来のフィン型トリプルゲートＦＥＴの構造を示す図であり、図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）におけるＡ−Ａ線の断面図であり、図１３（ｃ）は図１３（ａ）におけるＢ−Ｂ線の断面図であり、図１３（ｄ）は図１３（ａ）におけるＣ−Ｃ線の断面図であり、図１３（ｅ）は図１３（ａ）におけるＤ−Ｄ線の断面図である。 図１４は、従来のフィン型ダブルゲートＦＥＴの断面図である。 図１５（ａ）は、イオン注入法を用いてエクステンション注入を行っている様子を示した断面図であり、図１５（ｂ）は、プラズマドーピング法を用いてエクステンション注入を行っている様子を示した断面図である。 図１６（ａ）及び（ｂ）は、従来のフィン型ダブルゲートＦＥＴのエクステンション注入にプラズマドーピング法を用いた場合の問題点を説明するための図である。 図１７は、図１６（ｂ）に示す問題が生じたフィン型半導体領域上にゲート絶縁膜を介してゲート電極を形成した様子を表す斜視図である。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１（ａ）〜（ｅ）は、本実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
本実施形態のフィン型ＦＥＴは、図１（ａ）〜（ｅ）に示すように、例えばシリコンからなる支持基板１１と、支持基板１１上に形成された例えば酸化シリコンからなる絶縁層１２と、絶縁層１２上に形成されたフィン型半導体領域１３ａ〜１３ｄと、フィン型半導体領域１３ａ〜１３ｄ上に例えばシリコン酸窒化膜からなるゲート絶縁膜１４ａ〜１４ｄを介して形成されたゲート電極１５と、ゲート電極１５の側面上に形成された絶縁性サイドウォールスペーサ１６と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５を挟む両側方領域に形成されたエクステンション領域１７と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５及び絶縁性サイドウォールスペーサ１６を挟む両側方領域に形成されたソース・ドレイン領域２７とを有している。ゲート電極１５は、ゲート幅方向にフィン型半導体領域１３ａ〜１３ｄを跨ぐように形成されている。ポケット領域の説明及び図示については省略している。
本実施形態において、各フィン型半導体領域１３ａ〜１３ｄは、ゲート幅方向の幅ａが例えば２２ｎｍ程度であり、ゲート長方向の幅ｂが例えば３５０ｎｍ程度であり、高さ（厚さ）ｃが例えば６５ｎｍ程度であり、絶縁層１２上においてゲート幅方向にピッチｄ（例えば４４ｎｍ程度）で並ぶように配置されている。フィン型半導体領域１３ａ〜１３ｄの上面と側面とは互いに垂直であってもよいし、垂直でなくてもよい。
本実施形態の特徴として、エクステンション領域１７は、絶縁性サイドウォールスペーサ１６により覆われている領域（つまりゲート電極１５と隣り合う領域）のフィン型半導体領域１３ａ〜１３ｄの側部のみに形成されている一方、絶縁性サイドウォールスペーサ１６により覆われている領域のフィン型半導体領域１３ａ〜１３ｄの上部には、エクステンション領域１７よりも高い抵抗率を有する抵抗領域３７が形成されている。本実施形態では、抵抗領域３７は、少なくとも一部分がアモルファス化された不純物領域である。すなわち、本実施形態の半導体装置は、フィン型ダブルゲートＦＥＴを備えた半導体装置である。
尚、本実施形態において、ソース・ドレイン領域２７は、ゲート電極１５から見て絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ａ〜１３ｄにおける上部及び側部にそれぞれ形成された不純物領域２７ａ及び２７ｂから構成されている。しかし、エクステンション領域１７と同様に、フィン型半導体領域１３ａ〜１３ｄの上部に抵抗領域を設けることにより、フィン型半導体領域１３ａ〜１３ｄの側部のみにソース・ドレイン領域２７を設けてもよい。
以上に説明した本実施形態によると、エクステンション領域１７を流れる電流はフィン型半導体領域１３ａ〜１３ｄの両側部のみを流れるので、言い換えると、当該電流がフィン型半導体領域１３ａ〜１３ｄの上部を流れることがないので、ゲート電極１５により覆われたチャネル形成領域のフィン型半導体領域１３ａ〜１３ｄにおいても、その側部に電流を均一に流してやることができる。すなわち、オン時に流れる電流が、チャネルとなるフィン型半導体領域１３ａ〜１３ｄの側部において均一に流れるので、フィン型ダブルゲートＦＥＴにおいて所望のトランジスタ特性を得ることができる。特に、フィン型半導体領域１３ａ〜１３ｄの側面の高さが、フィン型半導体領域１３ａ〜１３ｄの上面におけるゲート幅方向の幅と比べて大きくなるに従って、従来技術と比較して、前述の本実施形態の効果が顕著に発揮される。
また、前述の本実施形態の効果は、従来のフィン型ダブルゲートＦＥＴのようにフィン型半導体領域の上面とゲート電極との間にハードマスクを設けた構成を採用することなく得られるものである。従って、ハードマスクを除外した構成の採用が可能となり、微細化を大幅に向上させることができるという顕著な効果、及び、工程を簡単化してスループットを大幅に向上させることができるという顕著な効果を得ることができる。
さらに、本実施形態によると、フィン型半導体領域１３ａ〜１３ｄの上部に抵抗領域３７を形成しておくことにより、フィン型半導体領域１３ａ〜１３ｄの上部コーナーの電気的特性を安定化させることができる。このため、フィン型半導体領域１３ａ〜１３ｄの上部コーナーの削れ量が大きくなっても、言い換えると、鞍馬形状のゲート絶縁膜１４ａ〜１４ｄの内壁コーナーと、ゲート絶縁膜１４ａ〜１４ｄの外側（つまりゲート電極１５の外側）のフィン型半導体領域１３ａ〜１３ｄの上部コーナーとの間に意図しない隙間が生じたとしても、トランジスタ特性の劣化を防止することができる。
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図２（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図２（ａ）〜（ｄ）は、図１（ａ）におけるＤ−Ｄ線の断面構成と対応している。
まず、図２（ａ）に示すように、例えばシリコンからなる厚さ７７５μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２を介して例えばシリコンからなる厚さ６５ｎｍの半導体層が設けられたＳＯＩ（Semiconductor On Insulator）基板を準備する。その後、当該半導体層をパターニングして、活性領域となるｎ型のフィン型半導体領域１３ｂを形成する。ここで、フィン型半導体領域１３ｂは、ゲート幅方向の幅ａが例えば２２ｎｍ程度であり、ゲート長方向の幅ｂが例えば３５０ｎｍ程度であり、高さ（厚さ）ｃが例えば６５ｎｍ程度であり、隣接する他のフィン型半導体領域とピッチｄ（例えば４４ｎｍ程度）で並ぶように配置される。また、本実施形態では、フィン型半導体領域１３ｂを、側面が上面に対して垂直になるようにパターニングする。
次に、図２（ｂ）に示すように、フィン型半導体領域１３ｂの上面及び側面を覆うように例えばハフニウム酸化物からなる厚さ２ｎｍのゲート絶縁膜１４を形成した後、支持基板１１上の全面に亘って例えば厚さ２０ｎｍのポリシリコン膜１５Ａを形成する。
次に、図２（ｃ）に示すように、ポリシリコン膜１５Ａ上に、例えばダブルパターニング技術を用いてゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ポリシリコン膜１５Ａをエッチングして、フィン型半導体領域１３ｂ上にゲート電極１５を形成し、その後、前記レジストパターンを除去する。このとき、ゲート絶縁膜１４もエッチングされて、ゲート電極１５の下側にゲート絶縁膜１４ｂが残存する。尚、フィン型半導体領域１３ｂの上面上において、ゲート電極１５のゲート長方向の長さは例えば３８ｎｍ程度である。また、ゲート電極１５は、ゲート幅方向においてはフィン型半導体領域１３ｂを跨ぐように形成されている（図１（ｂ）参照）。
その後、ゲート電極１５をマスクとして、ｐ型の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。このとき、フィン型半導体領域１３ｂの上部に形成されるアモルファス領域の厚さがフィン型半導体領域１３ｂの両側部に形成されるアモルファス領域の厚さよりも大きくなるように、プラズマドーピング条件、例えばバイアス電圧の設定を行う。これにより、図２（ｃ）に示すように、フィン型半導体領域１３ｂの両側部には、エクステンション領域１７となるｐ型不純物領域が形成される一方、フィン型半導体領域１３ｂの上部には、エクステンション領域１７よりも高い抵抗率を有する抵抗領域３７が形成される。
尚、本実施形態では、エクステンション領域１７を形成するためのプラズマドーピング時の圧力を０．６Ｐａ以下に設定することにより、フィン型半導体領域１３ｂの側部の注入ドーズ量を、フィン型半導体領域１３ｂの上部の注入ドーズ量の８０％以上にすることができる。具体的なプラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＢ2 Ｈ6 （ジボラン）であり、原料ガス中でのＢ2 Ｈ6 濃度が０．５質量％であり、原料ガスの総流量が１００ｃｍ3 ／分（標準状態）であり、チャンバー内圧力が０．３５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧（Ｖｐｐ）が４３０Ｖであり、プラズマドーピング時間が６０秒である。
次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ｂに不純物をイオン注入して、ｎ型ポケット領域を形成する。
次に、図２（ｄ）に示すように、支持基板１１上の全面に亘って例えば厚さ２５ｎｍの絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成する。
その後、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、ｐ型不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。これにより、図２（ｄ）に示すように、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの上部に、ソース・ドレイン領域２７の一部となるｐ型不純物領域２７ａが形成されると共に、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの側部に、ソース・ドレイン領域２７の一部となるとなるｐ型不純物領域２７ｂが形成される。
尚、本実施形態では、ソース・ドレイン領域２７を形成するためのプラズマドーピング時の圧力を０．６Ｐａ以下に設定する（ドーピング時間は例えば６０秒間）ことにより、フィン型半導体領域１３ｂの側部の注入ドーズ量を、フィン型半導体領域１３ｂの上部の注入ドーズ量の８０％以上にすることができる。
続いて、エクステンション領域１７及びソース・ドレイン領域２７に導入した不純物を熱処理により電気的に活性化するために、例えばスパイクＲＴＡ法を１０００℃程度の温度で実施する。このとき、フィン型半導体領域１３ｂの側部（つまりエクステンション領域１７）のアモルファス領域が結晶回復し且つフィン型半導体領域１３ｂの上部（つまり抵抗領域３７）のアモルファス領域の少なくとも一部分がアモルファス化状態を維持するように、熱処理温度及び熱処理時間を設定する。これにより、完成状態の半導体装置において、エクステンション領域１７の抵抗率を抵抗領域３７の抵抗率よりも低くすることができ、所望のトランジスタ特性を得ることができる。尚、具体的な熱処理方法として、ｓｐｉｋｅ ＲＴＡやミリセカンドアニールを用いる場合には、熱処理時間の調整の余地はほとんどないので、熱処理温度の設定によって実質的にサーマルバジェットが決まる。
すなわち、本実施形態の製造方法の特徴は、
（１）フィン型半導体領域１３ｂの側部に形成されたエクステンション領域１７の注入ドーズ量が、フィン型半導体領域１３ｂの上部に形成された抵抗領域３７の注入ドーズ量と比べて８０％以上に設定されていること
（２）エクステンション注入直後において、フィン型半導体領域１３ｂの上部に形成された抵抗領域３７のアモルファス領域の厚さが、フィン型半導体領域１３ｂの側部に形成されたエクステンション領域１７のアモルファス領域の厚さよりも厚いこと（図３（ｂ）参照）
（３）不純物活性化熱処理後において、フィン型半導体領域１３ｂの側部に形成されたエクステンション領域１７のアモルファス領域は結晶回復している一方、フィン型半導体領域１３ｂの上部に形成された抵抗領域３７のアモルファス領域の一部分（表面部）はアモルファス化状態のままであること（図３（ｃ）参照）
である。ここで、図３（ａ）〜（ｃ）は、エクステンション注入前、エクステンション注入直後、及び不純物活性化熱処理後（デバイス完成状態）のそれぞれの時点でのエクステンション形成領域の断面構成を示している。尚、図３（ａ）〜（ｃ）において、ａ−Ｓｉはアモルファス領域を、ｃ−Ｓｉは結晶領域を表している。また、図３（ａ）〜（ｃ）において、図１（ａ）〜（ｅ）に示す半導体装置と同一の構成要素には、同一の符号を付している。
以上に説明した本実施形態の特徴により、フィン型半導体領域側部のエクステンション領域の抵抗率を、フィン型半導体領域上部の抵抗率よりも小さく設定することができるので、フィン型半導体領域側部のみをチャネルとするフィン型ダブルゲートＦＥＴにおいても、所望のトランジスタ特性を得ることができる。具体的には、本実施形態のようなエクステンション構造を有するフィン型ダブルゲートＦＥＴを動作させた場合、ゲートＯＮ時に流れる電流は、フィン型半導体領域１３上部の抵抗領域３７と比べて抵抗率が低いフィン型半導体領域１３側部のエクステンション領域１７を主として流れる。このため、フィン型半導体領域１３側部のエクステンション領域１７を流れてきた電流は、チャネルでもフィン型半導体領域１３側部を流れることとなり、スムーズに電流が流れる。この結果、フィン型半導体領域１３側部のうちの比較的上側の部分に形成されたチャネルを流れる電流と、フィン型半導体領域１３側部のうちの比較的下側の部分に形成されたチャネルを流れる電流とは同程度の大きさとなる。これにより、所望のトランジスタ特性を得ることができる。
図４は、本実施形態の半導体装置のフィン型半導体領域側面をフィン型半導体領域上面と同じ平面（仮想平面）に展開して、ゲートＯＮ時に流れる電流（図中矢印）を模式的に示している。図４に示すように、本実施形態の半導体装置においては、ゲートＯＮ時であっても、フィン型半導体領域１３上部の抵抗領域３７の存在によって、フィン型半導体領域１３上部がチャネルとして機能することはない。尚、図４において、図１（ａ）〜（ｅ）に示す半導体装置と同一の構成要素には、同一の符号を付している。
尚、本実施形態において、フィン型半導体領域１３側部に形成されたエクステンション領域１７の注入ドーズ量が、フィン型半導体領域１３上部に形成された抵抗領域３７の注入ドーズ量の８０％（より好ましくは９０％）程度以上であれば、従来技術と比べてトランジスタ特性を顕著に改善することができる。その理由は次の通りである。すなわち、本実施形態においては、フィン型半導体領域１３上部に形成されたアモルファス領域の少なくとも一部分を、不純物活性化熱処理後にもアモルファス化状態のまま残留させることによって、フィン型半導体領域１３上部（つまり抵抗領域３７）の抵抗率を増大させている。ここで、注入ドーズ量自体を可能な限りフィン型半導体領域１３の上部と側部とで同等にした方が、より望ましくは、フィン型半導体領域１３の側部の注入ドーズ量をフィン型半導体領域１３の上部の注入ドーズ量よりも大きくした方が、熱処理後にアモルファス領域を残留させることにより増大させなければならないフィン型半導体領域１３上部の抵抗の割合を小さくすることができる。これにより、従来技術と比べてトランジスタ特性を顕著に且つ容易に改善することが可能となる。
また、本実施形態において、ゲート電極１５から見て絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３における上部及び側部にソース・ドレイン領域２７（不純物領域２７ａ及び２７ｂ）を形成した。しかし、これに代えて、エクステンション領域１７と同様に、フィン型半導体領域１３の上部に抵抗領域を設けることにより、フィン型半導体領域１３の側部のみにソース・ドレイン領域２７を設けてもよい。この場合も、フィン型半導体領域１３の側部にソース・ドレイン領域２７として形成される不純物領域の注入ドーズ量が、フィン型半導体領域１３の上部に抵抗領域として形成される不純物領域の注入ドーズ量の８０％（より好ましくは９０％）程度以上であれば、前述のように、従来技術と比べてトランジスタ特性を顕著に且つ容易に改善することができる。
また、本実施形態において、エクステンション領域１７及びソース・ドレイン領域２７の形成にプラズマドーピング法を用いたが、これに代えて、イオン注入法を用いてもよい。イオン注入法を用いた場合、フィン型半導体領域上部の注入ドーズ量と比べて、フィン型半導体領域側部の注入ドーズ量を小さくすることは容易ではないが、イオン注入条件の調節により、フィン型半導体領域上部に形成されるアモルファス領域の厚さをフィン型半導体領域側部に形成されるアモルファス領域の厚さよりも大きくすることにより、本実施形態と同様の効果を得ることができる。
また、本実施形態において、フィン型半導体領域１３側部にエクステンション領域１７を形成すると共にフィン型半導体領域１３上部に、エクステンション領域１７よりも高い抵抗率を有する抵抗領域３７を形成するために、エクステンション注入条件及び不純物活性化熱処理条件の両方を調節したが、これに代えて、エクステンション注入条件及び不純物活性化熱処理条件のいずれか一方のみを調節してもよい。
また、本実施形態において、従来のフィン型ダブルゲートＦＥＴのようにフィン型半導体領域の上面とゲート電極との間にハードマスクを設けた構成を採用しなかったが、これに代えて、フィン型半導体領域１３の上面とゲート電極１５（正確にはゲート絶縁膜１４）との間にハードマスクを設けてもよい。
［フィン型半導体領域におけるアモルファス領域の形成と結晶回復］
以下、本実施形態のエクステンション注入によるフィン型半導体領域におけるアモルファス領域の形成と、その後の熱処理による結晶回復とについて説明する。
図５は、本実施形態のエクステンション注入（具体的にはプラズマドーピング）によりフィン型半導体領域（図中フィンＳｉ）に不純物を注入した直後のＴＥＭ（透過型電子顕微鏡）写真である。図５に示すように、フィン型半導体領域上部のアモルファス領域（図中ａ−Ｓｉ）の厚さは、フィン型半導体領域側部のアモルファス領域の厚さと比べて大きい。ここで、アモルファス領域の厚さは、半導体領域（シリコン領域）中へのイオンの侵入深さ、つまり注入エネルギー（プラズマドーピング条件のパラメータで言えばバイアス電圧）によって決まる。また、イオンは基板主面に対して垂直に近い角度で入射するので、フィン型半導体領域上面には大きい角度（基本的に９０度±５度程度）で入射し、フィン型半導体領域側面には極めて小さい角度（５度程度以下）で入射する。フィン型半導体領域の上面及び側面のそれぞれに入射するイオンの注入エネルギーが同じであるとすると、フィン型半導体領域上面にはイオンが大きい角度で入射するので、当該入射イオンはフィン型半導体領域上部の深い位置まで侵入してシリコン結晶にダメージを与える結果、厚いアモルファス領域が形成される。これに対して、フィン型半導体領域側面にはイオンが極めて小さい角度で入射するため、当該入射イオンはフィン型半導体領域側部の浅い位置までしか侵入できず、当該浅い位置のシリコン結晶にしかダメージを与えることができないので、極めて薄いアモルファス領域しか形成されない。さらに、フィン型半導体領域上部のアモルファス領域の厚さは注入エネルギーを高く設定するに従って大きくなるが、フィン型半導体領域側部のアモルファス領域の厚さは注入エネルギーを高くしても、フィン型半導体領域上部のアモルファス領域の厚さと比べて僅かしか増えない。尚、厳密には、フィン型半導体領域側部における入射イオンの侵入距離は注入エネルギーの増大に伴って大きくなると考えられるが、前述の極めて小さいイオン入射角度の影響により、フィン型半導体領域側部におけるアモルファス領域の厚さに対する注入エネルギーの影響については実質的に無視することができる。
次に、前述のようにプラズマドーピングによりフィン型半導体領域上部には厚く、フィン型半導体領域側部には薄く形成されたアモルファス領域に対して熱処理により結晶回復を行う工程について説明する。
図６（ａ）は、フィン型半導体領域上部に相当する平坦な半導体基板表面部に対してプラズマドーピングを行った直後のＴＥＭ写真である。図６（ｂ）は、前記のプラズマドーピングの実施後に９２５℃でスパイクＲＴＡによる熱処理を実施した後のＴＥＭ写真である。一方、図６（ｃ）は、前記のプラズマドーピングの実施後に１０００℃でスパイクＲＴＡによる熱処理を実施した後のＴＥＭ写真である。尚、図６（ａ）〜（ｃ）において、ａ−Ｓｉはアモルファス領域を、ｃ−Ｓｉは結晶領域を表している。
図６（ａ）〜（ｃ）に示すように、本実施形態のようにプラズマドーピングにより形成したアモルファス領域に対して熱処理を行うと、基板内部から表面に向かって結晶回復が生じる。このことから、プラズマドーピング条件及びアニール条件の調整により、半導体領域の深い部分のアモルファス領域を結晶回復させ、且つ半導体領域の表面部のアモルファス領域をそのまま残すことが可能であることが分かる。
以上に説明したように、図５及び図６（ａ）〜（ｃ）にそれぞれ示した２つの特徴、
（１）プラズマドーピングによる不純物注入の直後においては、フィン型半導体領域上部のアモルファス領域を深く、且つフィン型半導体領域側部のアモルファス領域を薄く形成することができること、及び
（２）不純物活性化熱処理においては、半導体領域内部から表面に向けて結晶回復させることができること
を組み合わせることによって、言い換えると、プラズマドーピング条件及びアニール条件の調整により、熱処理後においてフィン型半導体領域側部のアモルファス領域が結晶回復しており且つフィン型半導体領域上部のアモルファス領域の少なくとも表面部がアモルファス化状態を維持した構造を得ることが可能となる。これにより、フィン型半導体領域側部の抵抗率を小さくし且つフィン型半導体領域上部の抵抗率を増大させることができるので、フィン型半導体領域上部の抵抗率と比べてフィン型半導体領域側部の抵抗率が小さい本発明のフィン型ダブルゲートＦＥＴを実現することが可能となる。
［本発明の効果を奏するためのプラズマドーピング条件及びアニール条件］
以下、本実施形態において本発明の効果を得るための具体的なプラズマドーピング条件及びアニール条件について説明する。
図７は、Ｂ2 Ｈ6 とＨｅとの混合ガスを用いたプラズマドーピングを６０秒間実施したときのバイアス電圧（Ｖｐｐ）とアモルファス領域（ａ−Ｓｉ）の厚さとの関係を示している。図７に示すように、Ｖｐｐを５０Ｖに設定した場合には、半導体領域（シリコン領域）の最表面から４ｎｍ程度の深さまでの範囲がアモルファスシリコンに変質する。すなわち、フィン型半導体領域上部に厚さ４ｎｍ程度のアモルファス領域が形成される。また、Ｖｐｐを１７５Ｖに設定した場合には、フィン型半導体領域上部に厚さ９ｎｍ程度のアモルファス領域が形成され、Ｖｐｐを２５０Ｖに設定した場合には、フィン型半導体領域上部に厚さ１２ｎｍ程度のアモルファス領域が形成される。このとき、図示はしていないが、フィン型半導体領域側部には非常に薄いアモルファス領域しか形成されない。具体的には、プラズマドーピング条件によって若干変わるものの、厚さ２．５ｎｍ程度以下のアモルファス領域しか形成されない。これは、プラズマ中のイオンの基板主面に対する入射角（基板主面の法線方向に対する傾き角）がゼロに近い（但しゼロではない５°程度未満の極めて小さい角度）ことに起因している。すなわち、フィン型半導体領域の上面におけるイオンの入射角は極めて小さく（前述のように５°程度未満）、その一方、フィン型半導体領域の側面は上面に対して９０°回転しているので、フィン型半導体領域の側面におけるイオンの入射角は極めて大きくなる。その結果、フィン型半導体領域の上部には深い位置までイオンが注入されるのに対して、フィン型半導体領域の側部にはイオンが斜めに入射してしまうので、浅い位置までしかイオンが注入されない。これにより、フィン型半導体領域の上部には、Ｖｐｐの大きさに応じた厚さを持つアモルファス領域が形成されるのに対して、フィン型半導体領域の側部には、Ｖｐｐの大きさにほとんど依存しない薄いアモルファス領域しか形成されない。本実施形態ではこの現象を利用する。
図８は、ｓｐｉｋｅ ＲＴＡ温度と、アモルファスシリコンが結晶シリコンに回復する厚さ（ａ−Ｓｉ回復量）との関係を示している。図８に示すように、９００℃でｓｐｉｋｅ ＲＴＡを実施した場合、結晶シリコンとアモルファスシリコンとの界面からシリコン領域表面側に向かって厚さ２．７ｎｍ程度しかアモルファスシリコンが結晶シリコンに回復していない。それに対して、９２５℃でｓｐｉｋｅ ＲＴＡを実施した場合のａ−Ｓｉ回復量は８．３ｎｍ程度であり、９７５℃でｓｐｉｋｅ ＲＴＡを実施した場合のａ−Ｓｉ回復量は１０．８ｎｍ程度である。
図７及び図８に示す特性に基づいて、本願発明者らが導出した、本発明の効果を奏するためのプラズマドーピング時のＶｐｐ及びｓｐｉｋｅ ＲＴＡの温度に関する条件例は以下の通りである。
−条件例１−
Ｖｐｐを５０Ｖ以上に設定してボロンのプラズマドーピングを実施し、９００℃以下でｓｐｉｋｅ ＲＴＡによる熱処理を行ってボロンを電気的に活性化させた場合、プラズマドーピング直後にはフィン型半導体領域の上部に厚さ４ｎｍ程度以上のアモルファス領域が形成され、フィン型半導体領域の側部には厚さ２．５ｎｍ程度以下のアモルファス領域が形成される。そして、熱処理によって厚さ２．７ｎｍ程度以下のアモルファス領域が結晶シリコンに回復するので、フィン型半導体領域の側部のアモルファス領域はほぼ完全に結晶シリコンに回復する一方、フィン型半導体領域の上部では最表面から１．３ｎｍ程度以上の深さまでアモルファス領域が残留する。これは、フィン型半導体領域の側部の電気抵抗が低くなり、フィン型半導体領域の上部の電気抵抗が高くなることを意味する。このように、プラズマドーピング時のＶｐｐを５０Ｖ以上に設定し、９００℃以下でｓｐｉｋｅ ＲＴＡによる熱処理を行うことによって、本発明のフィン型ダブルゲートＦＥＴに適した抵抗分布を実現することが可能となる。
−条件例２−
Ｖｐｐを１７５Ｖ以上に設定してボロンのプラズマドーピングを実施し、９２５℃以下でｓｐｉｋｅ ＲＴＡによる熱処理を行ってボロンを電気的に活性化させた場合、プラズマドーピング直後にはフィン型半導体領域の上部に厚さ９ｎｍ程度以上のアモルファス領域が形成され、フィン型半導体領域の側部には厚さ２．５ｎｍ程度以下のアモルファス領域が形成される。そして、熱処理によって厚さ８．３ｎｍ程度以下のアモルファス領域が結晶シリコンに回復するので、フィン型半導体領域の側部のアモルファス領域はほぼ完全に結晶シリコンに回復する一方、フィン型半導体領域の上部では最表面から０．７ｎｍ程度以上の深さまでアモルファス領域が残留する。これは、フィン型半導体領域の側部の電気抵抗が低くなり、フィン型半導体領域の上部の電気抵抗が高くなることを意味する。このように、プラズマドーピング時のＶｐｐを１７５Ｖ以上に設定し、９２５℃以下でｓｐｉｋｅ ＲＴＡによる熱処理を行うことによって、本発明のフィン型ダブルゲートＦＥＴに適した抵抗分布を実現することが可能となる。
−条件例３（より望ましい条件例）−
Ｖｐｐを２５０Ｖ以上に設定してボロンのプラズマドーピングを実施し、９７５℃以下でｓｐｉｋｅ ＲＴＡによる熱処理を行ってボロンを電気的に活性化させた場合、プラズマドーピング直後にはフィン型半導体領域の上部に厚さ１２ｎｍ程度以上のアモルファス領域が形成され、フィン型半導体領域の側部には厚さ２．５ｎｍ程度以下のアモルファス領域が形成される。そして、熱処理によって厚さ１０．８ｎｍ程度以下のアモルファス領域が結晶シリコンに回復するので、フィン型半導体領域の側部のアモルファス領域はほぼ完全に結晶シリコンに回復する一方、フィン型半導体領域の上部では最表面から１．２ｎｍ程度以上の深さまでアモルファス領域が残留する。これは、フィン型半導体領域の側部の電気抵抗が低くなり、フィン型半導体領域の上部の電気抵抗が高くなることを意味する。このように、プラズマドーピング時のＶｐｐを２５０Ｖ以上に設定し、９７５℃以下でｓｐｉｋｅ ＲＴＡによる熱処理を行うことによって、本発明のフィン型ダブルゲートＦＥＴに適した抵抗分布を実現することが可能となる。さらに、ボロンの電気的な活性化率を実用的な範囲まで高くするためには、本条件例のように、ｓｐｉｋｅ ＲＴＡの温度をできるだけ高く（少なくとも９５０℃以上が望ましい）設定することが望ましい。これにより、本発明のフィン型ダブルゲートＦＥＴに適した抵抗分布を実現することが可能となるのみならず、実用的レベルの低いシート抵抗を持つエクステンション領域を実現することができる。
［第１の実施形態で得られる半導体デバイスの具体的構造］
以下、本実施形態の製造方法によって得られる半導体デバイスの具体的構造の一例について説明する。
−構造例１−
図９は、本実施形態の製造方法によって得られる半導体デバイスの具体的構造の一例を模式的に示す斜視図である。詳細には、図９に示す半導体デバイスは、プラズマドーピング前においてほぼ直角の上部コーナーを持つフィン型半導体領域を跨ぐようにゲート絶縁膜を介してゲート電極を形成したデバイスの構造を示している。すなわち、図９に示すように、上部に抵抗領域６４を有し且つ側部にエクステンション領域６５を有するフィン型半導体領域６１を跨ぐようにゲート絶縁膜６２を介してゲート電極６３が形成されている。ここで、抵抗領域６４は、上部のアモルファス領域６４ａと下部の不純物領域６４ｂとから構成されている。また、図中のａ、ｂ、ｃ、ｄは、鞍馬形状を形成するゲート絶縁膜６２の内壁のうちソース側のコーナーを表し、ａ''、ｂ''、ｃ''、ｄ''は、フィン型半導体領域６１のソース側端面までコーナーａ、ｂ、ｃ、ｄを平行移動させたものである。
尚、一般にエクステンション領域上にはサイドウォールスペーサを形成することにより、エクステンション注入後のエクステンション領域を保護しているので、「ソース側端面」とは、サイドウォールスペーサに覆われている領域のうちチャネルから最も離れた箇所と言い換えることができる（但し図９ではサイドウォールスペーサの図示を省略している）。一方、フィン型半導体領域６１のうち、サイドウォールスペーサ材料を残留させていない部分（つまり最終的にサイドウォールスペーサが形成されていない部分）は、エクステンション注入後にサイドウォールスペーサを形成するために実施されるドライエッチングの影響などを受けて、言い換えると、プラズマドーピング以外の要因によって、上部コーナーが削られてしまうことがあるので、「ソース側端面」としては採用しない。
また、図９に示す半導体デバイスにおいて、フィン型半導体領域６１の高さは例えば１０〜５００ｎｍであり、フィン型半導体領域６１の幅は例えば１０〜５００ｎｍであり、フィン型半導体領域６１同士の間の距離は２０〜５００ｎｍである。このような微細なフィン型半導体領域６１を有する半導体デバイスに本発明を適用した場合、コーナーｂ''と抵抗領域６４（フィン上部）との距離Ｇ、つまりコーナーｃ''と抵抗領域６４（フィン上部）との距離Ｇがゼロよりも大きく且つ１０ｎｍ以下であるという特徴、及び、エクステンション領域６５（フィン側部）の抵抗率が抵抗領域６４（フィン上部）の抵抗率よりも小さいという特徴を有する半導体デバイスを実現できるので、本発明の効果を得ることができる。
尚、鞍馬形状のゲート絶縁膜６２の内壁のうちソース側のコーナーをａ、ｂ、ｃ、ｄとし、これらに対応するドレイン側のコーナーをａ’、ｂ’、ｃ’、ｄ’とすると、コーナーｂ''と抵抗領域６４（フィン上部）との距離Ｇ、又はコーナーｃ''と抵抗領域６４（フィン上部）との距離Ｇとは、四角形ａ−ａ’−ｂ’−ｂを含む平面、四角形ｂ−ｂ’−ｃ’−ｃを含む平面又は四角形ｃ−ｃ’−ｄ’−ｄを含む平面と、抵抗領域６４との間の距離の最大値を意味し、これはプラズマドーピングによって削られたフィン型半導体領域６１の上部コーナーの量を反映した量である。また、コーナーｂ''と抵抗領域６４（フィン上部）との距離Ｇ、つまりコーナーｃ''と抵抗領域６４（フィン上部）との距離Ｇがゼロよりも大きく且つ１０ｎｍ以下であるという特徴は、通常、ゲート絶縁膜６２の外側に位置する領域のフィン型半導体領域６１における上部コーナーの曲率半径（つまりプラズマドーピング後の曲率半径）ｒ’が、ゲート絶縁膜６２の下側に位置する領域のフィン型半導体領域６１における上部コーナーの曲率半径（つまりプラズマドーピング前の曲率半径）ｒよりも大きく且つ２ｒ以下であるという特徴と等価である。
−構造例２−
図１０は、本実施形態の製造方法によって得られる半導体デバイスの具体的構造の他例を模式的に示す斜視図である。詳細には、図１０に示す半導体デバイスは、ゲート絶縁膜を形成する前に上部コーナーがある程度の曲率半径を持つようにフィン型半導体領域を形成しておき、当該フィン型半導体領域を跨ぐようにゲート絶縁膜を介してゲート電極を形成したデバイスの構造を示している。尚、図１０において、図９に示す構造と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
図１０に示すようなフィン型半導体領域６１を有する半導体デバイスに本発明を適用した場合にも、コーナーｂ''と抵抗領域６４（フィン上部）との距離Ｇ、つまりコーナーｃ''と抵抗領域６４（フィン上部）との距離Ｇがゼロよりも大きく且つ１０ｎｍ以下であるという特徴、及び、エクステンション領域６５（フィン側部）の抵抗率が抵抗領域６４（フィン上部）の抵抗率よりも小さいという特徴を有する半導体デバイスを実現できるので、本発明の効果を得ることができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
本実施形態が第１の実施形態と異なっている点は、フィン型半導体領域１３上部に設けられた抵抗領域３７（正確にはアモルファス領域）が結晶化阻害元素として、例えばゲルマニウムを含んでいることである。
すなわち、本実施形態においては、第１の実施形態と同様に、例えばプラズマドーピング時の圧力を０．６Ｐａ以下に設定して、フィン型半導体領域１３の上部及び側部にｐ型の不純物（例えばボロン）を導入することに加えて、本実施形態の特徴として、基板主面に対して垂直な方向からフィン型半導体領域１３の上部にゲルマニウムイオンをイオン注入法により注入する。これによって、フィン型半導体領域１３の上部コーナー（フィン角部）の削れ量を抑制しつつ、フィン型半導体領域１３側部（エクステンション領域１７）の抵抗率を、フィン型半導体領域１３上部（抵抗領域３７）の抵抗率よりも小さくすることができる。
図１１（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図１１（ａ）及び（ｂ）は、図１（ａ）におけるＤ−Ｄ線の断面構成と対応している。
本実施形態においては、まず、第１の実施形態の図２（ａ）に示す工程と同様の工程を実施する。具体的には、例えばシリコンからなる厚さ７７５μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２を介して例えばシリコンからなる厚さ６５ｎｍの半導体層が設けられたＳＯＩ基板を準備する。その後、当該半導体層をパターニングして、活性領域となるｎ型のフィン型半導体領域１３ｂを形成する。
次に、第１の実施形態の図２（ｂ）に示す工程と同様の工程を実施する。具体的には、フィン型半導体領域１３ｂの上面及び側面を覆うように例えばハフニウム酸化物からなる厚さ２ｎｍのゲート絶縁膜１４を形成した後、支持基板１１上の全面に亘って例えば厚さ２０ｎｍのポリシリコン膜１５Ａを形成する。
次に、図１１（ａ）に示すように、ポリシリコン膜１５Ａ上に、例えばダブルパターニング技術を用いてゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ポリシリコン膜１５Ａをエッチングして、フィン型半導体領域１３ｂ上にゲート電極１５を形成し、その後、前記レジストパターンを除去する。このとき、ゲート絶縁膜１４もエッチングされて、ゲート電極１５の下側にゲート絶縁膜１４ｂが残存する。
その後、ゲート電極１５をマスクとして、ｐ型の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。これにより、図１１（ａ）に示すように、フィン型半導体領域１３ｂの両側部には、エクステンション領域１７となるｐ型不純物領域が形成される一方、フィン型半導体領域１３ｂの上部には、ｐ型不純物領域１８が形成される。
本実施形態では、前述のように、プラズマドーピング時の圧力を０．６Ｐａ以下に設定したプラズマドーピング条件を用いることにより、フィン型半導体領域１３ｂ側部の注入ドーズ量を、フィン型半導体領域１３ｂ上部の注入ドーズ量の８０％以上にすることができる。具体的なプラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＢ2 Ｈ6 （ジボラン）であり、原料ガス中でのＢ2 Ｈ6 濃度が０．５質量％であり、原料ガスの総流量が１００ｃｍ3 ／分（標準状態）であり、チャンバー内圧力が０．３５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧（Ｖｐｐ）が２５０Ｖであり、プラズマドーピング時間が６０秒である。
次に、図１１（ｂ）に示すように、ゲート電極１５をマスクとして、イオン注入法を用いて、基板主面に対して垂直な方向からフィン型半導体領域１３ｂにゲルマニウムイオン１９を注入する。このとき、ゲルマニウムイオン１９は直進性を有するので、基板主面に対して垂直にゲルマニウムイオン１９を入射させると、フィン型半導体領域１３ｂの上面にのみゲルマニウムイオン１９が照射される結果、フィン型半導体領域１３ｂの上部（つまりｐ型不純物領域１８）のみがアモルファス化されて抵抗領域３７が形成される。
具体的なイオン注入条件は、例えば、イオン種がゲルマニウムであり、イオンの入射角度が基板主面に対して垂直な角度であり、ドーズ量が２×１４ｃｍ-2程度であり、注入深さは、前述のエクステンション注入でフィン型半導体領域１３ｂ上部に注入されたボロンの注入深さよりも深い。このようにすると、フィン型半導体領域１３ｂの上部に厚いアモルファス領域を形成することができると共に、後の不純物活性化熱処理で当該アモルファス領域に結晶回復が生じにくくなる。その結果、フィン型半導体領域１３ｂの側部（エクステンション領域１７）の抵抗率を、フィン型半導体領域１３ｂの上部（抵抗領域３７）の抵抗率よりも小さくすることができるので、従来技術と比べてトランジスタ特性を顕著に改善することができる。
次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ｂに不純物をイオン注入して、ｎ型ポケット領域を形成する。
その後、第１の実施形態の図２（ｄ）に示す工程と同様の工程を実施する。具体的には、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成した後、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの上部及び側部にそれぞれ、ソース・ドレイン領域２７を構成するｐ型不純物領域２７ａ及び２７ｂを形成する。
続いて、エクステンション領域１７及びソース・ドレイン領域２７に導入した不純物を熱処理により電気的に活性化するために、例えばスパイクＲＴＡ法を１０００℃程度の温度で実施する。このとき、フィン型半導体領域１３ｂの側部（つまりエクステンション領域１７）のアモルファス領域が結晶回復し且つフィン型半導体領域１３ｂの上部（つまり抵抗領域３７）のアモルファス領域の少なくとも一部分がアモルファス化状態を維持するように、熱処理温度及び熱処理時間を設定する。これにより、完成状態の半導体装置において、エクステンション領域１７の抵抗率を抵抗領域３７の抵抗率よりも低くすることができ、所望のトランジスタ特性を得ることができる。尚、具体的な熱処理方法として、ｓｐｉｋｅ ＲＴＡやミリセカンドアニールを用いる場合には、熱処理時間の調整の余地はほとんどないので、熱処理温度の設定によって実質的にサーマルバジェットが決まる。
以上に説明した本実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、フィン型半導体領域１３上部に設ける抵抗領域３７中に結晶化阻害元素（例えばゲルマニウム）を導入するため、抵抗領域３７の抵抗率をエクステンション領域１７の抵抗率よりも高くするためのプロセスウィンドウ（プラズマドーピング条件や不純物活性化熱処理条件等におけるマージン）、言い換えると、抵抗領域３７中により厚いアモルファス領域を残存させるためのプロセスウィンドウが大きくなる。従って、所望の抵抗領域３７をより確実且つ容易に形成することができる。
尚、本実施形態において、ゲート電極１５の形成工程と絶縁性サイドウォールスペーサ１６の形成工程との間において、エクステンション注入を行ってから結晶化阻害元素注入を行ったが、これに代えて、結晶化阻害元素注入を行ってからエクステンション注入を行ってもよい。
また、本実施形態において、結晶化阻害元素として、ゲルマニウムを導入したが、これに代えて、アルゴン、フッ素若しくは窒素等を導入してもよいし、又は、エクステンション領域１７の反対導電型の不純物、例えば砒素等を導入してもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
本実施形態が第１の実施形態と異なっている点は、フィン型半導体領域１３上部に設けられた抵抗領域３７（正確にはアモルファス領域）が、ｐ型のエクステンション領域１７の反対導電型（つまりｎ型）の不純物、例えば砒素を含んでいることである。
すなわち、本実施形態においては、第１の実施形態と同様に、例えばプラズマドーピング時の圧力を０．６Ｐａ以下に設定して、フィン型半導体領域１３の上部及び側部にｐ型の不純物（例えばボロン）を導入することに加えて、本実施形態の特徴として、基板主面に対して垂直な方向からフィン型半導体領域１３の上部に砒素イオンをイオン注入法により注入する。これによって、フィン型半導体領域１３の上部コーナー（フィン角部）の削れ量を抑制しつつ、フィン型半導体領域１３側部（エクステンション領域１７）の抵抗率を、フィン型半導体領域１３上部（抵抗領域３７）の抵抗率よりも小さくすることができる。
図１２（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図１２（ａ）及び（ｂ）は、図１（ａ）におけるＤ−Ｄ線の断面構成と対応している。
本実施形態においては、まず、第１の実施形態の図２（ａ）に示す工程と同様の工程を実施する。具体的には、例えばシリコンからなる厚さ７７５μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２を介して例えばシリコンからなる厚さ６５ｎｍの半導体層が設けられたＳＯＩ基板を準備する。その後、当該半導体層をパターニングして、活性領域となるｎ型のフィン型半導体領域１３ｂを形成する。
次に、第１の実施形態の図２（ｂ）に示す工程と同様の工程を実施する。具体的には、フィン型半導体領域１３ｂの上面及び側面を覆うように例えばハフニウム酸化物からなる厚さ２ｎｍのゲート絶縁膜１４を形成した後、支持基板１１上の全面に亘って例えば厚さ２０ｎｍのポリシリコン膜１５Ａを形成する。
次に、図１２（ａ）に示すように、ポリシリコン膜１５Ａ上に、例えばダブルパターニング技術を用いてゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ポリシリコン膜１５Ａをエッチングして、フィン型半導体領域１３ｂ上にゲート電極１５を形成し、その後、前記レジストパターンを除去する。このとき、ゲート絶縁膜１４もエッチングされて、ゲート電極１５の下側にゲート絶縁膜１４ｂが残存する。
その後、ゲート電極１５をマスクとして、ｐ型の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。これにより、図１２（ａ）に示すように、フィン型半導体領域１３ｂの両側部には、エクステンション領域１７となるｐ型不純物領域が形成される一方、フィン型半導体領域１３ｂの上部には、ｐ型不純物領域２０が形成される。
本実施形態では、前述のように、プラズマドーピング時の圧力を０．６Ｐａ以下に設定したプラズマドーピング条件を用いることにより、フィン型半導体領域１３ｂ側部の注入ドーズ量を、フィン型半導体領域１３ｂ上部の注入ドーズ量の８０％以上にすることができる。
また、本実施形態では、プラズマドーピング時のバイアス電圧（Ｖｐｐ）を、第１の実施形態よりも低く（例えば２５０Ｖ）することによって、第１の実施形態と比較して、フィン型半導体領域１３ｂの上部（つまりｐ型不純物領域２０）に形成されるアモルファス領域の厚さを小さくしている。これにより、本実施形態では、後の不純物活性化熱処理後に、フィン型半導体領域１３ｂ側部（エクステンション領域１７）のアモルファス領域のみならず、フィン型半導体領域１３ｂ上部（つまりｐ型不純物領域２０）のアモルファス領域にも結晶回復が生じる。
具体的なプラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＢ2 Ｈ6 （ジボラン）であり、原料ガス中でのＢ2 Ｈ6 濃度が０．５質量％であり、原料ガスの総流量が１００ｃｍ3 ／分（標準状態）であり、チャンバー内圧力が０．３５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧（Ｖｐｐ）が２５０Ｖであり、プラズマドーピング時間が６０秒である。
次に、図１２（ｂ）に示すように、ゲート電極１５をマスクとして、イオン注入法を用いて、基板主面に対して垂直な方向からフィン型半導体領域１３ｂに、前述のエクステンション注入の不純物（ｐ型不純物）とは導電型が異なる不純物（ｎ型不純物）として、砒素イオン２１を注入する。このとき、砒素イオン２１は直進性を有するので、基板主面に対して垂直に砒素イオン２１を入射させると、フィン型半導体領域１３ｂの上面にのみ砒素イオン２１が照射される結果、フィン型半導体領域１３ｂの上部（つまりｐ型不純物領域２０）のみの電気特性の極性が中和されて抵抗領域３７が形成される。
具体的なイオン注入条件は、例えば、イオン種が砒素（Ａｓ）であり、イオンの入射角度が基板主面に対して垂直な角度であり、ドーズ量は、前述のエクステンション注入でフィン型半導体領域１３ｂ上部に注入したボロンのドーズ量と同等であり、注入深さは、前述のエクステンション注入でフィン型半導体領域１３ｂ上部に注入されたボロンの注入深さと同等であり、注入エネルギーが０．８ｋｅＶである。このように、フィン型半導体領域１３ｂ上部（ｐ型不純物領域２０）に、エクステンション注入の不純物（ｐ型不純物）とは導電型が異なる不純物（ｎ型不純物）をイオン注入すると、フィン型半導体領域１３ｂ上部の電気特性の極性を中和して抵抗領域３７を形成することができる。従って、後の不純物活性化熱処理後に、フィン型半導体領域１３ｂの側部（エクステンション領域１７）の抵抗率を、フィン型半導体領域１３ｂの上部（抵抗領域３７）の抵抗率よりも小さくすることができるので、従来技術と比べてトランジスタ特性を顕著に改善することができる。
次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ｂに不純物をイオン注入して、ｎ型ポケット領域を形成する。
その後、第１の実施形態の図２（ｄ）に示す工程と同様の工程を実施する。具体的には、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成した後、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの上部及び側部にそれぞれ、ソース・ドレイン領域２７を構成するｐ型不純物領域２７ａ及び２７ｂを形成する。
続いて、エクステンション領域１７及びソース・ドレイン領域２７に導入した不純物を熱処理により電気的に活性化するために、例えばスパイクＲＴＡ法を１０００℃程度の温度で実施する。
以上に説明した本実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、フィン型半導体領域１３上部に設ける抵抗領域３７中に、エクステンション領域１７の反対導電型の不純物（例えば砒素）を導入するため、抵抗領域３７の抵抗率をエクステンション領域１７の抵抗率よりも高くするためのプロセスウィンドウ（プラズマドーピング条件や不純物活性化熱処理条件等におけるマージン）が大きくなる。従って、所望の抵抗領域３７をより確実且つ容易に形成することができる。
尚、本実施形態において、ゲート電極１５の形成工程と絶縁性サイドウォールスペーサ１６の形成工程との間において、エクステンション注入を行ってから反対導電型不純物注入を行ったが、これに代えて、反対導電型不純物注入を行ってからエクステンション注入を行ってもよい。或いは、エクステンション領域１７に導入した不純物の活性化熱処理後に、反対導電型不純物注入を行ってもよい。但し、この場合、反対導電型不純物注入後に当該反対導電型不純物を活性化させる熱処理を実施することが好ましい。
また、本実施形態において、エクステンション領域１７の反対導電型不純物として、砒素を導入したが、反対導電型不純物が砒素に限られないことは言うまでもない。
また、本実施形態において、抵抗領域３７の抵抗率をエクステンション領域１７の抵抗率よりも高くするために、抵抗領域３７中に、エクステンション領域１７の反対導電型の不純物を導入した。しかし、これに代えて、抵抗領域３７となるｐ型不純物領域２０（フィン型半導体領域１３ｂ上部）のうち、比較的ｐ型不純物濃度が高い表面部を少なくともエッチング除去することにより、所望の抵抗領域３７を形成してもよい。
本発明は、半導体装置及びその製造方法に関し、特に、基板上にフィン型半導体領域を有する３次元構造のダブルゲート型の半導体装置において所望の特性を得る上で有用である。
１１ 支持基板
１２ 絶縁層
１３（１３ａ〜１３ｄ） フィン型半導体領域
１４（１４ａ〜１４ｄ） ゲート絶縁膜
１５ ゲート電極
１５Ａ ポリシリコン膜
１６ 絶縁性サイドウォールスペーサ
１７ エクステンション領域
１８ ｐ型不純物領域
１９ ゲルマニウムイオン
２０ ｐ型不純物領域
２１ 砒素イオン
２７ ソース・ドレイン領域
２７ａ 不純物領域
２７ｂ 不純物領域
３７ 抵抗領域
６１ フィン型半導体領域
６２ ゲート絶縁膜
６３ ゲート電極
６４ 抵抗領域
６４ａ アモルファス領域
６４ｂ 不純物領域
６５ エクステンション領域

Claims (42)

  1. 基板上に形成され且つその両側部にエクステンション領域を有するフィン型半導体領域と、
    前記フィン型半導体領域を跨ぐと共に前記エクステンション領域と隣り合うように形成されたゲート電極と、
    前記ゲート電極と隣り合う領域の前記フィン型半導体領域の上部に形成された抵抗領域とを備え、
    前記抵抗領域は、前記エクステンション領域よりも高い抵抗率を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート電極と前記フィン型半導体領域との間に介在するように前記フィン型半導体領域上に形成されたゲート絶縁膜をさらに備えていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記ゲート電極の側面を覆うように形成された絶縁性サイドウォールスペーサをさらに備え、
    前記抵抗領域は前記絶縁性サイドウォールスペーサの下に位置していることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記抵抗領域は、前記ゲート電極の下に位置する部分を除く前記フィン型半導体領域の前記上部に実質的に形成されていることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に形成されていることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に実質的に形成されていることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    オン状態で電流が流れるチャネルは、前記ゲート電極に覆われた前記フィン型半導体領域の前記両側部に形成されることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記抵抗領域は、前記オン状態で前記フィン型半導体領域の前記上部に流れる電流を制限するように設けられていることを特徴とする半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記オン状態で前記抵抗領域よりも大きい電流が前記チャネルに流れることを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置において、
    動作時に前記フィン型半導体領域の前記上部はチャネルとして機能しないことを特徴とする半導体装置。
  11. 請求項１に記載の半導体装置において、
    オン状態で流れる電流は、前記ゲート電極に覆われた前記フィン型半導体領域の前記両側部を実質的に均一に流れることを特徴とする半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記抵抗領域はアモルファス領域を有することを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記アモルファス領域は結晶化阻害元素を含むことを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記結晶化阻害元素はゲルマニウム、アルゴン、フッ素又は窒素であることを特徴とする半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記抵抗領域に、前記エクステンション領域の反対導電型の不純物が導入されていることを特徴とする半導体装置。
  16. 請求項１に記載の半導体装置において、
    前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていることを特徴とする半導体装置。
  17. 請求項１に記載の半導体装置において、
    前記ゲート電極の両側面、前記エクステンション領域及び前記抵抗領域を覆うように絶縁性サイドウォールスペーサが形成されており、
    前記ゲート電極から見て前記絶縁性サイドウォールスペーサの外側の領域の前記フィン型半導体領域における少なくとも両側部には、ソース・ドレイン領域が形成されていることを特徴とする半導体装置。
  18. 請求項１に記載の半導体装置において、
    前記フィン型半導体領域の側面の高さは、前記フィン型半導体領域の上面におけるゲート幅方向の幅と比べて大きいことを特徴とする半導体装置。
  19. 基板上にフィン型半導体領域を形成する工程（ａ）と、
    前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程（ｂ）と、
    前記フィン型半導体領域の上部及び両側部に不純物を導入し、それにより、前記フィン型半導体領域の上部に第１の不純物領域を形成すると共に前記フィン型半導体領域の両側部に第２の不純物領域を形成する工程（ｃ）と、
    前記第１の不純物領域及び前記第２の不純物領域に導入した前記不純物を電気的に活性化する工程（ｄ）とを備え、
    前記工程（ｃ）及び前記工程（ｄ）の少なくとも一方のプロセス条件を、前記第１の不純物領域が少なくとも部分的にアモルファス状態となるように選択することを特徴とする半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記不純物の導入時に前記ゲート電極をマスクとして用いることを特徴とする半導体装置の製造方法。
  21. 請求項１９に記載の半導体装置の製造方法において、
    熱処理を用いて前記不純物を電気的に活性化することを特徴とする半導体装置の製造方法。
  22. 請求項１９に記載の半導体装置の製造方法において、
    部分的にアモルファス状態にある前記第１の不純物領域の抵抗率は、前記第２の不純物領域の抵抗率よりも高いことを特徴とする半導体装置の製造方法。
  23. 請求項１９に記載の半導体装置の製造方法において、
    前記工程（ｃ）はプラズマドーピングを用いると共に、前記フィン型半導体領域の上部に形成される第１のアモルファス領域の厚さが前記フィン型半導体領域の両側部に形成される第２のアモルファス領域の厚さよりも大きくなるようにプラズマドーピング時のバイアス電圧を設定することを特徴とする半導体装置の製造方法。
  24. 請求項２３に記載の半導体装置の製造方法において、
    前記工程（ｄ）では、前記第２のアモルファス領域が結晶回復し且つ前記第１のアモルファス領域が少なくとも部分的にアモルファス状態を維持するように熱処理温度を選択することを特徴とする半導体装置の製造方法。
  25. 請求項１９に記載の半導体装置の製造方法において、
    前記工程（ｂ）と前記工程（ｃ）との間、又は前記工程（ｃ）と前記工程（ｄ）との間に、前記フィン型半導体領域の上部に結晶化阻害元素を導入する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  26. 請求項２５に記載の半導体装置の製造方法において、
    前記結晶化阻害元素はゲルマニウム、アルゴン、フッ素又は窒素であることを特徴とする半導体装置の製造方法。
  27. 請求項１９に記載の半導体装置の製造方法において、
    前記基板上に絶縁層を形成する工程をさらに備え、
    前記絶縁層上に前記フィン型半導体領域が形成されることを特徴とする半導体装置の製造方法。
  28. 請求項１９に記載の半導体装置の製造方法において、
    前記フィン型半導体領域の側面は、前記フィン型半導体領域の上面に対して垂直であることを特徴とする半導体装置の製造方法。
  29. 基板上にフィン型半導体領域を形成する工程（ａ）と、
    前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程（ｂ）と、
    前記フィン型半導体領域の上部及び両側部に第１導電型の不純物を導入し、それにより、前記フィン型半導体領域の上部に第１の不純物領域を形成すると共に前記フィン型半導体領域の両側部に第２の不純物領域を形成する工程（ｃ）と、
    前記第１の不純物領域及び前記第２の不純物領域に導入した前記第１導電型の不純物を電気的に活性化する工程（ｄ）とを備え、
    前記工程（ｂ）よりも後に、前記フィン型半導体領域の上部に、前記第１導電型の不純物とは反対導電型の第２導電型の不純物を導入する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  30. 請求項２９に記載の半導体装置の製造方法において、
    前記第１導電型の不純物の導入時及び前記第２導電型の不純物の導入時に前記ゲート電極をマスクとして用いることを特徴とする半導体装置の製造方法。
  31. 請求項２９に記載の半導体装置の製造方法において、
    熱処理を用いて前記第１導電型の不純物を電気的に活性化することを特徴とする半導体装置の製造方法。
  32. 請求項２９に記載の半導体装置の製造方法において、
    前記基板上に絶縁層を形成する工程をさらに備え、
    前記絶縁層上に前記フィン型半導体領域が形成されることを特徴とする半導体装置の製造方法。
  33. 請求項２９に記載の半導体装置の製造方法において、
    前記フィン型半導体領域の側面は、前記フィン型半導体領域の上面に対して垂直であることを特徴とする半導体装置の製造方法。
  34. 基板上にフィン型半導体領域を形成する工程と、
    前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程と、
    前記ゲート電極と隣り合う領域の前記フィン型半導体領域の両側部にエクステンション領域を形成する工程と、
    前記ゲート電極と隣り合う領域の前記フィン型半導体領域の上部に、前記エクステンション領域よりも高い抵抗率を有する抵抗領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  35. 請求項３４に記載の半導体装置の製造方法において、
    前記フィン型半導体領域上にゲート絶縁膜を、前記ゲート電極と前記フィン型半導体領域との間に介在するように形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  36. 請求項３４に記載の半導体装置の製造方法において、
    前記ゲート電極の側面を覆うように絶縁性サイドウォールスペーサを形成する工程をさらに備え、
    前記抵抗領域は前記絶縁性サイドウォールスペーサの下に位置していることを特徴とする半導体装置の製造方法。
  37. 請求項３４に記載の半導体装置の製造方法において、
    前記抵抗領域は、前記ゲート電極の下に位置する部分を除く前記フィン型半導体領域の前記上部に実質的に形成されることを特徴とする半導体装置の製造方法。
  38. 請求項３４に記載の半導体装置の製造方法において、
    前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に形成されることを特徴とする半導体装置の製造方法。
  39. 請求項３４に記載の半導体装置の製造方法において、
    前記抵抗領域は、前記ゲート電極から側方に延びる前記フィン型半導体領域の前記上部に実質的に形成されることを特徴とする半導体装置の製造方法。
  40. 請求項３４に記載の半導体装置の製造方法において、
    前記抵抗領域はアモルファス領域を有することを特徴とする半導体装置の製造方法。
  41. 請求項４０に記載の半導体装置の製造方法において、
    前記アモルファス領域は結晶化阻害元素を含むことを特徴とする半導体装置の製造方法。
  42. 請求項４１に記載の半導体装置の製造方法において、
    前記結晶化阻害元素はゲルマニウム、アルゴン、フッ素又は窒素であることを特徴とする半導体装置の製造方法。
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