JP2017130677A - ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびそれを製造する方法 - Google Patents
ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびそれを製造する方法 Download PDFInfo
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Abstract
Description
Claims (25)
- 半導体基板の上方に配置される複数の半導体フィンであって、各半導体フィンは突出部分の下方にサブフィン部分を有し、前記サブフィン部分は前記突出部分よりも狭い、複数の半導体フィンと、
前記半導体基板の上方に配置され、前記複数の半導体フィンの各々の前記突出部分とではなく、前記サブフィン部分とコンフォーマルである固体ドーパントソース層と、
前記固体ドーパントソース層の上方、および、前記複数の半導体フィンの複数の前記サブフィン部分の間に配置された分離層と、
前記分離層の上方に配置され、前記複数の半導体フィンの各々の複数の前記突出部分とコンフォーマルなゲートスタックであって、ゲート誘電体層およびゲート電極を有するゲートスタックと、
前記ゲートスタックの両側の、前記複数の半導体フィンの各々の複数の前記突出部分に配置されるソースおよびドレイン領域と、
を備える半導体デバイス。 - 前記複数の半導体フィンの各々は、オメガフィン形状を有する、請求項1に記載の半導体デバイス。
- 前記複数の半導体フィンの各々の前記突出部分は、おおよそ10ナノメートル以下の幅を有する、請求項1または2に記載の半導体デバイス。
- 前記固体ドーパントソース層は、前記複数の半導体フィンの各々の、前記サブフィン部分と前記突出部分との間の界面と略同一平面上の上面を有する、請求項1から3のいずれか一項に記載の半導体デバイス。
- 前記分離層は、前記複数の半導体フィンの各々の、前記サブフィン部分と前記突出部分との間の界面と略同一平面上の上面を有する、請求項1から4のいずれか一項に記載の半導体デバイス。
- 前記固体ドーパントソース層は、ホウケイ酸ガラス(BSG)層である、請求項1から5のいずれか一項に記載の半導体デバイス。
- 前記固体ドーパントソース層は、リンシリケートガラス(PSG)層またはヒ素シリケートガラス(AsSG)層である、請求項1から5のいずれか一項に記載の半導体デバイス。
- 前記固体ドーパントソース層上に配置され、前記固体ドーパントソース層とコンフォーマルなキャッピング層をさらに備え、前記分離層は、前記キャッピング層上に配置される、請求項1から7のいずれか一項に記載の半導体デバイス。
- 前記キャッピング層は、窒化シリコンを有し、前記複数の半導体フィンの各々の、前記サブフィン部分と、前記突出部分との間の界面と略同一平面上の上面を有する、請求項8に記載の半導体デバイス。
- 前記複数の半導体フィンの各々の各突出部分と、対応するサブフィン部分との間にドーパント濃度の境界面をさらに有する、請求項1から9のいずれか一項に記載の半導体デバイス。
- 前記ドーパント濃度の境界面は、前記複数の半導体フィンの各々の、各突出部分に対しておおよそ5E17atoms/cm3未満、対応するサブフィン部分に対しておおよそ2E18atoms/cm3より大きいという急激な遷移である、請求項10に記載の半導体デバイス。
- 前記半導体基板の上方に配置される前記複数の半導体フィンは、バルク単結晶シリコン基板と連続する複数の単結晶シリコンフィンである、請求項1から11のいずれか一項に記載の半導体デバイス。
- 半導体基板の上方に配置される複数の半導体フィンであって、各半導体フィンは突出部分の下方にサブフィン部分を有し、前記サブフィン部分は前記突出部分よりも狭い、複数の半導体フィンと、
前記複数の半導体フィンの各々の、各突出部分と、対応するサブフィン部分との間のドーパント濃度の境界面と、
前記複数の半導体フィンの複数の前記サブフィン部分の間に配置される分離層と、
前記分離層の上方に配置され、前記複数の半導体フィンの各々の複数の前記突出部分とコンフォーマルなゲートスタックであって、ゲート誘電体層およびゲート電極を有するゲートスタックと、
前記ゲートスタックの両側の、前記複数の半導体フィンの各々の前記複数の突出部分に配置されるソースおよびドレイン領域と、
を備える半導体デバイス。 - 前記複数の半導体フィンの各々は、オメガフィン形状を有する、請求項13に記載の半導体デバイス。
- 前記複数の半導体フィンの各々の前記突出部分は、おおよそ10ナノメートル以下の幅を有する、請求項13または14に記載の半導体デバイス。
- 前記分離層は、前記複数の半導体フィンの各々の前記サブフィン部分と前記突出部分との間の界面と略同一平面上の上面を有する、請求項13から15のいずれか一項に記載の半導体デバイス。
- 前記ドーパント濃度の境界面は、前記複数の半導体フィンの各々の、各突出部分に対しておおよそ5E17atoms/cm3未満、対応するサブフィン部分に対しておおよそ2E18atoms/cm3より大きいという急激な遷移である、請求項13から16のいずれか一項に記載の半導体デバイス。
- 前記半導体基板の上方に配置される前記複数の半導体フィンは、バルク単結晶シリコン基板と連続する複数の単結晶シリコンフィンである、請求項13から17のいずれか一項に記載の半導体デバイス。
- 半導体デバイスを製造する方法であって、前記方法は、
半導体基板の上方に複数の半導体フィンを形成する段階と、
前記半導体基板の上方に、前記複数の半導体フィンとコンフォーマルに触媒層を形成する段階と、
前記触媒層の上方にマスクを形成する段階と、
前記複数の半導体フィンの各々の、前記複数の半導体フィンの上面の下方の略同一レベルに前記マスクおよび前記触媒層をリセスし、複数のサブフィン領域の上方の、前記複数の半導体フィンの各々の複数の突出部分を露出させる段階と、
前記触媒層を用いて前記複数の半導体フィンの各々について前記複数のサブフィン領域の複数の外側部分を酸化し、前記複数のサブフィン領域を触媒酸化する段階と、
前記酸化する段階から形成される酸化物を除去し、対応する複数の突出部分よりも狭い複数のサブフィン領域を有する複数のオメガフィンを提供する段階と、
を備える方法。 - 前記複数の半導体フィンは、複数のシリコンフィンであり、前記触媒層を形成する段階は、前記複数のシリコンフィンとコンフォーマルなAl2O3層を形成する段階を有する、請求項19に記載の方法。
- 前記複数のサブフィン領域の前記複数の外側部分を酸化する段階は、Al2O3層を水素および酸素(H2/O2)の組み合わせにさらす段階を有する、請求項19または20に記載の方法。
- 前記複数のオメガフィンを提供する段階の後、前記半導体基板の上方に、前記複数のオメガフィンとコンフォーマルに固体ドーパントソース層を形成する段階と、
前記固体ドーパントソース層をリセスし、前記複数のオメガフィンの前記複数のサブフィン領域と略同一平面とする段階と、
前記固体ドーパントソース層からの複数のドーパントを、前記複数のオメガフィンの各々の前記複数のサブフィン領域へと導入する段階と、
をさらに備える、請求項19から21のいずれか一項に記載の方法。 - 前記固体ドーパントソース層を形成する段階は、ホウケイ酸ガラス(BSG)層を形成する段階を有する、請求項22に記載の方法。
- 前記固体ドーパントソース層を形成する段階は、リンシリケートガラス(PSG)層またはヒ素シリケートガラス(AsSG)層を形成する段階を有する、請求項22に記載の方法。
- 前記複数のオメガフィンの各々において、前記複数の突出部分とコンフォーマルなゲートスタックを形成する段階と、
ソースおよびドレイン領域を、前記ゲートスタックの両側の、前記複数のオメガフィンの各々の前記複数の突出部分に、形成する段階と、
をさらに備える、請求項19から24のいずれか一項に記載の方法。
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