JP2017130677A - ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびそれを製造する方法 - Google Patents

Abstract

【課題】ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびその製造方法を提供する。【解決手段】半導体デバイス３００は、半導体基板３０２の上方に配置される複数の半導体フィン３０４を含む。各半導体フィンは、突出部分の下方にサブフィン部分３０５を有する。サブフィン部分は、突出部分よりも狭い。固体ドーパントソース層３９０は、半導体基板の上方に配置され、複数の半導体フィンの各々の突出部分とではなく、サブフィン領域とコンフォーマルである。分離層３０６は、固体ドーパントソース層の上方および複数の半導体フィンのサブフィン領域の間に配置される。ゲートスタック３０８は、分離層の上方に配置され、複数の半導体フィンの各々の複数の突出部分とコンフォーマルである。【選択図】図３Ａ

Description

本発明の実施形態は、半導体デバイスおよび加工の分野にあり、特に、ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスを製造する方法にある。

過去数十年間、集積回路における構造のスケーリングは、常に成長する半導体産業の陰で原動力となっている。ますます微細な構造へとスケーリングすることは、半導体チップの限られた面積で機能ユニットの密度の増大を可能にする。例えば、トランジスタ寸法を縮小することにより、数が増加したメモリまたはロジックデバイスをチップ上に組み込むことが可能となり、収容力を増大させた製品の製造をもたらす。しかしながら、さらに多くの収容力を目指すには、問題がないわけではない。各デバイスの性能を最適化する必要性は、ますます重要になっている。

集積回路デバイスの製造において、トライゲートトランジスタなどのマルチゲートトランジスタが、デバイス寸法が縮小し続けるにつれてより普及するようになってきた。従来プロセスにおいて、トライゲートトランジスタは概して、バルクシリコン基板またはシリコンオンインシュレータ基板のいずれかの上に製造される。いくつかの例では、バルクシリコン基板は、それらのより低コストと、既存の高歩留まりバルクシリコン基板のインフラストラクチャとの適合性とに起因して好適である。

しかしながら、マルチゲートトランジスタをスケーリングすることに、重要性がないわけではない。これらの超小型電子回路の基本構成要素の寸法が縮小され、所定の領域に製造される非常に多くの基本構成要素が増大するにつれて、これらの構成要素を製造するべく使用される半導体プロセス上の制約が圧倒的になっている。

外側に向けてテーパが付いたドープサブフィン領域を有する非プレーナ型半導体デバイスの一部の断面図である。

本発明の１つの実施形態によるドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスの一部の断面図である。

図２Ａ〜２Ｉは、本発明の１つの実施形態によるドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスを製造する方法における様々な作業の断面図を示す。

半導体基板内にエッチングされたフィンを有するバルク半導体基板および半導体基板にコンフォーマルに形成された触媒層を示す。

複数のフィンの上および上方にマスクを形成した後の図２Ａの構造を示す。

リセスされたマスクを形成すべくマスクをリセスした後の図２Ｂの構造を示す。

触媒層の露出部分を除去した後の図２Ｃの構造を示す。

パターニングされた触媒層を露出させるべく、リセスされたマスクを除去した後の図２Ｄの構造を示す。

サブフィン領域を触媒酸化した後の図２Ｅの構造を示す。

パターニングされた触媒層および形成された酸化物層を除去した後の図２Ｆの構造を示す。

固体ドーパントソース層および任意のキャッピング層を形成した後の図２Ｇの構造を示す。

固体ドーパントソース層および任意のキャッピング層をパターニングした後の図２Ｈの構造を示す。

本発明の１つの実施形態による、ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスの断面図を示す。

本発明の１つの実施形態による図３Ａの半導体デバイスの軸ａ−ａ'に沿った平面図を示す。

本発明の１つの実装によるコンピューティングデバイスを示す。

ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスを製造する方法が説明される。以下の説明では、本発明の複数の実施形態の十分な理解を提供するために、具体的な統合および材料上のレジームなどの多数の具体的な詳細が述べられる。本発明の複数の実施形態は、これらの具体的な詳細が無くても実施され得ることは当業者には明らかであろう。他の例では、集積回路設計レイアウトなどのよく知られた特徴は、本発明の複数の実施形態を不必要に不明瞭にしないために、詳細には説明されない。さらに、図に示された様々な実施形態は、例示的な表現であり、必ずしも縮尺通りに描かれていないことは理解されるべきである。

本明細書に説明される１または複数の実施形態は、強化されたサブフィンドーピング用のオメガフィンを製造するアプローチに向けられる。用途は、サブ１０ナノメートルプロセス技術のノードを含み得るが、これに限定されない。１または複数の実施形態では、固体サブフィンドーピングソース技術およびサブフィン領域の触媒酸化技術の両方が半導体デバイス製造に利用される。

より詳しくは、本明細書に説明される１または複数の実施形態は、オメガフィン構造を製造するためのアプローチを提供する。そのようなオメガフィン構造は、例えば、サブ１０ナノメートル技術のノードに対して、密な間隔で配置されたフィン中の強化されたサブフィンドーピングを容易にすることができる。サブフィンドーピングは、ホウ素またはリンをドープした酸化物（ＢＳＧ／ＰＳＧ）を堆積し、その後にキャッピングＳｉＮ層を堆積することによって実現され得る。アニールプロセスが使用され、ＢＳＧまたはＰＳＧ層からサブフィンへとドーパントを導入する。サブフィンへのドーピングの程度は、ＢＳＧまたはＰＳＧ層の厚さに直接関連する。さらに、最小限のＳｉＮ厚がドーパントをフィン間のスペースへと逃がさないで、ドーパントをサブフィンへと導入するのに必要とされ得る。しかしながら、最低限必要なＢＳＧ／ＰＳＧおよびＳｉＮの厚さの組み合わせは、フィンピッチが縮小するにつれて、サブドーピングの実現を困難にし得る。フィンピッチはスケーリングすることができるが、ＢＳＧ／ＰＳＧおよびＳｉＮの厚さは、比例してスケーリングされない場合があり、課題を提起する。本明細書に説明される複数の実施形態は、活性（突出）フィン部分に対して縮小されたサブフィン幅の製造を提供し、オメガフィンをもたらす。そのような実施形態において、オメガフィンの製造は、必要とされるＢＳＧ／ＰＳＧおよびＳｉＮ層の厚さを堆積するために、フィンピッチを縮小した後さえも、サブフィン領域に余分のスペースを提供する。

本明細書に含まれるいくつかの概念に対する基準点を提供するために、図１Ａは、外側に向けてテーパの付いたドープサブフィン領域を有する非プレーナ型半導体デバイスの一部の断面図である。図１Ａを参照すると、バルクシリコン基板１００が提供され、その中にエッチングされたフィン１０２がある。フィン１０２は、バルク基板１００に直接形成され、フィン１０２は、バルク基板１００と連続して形成される。各フィン１０２は、サブフィン領域１０２Ａおよび突出部分１０２Ｂを有するように説明され得る。突出部分１０２Ｂは、最終的にゲート電極が形成される部分である。図１Ａに示されるように、各サブフィン領域１０２Ａは、外側に向けてテーパが付けられる。固体ドーパントソース層１２０および任意のキャッピング層１２２は、サブフィン領域１０２Ａに限られる。固体ドーパントソース層１２０は、最終的にサブフィン領域１０２Ａをドープするべく使用され得る。上記のように、サブフィン領域１０２Ａの外側に向けたテーパに少なくとも部分的に起因して、フィン１０２の下部、したがって固体ドーパントソース層１２０および任意のキャッピング層１２２は、互いに極めて近接し、そのような特徴のスケーリングを非常に困難にする。

さらに状況を提供すると、スケーリング課題に取り組むべく実施されたアプローチは、（ａ）固体ドーパントソース層中（例えば、ＢＳＧ／ＰＳＧ中）のドーパント濃度を増加すること、または（ｂ）フィン間のスペースへのドーパントの「逃げ」を防止すべくキャッピング層（例えば、ＳｉＮ）の密度を増加させること、のうちの１または複数を含んでいる。概して、本明細書に説明される実施形態は、サブフィン領域のスペースを広げることが、必要とされるＢＳＧ／ＰＳＧおよびＳｉＮ膜の堆積を容易にできるようにする。そのような実施形態では、サブフィン領域のスペースを作成するプロセスは、以下により詳細に説明されるように、選択触媒酸化によって実現される。

例えば、図１Ａと対照的に、図１Ｂは、本発明の１つの実施形態による、ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスの部分の断面図である。図１Ｂを参照すると、バルクシリコン基板１５０が提供され、その中にエッチングされたオメガフィン１５２がある。オメガフィン１５２は、バルク基板１５０に直接形成され、オメガフィン１５２は、バルク基板１５０と連続して形成される。各オメガフィン１５２は、サブフィン領域１５２Ａおよび突出部分１５２Ｂを有するように説明され得る。突出部分１５２Ｂは、最終的にゲート電極が形成される部分である。図１Ｂに示されるように、各サブフィン領域１５２Ａは、対応する突出部分１５２Ｂよりも狭い。固体ドーパントソース層１２０および任意のキャッピング層１２２は、サブフィン領域１５２Ａに限られる。固体ドーパントソース層１２０は、サブフィン領域１５２Ａをドープするべく最終的に使用され得る。上記のように、オメガフィン形状に少なくとも部分的に起因して、オメガフィン１５２の下部、したがって、固体ドーパントソース層１２０および任意のキャッピング層１２２は、互いに相対的に極めて接近した状態ではなくなり、そのような特徴のスケーリングを実現可能にする。

特定の実装では、オメガフィン構造を作成するためのプロセスフローは、原子層堆積（ＡＬＤ）によって堆積した酸化触媒層の使用を伴い、フィンの全ての露出面上に触媒を提供する。しかしながら、触媒は、複数の半導体フィンのサブフィン領域に必要とされるだけでよい。それゆえ、触媒を活性フィン領域から除去する間に、サブフィン領域の触媒を保護するプロセスが、以下に説明される。１つの実施形態において、このアプローチは、触媒堆積後のフィン間のスペースを充填するべく、炭素ハードマスク（ＣＨＭ）を用いることにより達成される。次に、ＣＨＭは、例えば、ドライエッチング技術を用いて所望の深さまでリセスされる。一旦ＣＨＭがリセスされると、活性フィン領域の露出した触媒は、例えば、ウェットエッチングプロセスによって除去される。サブフィン領域のスペースに残るＣＨＭは、アッシング技術によって除去することができ、したがってサブフィン領域に露出した触媒を残すことができる。この段階では、低圧酸化を使用して、サブフィン領域のシリコンを酸化することができる。サブフィン領域の触媒の存在は、触媒があらかじめ除去された活性フィン領域よりもおおよそ１０〜１５倍速く酸化を加速する。酸化が実行された後、触媒および酸化物はウェットエッチングによって除去され、オメガフィン構造をもたらし得る。

例示的プロセス手法において、図２Ａ〜２Ｉは、本発明の１つの実施形態による、ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスを製造する方法における様々な作業の断面図を示す。

図２Ａを参照すると、バルク単結晶シリコン基板などのバルク半導体基板２００が提供され、その中にエッチングされたフィン２０２がある。

１つの実施形態において、フィンはバルク基板２００に直接形成され、フィンは、バルク基板２００と連続して形成される。フィン２０２の製造から残っているアーチファクトがまた、存在してもよい。例えば、図示されないが、窒化シリコンハードマスク層などのハードマスク層と、二酸化シリコン層などのパッド酸化膜層とは、フィン２０２の上面に残ってもよい。１つの実施形態において、バルク基板２００、したがってフィン２０２は、この段階では非ドープまたは軽ドープである。例えば、特定の実施形態では、バルク基板２００、したがってフィン２０２は、ホウ素ドーパント不純物原子がおおよそ１Ｅ１７ａｔｏｍｓ／ｃｍ^３未満の濃度を有する。さらに、各フィン２０２は、サブフィン領域２０２Ａおよび突出部分２０２Ｂを有するように説明され得る。突出部分２０２Ｂは、最終的にゲート電極が形成される部分である。この段階では、各サブフィン領域２０２Ａは、図２Ａに示されるように、フィン２０２を形成するべく使用されるエッチングプロセスの結果として外側に向けてテーパが付けられ得る。

図２Ａを再び参照すると、触媒層２０４は、基板２００／フィン２０２構造とコンフォーマルに形成される。１つの実施形態において、触媒層は、酸化アルミニウム（Ａｌ_２Ｏ_３）の層である。存在する場合、ハードマスク層および／またはパッド酸化膜層が、この段階ではフィン２０２の上面に残り得ることが、理解されるべきである。しかしながら、図示のとおり、フィン形成に使用されるそのようなハードマスク層および／またはパッド酸化膜層は、触媒層２０４の形成に先立って除去されており、図２Ａに示されるとおりである。

図２Ｂを参照すると、マスク２０６が、図２Ａの構造上に形成される。

１つの実施形態において、マスク２０６は、完全にフィン２０２を覆うのに十分な高さまで形成される。ハードマスクは、本質的に平坦な上面を有するように形成されてよく、化学機械平坦化（ＣＭＰ）などの平坦化プロセスを受けてもよい。１つの実施形態において、マスク２０６は、炭素ハードマスク（ＣＨＭ）材料層であるか、これを含む。

図２Ｃを参照すると、図２Ｂのマスク２０６は、フィン２０２の上部より下の高さまでリセスされ、リセスされたマスク２０８を形成する。

１つの実施形態において、図２Ｃに示されるように、リセスされたマスク２０８は、サブフィン領域２０２Ａの上部と本質的に同一平面のレベルに形成され、突出部分２０２Ｂおよび触媒層２０４の一部を露出させる。１つの実施形態において、マスク２０６をリセスして、リセスされたマスク２０８を形成することは、プラズマ、気相、アッシング、またはウェットエッチングプロセス、あるいはそれの組み合わせなどのエッチングプロセスによって実行されるが、これに限定されない。１つの実施形態において、マスク２０６は、炭素ハードマスク層であり、酸素に基づくアッシング処理を用いてリセスされる。

図２Ｄを参照すると、触媒層２０４の露出部分が除去され、リセスされたマスク２０８によって保護された領域に限られるパターニングされた触媒層２１０を提供する。

そのような実施形態において、図２Ｄに示されるように、パターニングされた触媒層２１０は、サブフィン領域２０２Ａに限られる。１つの実施形態において、パターニングされた触媒層２１０を形成することを目的とした触媒層２０４の露出部分の除去は、ウェットエッチングプロセスを用いて実行される。 そのような実施形態において、触媒層は、Ａｌ_２Ｏ_３層であるか、これを含み、ウェットエッチングプロセスは、フッ酸（ＨＦ）に基づく。１つの実施形態において、図２Ｄに示されるように、ウェットエッチングプロセスは、リセスされたマスク２０８に対して選択性がある。

図２Ｅを参照すると、リセスされたマスク２０８は、完全に除去され、パターニングされた触媒層２１０を露出させる。

１つの実施形態において、リセスされたマスク２０８の除去は、プラズマ、気相、アッシング、またはウェットエッチングプロセス、あるいはそれの組み合わせなどのエッチングプロセスによって実行されるが、これに限定されない。１つの実施形態において、リセスされたマスク２０８は、炭素ハードマスク層であり、酸素に基づくアッシング処理を用いて除去される。１つの実施形態において、図２Ｅに示されるように、リセスされたマスク２０８の除去は、パターニングされた触媒層２１０に対して選択性のあるプロセスを用いて実行され、パターニングされた触媒層２１０を保持する。

図２Ｆを参照すると、パターニングされた触媒層２１０を用いて、複数のフィン２０２の複数のサブフィン領域２０２Ａの酸化が実行される。

１つの実施形態において、酸化は、パターニングされた触媒層２１０を減圧下の水素および酸素（Ｈ_２／Ｏ_２）の組み合わせにさらすことによって実行される。酸化プロセスの間、パターニングされた触媒層２１０をその上に有する複数のフィン２０２の複数の領域（すなわち、複数のサブフィン領域２０２Ａ）において、パターニングされた触媒層２１０は、下にある／隣接するシリコンの酸化を複数のシリコンフィンの複数の他の部分の酸化よりもおおよそ１０〜１５倍速く、加速する（すなわち、複数のサブフィン領域２０２Ａの酸化速度は、パターニングされた触媒層２１０の存在により、複数のフィンの突出部分２０２Ｂの酸化速度よりもおおよそ１０〜１５倍速い）。したがって、そのような選択触媒酸化は、複数のフィン２０２の複数の突出部分２０２Ｂを著しく酸化することなく、複数のサブフィン領域２０２Ａを酸化物層２１２（酸化シリコンまたは二酸化シリコンなど）へと比較的急速に変換することを可能にする。したがって、１つの実施形態において、図２Ｆに示されるように、複数のフィン２０２の残留シリコンは、上にあるフィンの突出部分２１４Ｂよりも狭い複数のサブフィン領域２１４Ａを有する複数のオメガフィン２１４を提供する。フィン２０２の突出部分２０２Ｂに少なくともいくらかの酸化が生じ得るが、酸化の程度は、サブフィン領域２０２Ａと比較して無視してよいことが、理解されるべきである。

図２Ｇを参照すると、パターニングされた触媒層２１０および酸化物層２１２は除去され、オメガフィン２１４のサブフィン領域２１４Ａおよび突出領域２１４Ｂを現わす。

そのような実施形態において、触媒層は、Ａｌ_２Ｏ_３層であるか、これを含み、酸化物層２１２は、ＳｉＯ_２層であるか、これを含み、ウェットエッチングプロセスは、フッ酸（ＨＦ）に基づく。特定の実施形態において、パターニングされた触媒層２１０および酸化物層２１２は、単一のウェットエッチング作業にて除去される。しかしながら、他の実施形態において、パターニングされた触媒層２１０および酸化物層２１２は、連続する複数のウェットエッチング作業にて除去される。

図２Ｈを参照すると、固体ドーパントソース層２１６が、図２Ｇの基板２００／複数のオメガフィン２１４の構造とコンフォーマルに形成される。

第１実施形態において、固体ドーパントソース層２１６は、Ｐ型ドープ酸化物、窒化物または炭化物層などの、これに限定されないが、その中にＰ型ドーパントを組み込む誘電体層から構成されるＰ型固体ドーパントソース層である。そのような特定の実施形態において、Ｐ型固体ドーパントソース層は、ホウケイ酸ガラス層である。Ｐ型固体ドーパントソース層は、オメガフィン２１４上にコンフォーマル層を提供するのに適したプロセスによって形成されてよい。例えば、１つの実施形態において、Ｐ型固体ドーパントソース層は、図２Ｇの構造全体の上にコンフォーマル層として、化学気相成長（ＣＶＤ）プロセスまたは他の堆積プロセス（例えば、ＡＬＤ、ＰＥＣＶＤ、ＰＶＤ、ＨＤＰアシステッドＣＶＤ、低温ＣＶＤ）によって形成される。特定の実施形態において、Ｐ型固体ドーパントソース層は、おおよそ０．１〜１０重量％の範囲のホウ素濃度を有するＢＳＧ層である。

第２実施形態において、固体ドーパントソース層２１６は、Ｎ型ドープ酸化物、窒化物または炭化物層などの、これに限定されないが、その中にＮ型ドーパントを組み込む誘電体層から構成されるＮ型固体ドーパントソース層である。そのような特定の実施形態において、Ｎ型固体ドーパントソース層は、リンシリケートガラス層またはヒ素シリケートガラス層である。Ｎ型固体ドーパントソース層は、オメガフィン２１４にコンフォーマル層を提供するのに適したプロセスによって形成されてよい。例えば、１つの実施形態において、Ｎ型固体ドーパントソース層は、図２Ｇの構造全体の上にコンフォーマル層として、化学気相成長（ＣＶＤ）プロセスまたは他の堆積プロセス（例えば、ＡＬＤ、ＰＥＣＶＤ、ＰＶＤ、ＨＤＰアシステッドＣＶＤ、低温ＣＶＤ）によって形成される。特定の実施形態において、Ｎ型固体ドーパントソース層は、それぞれ、おおよそ０．１〜１０重量％の範囲のリンまたはヒ素の濃度を有するＰＳＧ層またはＡｓＳＧ層である。

１つの実施形態において、図２Ｈにも示されるように、キャッピング層２１８は、固体ドーパントソース層２１６上に任意に形成される。そのような実施形態において、キャッピング層２１８は、その場で形成されるキャッピング層として形成され、後の周囲条件に露出する間、固体ドーパントソース層２１６を保護する。特定の実施形態において、キャッピング層は、窒化シリコン層などの窒化物層である。

図２Ｉを参照すると、固体ドーパントソース層２１６と、存在する場合、キャッピング層２１８とが、パターニングされ、パターニングされた固体ドーパントソース層２２０およびパターニングされたキャッピング層２２２を形成する。

１つの実施形態において、固体ドーパントソース層２１６およびキャッピング層２１８は、プラズマ、気相またはウェットエッチングプロセスによってパターニングされる。固体ドーパントソース層２１６およびキャッピング層２１８のパターニングは、同一または異なる加工作業にて実行されてもよい。図示されないが、１つの実施形態において、このパターニングは、図２Ｈの構造上に形成される誘電体充填層を先ず形成することと、次にそれをリセスすることとを伴う。そのような誘電体充填層は、同時に、複数のオメガフィン２１４の複数の突出部分２１４Ｂを露出するべくリセスされるとともに、複数のサブフィン領域２１４Ａの高さと略同一の高さまでリセスされ得る。固体ドーパントソース層２１６およびキャッピング層２１８は、誘電体充填層と略同一のレベルまで連続してまたは同時にリセスされる。したがって、１つの実施形態において、図２Ｉに示されるように、結果として生じるパターニングされた固体ドーパントソース層２２０は、複数のオメガフィン２１４の複数のサブフィン領域２１４Ａに限られる。

１つの実施形態において、パターニングされた固体ドーパントソース層２２０および任意のパターニングされたキャッピング層２２２の形成に続いて、ドライブインアニールが、オメガフィン２１４のドープサブフィン領域２１４Ａを提供するべく実行される。より詳しくは、加熱時に、パターニングされた固体ドーパントソース層２２０からの、ホウ素、リンまたはヒ素ドーパント原子などのドーパントが、サブフィン領域２１４Ａへと拡散される。拡散は、バルク基板部分２００内にもドーピングをもたらし得、複数の隣接するフィン２１４は、バルク基板２００の共通ドープ領域を共有する。このようにして、複数のオメガフィン２１４の複数の突出部分２１４Ｂは、図２Ａと関連して説明される元のバルク基板２００および複数のフィン２０２のドーピングプロファイルを本質的に保持する。その結果、ドーピングプロファイルの境界面が、複数の突出部分２１４Ｂと複数のドープサブフィン領域（今はドープされたので２１４Ａ）との間に存在し得る。そのような実施形態において、その境界面は、ドーピング濃度の段階的変化ステップまたは急激な勾配の変化を示し、複数のドープサブフィン領域は、２Ｅ１８ａｔｏｍｓ／ｃｍ^３またはそれより多い総ドーパント濃度を有するが、複数の突出部分２１４Ｂは、２Ｅ１８ａｔｏｍｓ／ｃｍ^３よりかなり少ない総ドーパント濃度、例えば、おおよそ５Ｅ１７ａｔｏｍｓ／ｃｍ^３またはそれより少ない総ドーパント濃度を有する。１つの実施形態において、ドープサブフィン領域は、サブフィン領域全体にわたってドープされる。１つの実施形態において、ドライブイン作業は、おおよそ８００〜１０５０℃の範囲の温度で実行される。

したがって、本明細書に説明される１つまたは複数の実施形態は、フィンエッチング後の複数のフィンに堆積される固体ソースドーピング層（例えば、ＢＳＧ、ＰＳＧまたはＡｓＳＧ）の使用を含む。後に、トレンチ充填および研磨後、ドーピング層は、トレンチ充填材料と共にリセスされ、デバイスのフィン高さ（ＨＳｉ）を画定する。その作業は、ＨＳｉより上方の複数のフィン側壁からドーピング層を除去する。それゆえ、ドーピング層は、サブフィン領域のフィン側壁に沿ってだけ存在し、これによって、ドーピング置換の正確な制御が保証される。ドライブインアニールの後、高濃度ドーピングは、サブフィン領域に限定され、（トランジスタのチャネル領域を形成する）ＨＳｉより上方に隣接するフィン領域への低濃度ドーピングへと急速に遷移する。

全般的に、図２Ａ〜図２Ｉを再び参照すると、１つの実施形態において、ホウケイ酸ガラス（ＢＳＧ）がＮＭＯＳフィンドーピングに対して実施され、一方、リンシリケートガラス（ＰＳＧ）またはヒ素シリケートガラス（ＡｓＳＧ）層がＰＭＯＳフィンドーピングに対して実施される。１つの実施形態において、共通の基板上にそれぞれ異なるフィンに対するＮＭＯＳフィンドーピングとＰＭＯＳフィンドーピングの両方を含むプロセス手法は、なんらかの統合の複雑さを加える場合があるが、本発明の複数の実施形態の趣旨および範囲内に十分収まることは理解されるべきである。

より全般的に図１Ａ、図１Ｂおよび図２Ａ〜図２Ｉを参照すると、本明細書に説明される１または複数の実施形態は、例えば、トライゲートドープガラスのサブフィンの外方拡散により、バルクシリコンウェハ上に製造されるトライゲートまたはＦｉｎＦＥＴトランジスタのサブフィン領域を選択的にドープするプロセスに向けられる。例えば、サブフィンリークを軽減する一方で、同時にフィンドーピングを低く保つべく、複数のトライゲートまたはＦｉｎＦＥＴトランジスタのサブフィン領域を選択的にドープするプロセスが上記に説明される。複数の固体ドーピングソース（例えば、複数のＰ型およびＮ型ドープの酸化物、窒化物または炭化物）のトランジスタのプロセスフローへの組み込みは、複数のフィン側壁からリセスされた後、フィン本体を比較的非ドープに保ちながら、サブフィン領域への十分なドーピングを行う。さらに、１つの実施形態において、本明細書に説明される１または複数のアプローチは、バルクフィンの活性部分の下部を、活性部分と残っているバルク部分（例えば、ゲート制御領域の下方の部分）との間のドーピング境界と自己整合させることを可能にする。

例えば、複数のフィンまたはトライゲート向けにバルクシリコンを使用することが望ましい場合がある。しかしながら、デバイスの活性シリコンフィン部分より下方の複数の領域（サブフィン）（例えば、ゲート制御領域またはＨＳｉ）は、減ゲート制御または無ゲート制御下にあるという懸念が存在する。このため、ソースまたはドレイン領域がＨＳｉ位置にあるか、またはそれより下方にある場合、複数のリーク経路がサブフィン領域を通して存在し得る。本発明の１つの実施形態によれば、上記の問題に取り組むべく、複数のフィンの複数のＨＳｉ部分への同一レベルのドーピングを必ずしも行うことなく、十分なドーピングがサブフィンドーピングによって提供される。

さらに状況を提供すると、上記の問題に取り組むための従来のアプローチは、複数のウェル注入作業の使用を伴い、サブフィン領域は、高濃度にドープされ（例えば、２Ｅ１８／ｃｍ^３よりもはるかに高い）、サブフィンリークを遮断するが、フィンにもかなりのドーピングをもたらす。ハロー注入の追加は、フィンドーピングをさらに増大させ、これにより、複数の線状のフィンの端部が高レベルにドープされる（例えば、おおよそ１Ｅ１８／ｃｍ^３より高い）。対照的に、本明細書に説明される１または複数の実施形態は、フィンの低濃度ドーピングを提供する。有益であるのは、より高い電流ドライブが、キャリア移動度を改善することによって可能とされ、そうでなければ、複数の高濃度ドープチャネルデバイス向けのイオン化された不純物散乱によって劣化するからである。さらに、しきい値電圧（Ｖｔ）のランダムな変動は、ドーピング密度の平方根に正比例するので、低濃度ドープデバイスはまた、Ｖｔのランダムな不整合を低減する利点がある。これにより、製品を機能不良無しに、より低い電圧で動作させることが可能である。同時に、フィンのすぐ下方の領域（すなわち、サブフィン）は、サブフィンのソースドレインリークを防ぐべく高濃度にドープされなければならない。このドーピングをサブフィン領域に行うために使用される従来の注入ステップはまた、フィン領域を十分にドープするが、低濃度ドープフィンを実現すると同時にサブフィンリークを抑制することを不可能にする。

上記の例示的な加工手法から生じる複数の構造、例えば、図２Ｉからの構造は、ＰＭＯＳおよびＮＭＯＳデバイス製造などのデバイス製造を完成させるべく、次の複数の加工作業に同一または類似の形態で使用され得ることが理解されるべきである。完成デバイスの例として、図３Ａおよび図３Ｂはそれぞれ、本発明の１つの実施形態によるドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスの断面図および（断面図の軸ａ−ａ'に沿った）平面図を示す。

図３Ａを参照すると、半導体構造またはデバイス３００は、基板３０２から形成され、分離領域３０６内の非プレーナ活性領域（例えば、フィンの突出部分３０４およびサブフィン領域３０５を含むフィン構造）を有する。本発明の１つの実施形態によれば、複数のサブフィン領域３０５は、複数の対応する突出部分３０４よりも狭く、そのため、複数のフィン向けのオメガフィン形状を提供する。さらに、１つの実施形態において、上記の実施形態に対応して、固体ドーパントソース層３９０および任意のキャッピング層３９２は、複数のサブフィン領域３０５の複数の側壁に沿って構造に保持され得る。

１つの実施形態において、図３Ａに示されるように、複数の半導体フィン３０４／３０５の各々は、オメガフィン形状を有する。１つの実施形態において、複数の半導体フィンの各々の突出部分３０４は、おおよそ１０ナノメートル以下の幅を有する。１つの実施形態において、図３Ａに示されるように、固体ドーパントソース層３９０は、複数の半導体フィンの各々の、サブフィン部分３０５と突出部分３０４との間の界面と略同一平面上の上面を有する。１つの実施形態において、図３Ａに示されるように、分離層３０６は、複数の半導体フィンの各々の、サブフィン部分３０５と突出部分３０４との間の界面と略同一平面上の上面を有する。１つの実施形態において、固体ドーパントソース層３９０は、ホウケイ酸ガラス（ＢＳＧ）層である。１つの実施形態において、固体ドーパントソース層３９０は、リンシリケートガラス（ＰＳＧ）層またはヒ素シリケートガラス（ＡｓＳＧ）層である。１つの実施形態において、キャッピング層３９２は、窒化シリコンから構成される。１つの実施形態において、図３Ａに示されるように、キャッピング層３９２は、複数の半導体フィンの各々の、サブフィン部分３０５と突出部分３０４との間の界面と略同一平面上の上面を有する。

図３Ａにも示されるように、１つの実施形態において、界面３８０は、フィンの突出部分３０４のドーピングプロファイルとサブフィン領域３０５のドーピングプロファイルとの間に存在する。界面３８０は、比較的急な遷移領域であり得る。１または複数の実施形態は、ドーピングプロセスからのドーパントを半導体デバイスのサブフィン領域に制限するか、あるいは本質的に制限する。例として、ドーピング濃度の遷移は、サブフィン領域から突出するフィン領域へと急激に降下し得る。そのような実施形態において、その遷移は、突出部分の各々に対しておおよそ５Ｅ１７ａｔｏｍｓ／ｃｍ^３未満のドーパント濃度および対応するサブフィン領域に対しておおよそ２Ｅ１８ａｔｏｍｓ／ｃｍ^３よりも高いドーパント濃度のように本質的に近接する。さらに、サブフィン領域３０５の下方の複数の基板部分はドープされ、ある意味で複数のウェル領域を形成し得る。１つの実施形態において、基板３０２の複数の下部は、（層３９０などの）固体ドーピングソースから下にある基板への下方拡散によって少なくとも部分的にドープされる。

図３Ａを再び参照すると、ゲート線３０８は、非プレーナ活性領域の突出部分３０４の上、ならびに分離領域３０６の部分の上に配置される。図示されるように、ゲート線３０８は、ゲート電極３５０およびゲート誘電体層３５２を含む。１つの実施形態において、ゲート線３０８は、誘電体キャップ層３５４も含み得る。ゲートコンタクト３１４および上にあるゲートコンタクトビア３１６も、上にある金属相互接続３６０と共にこの透視図から分かり、これらの全てが複数の層間誘電体スタックまたは複数の層３７０に配置される。図３Ａの透視図からも分かるように、１つの実施形態において、ゲートコンタクト３１４は、複数の非プレーナ活性領域上にではなく、分離領域３０６上に配置される。

図３Ｂを参照すると、ゲート線３０８は、フィンの突出部分３０４上に配置されるように示されている。フィンの突出部分３０４のソースおよびドレイン領域３０４Ａおよび３０４Ｂは、この視点から分かることができる。１つの実施形態において、ソースおよびドレイン領域３０４Ａおよび３０４Ｂは、複数のフィンの突出部分３０４の元の材料の複数のドープ部分である。別の実施形態において、複数のフィンの突出部分３０４の材料は除去され、例えば、エピタキシャル堆積によって、別の半導体材料と置換される。どちらにしても、ソースおよびドレイン領域３０４Ａおよび３０４Ｂは、誘電体層３０６の高さの下方に、すなわちサブフィン領域３０５中に延在し得る。本発明の１つの実施形態によれば、より高濃度にドープされた複数のドープサブフィン領域３０５、すなわち界面３８０の下方のフィンの複数のドープ部分は、複数のバルク半導体フィンのこの部分を通るソースからドレインへのリークを抑制する。

１つの実施形態において、半導体構造またはデバイス３００は、ｆｉｎ−ＦＥＴまたはトライゲートデバイスなどの非プレーナ型デバイスであるが、これに限定されない。そのような実施形態において、対応する半導電性チャネル領域は、３次元物体から構成されるか、３次元物体に形成される。そのような実施形態において、図３Ａに示されるように、複数のゲート線３０８の複数のゲート電極スタックは、少なくとも３次元物体の上面および一対の側壁を囲む。

基板３０２は、製造プロセスに耐え得る、かつ電荷が移動できる半導体材料から構成され得る。１つの実施形態において、基板３０２は、突出部分３０４の活性領域を形成するべく、リン、ヒ素、ホウ素またはそれの組み合わせなどの、これに限定されないが、電荷キャリアでドープされた結晶シリコン、シリコン／ゲルマニウムまたはゲルマニウム層から構成されるバルク基板である。１つの実施形態において、バルク基板３０２のシリコン原子の濃度は、９７％より高い。別の実施形態において、バルク基板３０２は、別個の結晶基板の上面に成長されるエピタキシャル層から構成される。例えば、ホウ素をドープされたバルクシリコン単結晶基板の上面に成長されたシリコンエピタキシャル層である。バルク基板３０２は、代わりにＩＩＩ−Ｖ族材料から構成され得る。１つの実施形態において、バルク基板３０２は、窒化ガリウム、ガリウムリン、ガリウムヒ素、インジウムリン、インジウムアンチモン、インジウムガリウムヒ素、アルミニウムガリウムヒ素、インジウムガリウムリン、またはそれらの組み合わせなどのＩＩＩ−Ｖ族材料から構成されるが、これに限定されない。１つの実施形態において、バルク基板３０２は、ＩＩＩ−Ｖ族材料から構成され、電荷キャリアドーパント不純物原子は、炭素、シリコン、ゲルマニウム、酸素、硫黄、セレンまたはテルルなどのものであるが、これに限定されない。

分離領域３０６は、最終的には、下にあるバルク基板から恒久的ゲート構造の部分を電気的に分離するか、またはこれらの分離に寄与する、あるいはフィンの複数の活性領域を分離するなど、下にあるバルク基板内に形成された活性領域を分離する好適な材料から構成され得る。例えば、１つの実施形態において、分離領域３０６は、二酸化シリコン、シリコンオキシ窒化物、窒化シリコンまたは炭素ドープ窒化シリコンなどの誘電体材料から構成されるが、これに限定されない。

ゲート線３０８は、ゲート誘電体層３５２およびゲート電極層３５０を含むゲート電極スタックから構成され得る。１つの実施形態において、ゲート電極スタックのゲート電極は、金属ゲートから構成され、ゲート誘電体層は、高ｋ材料から構成される。例えば、１つの実施形態において、ゲート誘電体層は、酸化ハフニウム、酸窒化ハフニウム、ハフニウムシリケート、酸化ランタン、酸化ジルコニウム、ジルコニウムシリケート、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、亜鉛ニオブ酸鉛またはそれの組み合わせなどの材料から構成されるが、これに限定されない。さらに、ゲート誘電体層の一部は、基板３０２のいくらかの最上層から形成された自然酸化物の層を含み得る。１つの実施形態において、ゲート誘電体層は、高ｋの上部と、半導体材料の酸化物から成る下部から構成される。１つの実施形態において、ゲート誘電体層は、酸化ハフニウムの上部と、二酸化シリコンまたは酸窒化シリコンの下部とから構成される。

１つの実施形態において、ゲート電極は、金属窒化物、金属炭化物、金属シリサイド、金属アルミナイド、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケルまたは導電性金属酸化物などの金属層から構成されるが、これに限定されない。特定の実施形態において、ゲート電極は、金属の仕事関数を設定する層の上方に形成された仕事関数を設定しない充填材料から構成される。

図示されないが、複数のゲート電極スタックと関連した複数のスペーサは、最終的には、複数の自己整合コンタクトなどの隣接する複数の導電性コンタクトからの恒久的なゲート構造を電気的に分離するか、またはその分離に寄与する好適な材料から構成され得る。例えば、１つの実施形態において、複数のスペーサは、二酸化シリコン、酸窒化シリコン、窒化シリコンまたは炭素ドープ窒化シリコンなどの誘電体材料から構成されるが、これに限定されない。

ゲートコンタクト３１４および上にあるゲートコンタクトビア３１６は、導電性材料から構成され得る。１つの実施形態において、１または複数のコンタクトまたはビアは、金属種から構成される。金属種は、タングステン、ニッケルまたはコバルトなどの純金属であってよく、または、金属間合金または金属半導体合金（例えば、シリサイド材料など）などの合金であってもよい。

１つの実施形態（図示されないが）において、構造３００を提供することは、既存のゲートパターンと実質的に完全に位置合わせされたコンタクトパターンの形成を含むが、非常に厳しい位置合わせ余裕度を伴うリソグラフィ工程の使用を削除する。そのような実施形態において、このアプローチは、本質的に高選択性のウェットエッチング（例えば、従来実施されたドライエッチングまたはプラズマエッチングに対して）の使用を可能にして、複数のコンタクト開口部を生成する。１つの実施形態において、コンタクトパターンは、コンタクトプラグのリソグラフィ作業との組み合わせにおいて、既存のゲートパターンを利用することにより形成される。そのような実施形態において、本アプローチは、従来の複数のアプローチに使用されるような、コンタクトパターンを生成するための別のきわどいリソグラフィ作業の必要性の削除を可能にすることができる。１つの実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、むしろ複数のポリ（ゲート）線の間に形成される。例えば、そのような実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニング後だが、ゲート格子カット前に形成される。

さらに、ゲートスタック構造３０８は、置換ゲートプロセスによって製造され得る。そのような手法において、ポリシリコンまたは窒化シリコンピラー材料などのダミーゲート材料は、除去されて恒久的なゲート電極材料と置換され得る。そのような実施形態では、恒久的なゲート誘電体層も、初期の加工から存続しているのとは異なり、このプロセスにおいて形成される。１つの実施形態において、複数のダミーゲートは、ドライエッチングまたはウェットエッチングプロセスによって除去される。１つの実施形態において、複数のダミーゲートは、多結晶シリコンまたは非晶質シリコンから構成され、ＳＦ_６の使用を含むドライエッチングプロセスを用いて除去される。別の実施形態において、複数のダミーゲートは、多結晶シリコンまたは非晶質シリコンから構成され、ＮＨ_４ＯＨ水溶液または水酸化テトラメチルアンモニウム水溶液の使用を含むウェットエッチングプロセスで除去される。１つの実施形態において、複数のダミーゲートは、窒化シリコンから構成され、リン酸水溶液を含むウェットエッチングを用いて除去される。

１つの実施形態において、本明細書で説明された１または複数のアプローチは、構造３００に到達するべく、ダミーおよび置換コンタクトプロセスと組み合わせたダミーおよび置換ゲートプロセスを実質的に意図している。そのような実施形態では、恒久的なゲートスタックの少なくとも一部の高温アニールを可能にすべく、置換コンタクトプロセスは、置換ゲートプロセスの後に実行される。例えば、そのような特定の実施形態において、恒久的な複数のゲート構造のうち少なくとも一部のアニールは、例えばゲート誘電体層が形成された後に、約６００℃より高い温度で実行される。アニールは、恒久的なコンタクトの形成前に実行される。

図３Ａを再び参照すると、半導体構造またはデバイス３００の配置は、複数の分離領域上にゲートコンタクトを置く。そのような配置は、レイアウトスペースの非効率な使用と見なされる場合がある。しかしながら、別の実施形態において、半導体デバイスは、活性領域の上に形成されたゲート電極の複数の部分とコンタクトする複数のコンタクト構造を有する。概して、ゲートの活性部分の上と、トレンチコンタクトビアと同一層に、ゲートコンタクト構造（ビアなど）を形成する前に（例えば、それを形成することに加えて）、本発明の１または複数の実施形態は最初に、ゲート整合トレンチコンタクトプロセスを用いることを含む。そのようなプロセスは、半導体構造の製造、例えば、集積回路の製造のための複数のトレンチコンタクト構造を形成すべく、実装され得る。１つの実施形態において、トレンチコンタクトパターンは、既存のゲートパターンと整合するように形成される。一方、従来の複数のアプローチは、通常、選択性コンタクトエッチングと組み合わせた、既存のゲートパターンに対するリソグラフィコンタクトパターンの厳しい位置合わせを伴った付加的なリソグラフィプロセスを含む。例えば、従来プロセスは、コンタクト構造の別のパターニングと共に、ポリ（ゲート）グリッドのパターニングを含み得る。

上記のプロセスの全態様が、本発明の複数の実施形態の趣旨および範囲に収まるように実施される必要はないことは理解されるべきである。例えば、１つの実施形態において、複数のダミーゲートは、複数のゲートスタックの複数の活性部分上に複数のゲートコンタクトを製造する前に、形成される必要は全くない。上記の複数のゲートスタックは、実際は初期に形成されたように恒久的なゲートスタックであり得る。また、本明細書に説明されるプロセスは、１または複数の半導体デバイスを製造するべく使用され得る。半導体デバイスは、トランジスタまたは同様のデバイスであり得る。例えば、１つの実施形態において、半導体デバイスは、ロジックまたはメモリ用の金属酸化膜半導体（ＭＯＳ）トランジスタ、あるいはバイポーラトランジスタである。また、１つの実施形態において、半導体デバイスは、トライゲートデバイス、独立してアクセスされるダブルゲートデバイスまたはＦＩＮ−ＦＥＴなどの、３次元アーキテクチャを有する。１または複数の実施形態は特に、１０ナノメートル（１０ｎｍ）またはより小さい（７ｎｍなど）技術ノードで半導体デバイスを製造するのに役に立ち得る。

図４は、本発明の１つの実装によるコンピューティングデバイス４００を示す。コンピューティングデバイス４００は、ボード４０２を収容する。ボード４０２は、限定されないが、プロセッサ４０４と少なくとも１つの通信チップ４０６とを含む、複数のコンポーネントを含み得る。プロセッサ４０４は、ボード４０２に物理的かつ電気的に結合される。いくつかの実装において、少なくとも１つの通信チップ４０６はまた、ボード４０２に物理的かつ電気的に結合される。さらなる複数の実装において、通信チップ４０６はプロセッサ４０４の一部である。

その複数の用途に応じて、コンピューティングデバイス４００は、物理的かつ電気的にボード４０２に結合されても、されなくてもよい複数の他のコンポーネントを含んでよい。これらの他の構成要素は、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、電池、音声コーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量ストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）を含むが、これらに限定されない。

通信チップ４０６は、コンピューティングデバイス４００との間でデータを伝送するための無線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体媒体を通じての、変調された電磁放射の使用によってデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために使用され得る。その用語は、関連する複数のデバイスが、いくつかの実施形態においてはそうではない場合もあり得るが、いかなる配線も含まないことを暗示するものではない。通信チップ４０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、長期進化型（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物を含むがこれらに限定されない、いくつかの無線規格またはプロトコルのいずれか、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定されるその他の無線プロトコルを実装してよい。コンピューティングデバイス４００は、複数の通信チップ４０６を含み得る。例えば、第１の通信チップ４０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離の無線通信専用であってよく、第２の通信チップ４０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯなどの長距離の無線通信専用であってよい。

コンピューティングデバイス４００のプロセッサ４０４は、プロセッサ４０４内にパッケージされた集積回路ダイを含む。本発明の複数の実施形態のいくつかの実装において、プロセッサの集積回路ダイは、本発明の複数の実装により構築された複数のＭＯＳ−ＦＥＴトランジスタなどの１または複数のデバイスを含む。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理して、その電子データを複数のレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してもよい。

通信チップ４０６はまた、通信チップ４０６内にパッケージされた集積回路ダイを含む。本発明の実施形態の別の実装によれば、通信チップの集積回路ダイは、本発明の複数の実装により構築された複数のＭＯＳ−ＦＥＴトランジスタなどの１または複数のデバイスを含む。

さらなる複数の実装において、コンピューティングデバイス４００内に収容された別のコンポーネントは、本発明の複数の実施形態の複数の実装によって構築された複数のＭＯＳ−ＦＥＴトランジスタなどの１または複数のデバイスを含む集積回路ダイを含み得る。

様々な実施形態において、コンピューティングデバイス４００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、ディスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤまたはデジタルビデオレコーダであってよい。複数のさらなる実装において、コンピューティングデバイス４００は、データを処理する任意の他の電子デバイスであってよい。

したがって、本発明の複数の実施形態は、複数のドープサブフィン領域がある複数のオメガフィンを有する複数の非プレーナ型半導体デバイスおよび複数のドープサブフィン領域がある複数のオメガフィンを有する複数の非プレーナ型半導体デバイスを製造する方法を含む。

１つの実施形態において、半導体デバイスは、半導体基板の上方に配置される複数の半導体フィンを含み、各半導体フィンは突出部分の下方のサブフィン部分を有し、サブフィン部分は突出部分よりも狭い。固体ドーパントソース層は、半導体基板の上方に、複数の半導体フィンの各々の突出部分とではなく、サブフィン領域とコンフォーマルに配置される。分離層は、固体ドーパントソース層の上方、および、複数の半導体フィンの複数のサブフィン領域の間に配置される。ゲートスタックは、分離層の上方に配置され、複数の半導体フィンの各々の複数の突出部分とコンフォーマルであり、ゲートスタックはゲート誘電体層およびゲート電極を含む。ソースおよびドレイン領域は、ゲートスタックの両側の、複数の半導体フィンの各々の複数の突出部分に配置される。

１つの実施形態において、複数の半導体フィンの各々は、オメガフィン形状を有する。

１つの実施形態において、複数の半導体フィンの各々の突出部分は、おおよそ１０ナノメートル以下の幅を有する。

１つの実施形態において、固体ドーパントソース層は、複数の半導体フィンの各々のサブフィン部分と突出部分との間の界面と略同一平面上の上面を有する。

１つの実施形態において、分離層は、複数の半導体フィンの各々のサブフィン部分と突出部分との間の界面と略同一平面上の上面を有する。

１つの実施形態において、固体ドーパントソース層は、ホウケイ酸ガラス（ＢＳＧ）層である。

１つの実施形態において、固体ドーパントソース層は、リンシリケートガラス（ＰＳＧ）層またはヒ素シリケートガラス（ＡｓＳＧ）層である。

１つの実施形態において、半導体デバイスは、固体ドーパントソース層上に配置され、これとコンフォーマルなキャッピング層をさらに含む。分離層は、キャッピング層上に配置される。

１つの実施形態において、キャッピング層は、窒化シリコンから構成され、複数の半導体フィンの各々のサブフィン部分と、突出部分との間の界面と略同一平面上の上面を有する。

１つの実施形態において、半導体デバイスは、複数の半導体フィンの各々の、各突出部分と、対応するサブフィン部分との間にドーパント濃度の境界面をさらに含む。

１つの実施形態において、複数の半導体フィンの各々について、ドーパント濃度の境界面は、各突出部分に対しておおよそ５Ｅ１７ａｔｏｍｓ／ｃｍ^３未満かつ対応するサブフィン部分に対しておおよそ２Ｅ１８ａｔｏｍｓ／ｃｍ^３より大きいという急激な遷移である。

１つの実施形態において、半導体基板の上方に配置される複数の半導体フィンは、バルク単結晶シリコン基板と連続する複数の単結晶シリコンフィンである。

１つの実施形態において、半導体デバイスは、半導体基板の上方に配置される複数の半導体フィンを含み、各半導体フィンは突出部分の下方にサブフィン部分を有し、サブフィン部分は突出部分よりも狭い。ドーパント濃度の境界面は、複数の半導体フィンの各々の、各突出部分と対応するサブフィン部分との間にある。分離層は、複数の半導体フィンのサブフィン領域間に配置される。ゲートスタックは、分離層の上方に配置され、複数の半導体フィンの各々の複数の突出部分とコンフォーマルであり、ゲートスタックはゲート誘電体層およびゲート電極を含む。ソースおよびドレイン領域は、ゲートスタックの両側の、複数の半導体フィンの各々の複数の突出部分に配置される。

１つの実施形態において、複数の半導体フィンの各々は、オメガフィン形状を有する。

１つの実施形態において、複数の半導体フィンの各々の突出部分は、おおよそ１０ナノメートル以下の幅を有する。

１つの実施形態において、分離層は、複数の半導体フィンの各々の、サブフィン部分と突出部分との間の界面と略同一平面上の上面を有する。

１つの実施形態において、複数の半導体フィンの各々について、ドーパント濃度の境界面は、各突出部分に対しておおよそ５Ｅ１７ａｔｏｍｓ／ｃｍ^３未満かつ対応するサブフィン部分に対しておおよそ２Ｅ１８ａｔｏｍｓ／ｃｍ^３より大きいという急激な遷移である。

１つの実施形態において、半導体基板の上方に配置される複数の半導体フィンは、バルク単結晶シリコン基板と連続する複数の単結晶シリコンフィンである。

１つの実施形態において、半導体デバイスを製造する方法は、半導体基板の上方に複数の半導体フィンを形成する工程を含む。その方法はまた、半導体基板の上方に、複数の半導体フィンとコンフォーマルな触媒層を形成する工程を含む。その方法はまた、触媒層の上方にマスクを形成する工程を含む。その方法はまた、複数の半導体フィンの上面より下の略同一のレベルまでマスクおよび触媒層をリセスする工程と、複数の半導体フィンの各々のサブフィン領域の上方の、複数の半導体フィンの各々の複数の突出部分を露出させる工程とを含む。その方法はまた、触媒層を用いて複数の半導体フィンの各々のサブフィン領域の複数の外側部分を酸化し、複数のサブフィン領域を触媒酸化する工程を含む。その方法はまた、酸化する工程から形成される酸化物を除去して、対応する複数の突出部分よりも狭いサブフィン領域を有する複数のオメガフィンを提供する工程を含む。

１つの実施形態において、複数の半導体フィンは、複数のシリコンフィンであり、触媒層を形成する工程は、複数のシリコンフィンとコンフォーマルなＡｌ_２Ｏ_３層を形成する工程を含む。

１つの実施形態において、複数のサブフィン領域の外側部分を酸化する工程は、Ａｌ_２Ｏ_３層を水素および酸素（Ｈ_２／Ｏ_２）の組み合わせにさらす工程を含む。

１つの実施形態において、その方法は、複数のオメガフィンを提供する工程の後、半導体基板の上方に、複数のオメガフィンとコンフォーマルな固体ドーパントソース層を形成する工程をさらに含む。次に、固体ドーパントソース層がリセスされ、複数のオメガフィンのサブフィン領域と略同一平面となる。次に、固体ドーパントソース層からのドーパントは、複数のオメガフィンの各々のサブフィン領域へと導入される。

１つの実施形態において、固体ドーパントソース層を形成する工程は、ホウケイ酸ガラス（ＢＳＧ）層を形成する工程を含む。

１つの実施形態において、固体ドーパントソース層を形成する工程は、リンシリケートガラス（ＰＳＧ）層またはヒ素シリケートガラス（ＡｓＳＧ）層を形成する工程を含む。

１つの実施形態において、その方法は、複数のオメガフィンの各々の、突出部分とコンフォーマルなゲートスタックを形成する工程をさらに含む。次に、ソースおよびドレイン領域は、ゲートスタックの両側の複数のオメガフィンの各々の複数の突出部分に、形成される。

Claims (25)

1. 半導体基板の上方に配置される複数の半導体フィンであって、各半導体フィンは突出部分の下方にサブフィン部分を有し、前記サブフィン部分は前記突出部分よりも狭い、複数の半導体フィンと、
   前記半導体基板の上方に配置され、前記複数の半導体フィンの各々の前記突出部分とではなく、前記サブフィン部分とコンフォーマルである固体ドーパントソース層と、
   前記固体ドーパントソース層の上方、および、前記複数の半導体フィンの複数の前記サブフィン部分の間に配置された分離層と、
   前記分離層の上方に配置され、前記複数の半導体フィンの各々の複数の前記突出部分とコンフォーマルなゲートスタックであって、ゲート誘電体層およびゲート電極を有するゲートスタックと、
   前記ゲートスタックの両側の、前記複数の半導体フィンの各々の複数の前記突出部分に配置されるソースおよびドレイン領域と、
   を備える半導体デバイス。
2. 前記複数の半導体フィンの各々は、オメガフィン形状を有する、請求項１に記載の半導体デバイス。
   
3. 前記複数の半導体フィンの各々の前記突出部分は、おおよそ１０ナノメートル以下の幅を有する、請求項１または２に記載の半導体デバイス。
4. 前記固体ドーパントソース層は、前記複数の半導体フィンの各々の、前記サブフィン部分と前記突出部分との間の界面と略同一平面上の上面を有する、請求項１から３のいずれか一項に記載の半導体デバイス。
   
5. 前記分離層は、前記複数の半導体フィンの各々の、前記サブフィン部分と前記突出部分との間の界面と略同一平面上の上面を有する、請求項１から４のいずれか一項に記載の半導体デバイス。
6. 前記固体ドーパントソース層は、ホウケイ酸ガラス（ＢＳＧ）層である、請求項１から５のいずれか一項に記載の半導体デバイス。
7. 前記固体ドーパントソース層は、リンシリケートガラス（ＰＳＧ）層またはヒ素シリケートガラス（ＡｓＳＧ）層である、請求項１から５のいずれか一項に記載の半導体デバイス。
8. 前記固体ドーパントソース層上に配置され、前記固体ドーパントソース層とコンフォーマルなキャッピング層をさらに備え、前記分離層は、前記キャッピング層上に配置される、請求項１から７のいずれか一項に記載の半導体デバイス。
9. 前記キャッピング層は、窒化シリコンを有し、前記複数の半導体フィンの各々の、前記サブフィン部分と、前記突出部分との間の界面と略同一平面上の上面を有する、請求項８に記載の半導体デバイス。
10. 前記複数の半導体フィンの各々の各突出部分と、対応するサブフィン部分との間にドーパント濃度の境界面をさらに有する、請求項１から９のいずれか一項に記載の半導体デバイス。
11. 前記ドーパント濃度の境界面は、前記複数の半導体フィンの各々の、各突出部分に対しておおよそ５Ｅ１７ａｔｏｍｓ／ｃｍ^３未満、対応するサブフィン部分に対しておおよそ２Ｅ１８ａｔｏｍｓ／ｃｍ^３より大きいという急激な遷移である、請求項１０に記載の半導体デバイス。
12. 前記半導体基板の上方に配置される前記複数の半導体フィンは、バルク単結晶シリコン基板と連続する複数の単結晶シリコンフィンである、請求項１から１１のいずれか一項に記載の半導体デバイス。
13. 半導体基板の上方に配置される複数の半導体フィンであって、各半導体フィンは突出部分の下方にサブフィン部分を有し、前記サブフィン部分は前記突出部分よりも狭い、複数の半導体フィンと、
    前記複数の半導体フィンの各々の、各突出部分と、対応するサブフィン部分との間のドーパント濃度の境界面と、
    前記複数の半導体フィンの複数の前記サブフィン部分の間に配置される分離層と、
    前記分離層の上方に配置され、前記複数の半導体フィンの各々の複数の前記突出部分とコンフォーマルなゲートスタックであって、ゲート誘電体層およびゲート電極を有するゲートスタックと、
    前記ゲートスタックの両側の、前記複数の半導体フィンの各々の前記複数の突出部分に配置されるソースおよびドレイン領域と、
    を備える半導体デバイス。
14. 前記複数の半導体フィンの各々は、オメガフィン形状を有する、請求項１３に記載の半導体デバイス。
15. 前記複数の半導体フィンの各々の前記突出部分は、おおよそ１０ナノメートル以下の幅を有する、請求項１３または１４に記載の半導体デバイス。
16. 前記分離層は、前記複数の半導体フィンの各々の前記サブフィン部分と前記突出部分との間の界面と略同一平面上の上面を有する、請求項１３から１５のいずれか一項に記載の半導体デバイス。
17. 前記ドーパント濃度の境界面は、前記複数の半導体フィンの各々の、各突出部分に対しておおよそ５Ｅ１７ａｔｏｍｓ／ｃｍ^３未満、対応するサブフィン部分に対しておおよそ２Ｅ１８ａｔｏｍｓ／ｃｍ^３より大きいという急激な遷移である、請求項１３から１６のいずれか一項に記載の半導体デバイス。
    
18. 前記半導体基板の上方に配置される前記複数の半導体フィンは、バルク単結晶シリコン基板と連続する複数の単結晶シリコンフィンである、請求項１３から１７のいずれか一項に記載の半導体デバイス。
19. 半導体デバイスを製造する方法であって、前記方法は、
    半導体基板の上方に複数の半導体フィンを形成する段階と、
    前記半導体基板の上方に、前記複数の半導体フィンとコンフォーマルに触媒層を形成する段階と、
    前記触媒層の上方にマスクを形成する段階と、
    前記複数の半導体フィンの各々の、前記複数の半導体フィンの上面の下方の略同一レベルに前記マスクおよび前記触媒層をリセスし、複数のサブフィン領域の上方の、前記複数の半導体フィンの各々の複数の突出部分を露出させる段階と、
    前記触媒層を用いて前記複数の半導体フィンの各々について前記複数のサブフィン領域の複数の外側部分を酸化し、前記複数のサブフィン領域を触媒酸化する段階と、
    前記酸化する段階から形成される酸化物を除去し、対応する複数の突出部分よりも狭い複数のサブフィン領域を有する複数のオメガフィンを提供する段階と、
    を備える方法。
20. 前記複数の半導体フィンは、複数のシリコンフィンであり、前記触媒層を形成する段階は、前記複数のシリコンフィンとコンフォーマルなＡｌ_２Ｏ_３層を形成する段階を有する、請求項１９に記載の方法。
21. 前記複数のサブフィン領域の前記複数の外側部分を酸化する段階は、Ａｌ_２Ｏ_３層を水素および酸素（Ｈ_２／Ｏ_２）の組み合わせにさらす段階を有する、請求項１９または２０に記載の方法。
22. 前記複数のオメガフィンを提供する段階の後、前記半導体基板の上方に、前記複数のオメガフィンとコンフォーマルに固体ドーパントソース層を形成する段階と、
    前記固体ドーパントソース層をリセスし、前記複数のオメガフィンの前記複数のサブフィン領域と略同一平面とする段階と、
    前記固体ドーパントソース層からの複数のドーパントを、前記複数のオメガフィンの各々の前記複数のサブフィン領域へと導入する段階と、
    をさらに備える、請求項１９から２１のいずれか一項に記載の方法。
23. 前記固体ドーパントソース層を形成する段階は、ホウケイ酸ガラス（ＢＳＧ）層を形成する段階を有する、請求項２２に記載の方法。
24. 前記固体ドーパントソース層を形成する段階は、リンシリケートガラス（ＰＳＧ）層またはヒ素シリケートガラス（ＡｓＳＧ）層を形成する段階を有する、請求項２２に記載の方法。
25. 前記複数のオメガフィンの各々において、前記複数の突出部分とコンフォーマルなゲートスタックを形成する段階と、
    ソースおよびドレイン領域を、前記ゲートスタックの両側の、前記複数のオメガフィンの各々の前記複数の突出部分に、形成する段階と、
    をさらに備える、請求項１９から２４のいずれか一項に記載の方法。

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