JP2007194465A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】パンチスルーが抑制されたフィンFETを備えた半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板の主表面に形成された第1方向に延伸したフィン14と、フィンの第1方向の両端部にそれぞれ形成されたソース26及びドレイン28領域と、フィン内のソース及びドレイン領域の間にソース領域と接して形成されソース領域より不純物濃度が低い第1エクステンション領域22と、フィン内のソース及びドレイン領域の間にドレイン領域と接して形成されドレイン領域より不純物濃度が低い第2エクステンション領域24と、フィン内の第1及び第2エクステンション領域の間に位置したチャネル領域であって、第1及び第2エクステンション領域のフィンの高さそれぞれよりフィンの高さが高くなっているチャネル領域23と、チャネル領域の両側面及び上面を覆う絶縁膜12,17A,17Bと、絶縁膜を介してチャネル領域を覆うゲート電極18とを具備する。
【選択図】 図3

Description

本発明は半導体装置の構造及びその製造方法に係り、特にフィンにチャネルが設けられたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を備えた半導体装置及びその製造方法に関する。

微細化されたMOSFETにおいて電流駆動力を維持するために、フィン(Fin)型MOSFET(フィンFET)が提案されている。フィンFETは基板の上方向からのみの加工で作製可能な、3次元構造を有するマルチゲートのMOSFETである。

フィンFETは、基板上に凸状の半導体層(フィン)を形成し、このフィンの両側面をチャネル領域として使う構造となっている。このフィンを流れるオフリーク電流、即ちパンチスルーの抑制は、カットオフ特性の劣化を防ぐためにも重要な課題であり、フィンFETに関するこの種の関連技術が既に開示されている(たとえば非特許文献1参照)。
Masaki Kondo et al., "A FinFET Design Based on Three-Dimensional Process and Device Simulations", Toshiba Corporation, IEEE, 2003.

本発明は、パンチスルーが抑制されたフィンFETを備えた半導体装置及びその製造方法を提供する。

本発明の半導体装置の態様は、半導体基板の主表面に形成された第1方向に延伸したフィンと、前記フィンの前記第1方向の両端部にそれぞれ形成されたソース領域及びドレイン領域と、前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ソース領域と接して形成され、前記ソース領域より不純物濃度が低い第1エクステンション領域と、前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ドレイン領域と接して形成され、前記ドレイン領域より不純物濃度が低い第2エクステンション領域と、前記フィン内の前記第1エクステンション領域と前記第2エクステンション領域との間に位置したチャネル領域であって、前記第1エクステンション領域のフィンの高さ及び前記第2エクステンション領域のフィンの高さそれぞれよりフィンの高さが高くなっているチャネル領域と、前記チャネル領域の両側面及び上面を覆う絶縁膜と、前記絶縁膜を介して前記チャネル領域を覆うゲート電極とを具備する。

本発明の半導体装置の製造方法の態様は、半導体基板の主表面上の一部をマスクしてエッチングすることによって第1方向に延伸したフィンを形成し、前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、前記チャネル領域の上面を覆う前記絶縁膜の上にマスク層を形成し、前記チャネル領域の両側面及び前記マスク層を覆うようにゲート電極材を形成し、前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、前記ゲート電極の前記第1方向の両側面に第1のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第1エクステンション領域と第2エクステンション領域とをそれぞれ形成し、前記第1のスペーサの前記第1方向の両側面に第2のスペーサを形成してそれをマスクにして前記第1及び第2エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第1及び第2エクステンション領域をはさんで前記フィンの前記第1方向の両端部にソース領域とドレイン領域とをそれぞれ形成する。

本発明の半導体装置の製造方法の態様は、半導体基板の主表面上の一部をマスクしてエッチングすることによって第1方向に延伸したフィンを形成し、前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、前記チャネル領域の両側面及び上面を覆うように前記フィンの外部にゲート電極材を形成し、前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、前記ゲート電極の前記第1方向の両側面に第1のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第1エクステンション領域と第2エクステンション領域とをそれぞれ形成し、前記第1のスペーサの前記第1方向の両側面に第2のスペーサを形成してそれをマスクにして前記第1及び第2エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第1及び第2エクステンション領域をはさんで前記フィンの前記第1方向の両端部にソース領域とドレイン領域とをそれぞれ形成する。

本発明によれば、パンチスルーが抑制されたフィンFETを備えた半導体装置及びその製造方法を提供できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。

(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置の主要部を示す斜視図である。図2は、図1に示した半導体装置の平面図である。図3の(a)図は、図2に示したB−B’線に沿った断面図であり、(b)図はA−A’線に沿った断面図である。

図1の半導体基板11上には、凸状の半導体層、即ちフィン14が設けられている。また、半導体基板11上でフィン14の下部側面を覆うように、他の素子と電気的に絶縁するための素子分離領域(STI:Shallow Trench Isolation)15が設けられている。

フィン14においては、図2のA−A’線に沿ってフィン14が延伸している第1方向に、順にソース領域26、第1エクステンション領域22、チャネル領域23、第2エクステンション領域24、ドレイン領域28が形成されていることが図3(b)に示される。ここでチャネル領域23は、第1エクステンション領域22と第2エクステンション領域23との間に位置しており、図2においてフィン14が絶縁体からなるマスク層19で覆われている範囲の下に存在している。

フィン14のチャネル領域23の両側面には、図3(a)に示すように例えばSiOであるゲート絶縁膜17A及び17Bが設けられている。フィン14のチャネル領域23の上面には、例えばSiOからなる絶縁膜12が設けられている。絶縁膜12の上には例えばSiNからなる絶縁体のマスク層13がある。

図3(a)でさらに示されるように、フィン14のチャネル領域23の両側面及びフィン14のチャネル領域23の上に存在するマスク層13を覆うようにゲート電極18が存在する。ゲート電極18は、例えばポリシリコンからなる。マスク層13の存在によって、ゲート電極18はフィン14のチャネル領域23の両側面のみで機能する、即ちダブルゲート(double-gate)の構造となっている。このようにダブルゲート構造のフィン型MOSFET(以後、フィンFETと称す)が構成されている。

そして図3(b)に示されるように、本発明の実施形態のフィンFETにおいては、絶縁膜12の下に存在するチャネル領域23の基板表面に対して垂直方向の高さは、それに隣接する第1エクステンション領域22及び第2エクステンション領域24より高くなっている。

具体的には、フィン14の底部から頂部までの高さ、即ち図3(a)に示されるSTI15とゲート電極18との境界面からみたフィン頂部の高さをフィンの高さと定義し、図3(b)に示すようにチャネル領域23のフィンの高さをHch、第1及び第2エクステンション領域22、24のフィンの高さをHexとすると、Hch>Hexが成り立っている。

次に、図4乃至図20を参照して、本発明の第1の実施形態に係る半導体装置の製造方法について説明する。以下、図4乃至図14までは図6を除いて、図2に示したB−B’線に沿った断面図である。図15乃至図19及び図21までは、図2に示したB−B’線及びA−A’線に沿った断面図をそれぞれ(a)図及び(b)図として両方示してある。図20及び図22は、図2に示したB−B’線に沿った断面図である。

まず、半導体基板11を準備する。ここでは、半導体基板11として、バルクSi基板を用いる。次に、図4に示すように、半導体基板11の上に絶縁膜12(例えば、SiO)、絶縁体であるマスク層13(例えば、SiN)を例えばCVD(Chemical Vapor Deposition)法を用いて順次積層する。

そして、図5に示すように、リソグラフィとRIE(Reactive Ion Etching)法とを用いて、後述するフィンの平面形状と同じ形状となるように絶縁膜12及びマスク層13をエッチングする。このときの平面形状は図6(平面図)のようになっている。

さらに、図7に示すように、例えばRIE法を用いて、半導体基板11の主表面をマスク層13をマスクとして所望の深さまでエッチングする。これにより、半導体基板11の主表面に、凸状の半導体層であるフィン14が形成される。

次に、図8に示すように、半導体基板11上でマスク層13を覆うように、例えば、CVD法を用いて絶縁層15を堆積する。この絶縁層15には、SiN、SiO、TEOS(Tetra-Ethyl-Ortho-Silicate)等を用いる。そして、図9に示すように、この絶縁層15をマスク層13の表面までCMP(Chemical Mechanical Polishing)法を用いて研磨し、絶縁層15の表面を平坦化する。

次に、図10に示すように、所望の高さ(あるいは、厚さ)になるように、絶縁層15をRIE法を用いてエッチングする。この高さは、フィン14の頂部(フィントップ)より低くなるように設定される。これにより半導体基板11上に素子分離領域(STI)15が形成される。

この後、図11に示すように、フィン14を熱酸化させることで、フィン14の両側面にゲート絶縁膜17A、17Bを形成する。次に、図12に示すように、絶縁層15上でマスク層13を覆うように、例えばCVD法を用いてゲート電極材である導電体(例えば、ポリシリコン)18を堆積する。

次に、図13に示すように、このポリシリコン層18をマスク層13の表面までCMP法を用いて研磨し、ポリシリコン層18を平坦化する。マスク層13は、フィン14を傷つけないでポリシリコン層18を平坦化するストッパーであると同時に、ダブルゲートにするための役割も担っている。

次に、図14に示すように、再度ポリシリコンを堆積する。このようにして、表面が平坦なポリシリコン層18が形成される。

そして、図15に示すように、ポリシリコン層18の上に絶縁層19(例えばSiN)を堆積させる。次に、リソグラフィを用いて絶縁層19の上にゲート電極の平面形状を有するマスク(図示せず)を形成する。

次に、図16(b)に示すように、このマスクを用いて、絶縁層19をポリシリコン層18の表面まで例えばRIE法によりエッチングする。このようにしてポリシリコン層18の上に、例えばSiNからなるハードマスク19が形成される。

次に、図17(b)に示すように、ハードマスク19をマスクとしてポリシリコン層18及びマスク層13をエッチングする。このときフィン14の上面の絶縁膜12は、ハードマスク19をマスクとしてそれ以外の部分が剥離される。このようにして、フィン14のチャネル領域23の両側面にダブルゲート(double gate)構造のゲート電極18が形成される。

さらに図18(b)で示されるように、上記エッチングの際にオーバーエッチングを行うか、或いは絶縁膜剥離後のフィン14に異方性エッチングを行う。それによって、チャネル領域23のフィンの高さ(Hch)より、この後形成される第1エクステンション領域及び第2エクステンション領域のフィンの高さ(Hex)がより低くなるように段差を生じさせる。

そして図19(b)に示すように、ゲート電極18の両側面(フィン14が延伸している方向、即ち図2に示したA−A’線の方向の両側面)に、例えばCVD法およびRIE法を用いて、例えばSiNである第1のスペーサ(オフセットスペーサ)20を形成する。

第1のスペーサ20は、エクステンション領域を形成するために用いられる。第1のスペーサ20をマスクとしてフィン14に低濃度の不純物をイオン注入することにより、フィン14に第1エクステンション領域22及び第2エクステンション領域24を形成する。

第1エクステンション領域22及び第2エクステンション領域24の不純物濃度はこの後形成するソース及びドレイン領域の不純物濃度より濃度が低くなっており、チャネル領域23の電界を緩和するために設けられている。第1エクステンション領域22及び第2エクステンション領域24を設けることで、トランジスタの短チャネル効果を抑制し、また電流駆動力を向上させることができる。

不純物をイオン注入した後は、通常アニール等の熱処理を加えるため、一般には不純物は拡散してその分布が広がる。従って図20に示すように、第1エクステンション領域22及び第2エクステンション領域24が広がってチャネル領域23に入りこむ場合もある。

この後図19(b)に引き続き図21(b)に示すように、ゲート電極18の両側面(すなわち、第1のスペーサ20の両側面)に、例えばCVD法およびRIE法を用いて、例えばSiNである第2のスペーサ21をさらに形成する。

第1のスペーサ20及び第2のスペーサ21形成時にフィン14のA−A’線の方向(延伸している方向)の両端に堆積した例えばSiNを、RIE法でエッチングすると、図3(b)で示したようになる。最後に、第2のスペーサ21をマスクにしてフィン14の両端にイオン注入することにより、ソース領域26及びドレイン領域28を形成する。ソース領域26及びドレイン領域28の不純物濃度は第1エクステンション領域22及び第2エクステンション領域24の不純物濃度より高濃度となっている。図20のように第1エクステンション領域22及び第2エクステンション領域24が広がってチャネル領域23に入りこんだ場合における、本実施形態に係る半導体装置のB−B’線に沿った断面図は図22である。

チャネル領域23のフィンの高さが第1エクステンション領域22及び第2エクステンション領域24の高さと等しい従来の構造のフィンFETの場合は、フィンを流れるオフリーク電流は主にフィントップを流れている。しかし本実施形態のように、チャネル領域23の高さを第1エクステンション領域22及び第2エクステンション領域24より高くすることによって、第1エクステンション領域22、チャネル領域23のフィントップ、第2エクステンション領域24と流れる電流の電流パスが長くなる。その結果、フィントップを流れるオフリーク電流即ちパンチスルーを減少させることができる。

図3(a)で示されるフィン14の断面の右半分におけるオフリーク電流の電流密度分布を、従来の構造のフィンFETの場合と本発明の本実施形態の構造のフィンFETの場合についてシミュレーションによって示したのが図23である。ここで、従来構造と本実施形態の構造とでチャネル領域のフィンの高さは等しい(Hch=70nm)とした。そして、本実施形態の構造の場合は第1及び第2エクステンション領域22、24のフィンの高さはチャネル領域23のそれより20nm低くなっている、即ちHch−Hex=20nmと仮定した。

図23から、従来の構造のフィンFETに比べて本実施形態の構造のフィンFETの方が、特にフィントップでのパンチスルーを抑圧できることがわかる。

さらに図24で、両方の場合におけるゲート電圧に対するドレイン電流を示した。ここでも、チャネル領域のフィンの高さは等しく(Hch=70nm)し、本実施形態の構造の場合は第1及び第2エクステンション領域22、24のフィンの高さはチャネル領域23より20nm低くなっている、即ちHex=50nmと仮定した。本実施形態のフィンFETの構造によって、閾値電圧以下でのトータルなオフリーク電流も減少できることがわかる。

シミュレーションによる比較から、チャネル領域のフィンの高さが第1及び第2エクステンション領域のフィンの高さより20nm高い場合に最も特性が良くなることがわかっている。

なお本実施形態では、図3(b)で示したように、チャネル領域23のフィンの高さが第1エクステンション領域22及び第2エクステンション領域24より高くなっている部分を凸型の矩形の形状で表した。しかし、図25に示すように角が丸まった凸曲線の形状になっていても本実施形態と同様な効果が得られる。また、本実施形態では、半導体基板11としてバルクSi基板を用いたが、SOI(Silicon On Insulator)を用いることも可能である。

(第2の実施形態)
本発明の第2の実施形態に係る半導体装置の主要部を示す斜視図及び平面図は、図1及び図2と同様である。図26の(a)図は、本実施形態に係る半導体装置の図2に示したB−B’線に沿った断面図であり、(b)図はA−A’線に沿った断面図である。

図1の半導体基板11上には、凸状の半導体層、即ちフィン14が設けられている。また、半導体基板11上でフィン14の下部側面を覆うように、他の素子と電気的に絶縁するための素子分離領域(STI:Shallow Trench Isolation)15が設けられている。

フィン14においては、図2のA−A’線に沿ってフィン14が延伸している第1方向に、順にソース領域26、第1エクステンション領域22、チャネル領域23、第2エクステンション領域24、ドレイン領域28が形成されていることが図26(b)に示される。ここでチャネル領域23は、図2においてフィン14が絶縁体からなるマスク層19で覆われている範囲の下に存在している。

フィン14のチャネル領域23の両側面及び上面には、図26(a)に示すように例えばSiOであるゲート絶縁膜17が設けられている。

図26(a)でさらに示されるように、フィン14のチャネル領域23の両側面及び上面を覆うようにゲート電極18が存在する。ゲート電極18は、例えばポリシリコンからなる。ゲート電極18はフィン14のチャネル領域23の両側面及び上面から機能する。即ちトライゲート(tri-gate)の構造となっている。以上のようにトライゲート構造のフィンFETが構成されている。

このフィンFETにおいては、図26(b)の絶縁膜17の下にチャネル領域23が存在する。フィン14の底部は図26(a)に示されるSTI15とゲート電極18との境界面の高さに位置している。本実施形態においても第1の実施形態と同様に、チャネル領域23のフィンの高さ(Hch)は、それに隣接する第1エクステンション領域22及び第2エクステンション領域24のフィンの高さ(Hex)より高くなっている。即ちHch>Hexが成り立っている。

次に、図27乃至図36を参照して、本実施形態に係る半導体装置の製造方法について説明する。以下、図27乃至図30までは、図2に示したB−B’線に沿った断面図である。図31乃至図36までは、図2に示したB−B’線及びA−A’線に沿った断面図をそれぞれ(a)図及び(b)図として両方示してある。

本実施形態に係る半導体装置の製造方法は、図4から図10までの製造工程は第1の実施形態と同様である。この後、図27に示すように、マスク層13及び絶縁層12を例えばRIE法により全てエッチング除去する。

次に、図28に示すように、フィン14を熱酸化させることで、フィン14の両側面及び上面にゲート絶縁膜17を形成する。その後、図29に示すように、絶縁層15上でフィン14を覆うようにゲート電極材である導電体(例えば、ポリシリコン)18を堆積する。

そして、図30に示すように、このポリシリコン層18の表面を例えばCMP法を用いて平坦化する。その後、図31に示すように、ポリシリコン層18の上に絶縁層19(例えばSiN)を堆積させる。次に、リソグラフィを用いて絶縁層19の上にゲート電極の平面形状を有するマスク(図示せず)を形成する。

次に、図32(b)に示すように、このマスクを用いて、絶縁層19をポリシリコン層18の表面まで例えばRIE法によりエッチングする。このようにしてポリシリコン層18の上に、例えばSiNからなるハードマスク19が形成される。

そして、図33(b)に示すようにポリシリコン層18をこのハードマスク19をマスクとして例えばRIE法を用いて所望の平面形状にエッチングする。このときフィン14の上面の絶縁膜17は、ハードマスク19をマスクとしてそれ以外の部分が剥離される。このようにして、フィン14のチャネル領域23の両側面及び上面にトライゲート(Tri gate)構造のゲート電極18が形成される。

図34乃至図36、及び本実施形態に係る半導体装置の断面図である図26に至るその後の製造工程は、第1の実施形態と同様である。また、第1エクステンション領域22及び第2エクステンション領域24が拡散によってチャネル領域23に入りこんだ場合における、本実施形態に係る半導体装置のB−B’線に沿った断面図は図37である。

本実施形態に係る半導体装置においても、チャネル領域23のフィンの高さを第1エクステンション領域22及び第2エクステンション領域24のフィンの高さより高くすることによって、第1エクステンション領域22、チャネル領域23のフィントップ、第2エクステンション領域24と流れる電流の電流パスが長くなる。その結果、フィントップを流れるパンチスルーを減少させることができる。

なお本実施形態においても、図26(b)で示したように、チャネル領域23のフィンの高さが第1エクステンション領域22及び第2エクステンション領域24より高くなっている部分を凸型の矩形の形状で表した。しかし、図25に示すように角が丸まった凸曲線の形状になっていても本実施形態と同様な効果が得られる。また、本実施形態では、半導体基板11としてバルクSi基板を用いたが、SOI(Silicon On Insulator)を用いることも可能である。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

本発明の第1の実施形態に係る半導体装置の主要部を示す斜視図。 図1に示した本発明の第1の実施形態に係る半導体装置の平面図。 (a)図は本発明の第1の実施形態に係る半導体装置の図2のB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 本発明の第1の実施形態に係る半導体装置の製造方法を示すB−B’線に沿った断面図。 図4に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図5の場合の半導体装置の製造方法を示す平面図。 図5に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図7に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図8に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図9に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図10に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図11に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図12に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図13に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 (a)図は図14に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図15に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図16に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図17に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図18に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 図19に続く半導体装置の製造方法を示すA−A’線に沿った断面図。 (a)図は図19に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 本発明の第1の実施形態に係る別の半導体装置のA−A’線に沿った断面図。 従来構造のフィンFETの場合と本発明の第1の実施形態に係るフィンFETの場合についての、フィン断面の右半分におけるオフリーク電流の電流密度分布を示す図。 従来構造のフィンFETの場合と本発明の第1の実施形態に係るフィンFETの場合についての、ゲート電圧に対するドレイン電流を示す図。 本発明の第1の実施形態の変形例に係る半導体装置のフィンの部分のA−A’線に沿った断面図。 (a)図は本発明の第2の実施形態に係る半導体装置のB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 本発明の第2の実施形態に係る半導体装置の製造方法を示すB−B’線に沿った断面図。 図27に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図28に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 図29に続く半導体装置の製造方法を示すB−B’線に沿った断面図。 (a)図は図30に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図31に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図32に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図33に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図34に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 (a)図は図35に続く半導体装置の製造方法を示すB−B’線に沿った断面図、(b)図はA−A’線に沿った断面図。 本発明の第2の実施形態に係る別の半導体装置のA−A’線に沿った断面図。

符号の説明

11…半導体基板、12…絶縁膜、13…マスク層、14…フィン、15…STI、17、17A、17B…ゲート絶縁膜、18…ゲート電極、19…ハードマスク、20…第1のスペーサ、21…第2のスペーサ、22…第1エクステンション領域、23…チャネル領域、24…第2エクステンション領域、26…ソース、28…ドレイン。

Claims (5)

  1. 半導体基板の主表面に形成された第1方向に延伸したフィンと、
    前記フィンの前記第1方向の両端部にそれぞれ形成されたソース領域及びドレイン領域と、
    前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ソース領域と接して形成され、前記ソース領域より不純物濃度が低い第1エクステンション領域と、
    前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ドレイン領域と接して形成され、前記ドレイン領域より不純物濃度が低い第2エクステンション領域と、
    前記フィン内の前記第1エクステンション領域と前記第2エクステンション領域との間に位置したチャネル領域であって、前記第1エクステンション領域のフィンの高さ及び前記第2エクステンション領域のフィンの高さそれぞれよりフィンの高さが高くなっているチャネル領域と、
    前記チャネル領域の両側面及び上面を覆う絶縁膜と、
    前記絶縁膜を介して前記チャネル領域を覆うゲート電極とを具備する
    ことを特徴とする半導体装置。
  2. 前記ゲート電極は前記絶縁膜を介して前記チャネル領域の両側面を覆っている
    ことを特徴とする請求項1記載の半導体装置。
  3. 前記チャネル領域の上面に前記絶縁膜を介して形成されたマスク層を更に備え、
    前記ゲート電極は前記絶縁膜を介して前記チャネル領域の両側面を覆い、前記絶縁膜と前記マスク層を介して前記チャネル領域の上面を覆っている
    ことを特徴とする請求項1記載の半導体装置。
  4. 半導体基板の主表面上の一部をマスクしてエッチングすることによって第1方向に延伸したフィンを形成し、
    前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、
    前記チャネル領域の上面を覆う前記絶縁膜の上にマスク層を形成し、
    前記チャネル領域の両側面及び前記マスク層を覆うようにゲート電極材を形成し、
    前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、
    前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、
    前記ゲート電極の前記第1方向の両側面に第1のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第1エクステンション領域と第2エクステンション領域とをそれぞれ形成し、
    前記第1のスペーサの前記第1方向の両側面に第2のスペーサを形成してそれをマスクにして前記第1及び第2エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第1及び第2エクステンション領域をはさんで前記フィンの前記第1方向の両端部にソース領域とドレイン領域とをそれぞれ形成する
    ことを特徴とする半導体装置の製造方法。
  5. 半導体基板の主表面上の一部をマスクしてエッチングすることによって第1方向に延伸したフィンを形成し、
    前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、
    前記チャネル領域の両側面及び上面を覆うように前記フィンの外部にゲート電極材を形成し、
    前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、
    前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、
    前記ゲート電極の前記第1方向の両側面に第1のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第1エクステンション領域と第2エクステンション領域とをそれぞれ形成し、
    前記第1のスペーサの前記第1方向の両側面に第2のスペーサを形成してそれをマスクにして前記第1及び第2エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第1及び第2エクステンション領域をはさんで前記フィンの前記第1方向の両端部にソース領域とドレイン領域とをそれぞれ形成する
    ことを特徴とする半導体装置の製造方法。
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