KR102132829B1 - 내장된 다이나믹 랜덤 액세스 메모리(edram)를 위한 낮은 누설 비평면 액세스 트랜지스터 - Google Patents

내장된 다이나믹 랜덤 액세스 메모리(edram)를 위한 낮은 누설 비평면 액세스 트랜지스터 Download PDF

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Abstract

내장된 다이나믹 랜덤 액세스 메모리(eDRAM)를 위한 낮은 누설 비평면 액세스 트랜지스터들, 및 eDRAM을 위한 낮은 누설 비평면 액세스 트랜지스터들을 제조하는 방법들이 기술된다. 예를 들어, 반도체 디바이스는 기판 위에 배치되고, 2개의 넓은 핀 영역들 사이에 배치된 좁은 핀 영역을 포함하는 반도체 핀을 포함한다. 게이트 전극 스택은 반도체 핀의 좁은 핀 영역과 컨포멀하게 배치되고, 게이트 전극 스택은 게이트 유전체층 상에 배치된 게이트 전극을 포함한다. 게이트 유전체층은 하부층과 상부층을 포함하고, 하부층은 반도체 핀의 산화물로 구성된다. 한 쌍의 소스/드레인 영역들이 포함되며, 이 소스/드레인 영역들 각각은 넓은 핀 영역들 중 대응하는 영역에 배치된다.

Description

내장된 다이나믹 랜덤 액세스 메모리(EDRAM)를 위한 낮은 누설 비평면 액세스 트랜지스터{LOW LEAKAGE NON-PLANAR ACCESS TRANSISTOR FOR EMBEDDED DYNAMIC RANDOM ACCESS MEMORY(EDRAM)}
본 발명의 실시예들은 반도체 디바이스들 및 프로세싱의 분야에 관한 것으로, 특히 내장된 다이나믹 랜덤 액세스 메모리(eDRAM)를 위한 낮은 누설 비평면 액세스 트랜지스터들과 eDRAM을 위한 낮은 누설 비평면 액세스 트랜지스터들을 제조하는 방법들에 관한 것이다.
지난 수 십년 동안, 집적 회로들의 특성들의 스케일링은 지속적으로 성장하는 반도체 산업의 추진력이 되어 왔다. 점점 더 작은 특성들로의 스케일링은 반도체 칩들의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상의 증가된 개수의 메모리 또는 로직 디바이스들의 집적화를 허용하여, 증가된 용량을 갖는 제품들의 제조로 이어진다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 디바이스들의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 핀 전계 효과 트랜지스터(fin field effect transistor: fin-FET)들과 같은 다중-게이트 트랜지스터들이 보다 보편적이 되고 있다. 종래의 프로세스들에서, fin-FET들은 일반적으로 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판상에 제조된다. 일부 예들에서, 벌크 실리콘 기판들은 이들의 낮은 비용과 기존의 고수율 벌크 실리콘 기판 인프라와의 호환성 때문에 바람직하다.
그러나, 다중-게이트 트랜지스터들의 스케일링은 부작용이 있었다. 이들 마이크로전자 회로의 기본 빌딩 블록들의 치수가 감소되고 또한 주어진 영역 내에 제조되는 기본 빌딩 블록들의 순수 개수가 증가함에 따라, 이들 빌딩 블록들을 제조하는 데에 이용되는 반도체 프로세스들에 대한 제약들이 상황을 압도하게 되었다.
도 1a는 최신의 비평면 액세스 트랜지스터의 평면도 및 대응하는 단면도들을 예시한다.
도 1b는 다른 최신의 비평면 액세스 트랜지스터의 평면도 및 대응하는 단면도들을 예시한다.
도 2a는 본 발명의 실시예에 따라, 낮은 누설 비평면 액세스 트랜지스터의 평면도 및 대응하는 단면도들을 예시한다.
도 2b는 본 발명의 실시예에 따라, 도 2a의 낮은 누설 비평면 액세스 트랜지스터의 일부의 앵글 뷰(angled view)를 예시한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따라, 낮은 누설 비평면 액세스 트랜지스터를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시하는 것으로,
도 3a는 반도체 디바이스 제조를 위한 시작 구조를 예시하는 것이고;
도 3b는 트렌치를 형성하기 위해 더미 게이트 전극의 제거 이후의 도 3a의 구조를 예시한 것이고;
도 3c는 산화 프로세스 이후의 도 3b의 구조를 예시한 것이며;
도 3d는 도 3c의 두꺼운 게이트 유전체층 상의 금속 게이트 전극 형성 이후의 도 3c의 구조를 예시한 것이다.
도 4a는 본 발명의 실시예에 따라, 비평면 반도체 디바이스의 단면도를 예시한다.
도 4b는 본 발명의 실시예에 따라, 도 4a의 반도체 디바이스의 a-a' 축을 따라 취한 평면도를 예시한다.
도 5는 본 발명의 실시예에 따라, 4차-레벨 금속 배선을 수용하는 단일 유전체층내에 형성되는 낮은 누설 비평면 액세스 트랜지스터 및 대응하는 커패시터의 단면도를 예시한다.
도 6은 본 발명의 실시예에 따라, 3차-레벨 및 4차-레벨 금속 배선을 수용하는 2개의 유전체층들내에 형성되는 낮은 누설 비평면 액세스 트랜지스터 및 대응하는 커패시터의 단면도를 예시한다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
내장된 다이나믹 랜덤 액세스 메모리(eDRAM)를 위한 낮은 누설 비평면 액세스 트랜지스터들과 eDRAM을 위한 낮은 누설 비평면 액세스 트랜지스터들을 제조하는 방법들이 기술된다. 하기 설명에서, 본 발명의 실시예들에 대한 철저한 이해를 도모하기 위해, 특정 집적 및 재료 체제와 같은 많은 특정 상세 사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세들 없이도 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지된 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 게다가, 도면들에 도시된 다양한 실시예들은 예시적 표현들이며, 반드시 축척으로 그려진 것은 아니라는 것을 이해해야 한다.
본 명세서에서 기술되는 하나 이상의 실시예들은 차등있는 핀 폭들을 가진 매우 낮은 누설 트라이-게이트 eDRAM 액세스 트랜지스터들을 제조하는 접근법들에 관한 것이다. 실시예들은 fin-FET 디바이스, 게이트 유도 드레인 누설 감소, 접합 누설 감소, 낮은 누설, 낮은 전력, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들, 선택적인 산화 접근법들, 시스템 온 칩 제품들, 트라이-게이트 기술들 중 하나 이상을 포함할 수 있다. 본 명세서에서 기술되는 트랜지스터들은 eDRAM 기술에 유용할 수 있지만, 응용시 그렇게 제한될 필요가 없다.
문맥을 제공하기 위해, 본 명세서에서 설명되는 하나 이상의 실시예들은 최신 메모리 셀들에서 주요한 누설 경로들 중 하나인 게이트 유도 드레인 누설(gate-induced drain leakage)(GIDL) 전류의 문제점을 다룬다. 하나 이상의 실시예들은 우수한 채널 제어능력 때문에 GIDL 문제들을 다루기에 적합한 fin-FET 디바이스의 사용에 관한 것이다. GIDL은 게이트와 드레인 사이의 높은 전계에 의해 유도되고 횡형 바이폴라 접합 효과(lateral bipolar junction effect)로 인해 fin-FET 구조에서 심각하게 열화된다. GIDL의 완화를 다룬 이전 해결 방법은 접합 경사화(junction grading), 공동 주입(co-implant) 최적화 및 산화물 두께 제어를 포함하였다. 그러나, 스케일된 게이트 치수를 갖는 finFET 디바이스들의 경우, GIDL 누설은 그러한 접근법들에 의해 효과적으로 완화되지 않을 수 있으며, 그 이유는 성능 및 서브 임계값(오프 상태) 누설이 현저하게 나빠지기 때문이다. 따라서, 실시예에서, 차등있는 핀 폭을 갖는 트랜지스터가 본 명세서에서 설명된다. 그러한 실시예에서, 디바이스는 GIDL 누설의 정밀한 제어를 가능하게 하고, 표준 finFET CMOS(complimentary metal oxide semiconductor) 프로세스 플로우와 완전히 호환적이다.
보다 상세하게는, 하나 이상의 실시예들은 eDRAM 액세스 트랜지스터의 제조에 관한 것이다. 그러한 트랜지스터의 경우, 더 두꺼운 게이트 유전체는 GIDL 전류를 최소화하기 위해 선호될 수 있다. 그러나, 더 두꺼운 게이트 유전체는 또한 (예를 들어, 채널 영역의 외부의) 소스/드레인 영역들에서 핀 치수를 좁게 하고 더 높아진 직렬 저항(Rext)으로 인해 성능을 저하시킬 수 있다. 그 대신에, 본 발명의 실시예에 따라, 핀 폭은 소스/드레인 영역들에서의 핀 폭에 영향을 가하지 않고 채널하에서 차등화된다. 그러한 실시예에서, 핀 폭 차등화는 선택적인 산화 프로세스에 의해 달성된다. 게이트-드레인 필드(field)를 감소시키기 위해, 종래의 접근법들은 게이트 전극 형성 전에 더 두꺼운 게이트 유전체를 도입한다. 그와 같은 종래의 접근법들은 GIDL 전류를 감소시키는데 사용될 수 있지만; 동시에 구동 전류(Ion)가 저하되며, 그 이유는 소스/드레인에서의 핀 폭도 더 두꺼운 게이트 유전체로 인해 감소되기 때문이다. 결국 기생 직렬 저항(Rext)이 불필요하게 증가될 수 있다. 본 발명의 실시예에 따라, 선택적인 산화 프로세스가 소스/드레인 영역들에서의 핀 폭에 영향을 가하지 않고 채널 하에서의 핀 폭을 효과적으로 차등화하는데 사용된다.
비교를 위하여, GIDL을 다루는 종래의 접근법들은 구조적 유리한 점으로부터 이해될 수 있다. 제1 예에서, 도 1a는 최신 비평면 액세스 트랜지스터(100A)의 평면도 및 대응하는 단면도들을 예시한다. 도 1a를 참조하면, 디바이스의 평면도(102A)는 핀(110A)의 소스(104A), 게이트(106A) 및 드레인(108A) 영역들을 강조 표시하고 있다. 게이트 영역 단면(a)을 따라 취해진 바와 같이, 핀(110A)은 분리 영역(112A) 위로 돌출된다. 게이트 전극 스택(114A)은 핀(110A)의 돌출부 위에 배치된다. 드레인 영역 단면(b)을 따라 취해진 바와 같이, 에피택셜 영역(116A)을 갖는 핀(110A)은 분리 영역(112A) 위로 돌출되며, 스페이서 부분들(118A)을 포함할 수 있다. 콘택(120A)은 핀(110A)의 돌출부 위에 배치된다. 이 제1 예에서, 상대적으로 가득 찬(넓은) 핀 폭들이 유지된다. 그러나, 게이트 스택(114A)의 대응하는 게이트 유전체는 상대적인 것으로, 그 이유는 게이트 유전체층을 형성하는 데에 거의 또는 전혀 핀 소모가 수행되지 않기 때문이다. 따라서, 디바이스(100A)는 예를 들어, eDRAM 셀에 대한 효과적인 액세스 트랜지스터 성능을 위한 적절하게 낮은 누설이 아닐 수 있다.
제2 예에서, 도 1b는 다른 최신 비평면 액세스 트랜지스터의 평면도 및 대응하는 단면도들을 예시한다. 도 1b를 참조하면, 디바이스의 평면도(102B)는 핀(110B)의 소스(104B), 게이트(106B) 및 드레인(108B) 영역들을 강조 표시하고 있다. 게이트 영역 단면(a)을 따라 취해진 바와 같이, 핀(110B)은 분리 영역(112B) 위로 돌출된다. 게이트 전극 스택(114B)은 핀(110B)의 돌출부 위에 배치된다. 게이트 전극 스택(114B)은 핀(110B)의 소모된(산화된) 영역(115B)을 적어도 포함하는 게이트 유전체를 포함한다. 드레인 영역 단면(b)을 따라 취해진 바와 같이, 에피택셜 영역(116B)을 갖는 핀(110B)은 분리 영역(112B) 위로 돌출되며, 스페이서 부분들(118B)을 포함할 수 있다. 콘택(120B)은 핀(110B)의 돌출부 위에 배치된다. 이 제2 예에서, 핀(110B)의 일부의 소모로 인해 핀(110B)의 게이트와 소스/드레인 영역들 양쪽 모두에서 상대적으로 좁은(얇은) 핀 폭들이 생겨난다. 이들 영역들에서 핀 상의 에피택셜 성장 이전에 소스/드레인 영역들에서 핀(110B)의 소모된 부분이 제거되는 것으로 이해된다. 따라서, 디바이스(100B)는 Rext 문제들을 가질 수 있고, 예를 들어, eDRAM 셀에 대해 효과적인 액세스 트랜지스터 성능에 대한 적절하게 높은 성능을 발휘할 수 없을 것이다.
본 발명의 실시예에 따라, 선택적인 산화는 대체 게이트 프로세스 동안, 예를 들어, 게이트 아래의 핀의 부분이 노출되는 시간 동안, 폴리 또는 기타 더미 제거에 이어서 수행된다. 이와 같이, 두꺼운 게이트 유전체는 게이트 구조 외부의 핀의 영역들에 영향을 미치지 않고 제조될 수 있다. 예로서, 도 1a 및 도 1b와 연계하여 설명된 배열에 비해, 도 2a는 낮은 누설 비평면 액세스 트랜지스터(200)의 평면도 및 대응하는 단면도들을 예시하고; 도 2b는 본 발명의 실시예에 따라, 도 2a의 낮은 누설 비평면 액세스 트랜지스터(200)의 일부의 앵글 뷰를 예시한다.
도 2a 및 도 2b를 참조하면, 디바이스(200)의 평면도(202) 및 앵글 뷰(203)는 핀(210)의 소스(204), 게이트(206) 및 드레인(208)을 강조 표시하고 있다. 게이트 영역 단면(a)을 따라 취해진 바와 같이, 핀(210)은 분리 영역(212) 위로 돌출된다. 게이트 전극 스택(214)은 핀(210)의 돌출부 위에 배치된다. 게이트 전극 스택(214)은 적어도 핀(210)의 소모된(산화된) 영역(215)을 포함하는 게이트 유전체를 포함한다. 드레인 영역 단면(b)을 따라 취해진 바와 같이, 에피택셜 영역(216)을 갖는 핀(210)은 분리 영역(212) 위로 돌출하고, 스페이서 부분들(218)을 포함할 수 있다. 콘택(220)은 핀(210)의 돌출부 위에 배치된다. 도 2a의 단면(a)에서 볼 수 있는 바와 같이, 핀(210)의 일부의 소모로 인해 핀(210)의 게이트 영역에서 상대적으로 좁은(얇은) 핀 폭들이 생겨난다. 그러나, 상대적으로 가득 찬(넓은) 핀 폭들은 핀 소모가 핀(210)의 게이트 영역들에 한정되기 때문에 핀(210)의 소스/드레인 영역들에서는 유지된다. 도 2b에서 볼 수 있는 바와 같이, 실시예에서, 핀의 더 좁아진 부분은 (도 2a에서 볼 수 있는 바와 같이) 평면 사시도로부터 더 좁아진 것을 지칭하는 것을 물론, 핀의 상대적으로 더 넓은 부분들에 비해 높이 면에서 리세스를 지칭한다. 전반적으로, 실시예에서, 두꺼운 유전체층은 누설 감소를 위해 게이트 영역에서 달성되는 반면 더 넓은 핀 부분들이 Rext 감소를 위해 소스/드레인 영역들에서는 유지된다. 따라서, 디바이스(200)는 Rext 문제들을 감소시킬 수 있고, 예를 들어, eDRAM 셀에 대해 효과적인 액세스 트랜지스터 성능에 대한 적절하게 높은 성능을 발휘할 수 있다. 콘택 형성 및 BEOL(back-end of line) 상호접속 제조와 같은, 추가적인 프로세싱이 도 2a 및 도 2b의 디바이스를 완성하기 위해 다음에 수행될 수 있다는 것이 이해된다. 이것은 또한 도시되지는 않았지만 이해될 것이다.
다른 양태에서, 위에서 간략하게 언급된 바와 같이, 반도체 제조 방식은 게이트 유전체가 노출되는 PYREM(placeholder polysilicon gate removal)이 후속하는 선택적인 건식 산화 프로세스의 도입을 포함한다. 선택적인 건식 산화는 온도, 압력, 가스 유량, 기타 등등과 같은 프로세스 변수들에 의해 제어되기 때문에, 전이층의 두께(예를 들어, 채널 아래의 핀 폭)는 높은 제어에 의해 정의될 수 있다. 예로서, 도 3a 내지 도 3d는 본 발명의 실시예에 따라, 낮은 누설 비평면 액세스 트랜지스터를 제조하는 방법에서의 다양한 작업들의 단면도들을 예시한다.
도 3a를 참조하면, 반도체 디바이스 제조를 위한 시작 구조(302)는 벌크 반도체 기판(도시 생략)과 같은, 기판 위에 배치된 반도체 핀(304)을 포함한다. 더미 게이트 스택(306)은 핀(304) 위에 배치되고, 더미 게이트 전극(308)과 부분적인 또는 더미 게이트 유전체층(310)을 포함한다. 스페이서들(312)은 더미 게이트 스택(306)의 측벽들에 인접하여 배치된다. 에피택셜 소스/드레인 영역들(314)은 반도체 핀(304) 내에 배치되고, 반도체 핀으로부터 부분적으로 도출된다. 층간 유전체층과 같은, 분리층(316)이 또한 도시되어 있다. 3차원적인 고려시, 더미 게이트 스택(306)은 핀(304)의 (도시된 바와 같이)상부와 측벽 부분들 양쪽 모두 상에 형성되는 것으로 이해해야 한다.
도 3b를 참조하면, 대체 게이트 프로세스를 시작하기 위해, 더미 게이트 전극(308)을 도 3a의 구조로부터 제거하여 트렌치(318)를 형성한다. 도 3b에 도시된 바와 같이, 더미 게이트 전극(308)의 제거는 이 단계에서 유지되고 있는, 부분적인 또는 더비 게이트 유전체층(310)에 대한 선택도에 의해 수행된다.
도 3c를 참조하면, 산화 프로세스(320)는 도 3c의 구조 상에 수행된다. 산화 프로세스(320)는 부분적인 또는 더미 게이트 유전체층(310)을 침투하여 반도체 핀(304)의 일부를 소모시켜서, 전이층으로서 지칭될 수 있는 산화물층(322)을 형성한다. 핀(304)의 소모는 제거된 더미 게이트 전극(308)의 트렌치(318)에 의해 노출된 영역들에 한정된다. 이와 같이, 결과적인 산화물층(322)은 핀(304)의 게이트 영역(즉, 채널 영역)에 실질적으로 한정된다. 다음으로, 결과적인 핀(304)은 게이트 영역의 외부에는 넓은 영역들(304B)을 가지고 게이트 영역 내부에는 좁은 영역(304A)을 갖는다. 다시 도 3c를 참조하면, 산화물층(322)은 스페이서들(312) 아래에 연장하도록 형성될 수 있다. 따라서, 소모는 게이트 영역에 정확하게 한정되지 않을 수도 있지만, 적어도 실질적으로 게이트 영역에 한정된다. 실시예에서, 핀은 실리콘으로 구성되고, 소모 프로세스는 실리콘 산화물의 형성을 포함한다.
다시 도 3c를 참조하면, 산화 프로세스(320)는, 일 실시예에서, 부분적인 또는 더미 게이트 유전체층(310)의 존재시 수행된다. 그러한 경우에, 층(310)은 산화물층(322)과 함께, 최종, 두꺼운, 게이트 유전체층(324)내에 유지된다는 점에서 부분적인 유전체층이다. 그러한 실시예에서, 유지된 부분적인 유전체층은 실리콘의 산화물로 구성되고, 제조 프로세스 흐름에서 훨씬 앞서서 수행되는 초기 핀 산화 프로세스에서 형성된다. 그러나, 다른 실시예에서, 층(310)은 더미 게이트 유전체층이고 더미 게이트 전극(308)의 제거에 이어서 제거된다. 그 실시예에서, 대체 게이트 유전체층, 예를 들어 하이-k(high-k) 게이트 유전체층은 그 다음에 형성된다. 다음으로, 산화 프로세스(320)는 그러한 대체 게이트 유전체층의 존재 하에서, 형성된 산화물층(322)에 부가하여 대체 게이트 유전체층을 함께 포함하는 최종, 두꺼운 유전체층을 제공하기 위해 수행된다.
다시 도 3c를 참조하면, 실시예에서, 산화 프로세스(320)는 건식 산화 프로세스이다. 일 실시예에서, 건식 산화 프로세스는 대략 섭씨 500-700도의 범위의 온도와 대략 3-10 Torr의 범위의 압력에서 주변 수소 및 산소의 사용을 포함한다. 산화 두께는 수십에서 수 백의 옹스트롬 내에서 제어될 수 있다.
도 3d를 참조하면, 금속 게이트 전극(350)은 도 3c의 트렌치(318) 내에 그리고 두꺼운 게이트 유전체층(324) 상에 형성되며, 이는 제조된 반도체 디바이스(300)를 위한 영구 게이트 스택을 제공한다. 따라서, 결과적인 반도체 디바이스(300)를 위해, 핀 부분의 게이트 영역들은 누설을 더 낮추기 위해 두꺼운 게이트 유전체(그리고 실리콘 소모로 인해 더 얇은 핀 폭이 생겨난다)를 포함하도록 제조된다. 한편, 핀 부분의 소스 및 드레인 영역들은 동일하게 핀 소모되지 않기에, 이들 영역들에서 상대적으로 핀 부분들이 더 넓어지고 이와는 달리 핀 소모된 소스 및 드레인 영역들에 비해 Rext의 감소로 이어진다. 콘택 형성 및 BEOL(back-end of line) 상호접속 제조와 같은, 추가적인 프로세싱이 도 3d의 디바이스(300)를 완성하기 위해 그 다음에 수행될 수 있다는 것을 이해해야 한다.
일반적으로, 다시 도 3a 내지 도 3d를 참조하면, 실시예에서, 기술된 접근법은 N형(예를 들어, NMOS) 또는 P형(예를 들어, PMOS), 또는 둘 모두의 디바이스 제조에 사용될 수 있다. 상술한 예시적인 프로세싱 방식으로부터 기인하는 구조들, 예를 들어 도 3d로부터의 구조들은 PMOS 및 NMOS 디바이스 제조와 같은 디바이스 제조를 완성하기 위한 후속 프로세싱 작업들에 대해 동일하거나 유사한 형태로 사용될 수 있다는 것을 이해해야 한다. 완성된 디바이스의 예로서, 도 4a 및 도 4b는 각기 본 발명의 실시예에 따라, 낮은 누설 비평면 액세스 트랜지스터(200 또는 300)의 완성된 버전들과 같은 비평면 반도체 디바이스의 (단면도의 a-a'축을 따라 취해진)단면도 및 평면도를 예시한다. 도 4a의 단면도는 게이트 라인(350)을 따라 취해진 바와 같이, 도 3d의 단면도와 직교하여 취해진 것이라는 것에 유념해야 한다. 게다가, 도 4a 및 도 4b에 예시된 예에서, 게이트 라인은 3개의 별개의 반도체 핀들을 커버한다.
도 4a를 참조하면, 낮은 누설 비평면 액세스 트랜지스터의 완성된 버전들과 같은, 반도체 구조 또는 디바이스(400)는, 기판(402)으로부터 형성되고, 분리 영역(406)내에 형성되는 비평면 활성 영역(예를 들어, 도출된 핀 부분(404)과 서브-핀 영역(405)을 포함하는 핀 구조)을 포함한다.
다시 도 4a를 참조하면, 게이트 라인(408)은 비평면 활성 영역의 돌출부들(404) 위에 뿐만 아니라 분리 영역(406)의 일부분 위에도 배치된다. 도시된 바와 같이, 게이트 라인(408)은 게이트 전극(450)과 게이트 유전체층(452)을 포함한다. 비평면 활성 영역의 돌출부들(404)의 소모되는(산화되는) 부분(499)은 게이트 영역, 예를 들어 게이트 라인(408) 아래의 영역에 실질적으로 한정된다. 전체, 두꺼운, 게이트 유전체층은 유전체층(452) 및 소모되는(산화되는) 부분(499) 양쪽 모두를 포함한다. 일 실시예에서, 게이트 라인(408)은 또한 유전체 캡층(454)을 포함할 수 있다. 게이트 콘택(414)과, 상부에 놓여진 게이트 콘택 비아(416)는 또한 상부에 놓여진 금속 상호접속부(460)와 함께, 이 사시도로부터 볼 수 있으며, 이들 모두는 층간 유전체 스택들 또는 층들(470)내에 배치된다. 또한, 도 4a의 사시도로부터 볼 수 있는 같이, 게이트 콘택(414)은, 일 실시예에서 분리 영역(406) 위에 배치되지만, 비평면 활성 영역들 위에는 배치되지 않는다. 도시된 바와 같이, 핀들(404)은 이들이 하부에 놓여진 기판(402)으로부터 연장되기 때문에 벌크 핀들인 것으로 간주된다. 다른 실시예들에서, 핀들은 SOI(silicon-on insulator)형 기판으로부터 형성되고 그에 따라 글로벌 절연체층 상에 배치된다.
도 4b를 참조하면, 게이트 라인(408)은 돌출 핀 부분들(404) 위에 배치된 것으로 도시된다. 돌출 핀 부분들(404)의 소스 및 드레인 영역들(404A 및 404B)은 이 사시도로부터 볼 수 있다. 일 실시예에서, 소스 및 드레인 영역들(404A 및 404B)은 돌출 핀 부분들(404)의 최초 재료의 도핑된 부분들이다. 다른 실시예에서, 상술한 바와 같이, 돌출 핀 부분들(404)의 재료는 제거되고 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 물질로 대체된다. 어느 경우에나, 소스 및 드레인 영역들(404A 및 404B)은 유전체층(406)의 높이 아래에, 즉 벌크형 디바이스들의 경우에, 서브-핀 영역(405)내에 연장될 수 있다. 대안적으로, 소스 및 드레인 영역들(404A 및 404B)은 유전체층(406)의 높이 아래에 연장되지 않고, 유전체층(406)와 높이와 동일 평면 또는 그 위에 있다.
일 실시예에서, 반도체 구조 또는 디바이스(400)는 fin-FET 또는 트라이-게이트 또는 유사한 디바이스와 같지만, 이에 국한되지 않는 비평면 디바이스이다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디(body)로 구성되거나 3차원 보디 내에 형성된다. 그러한 실시예에서, 게이트 라인들(408)의 게이트 전극 스택들은 도 4a에 도시된 바와 같이, 3차원 보디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다.
기판(402)은 제조 프로세스를 견딜 수 있고 전하가 이주(migrate)할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판(402)은 인, 비소, 붕소 또는 이들의 조합과 같지만, 이에 국한되지 않는 전하 캐리어로 도핑된 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(402)의 실리콘 원자의 농도는 97％보다 크다. 다른 실시예에서, 벌크 기판(402)은 별개의 결정성 기판 최상부에 성장시킨 에피택셜층, 예를 들어 붕소-도핑 벌크 실리콘 단결정성 기판 최상부에 성장시킨 실리콘 에피택셜층으로 구성된다. 벌크 기판(402)은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(402)은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물 또는 이들의 조합과 같지만, 이에 국한되지 않는 III-V 재료로 구성된다. 일 실시예에서, 벌크 기판(402)은 III-V 재료로 구성되고, 전하-캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄, 또는 텔루륨과 같지만, 이에 국한되지 않는 것들이다. 대안적으로, 벌크 기판을 대신하여, SOI 기판이 사용될 수 있다.
분리 영역(406)은 하부에 놓여진 벌크 기판으로부터 영구 게이트 구조의 부분들을 궁극적으로 전기적으로 분리하거나 이들의 분리에 기여하거나, 또는 핀 활성 영역들을 분리하는 것과 같이 하부에 놓여진 벌크 기판 내에 형성되는 활성 영역들을 분리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 영역(406)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑 실리콘 질화물(carbon-doped silicon nitride)과 같지만, 이에 국한되지 않는 유전체 재료로 구성된다.
게이트 라인(408)은 게이트 유전체층(452)과 게이트 전극층(450)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 앞서 논의한 바와 같이, 비평면 활성 영역의 돌출부들(404)의 소모되는(산화되는) 부분(499)은 게이트 영역, 예를 들어 게이트 라인(408) 아래의 영역에 실질적으로 한정된다. 전체, 두꺼운, 게이트 유전체층은 유전체층(452)과 소모되는(산화되는) 부분(499) 양쪽 모두를 포함한다. 실시예에서, 산화된 부분은 실리콘 비평면 활성 영역의 산화에 기인하는 실리콘 이산화물로 구성된다. 실시예에서, 볼 수 있는 바와 같이, 게이트 유전체층(452)은 예를 들어, 교체 게이트 유전체 프로세스에서 형성되는, 컨포멀한 층이다. 그러한 실시예에서, 게이트 유전체층(452)은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체층(452)은 하프늄 산화물, 하프늄 산질화물, 하프늄 규산염, 란타늄 산화물, 지르코늄 산화물, 지르코늄 규산염, 탄탈륨 산화물, 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같지만, 이에 국한되지 않는 재료로 구성된다. 그러나, 다른 실시예에서, 도 3c에 예시된 바와 같이, 산화로부터 형성되는 초기 게이트 유전체층은 대체되지 않고, 전체, 두꺼운, 게이트 유전체층은 유지된 초기 게이트 유전체층과 소모되는(산화되는) 부분(499) 양쪽 모두를 포함한다.
일 실시예에서, 게이트 전극층(450)은 금속 질화물들, 금속 탄화물들, 금속 규화물들, 금속 알루미나이드들(metal aluminides), 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈, 또는 전도성 금속 산화물들과 같지만, 이에 국한되지 않는 금속층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정층(metal workfunction-setting layer) 위에 형성되는 비일함수-설정 충전 재료(non-workfunction-setting fill material)로 구성된다.
(도 3a 내지 도 3d에서 볼 수 있는 바와 같이) 게이트 전극 스택들과 연관되는 스페이서들은 자기정렬 콘택들과 같은, 인접한 도전성 콘택들로부터 영구 게이트 구조를 궁극적으로 전기적으로 분리하거나 그 구조의 분리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑 실리콘 질화물과 같지만, 이에 국한되지 않는 유전체 재료로 구성된다.
게이트 콘택(414) 및 상부에 놓여진 게이트 콘택 비아(416)는 도전성 재료로 구성될 수 있다. 실시예에서, 콘택들 또는 비아들중 하나 이상은 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순 금속(pure metal)일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료와 같은 것)과 같은 합금일 수 있다.
실시예에서, 게이트 라인(408)은 나중에 SiN 하드마스크 및 폴리의 에칭에 의해 폴리 게이트를 정의하기 위해 폴리 리소그래피를 수반하는 폴리 게이트 패터닝에 의해 첫번째로 형성된다. 일 실시예에서, 마스크는 하드마스크층 상에 형성되고, 이 마스크는 토포그래피 마스킹 부분과 ARC(anti-reflective coating)층으로 구성된다. 특별한 이와 같은 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(CHM)층이고 반사 방지 코팅층은 실리콘 ARC층이다. 토포그래피 마스킹 부분과 ARC층은 통상의 리소그래피 및 에칭 프로세스 기술들로 패터닝될 수 있다. 일 실시예에서, 마스크는 본 분야에 알려진 대로 최상위 포토레지스트층을 또한 포함하고, 통상의 리소그래피와 현상 공정들에 의해 패터닝될 수 있다. 특정 실시예에서, 광원에 노출되는 포토레지스트층의 부분들은 포토레지스트층의 현상 시에 제거된다. 따라서, 패터닝된 포토레지스트층은 포지티브 포토레지스트 재료로 구성된다. 특정 실시예에서, 포토레지스트층은 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, EUV(extreme ultra violet) 레지스트, e-빔 임프린트(imprint)층 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)를 이용하는 페놀계 수지 매트릭스(phenolic resin matrix)와 같지만, 이에 국한되지 않는 포지티브 포토레지스트 재료로 구성된다. 다른 특정 실시예에서, 광원에 노출되는 포토레지스트 층의 부분들은 포토레지스트층의 현상 시에 보존된다. 따라서, 포토레지스트층은 네거티브 포토레지스트 재료로 구성된다. 특정 실시예에서, 포토레지스트층은 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같지만, 이에 국한되지 않는 네거티브 포토레지스트 재료로 구성된다.
게다가, 도 3b 및 도 3d와 연계하여 간략하게 언급된 바와 같이, 게이트 스택 구조(408)는 대체 게이트 프로세스에 의해 제조될 수 있다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필러 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 대체될 수 있다. 그러한 실시예에서, 이전의 프로세싱을 통해 수행된 것과는 반대로, 영구 게이트 유전체층도 또한 이 프로세스에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정성 실리콘 또는 비정질 실리콘으로 구성되며 또한 SF6의 사용을 포함하는 건식 에칭 프로세스에 의해 제거된다. 다른 실시예에서, 더미 게이트들은 다결정성 실리콘 또는 비정질 실리콘으로 구성되며 또한 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함하는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며 또한 수성 인산을 포함하는 습식 에칭에 의해 제거된다.
일 실시예에서, 본 명세서에서 설명되는 하나 이상의 접근법은, 더미 및 대체 게이트 프로세스를 더미 및 대체 콘택 프로세스와 결합하는 것을 본질적으로 상정한다. 그러한 실시예에서, 대체 콘택 프로세스는 영구 게이트 스택의 적어도 일부분을 고온 어닐링하는 것을 허용하기 위해 대체 게이트 프로세스 이후에 실행된다. 예를 들어, 그러한 특정 실시예에서, 영구 게이트 구조들의 적어도 일부를, 예를 들어 게이트 유전체층이 형성된 이후에 어닐링하는 것은 대략 섭씨 600도보다 높은 온도에서 수행된다.
다시 도 4a를 참조하면, 반도체 구조 또는 디바이스(400)의 배열은 분리 영역들 위에 게이트 콘택을 배치한다. 그러한 배열은 레이아웃 공간의 비효율적 사용으로 볼 수 있다. 그러나, 다른 실시예에서, 반도체 디바이스는 활성 영역 위에 형성되는 게이트 전극의 부분들과 접촉하는 콘택 구조들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 및 트렌치 콘택 비아와 동일한 층에 게이트 콘택 구조(예를 들어, 비아와 같은 것)를 형성하기 이전에(예를 들어, 형성하는 것에 더하여), 본 발명의 하나 이상의 실시예들은 먼저 게이트 정렬된 트렌치 콘택 프로세스를 이용하는 것을 포함한다. 그러한 프로세스는 반도체 구조 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택 구조들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택 패턴은 기존의 게이트 패턴과 정렬되어 형성된다. 대조적으로, 종래의 접근법들은 통상적으로, 선택적인 콘택 에칭들과 조합하여 기존의 게이트 패턴에 대해 리소그래피 콘택 패턴의 엄격한 레지스트레이션을 갖는 추가의 리소그래피 프로세스를 수반한다. 예를 들어, 종래의 프로세스는 별도의 콘택 특징들의 패터닝을 가진 폴리(게이트) 그리드 패터닝을 포함할 수 있다.
상술한 프로세스들의 모든 양태들이 본 발명의 실시예들의 사상 및 범위 내에 속하도록 실시될 필요가 있는 것은 아님을 이해할 것이다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 게이트 콘택들을 제조하기 이전에 형성될 필요는 전혀 없다. 상술한 게이트 스택들은 실제로 초기에 형성되는 대로의 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에서 기술되는 프로세스들은 하나 또는 복수의 반도체 디바이스를 제조하는데 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 그와 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리용 MOS(metal-oxide semiconductor) 전계 효과 트랜지스터들, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은 fin-FET 디바이스, 트라이게이트 디바이스, 또는 독립적으로 액세스되는 더블 게이트 디바이스와 같은 3차원적 아키텍처를 갖는다. 하나 이상의 실시예들은 SoC 제품에 포함되는 디바이스들에 대해 특히 유용할 수 있다. 또한, 도 3a 내지 도 3d와 연계하여 기술된 프로세싱 방식이 또한 평면 디바이스 제조에 적용될 수 있다는 것을 이해할 것이다.
본 명세서에서 기술되는 하나 이상의 실시예들은 특히 셀폰, 태블릿, 넷북 및 내장된 메모리 세그먼트들에서, 접합 누설을 최소화하려고 시도하는 저전력 SoC/메모리 설계자들을 위한 애플리케이션들을 가질 수 있다. 하나 이상 실시예들에서, 단면 TEM 이미징은 차등적인 핀 폭의 고유 트랜지스터 아키텍처를 명확히 밝힐 것이다. 그와 같은 디바이스들은 더 높은 저항 경로를 제공하기 위해 이용될 수 있으며, 이에 따라 GIDL 누설을 완화시킬 수 있다. 하나 이상의 실시예들은 3차원적 트라이-게이트 기술에 관한 것이며, 예를 들어, SoC 시장에 적합한, 내장된 DRAM 제품들에 대한 탁월한 성능을 유지하면서 누설을 추가적으로 낮추기 위해 구현된다.
보다 일반적으로, DRAM 애플리케이션들과 관련하여, DRAM들과 같은 반도체 디바이스들에서, 각각의 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. DRAM들에서, 셀들은 주기적인 판독과 리프레싱을 요구한다. 단위 비트당 낮은 가격, 고집적화, 및 동시 판독과 기입 동작을 수행할 수 있는 능력 덕택에, DRAM들은 상업적인 애플리케이션에서 광범위한 사용을 향유해 왔다. 한편, 외부 요인으로 인해 커패시터에 저장되는 전하의 손실에 의해 DRAM 디바이스들에는 "소프트 에러"라 불리는 현상이 야기될 수 있고, 이로써 DRAM들의 오동작을 야기한다. 소프트 에러의 발생을 방지하기 위해, 커패시터의 커패시턴스를 향상시키는 방법이 제안되어 왔다. 그러나, 지속적으로 증가하는 반도체 디바이스들의 높은 집적도로 인해 실제적인 제조 프로세스를 체계화하는데에는 도전 과제들이 제기되고 있다. 게다가, 그와 같은 커패시터들과 연관되는 적절한 낮은 누설 액세스 트랜지스터를 제조하는데에에도 도전 과제들이 제기되고 있다.
다른 양태에서, 상술한 비평면 디바이스와 같은, 낮은 누설 비평면 액세스 트랜지스터는 금속 배선의 유전체층에 포함되는 내장된 MIM 커패시터와 연관된다. 예를 들어, 도 5는 본 발명의 실시예에 따라, 4차-레벨 금속 배선을 수용하는 단일 유전체층내에 형성되는 낮은 누설 비평면 액세스 트랜지스터 및 대응하는 커패시터의 단면도를 예시한다.
도 5를 참조하면, 반도체 구조(500)는 기판(502)에 또는 기판 위에 배치되는 복수의 반도체 디바이스들(504)을 포함한다. 일 실시예에서, 그러한 디바이스(504A)는 상술한 액세스 트랜지스터들과 같은, eDRAM 셀을 위한 낮은 누설 비평면 액세스 트랜지스터이다. 제1 유전체층(506)은 복수의 반도체 디바이스들(504) 위에 배치되고, 복수의 반도체 디바이스(504)에 전기적으로 결합된 콘택(508)을 그 내부에 배치한다.
제2 유전체층(510)은 제1 유전체층(506) 위에 배치되고 그 내부에 제1 금속 배선(514) 및 제1 금속 배선(514)을 콘택(508)에 결합하는 하나 이상의 비아(512)를 배치한다. 제3 유전체층(516)은 제2 유전체층(510) 위에 배치되고 그 내부에 제2 금속 배선(520) 및 제2 금속 배선(520)을 제1 금속 배선(514)에 결합하는 하나 이상의 비아(518)를 배치한다. 제4 유전체층(522)은 제3 유전체층(516) 위에 배치되고 그 내부에 제3 금속 배선(526) 및 제3 금속 배선(526)을 제2 금속 배선(520)에 결합하는 하나 이상의 비아(524)를 배치한다. 제5 유전체층(528)은 제4 유전체층(522) 위에 배치되고 그 내부에 제4 금속 배선(532) 및 제4 금속 배선(532)을 제3 금속 배선(526)에 결합하는 하나 이상의 비아(530)를 배치한다.
제5 유전체층(528)은 또한 그 내부에 MIM 커패시터(534)의 적어도 일부를 배치한다. MIM 커패시터(534)는 제4 금속 배선(532)에 인접한다. MIM 커패시터는 예를 들어, 금속 배선 및 비아의 스택(542)에 의해 및 콘택(508)을 통해 반도체 디바이스들(504) 중 하나 이상에 전기적으로 결합된다. 제6 유전체층(536)은 제5 유전체층(528) 위에 배치되고 그 내부에 제5 금속 배선(540) 및 제5 금속 배선(540)을 제4 금속 배선(532)에 결합하는 하나 이상의 비아(538)를 배치한다. 실시예에서, MIM 커패시터(534)는 도 5에 도시된 바와 같이, 제5 유전체층(528)에 배치되지만, 각각의 제4 또는 제6 유전체층(522 또는 336)에는 배치되지 않는다. 역시 도 5에 도시된 바와 같이, 금속 배선(544)은 MIM 커패시터(534) 위에 배치될 수 있지만, MIM 커패시터(534)와 결합될 필요는 없다.
다른 예에서, 도 6은 본 발명의 실시예에 따라, 3차-레벨 및 4차-레벨 금속 배선을 수용하는 2개의 유전체층들내에 형성되는 낮은 누설 비평면 액세스 트랜지스터 및 대응하는 커패시터의 단면도를 예시한다.
도 6을 참조하면, 반도체 구조(600)는 기판(602) 내에 또는 기판 위에 배치되는 복수의 반도체 디바이스들(604)을 포함한다. 일 실시예에서, 그러한 디바이스(604A)는 상술한 액세스 트랜지스터들과 같은, eDRAM 셀을 위한 낮은 누설 비평면 액세스 트랜지스터이다. 제1 유전체층(606)은 복수의 반도체 디바이스들(604) 위에 배치되고, 복수의 반도체 디바이스(604)에 전기적으로 결합된 콘택(608)을 그 내부에 배치한다.
제2 유전체층(610)은 제1 유전체층(606) 위에 배치되고 그 내부에 제1 금속 배선(614) 및 제1 금속 배선(614)을 콘택들(608)에 결합하는 하나 이상의 비아(612)를 배치한다. 제3 유전체층(616)은 제2 유전체층(610) 위에 배치되고 그 내부에 제2 금속 배선(620) 및 제2 금속 배선(620)을 제1 금속 배선(614)에 결합하는 하나 이상의 비아(618)를 배치한다. 제4 유전체층(622)은 제3 유전체층(616) 위에 배치되고 그 내부에 제3 금속 배선(626) 및 제3 금속 배선(626)을 제2 금속 배선(620)에 결합하는 하나 이상의 비아(624)를 배치한다. 제5 유전체층(628)은 제4 유전체층(622) 위에 배치되고 그 내부에 제4 금속 배선(632) 및 제4 금속 배선(632)을 제3 금속 배선(626)에 결합하는 하나 이상의 비아(630)를 배치한다.
제5 유전체층(628)은 또한 그 내부에 MIM 커패시터(634)의 적어도 일부를 배치한다. MIM 커패시터(634)는 제4 금속 배선(632)에 인접한다. MIM 커패시터는 예를 들어, 금속 배선 및 비아의 스택(642)에 의해 및 콘택(608)을 통해 반도체 디바이스(604)들 중 하나 이상에 전기적으로 결합된다. 제6 유전체층(636)은 제5 유전체층(628) 위에 배치되고 그 내부에 제5 금속 배선(640) 및 제5 금속 배선(640)을 제4 금속 배선(632)에 결합하는 하나 이상의 비아(638)를 배치한다. 실시예에서, 도 6에 도시된 바와 같이, MIM 커패시터(634)의 다른 일부는 제3 금속 배선(626)에 인접한 제4 유전체층(622)에 배치되지만, MIM 커패시터(634)의 어떤 부분도 각각의 제3 또는 제6 유전체층(616 또는 636)에 배치되지 않는다. 역시 도 6에 도시된 바와 같이, 금속 배선(644)은 MIM 커패시터(634) 위에 배치될 수 있지만, MIM 커패시터(634)와 결합될 필요는 없다.
도 5 및 도 6 양쪽 모두를 참조하면, 실시예에서, 제4 금속 배선(532 또는 632)의 적어도 일부는 하나 이상의 반도체 디바이스들, 예를 들어 로직 회로에 포함되는, 504A 또는 604A에 전기적으로 결합되고, MIM 커패시터(534 또는 634)는 내장된 다이나믹 랜덤 액세스 메모리(eDRAM) 커패시터이다. 실시예에서, 반도체 구조(500 또는 600)는 각각 복수의 에치-정지층들(550 또는 650)을 추가로 포함한다. 도시된 바와 같이, 에치-정지층은 제1(506 또는 606), 제2(510 또는 610), 제3(516 또는 616), 제4(522 또는 622), 제5(528 또는 628) 및 제6(536 또는 636) 유전체층들 각각의 사이에 배치될 수 있다.
실시예에서, MIM 커패시터(534 또는 634)는 적어도 제5 유전체층(528 또는 628)에 배치된 트렌치(560 또는 660)에 각각 배치된다. 이러한 일 실시예에서, MIM 커패시터(534 또는 634)는 트렌치(560 또는 660)의 하부 및 측벽을 따라 배치된 컵-형상의 금속판(597/697)을 포함한다. 제7 유전체층(598/698)은 컵-형상의 금속판(597/697) 상에 또한 금속판과 컨포멀하게 배치된다. 트렌치-충전 금속판(599/699)은 제7 유전체층(598/698) 상에 배치된다. 제7 유전체층(598/698)은 트렌치-충전 금속판(599/699)을 컵-형상의 금속판(597/697)으로부터 분리시킨다. 특정 실시예에서, 트렌치의 측벽은 도 6의 트렌치(660)에 대해 도시된 바와 같이, 수직 또는 준-수직 프로파일을 가진다. 다른 특정 실시예에서, 도 5의 트렌치(560)에 대해 도시된 바와 같이, 트렌치의 측벽은 제5 유전체층(528 또는 628)의 하부로부터 상부까지 바깥쪽으로 점점 가늘어진다.
기타 실시예들에서, 유전체층들 및/또는 금속 라인들의 추가적인 단일 또는 다수의 층들이 MIM 커패시터들(534 또는 634) 아래에 또는 위에 형성될 수 있다는 것을 이해해야 한다. 또한, 기타 실시예들에서, 유전체층들 및/또는 금속 라인들의 단일 또는 다수의 층들은 MIM 커패시터들(534 또는 634) 아래 또는 위부터 제거될 수 있다. 기타 실시예들에서, MIM 커패시터들(534 또는 634)은 유전체층들의 추가적인 하나 이상의 층내에 형성된다. 한가지 예시적인 실시예에서, 도 6을 참조하면(비록 도시되지는 않았지만), MIM 커패시터(634)의 다른 부분은 제3(626) 및 제5(640) 금속 배선에 인접하게, 제4(622) 및 제6(636) 유전체층 양쪽 모두에 배치된다. 그러나, 그러한 일 실시예에서, MIM 커패시터의 어떤 부분도 제3 유전체층(616)에는 배치되지 않는다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하지만, 이에 국한되지 않는 복수의 컴포넌트를 포함할 수 있다. 프로세서(704)는 물리적으로 및 전기적으로 보드(702)에 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)도 또한 보드(702)에 물리적으로 및 전기적으로 결합된다. 추가의 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
그 애플리케이션들에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적으로 및 전기적으로 결합될 수도 있고 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 기타 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM 또는 본 명세서에서의 실시예들에 따라 기술된 바와 같은 낮은 누설 비평면 액세스 트랜지스터를 포함할 수 있는 eDRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 디바이스(예를 들어, 하드 디스크 드라이브, CD, DVD, 및 기타 등등)를 포함할 수 있지만, 이들에 한정되는 것은 아니다.
통신 칩(706)은 컴퓨팅 디바이스(700)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 디바이스들이 임의의 와이어도 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(706)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 국한되지 않는 복수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타 등등과 같은 장거리의 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 실시예들의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOS-FET(metal oxide semiconductor field effect transistor)들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOS-FET들과 같은 하나 이상의 디바이스들을 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 수용되는 다른 컴포넌트는 본 발명의 구현들에 따라 구축되는 MOS-FET들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자적 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 내장된 다이나믹 랜덤 액세스 메모리(eDRAM)을 위한 낮은 누설 비평면 액세스 트랜지스터들과 eDRAM을 위한 낮은 누설 비평면 액세스 트랜지스터들을 제조하는 방법들을 포함한다.
실시예에서, 반도체 디바이스는 기판 위에 배치되고, 2개의 넓은 핀 영역들 사이에 배치된 좁은 핀 영역을 포함하는 반도체 핀을 포함한다. 게이트 전극 스택은 반도체 핀의 좁은 핀 영역과 컨포멀하게 배치되고, 게이트 전극 스택은 게이트 유전체층 상에 배치된 게이트 전극을 포함한다. 게이트 유전체층은 하부층과 상부층을 포함하고, 하부층은 반도체 핀의 산화물을 포함한다. 한 쌍의 소스/드레인 영역들이 포함되며, 이 소스/드레인 영역들 각각은 넓은 핀 영역들 중 대응하는 영역에 배치된다.
일 실시예에서, 게이트 유전체층의 상부층은 반도체 핀의 산화물이다.
일 실시예에서, 게이트 유전체층의 상부층은 하이-k 유전체층이다.
일 실시예에서, 게이트 전극 스택은 유전체 스페이서들을 포함하고, 게이트 유전체층의 하부층의 일부는 유전체 스페이서들 아래에 배치된다.
일 실시예에서, 소스/드레인 영역들 각각은 넓은 핀 영역들 중 대응하는 영역 상에 배치되는 에피택셜 영역을 포함한다.
일 실시예에서, 반도체 디바이스는 낮은 누설 트라이게이트 트랜지스터이다.
일 실시예에서, 반도체 디바이스는 다이나믹 랜덤 액세스 메모리(DRAM) 셀을 위한 액세스 트랜지스터이다.
실시예에서, 다이나믹 랜덤 액세스 메모리(DRAM) 셀은 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는 반도체 핀을 포함하고, 이 반도체 핀은 기판 위에 배치되고, 2개의 넓은 핀 영역들 사이에 배치된 좁은 핀 영역을 포함한다. 게이트 전극 스택은 반도체 핀의 좁은 핀 영역과 컨포멀하게 배치된다. 액세스 트랜지스터는 또한 한 쌍의 소스/드레인 영역들을 포함하고, 소스/드레인 영역들 각각은 넓은 핀 영역들 중 대응하는 영역에 배치된다. DRAM 셀은 또한 액세스 트랜지스터에 결합된 커패시터 구조를 포함한다.
일 실시예에서, 커패시터 구조는 액세스 트랜지스터 위에 배치된 금속 상호접속층들에 배치되는 컵 형상의 MIM(metal-insulator-metal) 커패시터이다.
일 실시예에서, 액세스 트랜지스터는 낮은 누설 트라이게이트 트랜지스터이다.
일 실시예에서, 액세스 트랜지스터의 게이트 전극 스택은 게이트 유전체층 상에 배치되는 게이트 전극을 포함한다. 게이트 유전체층은 하부층과 상부층을 포함하고, 하부층은 반도체 핀의 산화물로 구성된다.
일 실시예에서, 게이트 유전체층의 상부층은 반도체 핀의 산화물이다.
일 실시예에서, 게이트 유전체층의 상부층은 하이-k 유전체층이다.
일 실시예에서, 게이트 전극 스택은 유전체 스페이서들을 포함하고, 게이트 유전체층의 하부층의 일부는 유전체 스페이서들 아래에 배치된다.
일 실시예에서, 액세스 트랜지스터의 소스/드레인 영역들 각각은 넓은 핀 영역들 중 대응하는 영역 상에 배치되는 에피택셜 영역을 포함한다.
실시예에서, 반도체 디바이스를 제조하는 방법은 기판 위에 반도체 핀을 형성하는 단계를 포함한다. 본 방법은 또한 반도체 핀과 컨포멀한 게이트 전극 스택을 형성하는 단계를 포함하고, 게이트 전극 스택은 반도체 핀의 산화물로 구성된 제1 게이트 유전체층 상에 형성되는 더미 게이트 전극을 포함한다. 본 방법은 게이트 전극 스택의 더미 게이트 전극을 제거하는 단계를 포함한다. 본 방법은 제1 게이트 유전체층의 존재 하에서, 제1 게이트 유전체층 아래에 제2 게이트 유전체층을 형성하는 핀 산화 프로세스를 수행하는 단계를 포함하고, 제2 게이트 유전체층은 반도체 핀의 산화물로 구성된다. 본 방법은 제1 게이트 유전체층 상에 영구 게이트 전극을 형성하는 단계를 포함한다.
일 실시예에서, 핀 산화 프로세스를 수행하는 단계는 건식 산화 프로세스를 이용하는 단계를 포함한다.
일 실시예에서, 핀 산화 프로세스를 수행하는 단계는 게이트 전극 스택 아래에 좁은 핀 영역을 형성하는 단계를 포함한다.
실시예에서, 반도체 디바이스를 제조하는 방법은 기판 위에 반도체 핀을 형성하는 단계를 포함한다. 본 방법은 또한 반도체 핀과 컨포멀한 게이트 전극 스택을 형성하는 단계를 포함하고, 게이트 전극 스택은 더미 게이트 유전체층 상에 형성되는 더미 게이트 전극을 포함한다. 본 방법은 또한 게이트 전극 스택의 더미 게이트 전극과 더미 게이트 유전체층을 제거하는 단계를 포함한다. 본 방법은 또한 하이-k 게이트 유전체층을 형성하는 단계를 포함한다. 본 방법은 또한 하이-k 게이트 유전체층의 존재 하에서, 하이-k 게이트 유전체층 아래에 제2 게이트 유전체층을 형성하는 핀 산화 프로세스를 수행하는 단계를 포함하고, 제2 게이트 유전체층은 반도체 핀의 산화물로 구성된다. 본 방법은 또한 하이-k 게이트 유전체층 상에 영구 게이트 전극을 형성하는 단계를 포함한다.
일 실시예에서, 핀 산화 프로세스를 수행하는 단계는 건식 산화 프로세스를 이용하는 단계를 포함한다.
일 실시예에서, 핀 산화 프로세스를 수행하는 단계는 하이-k 게이트 유전체층 아래에 좁은 핀 영역을 형성하는 단계를 포함한다.

Claims (21)

  1. 반도체 디바이스로서,
    기판 위에 배치되고, 2개의 넓은 핀 영역들 사이에 배치된 좁은 핀 영역을 포함하는 반도체 핀;
    상기 반도체 핀의 상기 좁은 핀 영역과 컨포멀(conformal)하게 배치되는 게이트 전극 스택 - 상기 게이트 전극 스택은 하부층과 상부층을 포함하는 게이트 유전체층 상에 배치된 게이트 전극을 포함하고, 상기 하부층은 상기 반도체 핀의 산화물을 포함함 - ;
    한 쌍의 소스/드레인 영역들 - 상기 소스/드레인 영역들 각각은 상기 넓은 핀 영역들 중 대응하는 영역에 배치됨 -; 및
    상기 반도체 핀에 측면으로 인접하고, 상기 반도체 핀의 상부 표면 아래에 상부 표면을 가지는 분리 영역 - 상기 상부층은 상기 분리 영역 위에 있지만, 상기 하부층은 상기 핀 측면에 있고 상기 분리 영역 위에는 있지 않음 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 유전체층의 상부층은 상기 반도체 핀의 산화물인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 게이트 유전체층의 상부층은 하이-k(high-k) 유전체층인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 게이트 전극 스택은 유전체 스페이서들을 포함하고, 상기 게이트 유전체층의 하부층의 일부는 상기 유전체 스페이서들 아래에 배치되는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 소스/드레인 영역들 각각은 상기 넓은 핀 영역들 중 대응하는 영역 상에 배치되는 에피택셜 영역을 포함하는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 반도체 디바이스는 낮은 누설 트라이게이트 트랜지스터인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 반도체 디바이스는 다이나믹 랜덤 액세스 메모리(DRAM) 셀을 위한 액세스 트랜지스터인, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 DRAM 셀은 상기 액세스 트랜지스터; 및
    상기 액세스 트랜지스터에 결합된 커패시터 구조
    를 포함하는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 커패시터 구조는 상기 액세스 트랜지스터 위에 배치된 금속 상호접속층들에 배치되는 컵 형상의 MIM(metal-insulator-metal) 커패시터인, 반도체 디바이스.
  10. 삭제
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  13. 삭제
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  16. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 반도체 핀을 형성하는 단계;
    상기 반도체 핀에 측면으로 인접하고, 상기 반도체 핀의 상부 표면 아래에 상부 표면을 가지는 분리 영역을 형성하는 단계;
    상기 반도체 핀과 컨포멀한 게이트 전극 스택을 형성하는 단계 -상기 게이트 전극 스택은 상기 반도체 핀의 산화물을 포함하는 제1 게이트 유전체층 상에 형성되는 더미 게이트 전극을 포함함- ;
    상기 게이트 전극 스택의 상기 더미 게이트 전극을 제거하는 단계;
    후속하여,
    상기 제1 게이트 유전체층의 존재 하에서, 상기 제1 게이트 유전체층 아래에 제2 게이트 유전체층을 형성하는 핀 산화 프로세스를 수행하는 단계 -상기 제2 게이트 유전체층은 상기 반도체 핀의 산화물을 포함함- ; 및
    상기 제1 게이트 유전체층 상에 영구 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 제1 게이트 유전체층은 상기 분리 영역 위에 있지만 상기 제2 게이트 유전체층은 상기 핀 측면에 있고 상기 분리 영역 위에 있지 않는, 반도체 디바이스 제조 방법.
  17. 제16항에 있어서,
    상기 핀 산화 프로세스를 수행하는 단계는 건식 산화 프로세스를 이용하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  18. 제16항에 있어서,
    상기 핀 산화 프로세스를 수행하는 단계는 상기 게이트 전극 스택 아래에 좁은 핀 영역을 형성하는 단계를 포함하고, 상기 좁은 핀 영역에서의 핀 폭은 상기 반도체 핀의 다른 핀 영역들에서의 핀 폭보다 좁은, 반도체 디바이스 제조 방법.
  19. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 반도체 핀을 형성하는 단계;
    상기 반도체 핀에 측면으로 인접하고, 상기 반도체 핀의 상부 표면 아래에 상부 표면을 가지는 분리 영역을 형성하는 단계;
    상기 반도체 핀과 컨포멀한 게이트 전극 스택을 형성하는 단계 -상기 게이트 전극 스택은 더미 게이트 유전체층 상에 형성되는 더미 게이트 전극을 포함함- ;
    상기 게이트 전극 스택의 상기 더미 게이트 전극과 상기 더미 게이트 유전체층을 제거하는 단계; 후속하여,
    하이-k 게이트 유전체층을 형성하는 단계; 후속하여
    상기 하이-k 게이트 유전체층의 존재 하에서, 상기 하이-k 게이트 유전체층 아래에 제2 게이트 유전체층을 형성하는 핀 산화 프로세스를 수행하는 단계 -상기 제2 게이트 유전체층은 상기 반도체 핀의 산화물을 포함함- ; 및
    상기 하이-k 게이트 유전체층 상에 영구 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 하이-k 게이트 유전체층은 상기 분리 영역 위에 있지만, 상기 제2 게이트 유전체층은 상기 핀 측면에 있고 상기 분리 영역 위에 있지 않는, 반도체 디바이스 제조 방법.
  20. 제19항에 있어서,
    상기 핀 산화 프로세스를 수행하는 단계는 건식 산화 프로세스를 이용하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  21. 제19항에 있어서,
    상기 핀 산화 프로세스를 수행하는 단계는 상기 하이-k 게이트 유전체층 아래에 좁은 핀 영역을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
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