CN105612618A - 用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管 - Google Patents

用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管 Download PDF

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Abstract

本发明描述了用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管和制造用于eDRAM的低泄漏非平面存取晶体管的方法。例如，一种半导体器件包括半导体鳍状物，所述半导体鳍状物设置在衬底上方并包括设置在两个宽的鳍状物区之间的窄的鳍状物区。栅极电极叠置体被设置为与所述半导体鳍状物的所述窄的鳍状物区共形，所述栅极电极叠置体包括设置在栅极电介质层上的栅极电极。所述栅极电介质层包括下层和上层，所述下层由所述半导体鳍状物的氧化物组成。包括一对源极/漏极区，所述源极/漏极区中的每个区设置在所述宽的鳍状物区中的对应的鳍状物区中。

Description

用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管
技术领域
本发明的实施例处于半导体器件和半导体加工领域，并且具体而言，处于用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管和制造用于eDRAM的低泄漏非平面存取晶体管的方法。
背景技术
对于过去的几十年而言，集成电路中缩放的特征已经成为了不断增长的半导体产业的推动力。缩放至越来越小的特征实现了半导体芯片的有限基板面(realestate)上的功能单元的密度增大。例如，缩小晶体管的尺寸允许在芯片上并入的存储器或逻辑器件的数量增大，从而向产品的制造提供增大的容量。然而，对不断增大的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制作中，随着器件尺寸的持续缩小，诸如鳍式场效应晶体管(fin-FET)的多栅极晶体管变得越来越占据主导地位。在常规工艺中，通常在体硅衬底或绝缘体上硅的衬底上制造fin-FET。在一些实例中，由于体硅衬底的成本较低并且与现有的高产量体硅衬底基础结构兼容，所以体硅衬底是优选的。
然而，多栅极晶体管的缩放并非没有后果。随着这些微电子电路的基本构造块的尺寸的减小以及在给定区域中制造的基本构造块的绝对数量的增大，对用于制造这些构造块的半导体工艺的限制已变得势不可挡。
附图说明
图1A示出了现有技术的非平面存取晶体管的平面图和对应的截面图。
图1B示出了另一个现有技术的非平面存取晶体管的平面图和对应的截面图。
图2A示出了根据本发明的实施例的低泄漏非平面存取晶体管的平面图和对应的截面图。
图2B示出了根据本发明的实施例的图2A的低泄漏非平面存取晶体管的一部分的倾斜视图。
图3A-3D示出了根据本发明的实施例的制造低泄漏非平面存取晶体管的方法中的各种操作的截面图，其中：
图3A示出了用于半导体器件制造的初始结构；
图3B示出了在去除虚设栅极电极以形成沟槽之后的图3A的结构；
图3C示出了在氧化工艺之后的图3B的结构；
图3D示出了在图3C的厚的栅极电介质层上形成金属栅极电极之后的图3C的结构。
图4A示出了根据本发明的实施例的非平面半导体器件的截面图。
图4B示出了根据本发明的实施例的沿图4A的半导体器件的a-a'轴截取的平面图。
图5示出了根据本发明的实施例的在容纳第四层金属布线的单个电介质层中形成的低泄漏非平面存取晶体管和对应的电容器的截面图。
图6示出了根据本发明的实施例的在容纳第三层和第四层金属布线的两个电介质层中形成的低泄漏非平面存取晶体管和对应的电容器的截面图。
图7示出了根据本发明的一种实施方式的计算设备。
具体实施方式
描述了用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管和制造用于eDRAM的低泄漏非平面存取晶体管的方法。在以下描述中，阐述了大量具体细节，例如具体的集成和材料机制，从而提供对本发明的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在不具有这些具体细节的情况下实践本发明的实施例。在其它实例中，并未详细描述诸如集成电路设计布局等公知的特征，以免不必要地使本发明的实施例难以理解。此外，应当理解的是，附图中所示的各种实施例是说明性的表示并且不一定是按比例绘制的。
本文中所描述的一个或多个实施例涉及用于制造鳍状物宽度存在差异的极低泄漏的三栅极eDRAM存取晶体管的方法。实施例可以包括fin-FET器件、减少栅极所引起的漏极泄漏、减少结泄漏、低泄漏、低功率、金属氧化物半导体场效应晶体管(MOSFET)、选择性氧化方法、片上系统产品、以及三栅极技术中的一种或多种。本文中所描述的晶体管可能对eDRAM技术有用，但是在应用中不需要受到这样的限制。
为了提供背景，本文中所描述的一个或多个实施例解决了栅极所引起的漏极泄漏(GIDL)电流的问题，所述漏极泄漏电流是现有技术的存储器单元中的主要泄漏路径的其中之一。一个或多个实施例涉及对fin-FET器件的使用，因为fin-FET器件由于具有良好的沟道可控性而适于解决GIDL问题。GIDL是由栅极与漏极之间的高电场引起的，并且其在fin-FET结构中由于横向双极结效应而严重恶化。解决了对GIDL电流的缓解的先前的解决方案包括结分级、共同离子注入优化、和氧化物厚度控制。然而，对于具有缩小的栅极尺寸的fin-FET器件而言，由于性能和亚阈值(截止状态)泄漏显著退化，不能通过这些方法来有效地缓解GIDL泄漏。因此，在实施例中，在本文中描述了鳍状物宽度存在差异的晶体管。在一个这种实施例中，所述器件实现了对GIDL泄漏的精确控制，并且与标准fin-FET互补金属氧化物半导体(CMOS)工艺流程完全兼容。
更具体而言，一个或多个实施例涉及eDRAM存取晶体管的制造。对于这种晶体管，较厚的栅极电介质可能有利于使GIDL电流最小化。然而，较厚的栅极电介质还在源极/漏极区处(例如，在沟道区之外)产生较窄的鳍状物尺寸，并且可能因较高的串联电阻(Rext)而使性能退化。相反，根据本发明的实施例，使沟道下的鳍状物宽度产生差异而不影响源极/漏极区处的鳍状物宽度。在一个这种实施例中，利用选择性氧化工艺实现鳍状物宽度差异化。为了减小栅极-漏极场，常规方法是在栅极电极形成之前引入较厚的栅极电介质。这种常规方法可以用于减小GIDL电流；然而，同时减小了驱动电流(Ion)，因为由于栅极电介质较厚而使得源极/漏极处的鳍状物宽度也减小了。结果可能是导致寄生串联电阻(Rext)的不需要的增大。根据本发明的实施例，选择性氧化工艺用于有效地使沟道下的鳍状物宽度产生差异，而不影响源极/漏极区处的鳍状物宽度。
为了比较的目的，能够从结构优势角度理解解决GIDL的常规方法。在第一示例中，图1A示出了现有技术的非平面存取晶体管100A的平面图和对应的截面图。参考图1A，器件的平面图102A突出显示了鳍状物110A的源极区104A、栅极区106A和漏极区108A。如沿栅极区截取的截面图(a)所示，鳍状物110A突出到隔离区112A上方。栅极电极叠置体114A设置在鳍状物110A的突出部分之上。如沿漏极区截取的截面图(b)所示，具有外延区116A的鳍状物110A突出到隔离区112A上方，并且可以包括间隔体部分118A。接触部120A设置在鳍状物110A的突出部分之上。在该第一示例中，保持相对充分(宽)的鳍状物宽度。然而，栅极叠置体114A的对应栅极电介质相对较厚，因为形成栅极电介质层所消耗的鳍状物很少或没有。因此，器件100A可能不适于针对有效的存取晶体管性能(例如，针对eDRAM单元)的低泄漏。
在第二示例中，图1B示出了另一个现有技术的非平面存取晶体管的平面图和对应的截面图。参考图1B，器件的平面图102B突出显示了鳍状物110B的源极区104B、栅极区106B和漏极区108B。如沿栅极区截取的截面图(a)所示，鳍状物110B突出到隔离区112B上方。栅极电极叠置体114B设置在鳍状物110B的突出部分之上。栅极电极叠置体114B包括栅极电介质，所述栅极电介质至少包括鳍状物110B的消耗(氧化)区115B。如沿漏极区截取的截面图(b)所示，具有外延区116B的鳍状物110B突出到隔离区112B上方，并且可以包括间隔体部分118B。接触部120B设置在鳍状物110B的突出部分之上。在该第二示例中，由于鳍状物110B的部分的消耗，所以相对窄(薄)的鳍状物宽度产生了鳍状物110B的栅极区和源极/漏极区二者。要理解的是，在那些区域中的鳍状物上进行外延生长之前去除源极/漏极区中的鳍状物110B的消耗部分。因此，器件100B可能具有Rext问题并且可能不适于针对有效的存取晶体管性能(例如，针对eDRAM单元)的高性能。
根据本发明的实施例，在替换栅极工艺期间(例如，在鳍状物的位于栅极之下的部分被暴露的这段时间)，在去除多晶硅栅极或其它虚设栅极之后执行选择性氧化。如此，可以在不影响栅极结构之外的鳍状物区域的情况下制造厚的栅极电介质。作为示例，与结合图1A和1B所描述的布置相比，图2A示出了根据本发明的实施例的低泄漏非平面存取晶体管200的平面图和对应的截面图；并且图2B示出了根据本发明的实施例的图2A的低泄漏非平面存取晶体管200的一部分的倾斜视图。
参考图2A和2B，器件200的平面图202和倾斜视图203突出显示了鳍状物210的源极区204、栅极区206和漏极区208。如沿栅极区截取的截面图(a)所示，鳍状物210突出到隔离区212上方。栅极电极叠置体214设置在鳍状物210的突出部分之上。栅极电极叠置体214包括栅极电介质，所述栅极电介质至少包括鳍状物210的消耗(氧化)区215。如沿漏极区截取的截面图(b)所示，具有外延区216的鳍状物210突出到隔离区212上方，并且可以包括间隔体部分218。接触部220设置在鳍状物210的突出部分之上。如图2A的截面图(a)中所示，由于鳍状物210的部分的消耗，所以相对窄(薄)的鳍状物宽度产生了鳍状物210的栅极区。然而，在鳍状物210的源极/漏极区中保持相对充分(宽)的鳍状物宽度，因为鳍状物消耗局限于鳍状物210的栅极区。从图2B中可以看出，在实施例中，鳍状物的较窄部分不仅指的是从平面图的角度来说较窄(如图2A中所示)，还指的是相对于鳍状物的相对较宽的部分在高度上发生的凹陷。总的说来，在实施例中，在源极/漏极区中保持较宽的鳍状物部分以减小Rext的同时，在栅极区中实现了厚的电介质层以用于减少泄漏。因此，器件200可以具有减小的Rext的问题，并且可能适于针对有效的存取晶体管性能(例如，针对eDRAM单元)的高性能。要理解的是，随后能够执行额外的处理以完成图2A和2B的器件，所述处理例如是接触部的形成和后段工艺(BEOL)的互连件制造。尽管未进行描绘，但是也应当理解。
在另一方面中，如上文简述的，半导体制造方案包含在暴露了栅极电介质的占位多晶硅栅极去除(PYREM)之后引入选择性干法氧化工艺。由于选择性干法氧化由诸如温度、压力、气体流速等过程变量控制，因此能够利用高度控制来限定过渡层的厚度(例如，沟道下的鳍状物宽度)。作为示例，图3A-3D示出了根据本发明的实施例的制造低泄漏非平面存取晶体管的方法中的各种操作的截面图。
参考图3A，用于半导体器件制造的初始结构302包括设置在衬底(例如，体半导体衬底(未示出))上方的半导体鳍状物304。虚设栅极叠置体306设置在鳍状物304上方，并且包括虚设栅极电极308以及局部或虚设栅极电介质层310。间隔体312设置在邻近于虚设栅极叠置体306的侧壁处。外延源极/漏极区314设置在半导体鳍状物304中并且从半导体鳍状物304上局部突出。还示出了诸如层间电介质层的隔离层316。要理解的是，在考虑三维的情况下，在鳍状物304的顶部(如图所示)和侧壁部分二者上形成了虚设栅极叠置体306。
参考图3B，从图3A的结构中去除虚设栅极电极308以形成沟槽318，从而启动替换栅极工艺。如图3B中所示，利用对在该阶段保留的局部或虚设栅极电介质层310的选择性来执行虚设栅极电极308的去除。
参考图3C，对图3C的结构执行氧化工艺320。氧化工艺320穿透局部或虚设栅极电介质层310并且消耗了半导体鳍状物304的一部分，以形成可以被称为过渡层的氧化物层322。鳍状物304的消耗限制于由经去除的虚设栅极电极308的沟槽318所暴露的区域。如此，所产生的氧化物层322大体上局限于鳍状物304的栅极区(即沟道区)。所产生的鳍状物304则在栅极区之外具有较宽的区域304B，并且在栅极区中具有较窄的区域304A。再次参考图3C，氧化物层322能够形成为在间隔体312下延伸。因此，所述消耗可能不会精确地局限于栅极区，但至少大体上局限于栅极区。在实施例中，鳍状物由硅组成，并且消耗过程包含氧化硅的形成。
再次参考图3C，在一个实施例中，在存在局部或虚设栅极电介质层310的情况下执行氧化工艺320。在这种情况下，层310是局部电介质层，因为层310连同氧化物层322一起保留在最终的厚的栅极电介质层324中。在一个这种实施例中，所保留的局部电介质层由硅的氧化物组成并且是在制造工艺流程中相当早执行的初始鳍状物氧化工艺中形成的。然而，在另一个实施例中，层310是虚设栅极电介质层，并在去除虚设栅极电极308之后被去除。在该实施例中，随后形成了替换栅极电介质层，例如高k栅极电介质层。接下来，在存在这种替换栅极电介质层的情况下执行氧化工艺320以提供最终的厚的电介质层，所述电介质层除了已形成的氧化物层322之外还包括替换栅极电介质层。
再次参考图3C，在实施例中，氧化工艺320是干法氧化工艺。在一个实施例中，干法氧化工艺包含对温度大约处于500-700摄氏度的范围内以及压力大约处于3-10托的范围内的环境氢气和氧气的使用。氧化厚度可以被控制在几十到几百埃以内。
参考图3D，在图3C的沟槽318中和厚的栅极电介质层324上形成金属栅极电极350，从而为所制造的半导体器件300提供永久性栅极叠置体。因此，对于所产生的半导体器件300，鳍状物部分的栅极区被制造为包括较厚的栅极电介质(并且由于硅消耗而产生较薄的鳍状物宽度)，以实现较低的泄漏。在另一方面，鳍状物部分的源极区和漏极区不经受相同的鳍状物消耗，从而在这些区域中产生相对较宽的鳍状物部分，并且导致Rext相对于在其它情况下经受鳍状物消耗的源极区和漏极区减小。要理解的是，随后能够执行额外的处理以完成图3D的器件300，所述处理例如是接触部的形成和后段工艺(BEOL)的互连件制造。
一般而言，再次参考图3A-3D，在实施例中，所描述的方法能够用于N型(例如，NMOS)、或P型(例如，PMOS)、或它们两者的器件制造。要理解的是，由上述示例性处理方案产生的结构(例如，图3D的结构)可以以相同或相似的形式用于随后的处理操作以完成诸如PMOS和NMOS器件制造等器件制造。作为已完成的器件的示例，图4A和4B分别示出了根据本发明的实施例的非平面半导体器件(例如，低泄漏非平面存取晶体管200或300的已完成的形式)的截面图和平面图(沿截面图的a-a'轴截取的)。要注意的是，图4A的截面图是正交于图3D的截面图截取的，如沿栅极线350所截取的。此外，在图4A和4B所示的示例中，栅极线覆盖三个分立的半导体鳍状物。
参考图4A，半导体结构或器件400(例如，低泄漏非平面存取晶体管的已完成的形式)包括由衬底402形成并且形成在隔离区406内的非平面有源区(例如，包括突出的鳍状物部分404和子鳍状物区405的鳍状物结构)。
再次参考图4A，栅极线408设置在非平面有源区的突出部分404之上以及隔离区406的一部分之上。如图所示，栅极线408包括栅极电极450和栅极电介质层452。非平面有源区的突出部分404的消耗(氧化)部分499大体上局限于栅极区，例如栅极线408下方的区域。整个厚的栅极电介质层包括电介质层452和消耗(氧化)部分499两者。在一个实施例中，栅极线408还可以包括电介质帽盖层454。从这一角度还可以看到栅极接触部414和上覆栅极接触部通孔416连同上覆金属互连件460，它们全部都设置在层间电介质叠置体或层470中。从图4A的角度还可以看出，在一个实施例中，栅极接触部414设置在隔离区406之上，而不是在非平面有源区之上。如图所示，由于鳍状物404从下层衬底402延伸，鳍状物404被认为是体鳍状物。在其它实施例中，鳍状物是由绝缘体上硅(SOI)类型的衬底形成的并且因此鳍状物设置在整体绝缘体层上。
参考图4B，栅极线408被示出为设置在突出的鳍状物部分404之上。从这一角度能够看到突出的鳍状物部分404的源极区404A和漏极区404B。在一个实施例中，源极区404A和漏极区404B是突出的鳍状物部分404的原始材料的掺杂部分。在另一个实施例中，如上所述，去除突出的鳍状物部分404的材料，并且通过例如外延沉积用另一种半导体材料替换突出的鳍状物部分404的材料。在任一种情况下，就体型器件而言，源极区404A和漏极区404B可以在电介质层406的高度以下延伸，即，延伸到子鳍状物区405中。替代地，源极区404A和漏极区404B不在电介质层406的高度以下延伸，并且不是在电介质层406的高度以上就是与其共平面。
在实施例中，半导体结构或器件400是非平面器件，例如(但不限于)fin-FET或三栅极器件或类似器件。在这种实施例中，对应的半导体沟道区由三维体形成或者形成在三维体中。在一个这种实施例中，如图4A中所描绘的，栅极线408的栅极电极叠置体至少包围三维体的顶表面和一对侧壁。
衬底402可以由半导体材料组成，所述半导体材料能够经受制作工艺并且在所述半导体材料中电荷能够迁移。在实施例中，衬底402是由掺杂有例如(但不限于)磷、砷、硼或它们的组合等载流子的晶体硅、硅/锗或锗层组成的体衬底。在一个实施例中，体衬底402中的硅原子的浓度大于97％。在另一个实施例中，体衬底402由在分立的晶体衬底顶上生长的外延层(例如，在硼掺杂的体硅单晶衬底顶上生长的硅外延层)组成。替代地，体衬底402可以由III-V族材料组成。在实施例中，体衬底402由III-V族材料组成，所述III-V族材料例如(但不限于)：氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或它们的组合。在一个实施例中，体衬底402由III-V材料组成，并且电荷载流子掺杂剂杂质原子是例如(但不限于)：碳、硅、锗、氧、硫、硒或碲。替代地，可以使用绝缘体上硅(SOI)衬底来替代体衬底。
隔离区406可以由适于使永久性栅极结构的部分与下层体衬底最终电隔离或有助于它们的隔离、或者使形成在下层体衬底内的有源区隔离(例如，使鳍状物有源区隔离)的材料组成。例如，在一个实施例中，隔离区406由电介质材料组成，所述电介质材料例如(但不限于)：二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极线408可以由栅极电极叠置体组成，所述栅极电极叠置体包括栅极电介质层452和栅极电极层450。如上所述，非平面有源区的突出部分404的消耗(氧化)部分499大体上局限于栅极区，例如栅极线408下方的区域。整个厚的栅极电介质层包括电介质层452和消耗(氧化)部分499两者。在实施例中，氧化部分由二氧化硅组成，所述二氧化硅是由对硅非平面有源区的氧化而产生的。在实施例中，如图所示，栅极电介质层452是例如在替换栅极电介质工艺中形成的共形层。在一个这种实施例中，栅极电介质层452由高K材料组成。例如，在一个实施例中，栅极电介质层452由例如(但不限于)以下材料组成：氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌、或它们的组合。然而，在另一个实施例中，如图3C中所示，不会替换由氧化形成的初始栅极电介质层，并且整个厚的栅极电介质层包括所保留的初始栅极电介质层和消耗(氧化)部分499两者。
在一个实施例中，栅极电极层450由金属层组成，所述金属层例如(但不限于)：金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由形成在金属功函数设置层上方的非功函数设置填充材料组成。
与栅极电极叠置体相关联的间隔体(如图3A-3D中所示)可以由适于使永久性栅极结构与相邻的导电接触部(例如，自对准接触部)最终电隔离或者有助于它们的隔离的材料组成。例如，在一个实施例中，间隔体由电介质材料组成，所述电介质材料例如(但不限于)：二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极接触部414和上覆栅极接触部通孔416可以由导电材料组成。在实施例中，接触部或通孔中的一个或多个由金属类组成。所述金属类可以是诸如钨、镍、或钴等纯金属，或者可以是诸如金属-金属合金或金属-半导体合金(例如，硅化物材料)等合金。
在实施例中，首先通过包含多晶硅光刻的多晶硅栅极图案化形成栅极线408，从而随后通过对SiN硬掩模和多晶硅的蚀刻来限定多晶硅栅极。在一个实施例中，掩模形成在硬掩模层上，掩模由形貌遮蔽(topographicmasking)部分和抗反射涂料(ARC)层组成。在特定的这种实施例中，形貌遮蔽部分是碳硬掩模(CHM)层，并且抗反射涂料层是硅ARC层。可以利用常规的光刻和蚀刻工艺技术使形貌遮蔽部分和ARC层图案化。在一个实施例中，掩模还包括如本领域中已知的最上方的光致抗蚀剂层，并且可以通过常规的光刻和显影工艺使所述掩模图案化。在特定实施例中，在对光致抗蚀剂层显影时去除暴露于光源的光致抗蚀剂层部分。因此，经图案化的光致抗蚀剂层由正性光致抗蚀剂材料组成。在具体实施例中，光致抗蚀剂层由正性光致抗蚀剂材料组成，所述正性光致抗蚀剂材料例如(但不限于)：248nm抗蚀剂、193nm抗蚀剂、157nm抗蚀剂、极紫外线(EUV)抗蚀剂、电子束压印层、或具有重氮萘醌感光剂的酚醛树脂基质。在另一个特定实施例中，在对光致抗蚀剂层显影时保留暴露于光源的光致抗蚀剂层的部分。因此，光致抗蚀剂层由负性光致抗蚀剂材料组成。在具体实施例中，光致抗蚀剂层由负性光致抗蚀剂材料组成，所述负性光致抗蚀剂材料例如(但不限于)由聚顺式异戊二烯或聚乙烯基肉桂酸酯组成。
此外，如结合图3B和3D所简述的，可以通过替换栅极工艺来制造栅极叠置体结构408。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料等虚设栅极材料，并用永久性栅极电极材料替代虚设栅极材料。在一个这种实施例中，在该工艺中还形成永久性栅极电介质层，与从较早的处理开始就实施永久性栅极电介质层的形成相反。在实施例中，通过干法蚀刻工艺或湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且利用包括使用SF6的干法蚀刻工艺来去除虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且利用包括使用含水的NH4OH或羟化四甲铵的湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由氮化硅组成并且利用包括含水磷酸的湿法蚀刻来去除虚设栅极。
在实施例中，本文中所描述的一种或多种方法本质上考虑了与虚设和替换接触部工艺相结合的虚设和替换栅极工艺。在一个这种实施例中，在替换栅极工艺之后执行替换接触部工艺，从而允许对永久性栅极叠置体的至少一部分进行高温退火。例如，在具体的这种实施例中，在大于大约600摄氏度的温度下执行对永久性栅极结构的至少一部分的退火，例如，在形成栅极电介质层之后。
再次参考图4A，半导体结构或器件400的布置将栅极接触部置于隔离区之上。这种布置可以被视为对布局空间的低效率使用。然而，在另一个实施例中，半导体器件具有栅极电极的接触部分形成在有源区之上的接触部结构。一般而言，在将栅极接触部结构(例如，通孔)形成在栅极的有源部分之上并且在与沟槽接触部通孔相同的层中之前(例如，除此之外)，本发明的一个或多个实施例包括首先使用栅极对准的沟槽接触部工艺。可以实施这种工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触部结构。在实施例中，沟槽接触部图案被形成为与现有的栅极图案对准。相比之下，常规方法通常包含额外的光刻工艺，该光刻工艺结合选择性的接触部蚀刻使光刻接触部图案与现有的栅极图案严格对齐。例如，常规工艺可以包括具有对接触部特征的单独图案化的多晶硅(栅极)网格的图案化。
要理解的是，并不需要将上述工艺的所有方面实践为落入本发明的实施例的精神和范围内。例如，在一个实施例中，不需要在将栅极接触部制造在栅极叠置体的有源部分之上之前形成虚设栅极。上述栅极叠置体实际上可以是最初形成的永久性栅极叠置体。同样，本文中描述的工艺可以用于制造一种或多种半导体器件。半导体器件可以是晶体管或类似的器件。例如，在实施例中，半导体器件是用于逻辑单元或存储器的金属氧化物半导体场效应晶体管(MOS)或者是双极晶体管。同样，在实施例中，半导体器件具有三维架构，例如：fin-FET器件、三栅极器件、或独立存取的双栅极器件。一个或多个实施例对片上系统(SoC)产品中所包括的器件尤其有用。另外，要理解的是，结合图3A-3D所描述的处理方案还可适用于平面器件制造。
本文中所描述的一个或多个实施例可以应用于试图使尤其是手机、平板电脑、上网本、和嵌入式存储器区段中的结泄漏最小化的低功率SoC/存储器设计者。在一个或多个实施例中，截面TEM成像将清晰地揭示鳍状物宽度有差异的独特晶体管架构。这种器件可以用于提供较高电阻路径，以由此缓解GIDL泄漏。一个或多个实施例涉及三维三栅极技术，并且被实施为在保持(例如，适于SoC市场的)嵌入式DRAM产品上的突出性能的同时进一步降低泄漏。
更一般而言，参考DRAM应用，在诸如DRAM的半导体器件中，每个单元由一个晶体管和一个电容器组成。在DRAM中，各单元需要周期性读取和刷新。由于具有每单位比特的价格低、集成度高以及同时执行读和写操作的能力的优点，DRAM在商业应用中享有广泛的应用。同时，通过由于外界因素而导致存储在电容器中的电荷的损失，可能在DRAM器件中产生一种被称为“软错误”的现象，从而导致DRAM发生故障。为了避免发生软错误，提出了一种提高电容器的电容的方法。然而，由于半导体器件的日益提高的高集成水平，实际制作工艺的制定存在困难。此外，与这种电容器相关联的适当的低泄漏存取晶体管的制造存在困难。
在另一方面中，诸如上文所述的非平面器件等低泄漏非平面存取晶体管与包括在金属布线的电介质层中的嵌入式金属-绝缘体-金属(MIM)电容器相关联。例如，图5示出了根据本发明的实施例的在容纳第四层金属布线的单个电介质层中形成的低泄漏非平面存取晶体管和对应的电容器的截面图。
参考图5，半导体结构500包括设置在衬底502中或衬底502上方的多个半导体器件504。在一个实施例中，一个这种器件504A是诸如上述存取晶体管等用于eDRAM单元的低泄漏非平面存取晶体管。第一电介质层506设置在多个半导体器件504上方，并且在第一电介质层506中设置有电耦合到多个半导体器件504的接触部508。
第二电介质层510设置在第一电介质层506上方，并且在第二电介质层510中设置有第一金属布线514和将第一金属布线514耦合到接触部508的一个或多个通孔512。第三电介质层516设置在第二电介质层510上方，并且在第三电介质层516中设置有第二金属布线520和将第二金属布线520耦合到第一金属布线514的一个或多个通孔518。第四电介质层522设置在第三电介质层516上方，并且在第四电介质层522中设置有第三金属布线526和将第三金属布线526耦合到第二金属布线520的一个或多个通孔524。第五电介质层528设置在第四电介质层522上方，并且在第五电介质层528中设置有第四金属布线532和将第四金属布线532耦合到第三金属布线526的一个或多个通孔530。
在第五电介质层528中还设置有金属-绝缘体-金属(MIM)电容器534的至少一部分。MIM电容器534邻近于第四金属布线532。MIM电容器例如通过金属布线和通孔的叠置体542并且一直到接触部508而电耦合到半导体器件504中的一个或多个。第六电介质层536设置在第五电介质层528上方，并且在第六电介质层536中设置有第五金属布线540和将第五金属布线540耦合到第四金属布线532的一个或多个通孔538。在实施例中，如图5中所示，MIM电容器534设置在第五电介质层528中，而不会分别设置在第四电介质层522或第六电介质层336中。同样如图5中所示，金属布线544可以设置在MIM电容器534上方，但不必与MIM电容器534耦合。
在另一个示例中，图6示出了根据本发明的实施例的在容纳第三层和第四层金属布线的两个电介质层中形成的低泄漏非平面存取晶体管和对应的电容器的截面图。
参考图6，半导体结构600包括设置在衬底602中或衬底602上方的多个半导体器件604。在一个实施例中，一个这种器件604A是诸如上述存取晶体管等用于eDRAM单元的低泄漏非平面存取晶体管。第一电介质层606设置在多个半导体器件604上方，并且在第一电介质层606中设置有电耦合到多个半导体器件604的接触部608。
第二电介质层610设置在第一电介质层606上方，并且在第二电介质层610中设置有第一金属布线614和将第一金属布线614耦合到接触部608的一个或多个通孔612。第三电介质层616设置在第二电介质层610上方，并且在第三电介质层616中设置有第二金属布线620和将第二金属布线620耦合到第一金属布线614的一个或多个通孔618。第四电介质层622设置在第三电介质层616上方，并且在第四电介质层622中设置有第三金属布线626和将第三金属布线626耦合到第二金属布线620的一个或多个通孔624。第五电介质层628设置在第四电介质层622上方，并且在第五电介质层628中设置有第四金属布线632和将第四金属布线632耦合到第三金属布线626的一个或多个通孔630。
在第五电介质层628中还设置有金属-绝缘体-金属(MIM)电容器634的至少一部分。MIM电容器634邻近于第四金属布线632。MIM电容器例如通过金属布线和通孔的叠置体642并且一直到接触部608而电耦合到半导体器件604中的一个或多个。第六电介质层636设置在第五电介质层628上方，并且在第六电介质层636中设置有第五金属布线640和将第五金属布线640耦合到第四金属布线632的一个或多个通孔638。在实施例中，如图6中所示，MIM电容器634的另一部分设置在邻近于第三金属布线626的第四电介质层622中，但MIM电容器634的部分不会分别设置在第三电介质层616或第六电介质层636中。同样如图6中所示，金属布线644可以设置在MIM电容器634上方，但不必与MIM电容器634耦合。
参考图5和图6两者，在实施例中，第四金属布线532或632的至少一部分电耦合到包括在逻辑电路中的一个或多个半导体器件(例如，504A或604A)，并且MIM电容器534或634是嵌入式动态随机存取存储器(eDRAM)电容器。在实施例中，半导体结构500或600还分别包括多个蚀刻停止层550或650。如图所示，蚀刻停止层可以设置在第一(506或606)、第二(510或610)、第三(516或616)、第四(522或622)、第五(528或628)和第六(536或636)电介质层中的每个电介质层之间。
在实施例中，MIM电容器534或634分别设置在沟槽560或660中，所述沟槽至少设置在第五电介质层528或628中。在一个这种实施例中，MIM电容器534或634包括沿沟槽560或660的底部和侧壁设置的杯形金属板597/697。第七电介质层598/698设置在杯形金属板597/697上并与杯形金属板597/697共形。沟槽填充金属板599/699设置在第七电介质层598/698上。第七电介质层598/698使沟槽填充金属板599/699与杯形金属板597/697隔离。在具体实施例中，如针对图6的沟槽660所示，沟槽的侧壁具有垂直或者近似垂直的外形。在另一个具体实施例中，沟槽的侧壁从第五电介质层528或628的底部到顶部向外锥化，如图5的沟槽560所示。
要理解的是，在其它实施例中，附加的单层或多层电介质层和/或金属线可以形成在MIM电容器534或634下方或上方。同样，在其它实施例中，可以从MIM电容器534或634下方或上方去除单层或多层电介质层和/或金属线。在其它实施例中，MIM电容器534或634形成在附加的一层或多层电介质层中。在一个示例性实施例中，参考图6(尽管未示出)，MIM电容器634的另一部分设置在邻近于第三626金属布线和第五金属布线640的第四电介质层622和第六电介质层636两者中。然而，在一个这种实施例中，MIM电容器的部分不会设置在第三电介质层616中。
图7示出了根据本发明的一个实施方式的计算设备700。计算设备700容纳板702。板702可以包括若干部件，包括但不限于：处理器704和至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理和电耦合到板702。在其它实施方式中，通信芯片706是处理器704的部分。
根据其应用，计算设备700可以包括可以或可以不物理和电耦合到板702的其它部件。这些其它部件包括但不限于：易失性存储器(例如，可以包括诸如根据本文中的实施例所述的低泄漏非平面存取晶体管的DRAM或eDRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编译码器、视频编译码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如，硬盘驱动器、压缩盘(CD)、数字多功能盘(DVD)等)。
通信芯片706实现了用于往返于计算设备700的数据传输的无线通信。术语“无线”及其派生词可以用于描述：可以通过对经调制的电磁辐射的使用来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可以不包含任何导线，但是该术语并非要暗示相关联的设备不包含任何导线。通信芯片706可以实施若干无线标准或协议中的任何一种，这些无线标准或协议包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被称为3G、4G、5G、和更高代的任何其它无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙等较短范围的无线通信，并且第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长范围的无线通信。
计算设备700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的实施例的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如金属氧化物半导体场效应晶体管(MOS-FET)。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理从而将电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如MOS-FET。
在其它实施方式中，容纳在计算设备700内的另一个部件可以包含集成电路管芯，所述集成电路管芯包括根据本发明的实施例的实施方式构建的一个或多个器件，例如MOS-FET。
在各个实施例中，计算设备700可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数字视频录像机。在其它实施方式中，计算设备700可以是处理数据的任何其它电子设备。
因此，本发明的实施例包括用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管以及制造用于eDRAM的低泄漏非平面存取晶体管的方法。
在实施例中，一种半导体器件包括，所述半导体鳍状物设置在衬底上方并且包括设置在两个宽的鳍状物区之间的窄的鳍状物区。栅极电极叠置体被设置为与半导体鳍状物的窄的鳍状物区共形，栅极电极叠置体包括设置在栅极电介质层上的栅极电极。栅极电介质层包括下层和上层，下层由半导体鳍状物的氧化物组成。包括一对源极/漏极区，所述源极/漏极区中的每个区设置在宽的鳍状物区中的对应的鳍状物区中。
在一个实施例中，栅极电介质层的上层是半导体鳍状物的氧化物。
在一个实施例中，栅极电介质层的上层是高k电介质层。
在一个实施例中，栅极电极叠置体包括电介质间隔体，所述栅极电介质层的下层的一部分设置在电介质间隔体下方。
在一个实施例中，源极/漏极区中的每个区包括设置在宽的鳍状物区中的对应的鳍状物区上的外延区。
在一个实施例中，半导体器件是低泄漏三栅极晶体管。
在一个实施例中，半导体器件是用于动态随机存取存储器(DRAM)单元的存取晶体管。
在实施例中，动态随机存取存储器(DRAM)单元包括存取晶体管。存取晶体管包括半导体鳍状物，半导体鳍状物设置在衬底上方并且包括设置在两个宽的鳍状物区之间的窄的鳍状物区。栅极电极叠置体被设置为与半导体鳍状物的窄的鳍状物区共形。存取晶体管还包括一对源极/漏极区，源极漏极区中的每个区设置在宽的鳍状物区中的对应的鳍状物区中。DRAM单元还包括耦合到存取晶体管的电容器结构。
在一个实施例中，电容器结构是设置在金属互连层中的杯形金属-绝缘体-金属(MIM)电容器，所述金属互连层设置在存取晶体管上方。
在一个实施例中，存取晶体管是低泄漏三栅极晶体管。
在一个实施例中，存取晶体管的栅极电极叠置体包括设置在栅极电介质层上的栅极电极。栅极电介质层包括下层和上层，下层由半导体鳍状物的氧化物组成。
在一个实施例中，栅极电介质层的上层是半导体鳍状物的氧化物。
在一个实施例中，栅极电介质层的上层是高k电介质层。
在一个实施例中，栅极电极叠置体包括电介质间隔体，栅极电介质层的下层的一部分设置在电介质间隔体下方。
在一个实施例中，存取晶体管的源极/漏极区中的每个区包括设置在宽的鳍状物区中的对应的鳍状物区上的外延区。
在实施例中，一种制造半导体器件的方法包含在衬底上方形成半导体鳍状物。所述方法还包含形成与半导体鳍状物共形的栅极电极叠置体，栅极电极叠置体包括形成在第一栅极电介质层上的虚设栅极电极，所述第一栅极电介质层由半导体鳍状物的氧化物组成。所述方法还包含去除栅极电极叠置体的虚设栅极电极。所述方法还涉及在存在第一栅极电介质层的情况下执行鳍状物氧化工艺，从而在第一栅极电介质层下方形成第二栅极电介质层，所述第二栅极电介质层由半导体鳍状物的氧化物组成。所述方法还包含在第一栅极电介质层上形成永久性栅极电极。
在一个实施例中，执行鳍状物氧化工艺包含使用干法氧化工艺。
在一个实施例中，执行鳍状物氧化工艺包含在栅极电极叠置体下方形成窄的鳍状物区。
在实施例中，一种制造半导体器件的方法包含在衬底上方形成半导体鳍状物。所述方法还包含形成与半导体鳍状物共形的栅极电极叠置体，栅极电极叠置体包括形成在虚设栅极电介质层上的虚设栅极电极。所述方法还包含去除栅极电极叠置体的虚设栅极电极和虚设栅极电介质层。所述方法还包含形成高k栅极电介质层。所述方法还包含在存在高k栅极电介质层的情况下执行鳍状物氧化工艺，从而在高k栅极电介质层下方形成第二栅极电介质层，所述第二栅极电介质层由半导体鳍状物的氧化物组成。所述方法还包含在高k栅极电介质层上形成永久性栅极电极。
在一个实施例中，执行鳍状物氧化工艺包含使用干法氧化工艺。
在一个实施例中，执行鳍状物氧化工艺包含在高k栅极电介质层下方形成窄的鳍状物区。

Claims (21)

1.一种半导体器件，包括：
半导体鳍状物，所述半导体鳍状物设置在衬底上方并且包括设置在两个宽的鳍状物区之间的窄的鳍状物区；
栅极电极叠置体，所述栅极电极叠置体被设置为与所述半导体鳍状物的所述窄的鳍状物区共形，所述栅极电极叠置体包括设置在栅极电介质层上的栅极电极，所述栅极电介质层包括下层和上层，所述下层包括所述半导体鳍状物的氧化物；以及
一对源极/漏极区，所述源极/漏极区中的每个源极/漏极区设置在所述宽的鳍状物区中的对应的宽的鳍状物区中。
2.根据权利要求1所述的半导体器件，其中，所述栅极电介质层的所述上层是所述半导体鳍状物的氧化物。
3.根据权利要求1所述的半导体器件，其中，所述栅极电介质层的所述上层是高k电介质层。
4.根据权利要求1所述的半导体器件，其中，所述栅极电极叠置体包括电介质间隔体，并且其中，所述栅极电介质层的所述下层的一部分设置在所述电介质间隔体下方。
5.根据权利要求1所述的半导体器件，其中，所述源极/漏极区中的每个源极/漏极区包括设置在所述宽的鳍状物区中的对应的宽的鳍状物区上的外延区。
6.根据权利要求1所述的半导体器件，其中，所述半导体器件是低泄漏三栅极晶体管。
7.根据权利要求1所述的半导体器件，其中，所述半导体器件是用于动态随机存取存储器(DRAM)单元的存取晶体管。
8.一种动态随机存取存储器(DRAM)单元，包括：
存取晶体管，其包括：
半导体鳍状物，所述半导体鳍状物设置在衬底上方并且包括设置在两个宽的鳍状物区之间的窄的鳍状物区；
栅极电极叠置体，所述栅极电极叠置体被设置为与所述半导体鳍状物的所述窄的鳍状物区共形；以及
一对源极/漏极区，所述源极/漏极区中的每个源极/漏极区设置在所述宽的鳍状物区中的对应的宽的鳍状物区中；以及
电容器结构，所述电容器结构耦合到所述存取晶体管。
9.根据权利要求8所述的动态随机存取存储器(DRAM)单元，其中，所述电容器结构是设置在金属互连层中的杯形金属-绝缘体-金属(MIM)电容器，所述金属互连层设置在所述存取晶体管上方。
10.根据权利要求8所述的动态随机存取存储器(DRAM)单元，其中，所述存取晶体管是低泄漏三栅极晶体管。
11.根据权利要求8所述的动态随机存取存储器(DRAM)单元，其中，所述存取晶体管的所述栅极电极叠置体包括设置在栅极电介质层上的栅极电极，所述栅极电介质层包括下层和上层，所述下层包括所述半导体鳍状物的氧化物。
12.根据权利要求11所述的动态随机存取存储器(DRAM)单元，其中，所述栅极电介质层的所述上层是所述半导体鳍状物的氧化物。
13.根据权利要求11所述的半导体器件，其中，所述栅极电介质层的所述上层是高k电介质层。
14.根据权利要求11所述的半导体器件，其中，所述栅极电极叠置体包括电介质间隔体，并且其中，所述栅极电介质层的所述下层的一部分设置在所述电介质间隔体下方。
15.根据权利要求8所述的半导体器件，其中，所述存取晶体管的所述源极/漏极区中的每个源极/漏极区包括设置在所述宽的鳍状物区中的对应的宽的鳍状物区上的外延区。
16.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成半导体鳍状物；
形成与所述半导体鳍状物共形的栅极电极叠置体，所述栅极电极叠置体包括形成在第一栅极电介质层上的虚设栅极电极，所述第一栅极电介质层包括所述半导体鳍状物的氧化物；
去除所述栅极电极叠置体的所述虚设栅极电极；以及，随后，
在存在所述第一栅极电介质层的情况下执行鳍状物氧化工艺，从而在所述第一栅极电介质层下方形成第二栅极电介质层，所述第二栅极电介质层包括所述半导体鳍状物的氧化物；以及
在所述第一栅极电介质层上形成永久性栅极电极。
17.根据权利要求16所述的方法，其中，执行所述鳍状物氧化工艺包括使用干法氧化工艺。
18.根据权利要求16所述的方法，其中，执行所述鳍状物氧化工艺包括在所述栅极电极叠置体下方形成窄的鳍状物区。
19.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成半导体鳍状物；
形成与所述半导体鳍状物共形的栅极电极叠置体，所述栅极电极叠置体包括形成在虚设栅极电介质层上的虚设栅极电极；
去除所述栅极电极叠置体的所述虚设栅极电极和所述虚设栅极电介质层；以及，随后，
形成高k栅极电介质层；以及，随后，
在存在所述高k栅极电介质层的情况下执行鳍状物氧化工艺，从而在所述高k栅极电介质层下方形成第二栅极电介质层，所述第二栅极电介质层包括所述半导体鳍状物的氧化物；以及
在所述高k栅极电介质层上形成永久性栅极电极。
20.根据权利要求19所述的方法，其中，执行所述鳍状物氧化工艺包括使用干法氧化工艺。
21.根据权利要求19所述的方法，其中，执行所述鳍状物氧化工艺包括在所述高k栅极电介质层下方形成窄的鳍状物区。
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