TWI593061B - 半導體裝置、動態隨機存取記憶體單元及其製造方法 - Google Patents

半導體裝置、動態隨機存取記憶體單元及其製造方法 Download PDF

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瑞豪 瑞瑪斯維米
嘉弘 簡
瓦力德 賀菲斯
葉震亞
柯堤斯 蔡
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Description

半導體裝置、動態隨機存取記憶體單元及其製造方法
本發明之實施例屬於半導體裝置及處理之領域，而更明確地，在於用於嵌式動態隨機存取記憶體(eDRAM)的低洩漏非平面存取電晶體及製造用於eDRAM的低洩漏非平面存取電晶體之方法。
於過去數十年，積體電路中之特徵的定標已是不斷成長的半導體工業背後之驅動力。定標越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加生產能力之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。
於積體電路裝置之製造中，諸如鰭式場效電晶體(fin-FET)之多閘極電晶體已隨著裝置尺寸持續縮小而變得更普遍。於傳統製程中，fin-FET通常被製造於大塊 矽基底或矽絕緣體基底上。於某些例子中，大塊矽基底由於其較低的成本以及與現存高產量大塊矽基底設施的相容性而為較佳的。
然而，多閘極電晶體之縮小不是無後果的。隨著微電子電路之這些基本建立區塊的尺寸減小且隨著既定區域中所製造之基本建立區塊的總數增加，對於用以製造這些建立區塊之半導體製程的限制變得很困擾。
100A‧‧‧非平面存取電晶體
100B‧‧‧裝置
102A‧‧‧平面視圖
102B‧‧‧平面視圖
104A‧‧‧源極
104B‧‧‧源極
106A‧‧‧閘極
106B‧‧‧閘極
108A‧‧‧汲極
108B‧‧‧汲極
110A‧‧‧鰭片
110B‧‧‧鰭片
112A‧‧‧隔離區
112B‧‧‧隔離區
114A‧‧‧閘極堆疊
114B‧‧‧閘極堆疊
115B‧‧‧損耗(氧化)區
116A‧‧‧外延區
116B‧‧‧外延區
118A‧‧‧間隔物部分
118B‧‧‧間隔物部分
200‧‧‧低洩漏非平面存取電晶體
202‧‧‧平面視圖
203‧‧‧有角度視圖
204‧‧‧源極
206‧‧‧閘極
208‧‧‧汲極
210‧‧‧鰭片
212‧‧‧隔離區
214‧‧‧閘極電極堆疊
215‧‧‧損耗(氧化)區
216‧‧‧外延區
218‧‧‧間隔物部分
220‧‧‧接點
300‧‧‧低洩漏非平面存取電晶體
302‧‧‧開始結構
304‧‧‧鰭片
304A‧‧‧較窄的區
304B‧‧‧較寬的區
306‧‧‧虛擬閘極堆疊
308‧‧‧虛擬閘極電極
310‧‧‧部分或虛擬閘極電介質層
312‧‧‧間隔物
314‧‧‧外延源極/汲極區
316‧‧‧隔離層
318‧‧‧溝槽
320‧‧‧氧化製程
322‧‧‧氧化物層
324‧‧‧閘極電介質層
350‧‧‧金屬閘極電極
400‧‧‧半導體結構或裝置
402‧‧‧基底
404‧‧‧突出鰭片部分
404A、404B‧‧‧源極，汲極區
405‧‧‧子鰭片區
406‧‧‧隔離區
408‧‧‧閘極線
414‧‧‧閘極接點
416‧‧‧上方閘極接點通孔
450‧‧‧閘極電極
452‧‧‧閘極電介質層
454‧‧‧電介質層蓋層
460‧‧‧上方金屬互連
470‧‧‧層間電介質堆疊或層
499‧‧‧損耗(氧化)部分
500、600‧‧‧半導體結構
502、602‧‧‧基底
504、604‧‧‧半導體裝置
504A、604A‧‧‧裝置
506、606‧‧‧第一電介質層
508、608‧‧‧接點
510、610‧‧‧第二電介質層
512、612‧‧‧通孔
514、614‧‧‧第一金屬佈線
516、616‧‧‧第三電介質層
518、618‧‧‧通孔
520、620‧‧‧第二金屬佈線
522、622‧‧‧第四電介質層
524、624‧‧‧通孔
526、626‧‧‧第三金屬佈線
528、628‧‧‧第五電介質層
530、630‧‧‧通孔
532、632‧‧‧第四金屬佈線
534、634‧‧‧金屬絕緣體金屬(MIM)電容
536、636‧‧‧第六電介質層
538、638‧‧‧通孔
540、640‧‧‧第五金屬佈線
542、642‧‧‧堆疊
544、644‧‧‧金屬佈線
550、650‧‧‧蝕刻停止層
560、660‧‧‧溝槽
597、697‧‧‧杯狀金屬板
598、698‧‧‧第七電介質層
599、699‧‧‧溝槽填充金屬板
700‧‧‧計算裝置
702‧‧‧電路板
704‧‧‧處理器
706‧‧‧通訊晶片
圖1A闡明最先進非平面存取電晶體之平面視圖及相應的橫斷面視圖。
圖1B闡明另一最先進非平面存取電晶體之平面視圖及相應的橫斷面視圖。
圖2A闡明低洩漏非平面存取電晶體之平面視圖及相應的橫斷面視圖，依據本發明之實施例。
圖2B闡明圖2A的低洩漏非平面存取電晶體之一部分的有角度視圖，依據本發明之實施例。
圖3A-3D闡明一種製造低洩漏非平面存取電晶體的方法中之各種操作的橫斷面視圖，依據本發明之實施例，其中：圖3A闡明半導體裝置製造之開始結構；圖3B闡明接續於移除虛擬閘極電極以形成溝槽後之圖3A的結構；圖3C闡明接續於氧化製程後之圖3B的結構； 圖3D闡明接續於圖3C之厚閘極電介質層上的金屬閘極電極形成後之圖3C的結構。
圖4A闡明一非平面半導體裝置的橫斷面視圖，依據本發明之實施例。
圖4B闡明沿著圖4A之半導體裝置的a-a’軸所取的平面視圖，依據本發明之實施例。
圖5闡明在包覆第四階金屬佈線之單一電介質層中所形成之低洩漏非平面存取電晶體及相應的電容的橫斷面視圖，依據本發明之實施例。
圖6闡明在包覆第三階和第四階金屬佈線之二電介質層中所形成之低洩漏非平面存取電晶體及相應的電容的橫斷面視圖，依據本發明之實施例。
圖7闡明一計算裝置，依據本發明之一實施方式。
【發明內容】及【實施方式】
描述用於嵌式動態隨機存取記憶體(eDRAM)的低洩漏非平面存取電晶體及製造用於eDRAM的低洩漏非平面存取電晶體之方法。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實施而無這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
文中所述之一或更多實施例係有關用以製造具有差別鰭片寬度之極低洩漏三閘極eDRAM存取電晶體的方式。實施例可包括以下之一或更多者：fin-FET裝置；閘極感應的汲極洩漏減少；接面洩漏減少；低洩漏的、低功率的、金氧半導體場效電晶體(MOSFET)；選擇性氧化方式；晶片上系統產品；及三閘極技術。文中所述之電晶體可用於eDRAM技術，但於本申請案中無須如此限定。
為了提供上下文，文中所述之一或更多實施例係處理閘極感應的汲極洩漏(GIDL)電流之問題，其為最先進記憶體單元中的主要洩漏路徑之一。一或更多實施例係有關適當地使用fin-FET裝置以處理由於優異通道可控制性所致之GIDL問題。GIDL係由介於閘極與汲極之間的高電場所感應，且係由於側面雙極接面效應而於fin-FET結構中嚴重地惡化。已處理GIDL電流之減輕的先前解決方式已包括了接面分級、共同植入最佳化、及氧化物厚度控制。然而，針對具有已定標閘極尺寸之fin-FET裝置，GIDL洩漏無法藉由此等方式而被有效地減輕，因為性能及次臨限(關狀態)洩漏顯著地降低。因此，於一實施例中，具有差別鰭片寬度之電晶體被描述於文中。於一此類實施例中，裝置致能了GIDL洩漏之精確控制並完全相容與標準fin-FET互補金氧半導體(CMOS)製程流。
更明確地，一或更多實施例係有關eDRAM存取電晶體之製造。針對此一電晶體，較厚的電介質可能是較理想的，以便將GIDL電流減至最小。然而，較厚的閘極電介 質亦產生較窄的鰭片尺寸於源極/汲極區上(例如，通道區之外部)且可能由於較高的串聯電阻(Rext)而降低性能。取而代之，依據本發明之實施例，鰭片寬度被區別於通道之下而不影響源極/汲極區上之鰭片寬度。於一此類實施例中，利用一種選擇性氧化製程以達成鰭片寬度區別。為了減少閘極汲極場，傳統方式係在閘極電極形成之前引入較厚的閘極電介質。此等傳統方式可被用以減少GIDL電流；然而，同時地，因為源極/汲極上之鰭片寬度亦由於較厚的閘極電介質而被減小，所以驅動電流(Ion)被降低。其結果可能是寄生串聯電阻(Rext)之不欲的增加。依據本發明之實施例，接著，使用一種選擇性氧化製程以有效地區別通道下方之鰭片寬度而不影響源極/汲極區上之鰭片寬度。
為了比較之目的，用以處理GIDL之傳統方式可從結構上的有利觀點來理解。於第一範例中，圖1A闡明最先進非平面存取電晶體100A之平面視圖及相應的橫斷面視圖。參考圖1A，裝置之平面視圖102A強調了鰭片110A之源極104A、閘極106A及汲極108A區域。如沿著閘極區橫斷面(a)所取，鰭片110A係突出於隔離區112A之上。閘極電極堆疊114A被配置於鰭片110A之突出部分上方。如沿著汲極區橫斷面(b)所取，具有外延區116A之鰭片110A係突出於隔離區112A之上，並可包括間隔物部分118A。接點120A被配置於鰭片110A之突出部分上方。於此第一範例中，維持了相當完整(寬)的鰭片寬 度。然而，閘極堆疊114A之相應閘極電介質是相對的，因為執行了極少至無任何鰭片損耗以形成閘極電介質層。因此，非平面存取電晶體100A無法有適當低的洩漏以供有效的存取電晶體性能，例如，針對eDRAM單元。
於第二範例中，圖1B闡明另一最先進非平面存取電晶體之平面視圖及相應的橫斷面視圖。參考圖1B，裝置之平面視圖102B強調了鰭片110B之源極104B、閘極106B及汲極108B區域。如沿著閘極區橫斷面(a)所取，鰭片110B係突出於隔離區112B之上。閘極電極堆疊114B被配置於鰭片110B之突出部分上方。閘極電極堆疊114B包括閘極電介質，其至少包括鰭片110B之損耗(氧化)區115B。如沿著汲極區橫斷面(b)所取，具有外延區116B之鰭片110B係突出於隔離區112B之上，並可包括間隔物部分118B。接點120B被配置於鰭片110B之突出部分上方。於此第二範例中，相當窄(薄)的鰭片寬度導致了鰭片110B之閘極和源極/汲極區，由於鰭片110B之一部分的損耗。應理解其在源極/汲極區中之鰭片110B的損耗部分被移除於那些區中的鰭片上之外延生長以前。因此，裝置100B可能具有Rext的問題而無法有適當高的性能以供有效的存取電晶體性能，例如，針對eDRAM單元。
依據本發明之實施例，選擇性氧化被執行接續於取代閘極製程期間(例如，於閘極底下之鰭片的部分被暴露期間)的聚或其他虛擬移除後。如此一來，厚的閘極電介質 可被製造而無閘極結構外部之鰭片的影響區。舉例而言，相對於配合圖1A及1B所描述之配置，圖2A闡明低洩漏非平面存取電晶體200之平面視圖及相應的橫斷面視圖；而圖2B闡明圖2A的低洩漏非平面存取電晶體200之一部分的有角度視圖，依據本發明之實施例。
參考圖2A及2B，低洩漏非平面存取電晶體200之平面視圖202及有角度視圖203係強調鰭片210之源極204、閘極206及汲極208區。如沿著閘極區橫斷面(a)所取，鰭片210係突出於隔離區212之上。閘極電極堆疊214被配置於鰭片210之突出部分上方。閘極電極堆疊214包括閘極電介質，其至少包括鰭片210之損耗(氧化)區215。如沿著汲極區橫斷面(b)所取，具有外延區216之鰭片210係突出於隔離區212之上，並可包括間隔物部分218。接點220被配置於鰭片210之突出部分上方。如圖2A之橫斷面(a)中所見，相對窄(薄)的鰭片寬度由於鰭片210之一部分的損耗而導致鰭片210之閘極區。然而相對完整(寬)的鰭片寬度被維持於鰭片210之源極/汲極區中，因為鰭片損耗被侷限於鰭片210之閘極區。如可於圖2B中所見，於一實施例中，鰭片之較窄部分不僅指稱從平面視圖觀點(如從圖2A中所見)之較窄，同時亦指稱相對於鰭片之相對較寬部分的高度中之凹陷。總之，於一實施例中，厚的電介質層被獲得於閘極區中以利洩漏減少，而較寬的鰭片部分被維持於源極/汲極區中以利Rext減少。因此，低洩漏非平面存取電晶體200 可能具有減少的Rext問題而可有適當高的性能以供有效的存取電晶體性能，例如，針對eDRAM單元。應理解其額外的處理可被後續地執行以完成圖2A及2B之裝置，諸如接點形成及後段製程(BEOL)互連製造。亦應理解其，雖未描繪出來。
於另一形態中，如以上短暫提及者，半導體製造技術涉及選擇性乾式氧化製程的導入，接續於佔位多晶矽閘極移除(PYREM)後，其中閘極電介質被暴露。因為選擇性乾式氧化係由諸如溫度、壓力、氣體流率等等製程變數所控制，所以變遷層之厚度(例如，通道下方之鰭片寬度)可高控制性地被界定。舉例而言，圖3A-3D闡明一種製造低洩漏非平面存取電晶體的方法中之各種操作的橫斷面視圖，依據本發明之實施例。
參考圖3A，用於半導體裝置製造之開始結構302包括配置於諸如大塊半導體基底(未顯示)之基底之上的半導體鰭片304。虛擬閘極堆疊306被配置於鰭片304之上並包括虛擬閘極電極308及部分或虛擬閘極電介質層310。間隔物312被配置鄰接於虛擬閘極堆疊306之側壁。外延源極/汲極區314被配置於(且部分地突出自)半導體鰭片304。隔離層316(諸如層間電介質層)亦被顯示。應理解：於三維考量時，虛擬閘極堆疊306被形成於鰭片304之頂部(如圖所示)及側壁部分兩者上。
參考圖3B，虛擬閘極電極308被移除自圖3A之結構以形成溝槽318來起始取代閘極製程。如圖3B中所示， 虛擬閘極電極308之移除以選擇性執行於部分或虛擬閘極電介質層310，其被留存在此階段。
參考圖3C，氧化製程320被執行於圖3C之結構上。氧化製程320穿越部分或虛擬閘極電介質層310並損耗半導體鰭片304之一部分以形成氧化物層322，其可被稱為變遷層。鰭片304之損耗被限制於由移除的虛擬閘極電極308之溝槽318所暴露的區。如此一來，所得的氧化物層322被實質上侷限於鰭片304之閘極區(亦即，通道區)。所得的鰭片304，於是，具有較寬的區304B於閘極區之外部，且具有較窄的區304A於閘極區中。再次參考圖3C，氧化物層322可被形成以延伸於間隔物312底下。因此，損耗無法被精確地侷限於閘極區，但至少被實質上侷限於閘極區。於一實施例中，鰭片係由矽所組成，而損耗製程涉及氧化矽之形成。
再次參考圖3C，氧化製程320(於一實施例中)被執行於部分或虛擬閘極電介質層310之存在時。於此一情況下，部分或虛擬閘極電介質層310為部分電介質層，在於其被留存於最終的(厚的)閘極電介質層324連同氧化物層322。於一此實施例中，留存的部分電介質層係由矽之氧化物所組成，且被形成於製程流中極早期被執行的初始鰭片氧化製程中。然而，於另一實施例中，部分或虛擬閘極電介質層310為虛擬閘極電介質層且在接續於虛擬閘極電極308之移除後被移除。於該實施例中，取代閘極電介質層(例如，高k閘極電介質層)被接著形成。之後，氧 化製程320被執行於此一取代閘極電介質層之存在時，以提供最終、厚的電介質層，其包括除了已形成的氧化物層322外之取代閘極電介質層。
再次參考圖3C，於一實施例中，氧化製程320為乾式氧化製程。於一實施例中，乾式氧化製程涉及周遭氫和氧之使用於大約攝氏500-700度之範圍內的溫度及大約3-10托(Torr)之範圍內的壓力。氧化厚度可被控制於數十至數百埃(Angstrom)之內。
參考圖3D，金屬閘極電極350被形成於溝槽318中以及於圖3C之厚閘極電介質層324上，其提供永久閘極堆疊給低洩漏非平面存取電晶體300。因此，針對低洩漏非平面存取電晶體300，鰭片部分之閘極區被製造以包括較厚的閘極電介質(並由於矽損耗而導致較薄的鰭片寬度)以供較低的洩漏。另一方面，鰭片部分之源極和汲極區不會遭受相同的鰭片損耗，導致相對較寬的鰭片部分於那些區中並導致相對於另遭受鰭片損耗之源極和汲極區的Rext之減小。應理解其額外的處理可被後續地執行以完成圖3D之低洩漏非平面存取電晶體300，諸如接點形成及後段製程(BEOL)互連製造。
通常，再次參考圖3A-3D，於一實施例中，所述之方式可被用於N型(例如，NMOS)或P型(例如，PMOS)，或兩者，裝置製造。應理解其從上述範例處理技術所得之結構(例如，來自圖3D之結構)可被用於後續處理操作之相同或類似形式，以完成裝置製造(諸如 PMOS及NMOS裝置製造)。當作已完成裝置之範例，圖4A及4B個別地闡明諸如低洩漏非平面存取電晶體200或300之已完成版本的非平面半導體裝置之橫斷面視圖及平面視圖(沿著橫斷面視圖之a-a'軸)，依據本發明實施例。應注意：圖4A之橫斷面視圖被取為正交於圖3D之橫斷面視圖，如沿著金屬閘極電極350所取者。再者，於圖4A及4B所示範例中，閘極線涵蓋三個分別的半導體鰭片。
參考圖4A，半導體結構或裝置400(諸如低洩漏非平面存取電晶體之已完成版本)包括從基底402所形成(且於隔離區406內)之非平面主動區(例如，包括突出鰭片部分404及子鰭片區405之鰭片結構)。
再次參考圖4A，閘極線408被配置於非平面主動區之突出鰭片部分404上方以及於隔離區406之一部分上方。如圖所示，閘極線408包括閘極電極450及閘極電介質層452。非平面主動區之突出鰭片部分404的損耗(氧化)部分499被實質上侷限於閘極區(例如，閘極線408底下之區)。整體(厚的)閘極電介質層包括閘極電介質層452及損耗(氧化)部分499兩者。於一實施例中，閘極線408亦可包括電介質層蓋層454。閘極接點414、及上方閘極接點通孔416亦從此透視圖看出，連同上方金屬互連460，其均被配置於層間電介質堆疊或層470中。亦從圖4A之透視圖看出，閘極接點414(於一實施例中)被配置於隔離區406之上，但不是於非平面主動區之上。 如圖所示，突出鰭片部分404被視為大塊鰭片，因為其係延伸自下方基底402。於其他實施例中，鰭片被形成自矽絕緣體(SOI)類型基底而因此被配置於總體絕緣體層上。
參考圖4B，閘極線408被顯示為配置於突出鰭片部分404之上。突出鰭片部分404之源極和汲極區404A和404B可從此透視圖看出。於一實施例中，源極和汲極區404A和404B為突出鰭片部分404之原始材料的摻雜部分。於另一實施例中，如上所述，突出鰭片部分404之材料被移除並取代以另一半導體材料，例如藉由外延沈積。於任一情況下，源極和汲極區404A和404B可延伸於隔離區406之高度底下，亦即，進入子鰭片區405，於大塊型裝置之情況下。替代地，源極和汲極區404A和404B並未延伸於隔離區406之高度底下，而係於隔離區406之高度之上或者與其共面。
於一實施例中，半導體結構或裝置400為非平面裝置，諸如(但不限定於)fin-FET或三閘極或類似的裝置。於此一實施例中，相應的半導體通道區係由三維主體所組成或者被形成為三維主體。於一此類實施例中，閘極線408之閘極電極堆疊係圍繞三維主體之至少頂部表面及一對側壁，如圖4A中所描繪者。
基底402可由一種可承受製造程序且其中電荷可能遷移之半導體材料所組成。於一實施例中，基底402為大塊基底，其係由摻雜有電荷載體(諸如，但不限定於，磷、 砷、硼或其組合)之晶態矽、矽/鍺或鍺層所組成。於一實施例中，大塊基底402中之矽原子的濃度大於97%。於另一實施例中，大塊基底402係由生長在分離晶態基底頂部上的外延層所組成，例如，生長在硼摻雜的大塊矽單晶態基底頂部上的矽外延層。大塊基底402可替代地由群組III-V材料所組成。於一實施例中，大塊基底402係由群組III-V材料所組成，諸如(但不限定於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。於一實施例中，大塊基底402係由III-V材料所組成，電荷載體摻雜物雜質原子為諸如(但不限定於)碳、矽、鍺、氧、硫、硒或碲。替代地，可使用矽絕緣體(SOI)基底以取代大塊基底。
隔離區406可由一種材料所組成，該種材料適於最終地將部份的永久閘極結構電隔離(或有助於隔離)自下方大塊基底或者隔離形成於下方大塊基底內之主動區，諸如隔離鰭片主動區。例如，於一實施例中，隔離區406係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
閘極線408可由一種包括閘極電介質層452及閘極電極層450之閘極電極堆疊所組成。如上所述，非平面主動區之突出鰭片部分404的損耗(氧化)部分499被實質上侷限於閘極區(例如，閘極線408底下之區)。整體(厚的)閘極電介質層包括閘極電介質層452及損耗(氧化)部分499兩者。於一實施例中，氧化部分係由得自矽非平 面主動區之氧化的二氧化矽所組成。於一實施例中，閘極電介質層452為保角層，例如，如圖所示形成於取代閘極電介質製程中者。於一此類實施例中，閘極電介質層452係由高K材料所組成。例如，於一實施例中，閘極電介質層452係由一種材料所組成，諸如(但不限定於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。然而，於另一實施例中，如圖3C中所示，從氧化所形成之初始閘極電介質層未被取代，且整體(厚的)閘極電介質層包括留存的初始閘極電介質層及損耗(氧化)部分499兩者。
於一實施例中，閘極電極層450係由一種金屬層所組成，諸如(但不限定於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於一特定實施例中，閘極電極係由一種形成在金屬工作函數設定層之上的非工作函數設定填充材料所組成。
與閘極電極堆疊關聯之間隔物(如圖3A-3D中所示)可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自相鄰的導電接點，諸如自對準接點。例如，於一實施例中，間隔物係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
閘極接點414及上方閘極接點通孔416可由一種導電 材料所組成。於一實施例中，一或更多接點或通孔係由金屬物種所組成。金屬物種可為純金屬，諸如鎢、鎳、或鈷；或者可為合金，諸如金屬金屬合金或金屬半導體合金(例如，諸如矽化物材料)。
於一實施例中，閘極線408首先係藉由涉及多晶微影之多晶閘極圖案化來形成，以藉由SiN硬遮罩及後續多晶之蝕刻來界定多晶閘極。於一實施例中，一遮罩被形成於硬遮罩層上，該遮罩係由地形遮蔽部分及抗反射塗(ARC)層所組成。於一特定此類實施例中，地形遮蔽部分為碳硬遮罩(CHM)層而抗反射塗層為矽ARC層。地形遮蔽部分及ARC層可用傳統的微影及蝕刻製程技術來圖案化。於一實施例中，遮罩亦包括最上光阻層，如本技術中所已知者，且可藉由傳統微影及顯影製程來圖案化。於特定實施例中，暴露至光源之光阻層的部分在使該光阻層顯影時被移除。因此，圖案化的光阻層係由正光阻材料所組成。於一特定實施例中，光阻層係由正光阻材料所組成，諸如(但不限定於)248nm抗蝕劑、193nm抗蝕劑、157nm抗蝕劑、極紫外線(EUV)抗蝕劑、e光束壓印層、或具有重氮萘醌敏化劑之酚樹脂矩陣。於另一特定實施例中，暴露至光源之光阻層的部分在使該光阻層顯影時被留存。因此，光阻層係由負光阻材料所組成。於特定實施例中，光阻層係由負光阻材料所組成，諸如(但不限定於)包括poly-cis-isoprene或poly-vinyl-cinnamate。
再者，如與圖3B及3D關聯所短暫提及者，閘極線 408可藉由一種取代閘極製程來製造。於此一技術中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF6之使用的乾式蝕刻製程來移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH4OH或氫氧化四甲銨之使用的濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻來移除。
於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。
再次參考圖4A，半導體結構或裝置400之配置係將閘極接點置於隔離區之上。此一配置可被視為佈局空間之無效率使用。然而，於另一實施例中，半導體裝置具有接點結構，其係接觸一主動區之上所形成的閘極電極之部分。通常，在形成閘極接點結構(諸如通孔)於閘極的主動部分之上以及於如溝槽接點通孔的相同層之中以前(例 如，除此之外)，本發明之一或更多實施例包括首先使用閘極對準的溝槽接點製程。此一製程可被實施以形成溝槽接點結構以供半導體結構製造，例如，針對積體電路製造。於一實施例中，溝槽接點圖案被形成為對準現存的閘極圖案。反之，傳統方式通常涉及一額外的微影製程，具有一微影接點圖案緊密對齊至現存的閘極圖案，結合選擇性接點蝕刻。例如，傳統製程可包括具有接點特徵之分離圖案化的多晶(閘極)柵格之圖案化。
應理解其並非上述製程之所有形態均需被實行以落入本發明之實施例的精神及範圍。例如，於一實施例中，虛擬閘極無須曾被形成在製造閘極接點於閘極堆疊的主動部分之上以前。上述閘極堆疊可實際上為永久閘極堆疊，如一開始所形成者。同時，文中所述之程序可被用以製造一或複數半導體裝置。半導體裝置可為電晶體等類裝置。例如，於一實施例中，半導體裝置為用於邏輯或記憶體之金氧半導體場效電晶體(MOS)電晶體，或者為雙極電晶體。同時，於一實施例中，半導體裝置具有一種三維架構，諸如fin-FET裝置、三閘極裝置、或獨立存取的雙閘極裝置。一或更多實施例可特別地有用於一種晶片上系統(SoC)產品中所包括的裝置。此外，應理解其配合圖3A至3D所描述之處理技術亦可被應用於平面裝置製造。
文中所述之一或更多實施例可具有供低電力SoC/記憶體設計者嘗試將接面洩漏減至最小的應用，特別於行動電話、輸入板、小筆電、及嵌式記憶體區段。於一或更多 實施例中，橫斷面TEM成像將清楚地展現差別鰭片寬度之獨特電晶體架構。此等裝置可被用以提供較高的電阻路徑，藉此減輕GIDL洩漏。一或更多實施例係有關三維三閘極技術且被實施以供進一步降低洩漏而同時維持優秀的性能於嵌式DRAM產品上，例如，適於SoC市場。
更一般地，參考DRAM應用，於諸如DRAM之半導體裝置中，各單元係由一電晶體及一電容所組成。於DRAM中，單元需要週期性讀取及更新。由於低的每單位位元價格、高度集成、以及能同時地執行讀取和寫入操作等優點，DRAM已在商業應用上享有廣泛的使用。同時，由於外界因素所致之電容中所儲存的電荷喪失可能造成一種稱為「軟錯誤」之現象於DRAM裝置中，藉此造成DRAM之故障。為了防止軟錯誤之發生，已建議一種增強電容之電容值的方法。然而，由於半導體裝置之不斷增加的高度集成程度，在規劃實際製造程序時仍存在挑戰。再者，在製造與此類電容關聯之適當低洩漏存取電晶體時存在挑戰。
於另一形態中，低洩漏非平面存取電晶體(諸如上述的非平面裝置)係與金屬佈線之電介質層中所包括的嵌式金屬絕緣體金屬(MIM)電容關聯。例如，圖5闡明在包覆第四階金屬佈線之單一電介質層殼體中所形成之低洩漏非平面存取電晶體及相應的電容的橫斷面視圖，依據本發明之實施例。
參考圖5，半導體結構500包括配置於基底502之中 或之上的複數半導體裝置504。於一實施例中，一此種裝置504A為用於eDRAM單元之低洩漏非平面存取電晶體，諸如上述存取電晶體。第一電介質層506被配置於複數半導體裝置504之上，並已於其中配置了電耦合至複數半導體裝置504之接點508。
第二電介質層510被配置於第一電介質層506之上，並已於其中配置了第一金屬佈線514以及將第一金屬佈線514耦合至接點508之一或更多通孔512。第三電介質層516被配置於第二電介質層510之上，並已於其中配置了第二金屬佈線520以及將第二金屬佈線520耦合至第一金屬佈線514之一或更多通孔518。第四電介質層522被配置於第三電介質層516之上，並已於其中配置了第三金屬佈線526以及將第三金屬佈線526耦合至第二金屬佈線520之一或更多通孔524。第五電介質層528被配置於第四電介質層522之上，並已於其中配置了第四金屬佈線532以及將第四金屬佈線532耦合至第三金屬佈線526之一或更多通孔530。
第五電介質層528亦已於其中配置了金屬絕緣體金屬(MIM)電容534之至少一部分。MIM電容534係鄰接於第四金屬佈線532。MIM電容被電耦合至一或更多半導體裝置504，例如，藉由金屬佈線與通孔之堆疊542並穿越而至接點508。第六電介質層536被配置於第五電介質層528之上，並已於其中配置了第五金屬佈線540以及將第五金屬佈線540耦合至第四金屬佈線532之一或更多通 孔538。於一實施例中，MIM電容534被配置於第五電介質層528中，但並非於第四或第六電介質層522或336(個別地)中，如圖5中所描繪者。亦如圖5中所描繪，金屬佈線544可被配置於MIM電容534之上，但無須與MIM電容534耦合。
於另一範例中，圖6闡明在包覆第三階和第四階金屬佈線之二電介質層中所形成之低洩漏非平面存取電晶體及相應的電容的橫斷面視圖，依據本發明之實施例。
參考圖6，半導體結構600包括配置於基底602之中或之上的複數半導體裝置604。於一實施例中，一此種裝置604A為用於eDRAM單元之低洩漏非平面存取電晶體，諸如上述存取電晶體。第一電介質層606被配置於複數半導體裝置604之上，並已於其中配置了電耦合至複數半導體裝置604之接點608。
第二電介質層610被配置於第一電介質層606之上，並已於其中配置了第一金屬佈線614以及將第一金屬佈線614耦合至接點608之一或更多通孔612。第三電介質層616被配置於第二電介質層610之上，並已於其中配置了第二金屬佈線620以及將第二金屬佈線620耦合至第一金屬佈線614之一或更多通孔618。第四電介質層622被配置於第三電介質層616之上，並已於其中配置了第三金屬佈線626以及將第三金屬佈線626耦合至第二金屬佈線620之一或更多通孔624。第五電介質層628被配置於第四電介質層622之上，並已於其中配置了第四金屬佈線 632以及將第四金屬佈線632耦合至第三金屬佈線626之一或更多通孔630。
第五電介質層628亦已於其中配置了金屬絕緣體金屬(MIM)電容634之至少一部分。MIM電容634係鄰接於第四金屬佈線632。MIM電容被電耦合至一或更多半導體裝置604，例如，藉由金屬佈線與通孔之堆疊642並穿越而至接點608。第六電介質層636被配置於第五電介質層628之上，並已於其中配置了第五金屬佈線640以及將第五金屬佈線640耦合至第四金屬佈線632之一或更多通孔638。於一實施例中，MIM電容634之另一部分被配置於第四電介質層622中，鄰接於第三金屬佈線626，但並無MIM電容634之任何部分被配置於第三或第六電介質層616或636(個別地)中，如圖6中所描繪者。亦如圖6中所描繪，金屬佈線644可被配置於MIM電容634之上，但無須與MIM電容634耦合。
參考圖5及6兩者，於一實施例中，第四金屬佈線532或632之至少一部分被電耦合至邏輯電路中所包括之一或更多半導體裝置(例如，504A或604A)，而MIM電容534或634為一種嵌式動態隨機存取記憶體(eDRAM)電容。於一實施例中，半導體結構500或600進一步個別地包括複數蝕刻停止層550或650。如圖所示，蝕刻停止層可被配置於每一第一(506或606)、第二(510或610)、第三(516或616)、第四(522或622)、第五(528或628)及第六(536或636)電介質 層之間。
於一實施例中，MIM電容534或634被個別地配置於溝槽560或660中，其被配置於至少第五電介質層528或628中。於一此類實施例中，MIM電容534或634包括杯狀金屬板597/697，其係沿著溝槽560或660之底部及側壁而配置。第七電介質層598/698被配置於杯狀金屬板597/697上並與其共形。溝槽填充金屬板599/699被配置於第七電介質層598/698上。第七電介質層598/698將溝槽填充金屬板599/699隔離自杯狀金屬板597/697。於特定實施例中，溝槽之側壁具有垂直或近垂直輪廓，如針對圖6之溝槽660所描繪者。於另一特定實施例中，溝槽之側壁從第五電介質層528或628之底部至頂部朝外漸縮，針對圖5之溝槽560所描繪者。
應理解其，於其他實施例中，電介質層及/或金屬線之額外單一或多數層可被形成於MIM電容534或634之下或之上。同時，於其他實施例中，電介質層及/或金屬線之單一或多數層可被移除自MIM電容534或634之下或之上。於其他實施例中，MIM電容534或634被形成於電介質層之額外的一或更多層中。於一範例實施例中，參考圖6(雖然未顯示)，MIM電容634之另一部分被配置於第四622及第六636電介質層中，鄰接於第三626及第五640金屬佈線。然而，於一此類實施例中，無MIM電容之任何部分被配置於第三電介質層616中。
圖7闡明一計算裝置700，依據本發明之一實施方 式。計算裝置700含有電路板702。電路板702可包括數個組件，包括(但不限定於)處理器704及至少一通訊晶片706。處理器704被實體地及電氣地耦合至電路板702。於某些實施方式中，至少一通訊晶片706亦被實體地及電氣地耦合至電路板702。於進一步實施方式中，通訊晶片706為處理器704之部分。
根據其應用，計算裝置700可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板702。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM或eDRAM，其可包括低洩漏非平面存取電晶體，諸如依據文中之實施例所述者)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片706致能無線通訊，以供資料之轉移至及自計算裝置700。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片706可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置700可包括複數通訊晶片706。例如，第一通訊晶片706可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片706可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置700之處理器704包括封裝於處理器704內之積體電路晶粒。於本發明之一些實施方式中，處理器之積體電路晶粒包括一或更多裝置，諸如依據本發明之實施方式而建造的金氧半導體場效電晶體(MOS-FET)。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片706亦包括封裝於通訊晶片706內之積體電路晶粒。依據本發明之另一實施方式，通訊晶片之積體電路晶粒包括一或更多裝置，諸如依據本發明之實施方式而建造的MOS-FET。
於進一步實施方式中，計算裝置700內所包括之另一組件可含有積體電路晶粒，其包括一或更多裝置，諸如依據本發明之實施例的實施方式而建造的MOS-FET。
於各種實施方式中，計算裝置700可為膝上型電腦、 小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置700可為處理資料之任何其他電子裝置。
因此，本發明之實施例包括用於嵌式動態隨機存取記憶體(eDRAM)的低洩漏非平面存取電晶體及製造用於eDRAM的低洩漏非平面存取電晶體之方法。
於一實施例中，半導體裝置包括半導體鰭片，其係配置於基底之上並包括一配置於兩寬鰭片區之間的窄鰭片區。閘極電極堆疊被配置為與該半導體鰭片之該窄鰭片區共形，該閘極電極堆疊包括一配置於閘極電介質層上之閘極電極。該閘極電介質層包括下層及上層，該下層係由該半導體鰭片之氧化物所組成。包括一對源極/汲極區，該些源極/汲極區之每一者係配置於該寬鰭片區之一相應者中。
於一實施例中，該閘極電介質層之該上層為該半導體鰭片之氧化物。
於一實施例中，該閘極電介質層之該上層為高k電介質層。
於一實施例中，該閘極電極堆疊包括電介質間隔物，且該閘極電介質層之該下層的一部分被配置於該電介質間隔物底下。
於一實施例中，該些源極/汲極區之每一者包括外延區，其係配置於該寬鰭片區之一相應者上。
於一實施例中，該半導體裝置為低洩漏三閘極電晶體。
於一實施例中，該半導體裝置為用於動態隨機存取記憶體(DRAM)單元之存取電晶體。
於一實施例中，動態隨機存取記憶體(DRAM)單元包括存取電晶體。該存取電晶體包括半導體鰭片，該半導體鰭片係配置於基底之上並包括一配置於兩寬鰭片區之間的窄鰭片區。閘極電極堆疊被配置為與該半導體鰭片之該窄鰭片區共形。該存取電晶體亦包括一對源極/汲極區，該些源極/汲極區之每一者係配置於該寬鰭片區之一相應者中。該DRAM單元包括一耦合至該存取電晶體之電容結構。
於一實施例中，該電容結構為杯狀金屬絕緣體金屬(MIM)電容，其係配置於該存取電晶體上方所配置之金屬互連層中。
於一實施例中，該存取電晶體為低洩漏三閘極電晶體。
於一實施例中，該存取電晶體之該閘極電極堆疊包括一配置於閘極電介質層上之閘極電極。該閘極電介質層包括下層及上層，該下層係由該半導體鰭片之氧化物所組成。
於一實施例中，該閘極電介質層之該上層為該半導體 鰭片之氧化物。
於一實施例中，該閘極電介質層之該上層為高k電介質層。
於一實施例中，該閘極電極堆疊包括電介質間隔物，且該閘極電介質層之該下層的一部分被配置於該電介質間隔物底下。
於一實施例中，該存取電晶體的該些源極/汲極區之每一者包括外延區，其係配置於該寬鰭片區之一相應者上。
於一實施例中，一種製造半導體裝置之方法涉及形成半導體鰭片於基底之上。該方法亦涉及形成一與該半導體鰭片共形之閘極電極堆疊，該閘極電極堆疊包括虛擬閘極電極，其係形成於一由該半導體鰭片之氧化物所組成的第一閘極電介質層上。該方法亦涉及移除該閘極電極堆疊之該虛擬閘極電極。該方法亦涉及，於該第一閘極電介質層之存在時，執行鰭片氧化製程以形成第二閘極電介質層於該第一閘極電介質層之下，該第二閘極電介質層係由該半導體鰭片之氧化物所組成。該方法亦涉及形成永久閘極電極於該第一閘極電介質層上。
於一實施例中，執行該鰭片氧化製程涉及使用乾式氧化製程。
於一實施例中，執行該鰭片氧化製程涉及形成窄鰭片區於該閘極電極堆疊底下。
於一實施例中，一種製造半導體裝置之方法涉及形成 半導體鰭片於基底之上。該方法亦涉及形成一與該半導體鰭片共形之閘極電極堆疊，該閘極電極堆疊包括虛擬閘極電極，其係形成於一虛擬閘極電介質層上。該方法亦涉及移除該虛擬閘極電極及該閘極電極堆疊之該虛擬閘極電介質層。該方法亦涉及形成高k閘極電介質層。該方法亦涉及，於該高k閘極電介質層之存在時，執行鰭片氧化製程以形成第二閘極電介質層於該高k閘極電介質層之下，該第二閘極電介質層係由該半導體鰭片之氧化物所組成。該方法亦涉及形成永久閘極電極於該高k閘極電介質層上。
於一實施例中，執行該鰭片氧化製程涉及使用乾式氧化製程。
於一實施例中，執行該鰭片氧化製程涉及形成窄鰭片區於該高k閘極電介質層底下。
400‧‧‧半導體結構
402‧‧‧基底
404‧‧‧突出鰭片部分
405‧‧‧子鰭片區
406‧‧‧隔離區
408‧‧‧閘極線
414‧‧‧閘極接點
416‧‧‧上方閘極接點通孔
450‧‧‧閘極電極
452‧‧‧閘極電介質層
454‧‧‧電介質層蓋層
460‧‧‧上方金屬互連
470‧‧‧層間電介質堆疊或層
499‧‧‧損耗(氧化)部分

Claims (18)

  1. 一種半導體裝置，包含：半導體鰭片，其係配置於基底之上並包含一配置於兩寬鰭片區之間的窄鰭片區；閘極電極堆疊，其被配置為與該半導體鰭片之該窄鰭片區共形，該閘極電極堆疊包含一配置於閘極電介質層上之閘極電極，該閘極電介質層包含下層及上層，該下層包含該半導體鰭片之氧化物，其中該閘極電介質層的該下層係配置於該半導體鰭片與該閘極電介質層的該上層之間，以及其中該閘極電介質層的該上層的介電常數高於該閘極電介質層的該下層的介電常數；及一對源極/汲極區，該些源極/汲極區之每一者係配置於該寬鰭片區之一相應者中。
  2. 如申請專利範圍第1項之半導體裝置，其中該閘極電介質層之該上層為高k電介質層。
  3. 如申請專利範圍第1項之半導體裝置，其中該閘極電極堆疊包含電介質間隔物，且其中該閘極電介質層之該下層的一部分被配置於該電介質間隔物底下。
  4. 如申請專利範圍第1項之半導體裝置，其中該些源極/汲極區之每一者包含外延區，其係配置於該寬鰭片區之該一相應者上。
  5. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置為低洩漏三閘極電晶體。
  6. 如申請專利範圍第1項之半導體裝置，其中該半導 體裝置為用於動態隨機存取記憶體(DRAM)單元之存取電晶體。
  7. 一種動態隨機存取記憶體(DRAM)單元，包含：存取電晶體，包含：半導體鰭片，該半導體鰭片係配置於基底之上並包含一配置於兩寬鰭片區之間的窄鰭片區；閘極電極堆疊，其係配置為與該半導體鰭片之該窄鰭片區共形，該閘極電極堆疊包含一配置於閘極電介質層上之閘極電極，該閘極電介質層包含下層及上層，該下層包含該半導體鰭片之氧化物，其中該閘極電介質層的該下層係配置於該半導體鰭片與該閘極電介質層的該上層之間，及其中該閘極電介質層的該上層的介電常數高於該閘極電介質層的該下層的介電常數；及一對源極/汲極區，該些源極/汲極區之每一者係配置於該寬鰭片區之一相應者中；及電容結構，其係耦合至該存取電晶體。
  8. 如申請專利範圍第7項之DRAM單元，其中該電容結構為杯狀金屬絕緣體金屬(MIM)電容，其係配置於該存取電晶體上方所配置之金屬互連層中。
  9. 如申請專利範圍第7項之DRAM單元，其中該存取電晶體為低洩漏三閘極電晶體。
  10. 如申請專利範圍第7項之DRAM單元，其中該閘極電介質層之該上層為高k電介質層。
  11. 如申請專利範圍第7項之DRAM單元，其中該閘 極電極堆疊包含電介質間隔物，且其中該閘極電介質層之該下層的一部分被配置於該電介質間隔物底下。
  12. 如申請專利範圍第7項之DRAM單元，其中該存取電晶體的該些源極/汲極區之每一者包含外延區，其係配置於該寬鰭片區之該一相應者上。
  13. 一種製造半導體裝置之方法，該方法包含：形成半導體鰭片於基底之上；形成一與該半導體鰭片共形之閘極電極堆疊，該閘極電極堆疊包含虛擬閘極電極，其係形成於一包含該半導體鰭片之氧化物的第一閘極電介質層上；移除該閘極電極堆疊之該虛擬閘極電極；及，接著，於該第一閘極電介質層之存在時，執行鰭片氧化製程以形成第二閘極電介質層於該第一閘極電介質層之下，該第二閘極電介質層包含該半導體鰭片之氧化物；及形成永久閘極電極於該第一閘極電介質層上。
  14. 如申請專利範圍第13項之方法，其中執行該鰭片氧化製程包含使用乾式氧化製程。
  15. 如申請專利範圍第13項之方法，其中執行該鰭片氧化製程包含形成窄鰭片區於該閘極電極堆疊底下。
  16. 一種製造半導體裝置之方法，該方法包含：形成半導體鰭片於基底之上；形成一與該半導體鰭片共形之閘極電極堆疊，該閘極電極堆疊包含虛擬閘極電極，其係形成於一虛擬閘極電介質層上； 移除該虛擬閘極電極及該閘極電極堆疊之該虛擬閘極電介質層；及，接著，形成高k閘極電介質層；及，接著，於該高k閘極電介質層之存在時，執行鰭片氧化製程以形成第二閘極電介質層於該高k閘極電介質層之下，該第二閘極電介質層包含該半導體鰭片之氧化物；及形成永久閘極電極於該高k閘極電介質層上。
  17. 如申請專利範圍第16項之方法，其中執行該鰭片氧化製程包含使用乾式氧化製程。
  18. 如申請專利範圍第16項之方法，其中執行該鰭片氧化製程包含形成窄鰭片區於該高k閘極電介質層底下。
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