DE112016007550T5 - Amorphe oxid-halbleiter-speicherbauelemente - Google Patents

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Abstract

Integrierte Schaltungsstrukturen sind beschrieben, die Back-End-Speicherbauelemente umfassen, die in eine oder mehrere Back-End-Verbindungsschichten einer integrierten Schaltung integriert sind. Beispiele der beschriebenen Back-End-Speicherbauelemente umfassen Ein-Transistor- und Ein-Kondensator- („1T/1C“) Speicherzellenbauelemente, die eine Oxid-Halbleiterschicht (z. B. Indium-Gallium-Zink-Oxid) als ein Element des Transistorabschnitts (1T) der Back-End-Speicherzelle verwenden. Dies erzeugt ein Speicherbauelement mit einem niedrigen Leckstrom im Aus-Zustand, was die Speicherbauelement-Performance erhöht und zudem die Speicherbauelementgröße reduziert.

Description

  • HINTERGRUND
  • Ein eingebetteter dynamischer Direktzugriffsspeicher (eDRAM; embedded dynamic random access memory) ist ein Typ eines Speicherbauelements, das auf einem gleichen Gehäusesubstrat (oder „Die“) wie ein Mikroprozessor-Chip (z. B. eine zentrale Verarbeitungseinheit oder „CPU“) integriert ist, und somit ein „Multichipmodul“ bildet. Eine Integration sowohl eines Speicherbauelements als auch einer CPU nahe beieinander auf einem gleichen Gehäusesubstrat ermöglicht eine direkte Kommunikation zwischen dem Speicherbauelement und der CPU durch einen Bus bei einer sehr hohen Bandbreite und bei niedrigen Signallatenzzeiten.
  • Im Allgemeinen wird ein Transistor eines 1Transistor/1Kondensator („1T/1C“) -eDRAM-Bauelements im Front-End (oder Front-End-of-Line (FEOL)) auf und/oder innerhalb von einem Halbleitersubstrat gefertigt, während ein entsprechender Kondensator im Back-End (oder Back-End-of-Line (BEOL)) platziert wird. Ein Transistor und ein entsprechender Kondensator werden daraufhin durch in dem BEOL geformte Metall-Verbindungsschichten in elektrischer Kommunikation miteinander platziert. Das BEOL ist der Abschnitt der IC-Herstellung, wo individuelle Halbleiterbauelemente (ob nun eingebetteter Speicher oder Logik-Transistoren) mit elektrisch leitfähigen Merkmalen wie beispielsweise Metall-Leitungen und Metall-Vias miteinander verbunden sind. Diese Verbindungen sind in einem dielektrischen Material eingekapselt. Das BEOL kann eine beliebige Anzahl an Schichten umfassen, abhängig von der Zielanwendung oder Endverwendung.
  • Figurenliste
    • 1A ist ein schematischer Querschnitt, vorgenommen entlang einer Richtung parallel zu einem Gate eines Transistors von einem Beispiel-eDRAM-Bauelement, das innerhalb einer Bauelementschicht angeordnet ist, gefertigt in dem FEOL.
    • 1B ist ein schematischer Querschnitt, vorgenommen entlang einer Richtung parallel zu einem Gate eines Transistors von einem Beispiel-Back-End-Speicherbauelement, angeordnet innerhalb einer Verbindungsschicht und gefertigt innerhalb des BEOL, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 2 ist ein Flussdiagramm eines Beispielverfahrens zur Fertigung eines Back-End-Speicherbauelements innerhalb einer Verbindungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 3A-3G sind Querschnittansichten einer Reihe von Back-End-Speicherbauelementstrukturen, vorgenommen entlang einer Richtung parallel zu einem Gate des Back-End-Speicherbauelements, wobei die Ansichten eine Bildung eines Back-End-Speicherbauelements gemäß dem in 2 dargestellten Verfahren darstellen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4 ist eine Querschnitt-Seitenansicht eines Back-End-Speicherbauelement-Querschnitts, vorgenommen entlang einer Richtung parallel zu einem Gate des Back-End-Speicherbauelements, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 5 ist eine Querschnitt-Seitenansicht einer alternativen Bottom-Gate-Ausbildung eines Back-End-Speicherbauelements, vorgenommen entlang einer Richtung parallel zu einem Gate des Back-End-Speicherbauelements, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 6 ist eine Darstellung eines mobilen Rechensystems, das gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ausgebildet ist.
  • Die Figuren stellen verschiedene Ausführungsbeispiele der vorliegenden Offenbarung ausschließlich zu Veranschaulichungszwecken dar. Zahlreiche Variationen, Ausbildungen und andere Ausführungsbeispiele sind aus der nachfolgenden detaillierten Erörterung ersichtlich.
  • DETAILLIERTE BESCHREIBUNG
  • Techniken zum Bilden von integrierten Schaltungsstrukturen werden offenbart, die in eine oder mehrere Verbindungsschichten integrierte Back-End-Speicherbauelemente (alternativ als Back-End-Speicher-„Zellen“ bezeichnet) umfassen. Dies steht im Gegensatz zu Standard-eDRAM-Speicherbauelementen, die Elemente umfassen, die innerhalb sowohl einer Bauelementschicht als auch einer Back-End-Schicht gefertigt sind. Beispiele der hierin verschiedenartig beschriebenen Back-End-Speicherbauelemente umfassen beispielsweise Ein-Transistor- und Ein-Kondensator(„1T/1C“) -Speicherbauelemente, die eine BEOL-kompatible Oxid-Halbleiterschicht als ein Element des Transistors verwenden. Andere Speicherzellenausbildungen können ebenfalls verwendet werden, worauf hingewiesen wird. Beispiele von Oxid-Halbleitern, die in irgendeinem solcher Back-End-Speicherbauelemente verwendet werden können, umfassen beispielsweise Indium-Gallium-Zink-Oxid („IGZO“), In2O3, SnO, Ga2O3, ZnO, Zink-Oxid-Nitrid („ZON“) und Indium-Zink-Oxid („IZO“).
  • Die offenbarten Techniken können verschiedene Vorteile gegenüber traditionell gefertigten und ausgebildeten eingebetteten Speicherbauelementen (z. B. eDRAM oder SRAM) bereitstellen, die innerhalb einer Bauelementschicht einer integrierten Schaltung angeordnet sind und/oder aus traditionellen Kondensatormaterialien gefertigt sind. Beispielsweise umfassen hierin beschriebene Back-End-Speicherbauelemente einen natürlich niedrigen Leckstrom, wenn der Transistor des Back-End-Speicherbauelements ausgeschaltet ist. Dieses niedrige Lecken im „Aus-Zustand“ verbessert die Speicherdauer eines Speicherbauelements und reduziert somit den Energieverbrauch eines Bauelements als Ganzes, da die Back-End-Speicherbauelemente ein weniger häufiges Wiederaufladen des Kondensators zum Aufrechterhalt des Ladezustands erfordern. Ferner ermöglicht der natürlich niedrige Leckstrom der Oxid-Halbleitermaterialien mit breitem Bandabstand die weitere Reduktion der Abmessungen der Back-End-Speicherbauelemente im Vergleich zu Standard-Speicherbauelementen. Ferner werden, im Gegensatz zu Standard-Speicherbauelementen, die reduzierten Abmessungen der Back-End-Speicherbauelemente der vorliegenden Offenbarung nicht von einem Anstieg des Leckstroms begleitet, wie dies gewöhnlich bei standardmäßigen eingebetteten Speicherbauelementen beobachtet wird. Dieser Vorteil ist, zumindest teilweise, auf die Verwendung des Oxid-Halbleiters als ein Element des Back-End-Speicherbauelement-Transistors zurückzuführen.
  • Aufgrund einer umgekehrten Beziehung, die sich zwischen der Größe des standardmäßigen eingebetteten Speicherbauelements und dem Leckstrom (wenn die Bauelementgröße abnimmt, steigt der Leckstrom an) zeigt, hat es sich in der Praxis als Herausforderung erwiesen, dass die Abmessungen eines eingebetteten Speicherbauelements mit der gleichen Rate schrumpfen wie Logik-Transistoren in nachfolgenden Technologiegenerationen, um die Speicherdichte zu erhöhen. Folglich hat sich die Skalierung einer eDRAM-Technologie zur Erhöhung der Performance und der Bauelementdichte, während die Kosten beibehalten werden, als Herausforderung erwiesen.
  • Angesichts dessen stellen die offenbarten Techniken verschiedene Vorteile über die Performance eines eingebetteten Speicherbauelements selbst hinaus bereit. Beispielsweise ermöglichen die offenbarten Techniken eine Zunahme bei der eDRAM-Zellendichte auf einem Substrat, während sie gleichzeitig den Leistungsverbrauch senken. Ferner ermöglichen die hierin beschriebenen Techniken, wie oben bereits beschrieben, eine Reduktion der Speicherbauelementabmessungen ohne einen entsprechenden Anstieg des Leckens, wodurch kleinere Speicherbauelemente relativ zu Standard-Speicherbauelementen ermöglicht werden. Die offenbarten Techniken können, bei einigen Beispielen, die auf einem Substrat für eine Peripherie-Speicher-Schaltungsanordnung (z. B. Erfassungsverstärker; Zeilen- und Spaltendekodierer) verfügbare Menge an Fläche erhöhen, indem sie die Peripherie-Speicher-Schaltungsanordnung auf einem Halbleitersubstrat unter einer entsprechenden Back-End-Speicherzelle anordnen. Dies liegt daran, dass die Back-End-Speicherbauelemente (umfassend sowohl den 1T als auch den IC einer Speicherzelle) der vorliegenden Offenbarung in einer Verbindungsschicht und nicht in einer Bauelementschicht angeordnet sind, anders als bei standardmäßigen eingebetteten Speicherbauelementen. Ferner ermöglichen die offenbarten Techniken einen Anstieg bei der Transistordichte, da hierin beschriebene Back-End-Speicherbauelemente als ein Stapel von Schichten ausgebildet sein können. Dies steht im Gegensatz zu Standard-Speicherbauelementen, die oftmals so ausgebildet sind, dass Transistoren in einer Bauelementschicht auf einem Substrat und benachbart zu der Peripherie-Speicher-Schaltungsanordnung, die ebenfalls in der Bauelementschicht auf dem Substrat angeordnet ist, angeordnet sind. Somit wird die von jedem Back-End-Speicherbauelement eingenommene Fläche im Vergleich zu einem Standard-eDRAM-Bauelement reduziert. Bei einigen Beispielen können diese Vorteile die eDRAM-Dichte um bis zu einen Faktor von 1,5 oder mehr erhöhen. Zahlreiche Ausbildungen und Variationen sind angesichts dieser Offenbarung ersichtlich.
  • Allgemeiner Überblick
  • Wie oben erwähnt, werden eDRAM-Bauelemente und andere eingebettete Speicher (hierin allgemein als „eingebettete Speicher“ oder „eingebettete Speicherbauelemente“ bezeichnet) häufig zum Speichern von Bits von Daten nahe bei und auf oder in einem gleichen Packaging-Substrat (packaging substrate; Häusungssubstrat) verwendet wie ein Logik-Chip (umfassend, aber nicht beschränkt auf eine CPU). Auf diese Weise erhöht ein eingebetteter Speicher die Geschwindigkeit, mit der Logik-Transistoren des Logik-Chips arbeiten können, indem Verzögerungen reduziert werden, die durch das Übertragen von Signalen zwischen separaten Gehäusesubstraten verursacht werden.
  • Eine schematische Darstellung eines standardmäßigen eingebetteten Speicherbauelements 100, in diesem Fall eines eDRAM-Bauelements, ist in 1A gezeigt. Dieses Beispiel ist zusammengesetzt aus einem Substrat 104, einem eDRAM-Bauelement 108, einem Zwischenschicht-Dielektrikum (ILD) 128 und Verbindungsschichten 132 und 136. Es wird darauf hingewiesen, dass die Darstellung in 1A vereinfacht ist, wobei verschiedene Merkmale und Details weggelassen wurden, für eine Klarheit der Erklärung.
  • Wie gezeigt ist, kann das Speicherbauelement 100 sehr breit als eine Bauelementschicht 140 und eine Back-End-Schicht 144 umfassend charakterisiert werden. Innerhalb der Bauelementschicht 140 ist bei diesem Beispiel ein Transistor 110 des eDRAM-Bauelements 108 und eine Peripherie-Speicher-Schaltungsanordnung 114 gezeigt. Die Peripherie-Speicher-Schaltungsanordnung umfasst verschiedene Schaltungen, umfassend, aber nicht beschränkt auf einen Erfassungsverstärker; Zeilen- und Spaltendekodierer, häufig angeordnet auf dem Substrat 104 nahe bei einem entsprechenden eDRAM-Transistor 114. Das eDRAM-Bauelement 108 umfasst auch einen Kondensator 112 in elektrischer Kommunikation mit dem Transistor 110. Der Kondensator 112 kann eine Ladung speichern, um einen binären Wert von „1“ anzugeben, und kann entladen werden (oder eine Ladung nicht speichern), um einen binären Wert von „0“ anzugeben. Der dem eDRAM-Kondensator 112 zugeordnete Transistor 110 steuert den Ladezustand des eDRAM-Kondensators 112, und steuert auch das „Lesen“ (d. h. die Bestimmung des Ladezustands) des Kondensators, wenn so durch eine andere Komponente einer integrierten Schaltung angewiesen. Es wird darauf hingewiesen, dass andere Typen von Speicherbauelementen (z. B. SRAM) innerhalb der Bauelementschicht 140 anstelle von oder zusätzlich zu dem eDRAM-Speicherbauelement 108, das gezeigt ist, angeordnet sein können. Es wird darauf hingewiesen, dass mehrere eDRAM-Bauelemente (ähnlich wie das eDRAM-Bauelement 108) innerhalb des Speicherbauelements 100 angeordnet sein können, und dass nur ein einzelnes eDRAM-Bauelement in 1A für eine Klarheit der Erklärung dargestellt ist.
  • Auf der Bauelementschicht 140 ist die Back-End-Schicht 144. Die dargestellte Back-End-Schicht 144 umfasst zwei Verbindungsschichten 132 und 136. Die Verbindungsschichten 132, 136, die die Back-End-Schicht 144 zusammensetzen, umfassen typischerweise Metall-Merkmale (nicht gezeigt) wie beispielsweise Vias und Leitungen, die individuelle Bauelemente verbinden (ob nun Logik-Transistoren oder eingebettete Speicherbauelemente). Diese Metall-Merkmale sind allgemein voneinander getrennt durch ein Zwischenschicht-Dielektrikum, um ein Kurzschließen zu verhindern und um verschiedene Fertigungsprozesse (z. B. Strukturierung mittels Planarisierung und Fotolithografie) zu ermöglichen. Im Allgemeinen werden mehr und mehr individuelle Bauelemente in elektrischer Kommunikation miteinander platziert, je weiter eine Verbindungsschicht von der Bauelementschicht entfernt ist, obwohl dies nicht zwingend der Fall ist.
  • 1B ist eine schematische Darstellung eines Speicherbauelements 150, das ein Back-End-Speicherbauelement der vorliegenden Offenbarung umfasst. Analog zu dem Speicherbauelement 100, gezeigt in 1A, umfasst das Speicherbauelement 150 ein Substrat 154, eine Bauelementschicht 162 und eine Back-End-Schicht 166. Allerdings, anders als das Speicherbauelement 100, umfasst das Speicherbauelement 150 ein Back-End-Speicherbauelement 170, angeordnet in einer Verbindungsschicht 178 der Back-End-Schicht 166. Das Anordnen des Back-End-Speicherbauelements 170 innerhalb der Verbindungsschicht 178 und nicht innerhalb der Bauelementschicht 162 erhöht die Dichte von entsprechenden innerhalb der Bauelementschicht 162 gebildeten Transistoren. Das heißt, indem der eingebettete Speicher des Speicherbauelements 150 innerhalb der Verbindungsschicht 178 platziert wird, erhöht sich eine Anzahl von Transistoren innerhalb der Bauelementschicht 162, weil ein Oberflächenbereich, der anderenfalls von den verschiedenen Elementen des eDRAM-Bauelements 108 belegt wäre, stattdessen für einen Transistor verwendet werden kann. Ferner kann, wie gezeigt, die Dichte von Speicherbauelementen 150 erhöht werden, im Vergleich zu einem Standard-Speicherbauelement 108, weil eine Peripherie-Speicherbauelement-Schaltungsanordnung 158 unter (und in einigen Fällen direkt unter) dem Speicherbauelement 170 angeordnet sein kann. Dies steht im Gegensatz zu dem Speicherbauelement 100, bei dem eine Peripherie-Speicherbauelement-Schaltungsanordnung 114 auf dem Substrat nahe bei anderen Elementen (z. B. einem oder mehreren von dem Transistor 110 und dem Kondensator 112) angeordnet ist. Wie gezeigt, ist das Back-End-Speicherbauelement 170 über die Verbindung 160 mit der Peripherie-Speicherbauelement-Schaltungsanordnung 158 verbunden.
  • Beispiele des Back-End-Speicherbauelements 170 sind unten im Kontext mit den 2 und 3A-3G näher beschrieben.
  • Verfahren und Architektur
  • 2 ist ein Flussdiagramm eines Beispielverfahrens 200 zur Fertigung eines Back-End-Speicherbauelements innerhalb einer Verbindungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Die Beschreibung des Verfahrens 200 ist begleitet von gleichzeitigen Beschreibungen von schematischen Querschnitten von entsprechenden Beispiel-Verbindungsstrukturen. Diese Querschnitte sind dargestellt in den 3A bis 3G und sind vorgenommen entlang einer Richtung parallel zu dem Gate.
  • Wie bei diesem Beispielfall ersichtlich ist, können die verschiedenen Prozesse des Verfahrens 200 zur Einfachheit der Erläuterung in zwei Metaprozesse organisiert werden: (1) Bilden eines Transistors (der „1T“-Abschnitt des 1T/1C-Speicherbauelements); und (2) Bilden eines Kondensators (der „IC“-Abschnitt des 1T/1C-Speicherbauelements). Das Verfahren 200 beginnt mit dem Bilden 204 einer Back-End-Zwischenschicht-Dielektrikums- (ILD-) Schicht 304, wie in 3A gezeigt. Bei einem Beispiel isoliert die Back-End-ILD-Schicht 304 eine darunterliegende Bauelementschicht und/oder eine darunterliegende Verbindungsschicht und kann ferner ein oder mehrere Verbindungsmerkmale umfassen (für eine Klarheit der Erklärung nicht gezeigt), passierend durch das oder angeordnet innerhalb von dem Isoliermaterial, um Bauelemente der Bauelementschicht elektrisch mit anderen Verbindungstrukturen und/oder -kontakten zu koppeln. Beispiel-Isoliermaterialien, die für die Back-End-ILD-Schicht 304 verwendet werden können, umfassen beispielsweise Nitride (z. B. Si3N4), Oxide (z. B. SiO2, Al2O3), Oxynitride (z. B. SiOxNy), Carbide (z. B. SiC), Oxycarbide, Polymere, Silane, Siloxane oder andere geeignete Isoliermaterialien. Bei einigen Ausführungsbeispielen ist die Back-End-ILD-Schicht 304 mit Ultra-low-k-Isoliermaterialien, Low-k-Dielektrikum-Materialien oder High-k-Dielektrikum-Materialien implementiert, abhängig von der Anwendung. Beispielhafte Low-k- und Ultra-low-k-Dielektrikum-Materialien umfassen poröses Siliziumdioxid, kohlenstoffdotiertes Oxid (CDO; carbon doped oxide), organische Polymere, wie beispielsweise Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG, fluorosilicate glass) und Organosilikate, wie beispielsweise Silsesquioxane, Siloxane oder Organosilikatglas. Beispiele von High-k-Dielektrikum-Materialien umfassen beispielsweise Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat.
  • Techniken zum Bilden 204 der Back-End-IILD-Schicht 304 können irgendeine aus einem breiten Bereich von geeigneten Abscheidungstechniken sein, umfassend, aber nicht notwendigerweise beschränkt auf: physikalische Gasphasenabscheidung (PVD; physical vapor deposition), chemische Gasphasenabscheidung (CVD; chemical vapor deposition); Rotationsbeschichtung (SOD; spin coating/spin-on deposition); und/oder eine Kombination aus irgendwelchen aus den vorstehend Genannten. Andere geeignete Ausbildungen, Materialien, Abscheidungstechniken und/oder Dicken für eine Back-End-IILD-Schicht 304 hängen von einer gegebenen Anwendung ab und sind angesichts dieser Offenbarung ersichtlich.
  • Bei einigen Beispielen ist die Back-End-ILD-Schicht 304 auf einer Ätzstoppschicht 302 gebildet. Die Ätzstoppschicht 302 wird häufig zwischen Schichten innerhalb einer integrierten Schaltung abgeschieden, um darunterliegende Schichten vor Ätzmitteln und Ätzprozessen zu schützen, die in nachfolgend abgeschiedenen Schichten verwendet werden. Die Ätzstoppschicht 302 ist typischerweise ein Material, das entweder unbeeinflusst ist durch Ätzvorgänge, die zum Ätzen nachfolgender ILD-Schichten verwendet werden, oder das eine langsamere Ätzrate als das Merkmal aufweist, das geätzt werden soll (z. B. ein Metallmerkmal, eine ILD-Schicht). Somit schützt eine Ätzstoppschicht darunterliegende Merkmale vor einer Verarbeitung, die an Merkmalen über der Ätzstoppschicht ausgeführt wird. Beispielmaterialien, die für die Ätzstoppschicht 302 verwendet werden, umfassen Aluminiumoxid (Al2O3), Zirkoniumdioxid (ZrO2), Siliziumnitrid, Aluminiumnitrid (AlN), Titannitrid (TiN), unter anderem. Die Ätzstoppschicht 302 ist bei den 3B-3G für eine Klarheit der Erklärung weggelassen.
  • Die Back-End-IILD-Schicht 304 wird planarisiert 208, so dass nachfolgende Abscheidungs- und/oder Strukturierungs- (z. B. Fotolithografie und Ätzen) Prozesse auf einer Oberfläche arbeiten können, die gleichmäßiger und flacher als die Oberfläche ist, wie sie abgeschieden wurde. Planarisierungs- und/oder Poliertechniken umfassen einen chemisch-mechanischen Planarisierungs- (CMP-; chemical-mechanical planarization) Prozess oder einen anderen angemessenen Polier-/Planarisierungsprozess, je nach Bedarf.
  • Wie auch gezeigt in 3A, wird eine Oxid-Halbleiterschicht 308 auf der planarisierten Back-End-IILD-Schicht 304 gebildet 212. Die Oxid-Halbleiterschicht 308 bildet eine Schicht von einem Transistor von der 1T/1C-Speicherzelle gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Beispiele von Materialien, die für den Oxid-Halbleiter 308 verwendet sind, umfassen Indium-Gallium-Zink-Oxid („IGZO“), In2O3, SnO, Ga2O3, ZnO, ZnON, Indium-Zink-Oxid („IZO“). Die Oxid-Halbleiterschicht 308, die entweder amorph oder kristallin sein kann, wird gebildet 212 beispielsweise durch Sputtern, epitaxiales Wachstum, chemische Gasphasenabscheidung, metallorganische chemische Gasphasenabscheidung (MOCVD; metalorganic chemical vapor deposition), Atomschichtabscheidung (ALD; atomic layer deposition), neben anderen Abscheidungstechniken.
  • Wie oben beschrieben, weist die Verwendung einer Oxid-Halbleiterschicht 308 als eine Komponente einer Speicherzelle eine Anzahl von Vorteilen auf. Beispielsweise weisen Back-End-Speicherbauelemente, die die Oxid-Halbleiterschicht 308 umfassen, ein signifikant niedrigeres Lecken auf, wenn sich das Back-End-Speicherbauelement in einem „Aus“-Zustand (in dem es nicht gelesen oder beschrieben wird) befindet, als Speicherbauelemente, die ein traditionelleres Material (z. B. Silizium) verwenden. Beispielsweise kann ein Transistor auf Silizium-Basis, der mit einem MIM-Kondensator verbunden ist, einen Leckstrom im Aus-Zustand aufweisen, der in der Größenordnung von 1 × 10-10 A liegt. Ein ähnlich ausgebildeter MIM-Kondensator, der einen Oxid-Halbleiter 308 anstelle von Silizium für ein Transistorelement verwendet, kann einen Leckstrom im Aus-Zustand aufweisen, der in der Größenordnung von 1 × 10-14, 1 × 10-20 oder niedriger liegt. Dieser niedrigere Leckstrom im Aus-Zustand ermöglicht das Entwerfen und das Fertigen von kleineren Kondensatoren im Vergleich zu Speicherbauelementen, die traditionell unter anderem aus den oben dargestellten Gründen in der Bauelementschicht gefertigt werden.
  • Ein anderer Vorteil der Verwendung einer Oxid-Halbleiterschicht als eine Komponente bei einem Transistor einer 1T/1C-Speicherzelle ist, dass Bereiche von Abscheidungstemperaturen der Oxid-Halbleiterschicht 308 mit anderen Back-End-Prozessen (z. B. einer Metallabscheidung für Metallverbindungen) und Materialien, die für Metallverbindungen verwendet werden, kompatibel sind. Beispielsweise kann das Bilden 212 der Oxid-Halbleiterschicht 308 bei einigen Beispielen bei von 20 °C bis zu einem Bereich von 350 °C bis 450 °C oder von 400 °C bis 500 °C stattfinden. Diese Temperaturen sind insbesondere erreichbar, wenn die Oxid-Halbleiterschicht 308 als eine amorphe Schicht gebildet wird. Ungeachtet dessen sind diese Temperaturen der Bildung 212 ausreichend niedrig, damit eine Metalldiffusion von Metallverbindungen nicht aktiviert wird. Dies reduziert wiederum die Wahrscheinlichkeit einer Entstehung von elektrischen Kurzschlüssen (oder anderen diffusionsinduzierten Defekten) zwischen Metallverbindungen.
  • Ein anderer Vorteil der Verwendung einer Oxid-Halbleiterschicht 308 ist, dass die Ladungsträger in vielen der oben identifizierten Materialien (wie beispielsweise IGZO) Elektronen und nicht Löcher sind. Aus diesem Grund wird ein Übergangs-Lecken dramatisch reduziert oder eliminiert, weil der Transistor einen einzelnen Typ eines Ladungsträgers überwältigend in eine Stromrichtung (entsprechend einem „Ein“-Zustand) übertragen kann.
  • Fortfahrend mit 3A, ist eine Gate-Dielektrikumsschicht 312 auf der Oxid-Halbleiterschicht 308 gebildet 216, um eine isolierende Trennung zwischen dem Gate (in nachfolgenden Figuren gezeigt) und der Oxid-Halbleiterschicht 308 bereitzustellen. Die Gate-Dielektrikumsschicht 312 kann unter Verwendung von irgendeinem der Materialien und irgendeinem der Prozesse, die oben bereits im Kontext mit der Verbindungsschicht ILD 304 beschrieben wurden, gebildet 216 werden. Zusätzlich zu diesen oben bereits beschriebenen Materialien umfassen andere Beispiele der Materialien der Gate-Dielektrikumsschicht 312 HfO2 und Ta2O3, unter anderem.
  • Ein Dummy-Gate 316 ist auf der Gate-Dielektrikumsschicht 312 gebildet 220, wie in 3A gezeigt. Das Dummy-Gate 316 ist als eine temporäre Struktur gebildet, um das Bilden von anderen Merkmalen eines Back-End-Speicherbauelements zu ermöglichen, wie unten beschrieben. Bei Beispielen kann das Dummy-Gate 316 durch das Abscheiden von amorphem Silizium mittels chemischer Gasphasenabscheidung oder Sputtern oder bei anderen Beispielen durch das Abscheiden von amorphem Germanium mittels chemischer Gasphasenabscheidung oder Sputtern gebildet werden. Bei anderen Beispielen wird das Dummy-Gate 316 durch das Sputtern von III-V-Halbleitermaterialien gebildet. Das Material, das zum Bilden des Dummy-Gates 316 verwendet wird, kann irgendeines aus einer Vielzahl von Materialien sein, die selektiv durch ein Ätzen entfernt werden können, das das Material des Dummy-Gates 316 schneller entfernt als Oxid und/oder Nitride, die an anderer Stelle bei dem Back-End-Speicherbauelement verwendet werden.
  • Eine Barriereschicht 318 wird dann über dem Dummy-Gate 316 und den freiliegenden Abschnitten der Gate-Dielektrikumsschicht 312 gebildet 224, wie in 3A gezeigt. Die Barriereschicht 318 ist aus Si3N4, irgendeinem Silizium-Oxid-Nitrid (SiOxNy) und SiO2 gebildet 224, neben anderen Materialien. Die Abscheidungstechniken umfassen das Verwenden von irgendeiner von den oben im Kontext mit dem Bilden der Verbindungs-ILD-Schicht 304 beschriebenen Techniken.
  • Bezugnehmend nun auf 3B, wird die Barriereschicht 318 unter Verwendung eines direktionalen Ätzens geätzt, um die Abstandhalter 320 zu bilden 228. Die Abstandhalter 320 dienen bei dem hierin beschriebenen Back-End-Speicherbauelement zumindest drei Zwecken. Erstens definieren die Abstandhalter 320 einen Raum, in dem ein Gate-Material gebildet werden kann, ohne auf eine traditionelle Strukturierungs- (z. B. Fotolithografie) Verarbeitung zurückzugreifen. Zweitens hilft die Verwendung der Abstandhalter 320 für das Definieren eines Raumes, in dem ein Gate-Material gebildet wird, die Abmessungsvariationen eines Gates zwischen den Back-End-Speicherbauelementen über ein Substrat zu reduzieren. Diese Variation, die bei einer Verwendung traditioneller Strukturierungstechniken normal sein kann, kann das Lecken im Aus-Zustand für ein 1T/1C-Bauelement erhöhen. Das Reduzieren dieser Variation verbessert die Gleichmäßigkeit der Abmessungen von Back-End-Speicherbauelement-Gates über ein Substrat, wodurch die Gleichmäßigkeit der Back-End-Speicherbauelement-Performance (z. B. Retentionszeit, niedriges Lecken im Aus-Zustand) über ein Substrat verbessert wird. Durch die Verwendung der Abstandhalter 320 kann die Variation bei einer Abmessung zwischen den Abstandhaltern 320 (und folglich einer unten beschriebenen gebildeten Gate-Elektrode 328) so niedrig wie 200 nm, 100 nm, 50 nm oder niedriger sein.
  • Beispiele direktionalen Ätzens, die vorzugsweise Oberflächen senkrecht zu der Richtung des Ätzens ätzen, umfassen, sind aber nicht beschränkt auf ein Trockenätzen wie beispielsweise reaktives Ionenätzen (RIE; reactive ion etches) unter Verwendung von Ozon, ionisiertem Argon, unter anderem. Das Ergebnis aus dem Anwenden eines direktionalen Ätzens bei der Barriereschicht 318 ist das Entfernen von Abschnitten der Barriereschicht 318, mit Ausnahme jener in Kontakt auf Seitenoberflächen des Dummy-Gates 316, angezeigt als Abstandhalter 320 in 3B.
  • Ein Bilden 232 einer Gate-Elektrode, einer Source-Elektrode und einer Drain-Elektrode des Back-End-Speicherbauelements beginnt mit dem Bilden eines ILD 324 unter Verwendung von irgendeinem der oben genannten Materialien, wie in 3C dargestellt. Das ILD 324 ist auf einer Seite von jedem der Abstandhalter 320 gegenüber der des Dummy-Gates 316 gebildet. Die Bildung und Planarisierung des ILD 324 und des Dummy-Gates 316 kann durch die Verwendung von irgendeiner der oben genannten Planarisierungs-/Poliertechniken erreicht werden. Wie in 3D gezeigt, wird das Dummy-Gate 316 unter Verwendung eines Ätzens entfernt, das für das Material des Dummy-Gates 316 selektiv ist. Ist das Dummy-Gate 316 beispielsweise aus Silizium gebildet, kann irgendeines aus einer Anzahl von Ätz-Zusammensetzungen und -Prozessen ausgewählt werden, um das Dummy-Gate 316 zu entfernen und gleichzeitig die Abstandhalter 320 und ILD 324 zu belassen.
  • Wie oben erwähnt, definieren die Abstandhalter 320 Räume über ein Substrat, in denen einheitlich dimensionierte Gate-Elektroden 328 gebildet 232 sind. Diese Verwendung von Abstandhaltern für das Positionieren eines Gates mit einer niedrigen Variabilität kann umgangssprachlich als ein „selbstausgerichtetes“ Gate bezeichnet werden, weil einige Elemente von traditionellen Strukturierungstechniken durch die Verwendung der Abstandhalter 320 vermieden werden können. Ein Beispiel einer Gate-Elektrode 328, die zwischen zwei nahegelegenen Abstandhaltern 320 gebildet 232 ist, ist in 3E gezeigt. Beispiele von Materialien, die für die Gate-Elektrode 328 verwendet werden, können ein breites Spektrum an Materialien umfassen, wie beispielsweise Polysilizium oder verschiedene geeignete Metalle oder Metalllegierungen, wie beispielsweise Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu), Titannitrid (TiN) oder Tantalnitrid (TaN). Diese Materialien können mittels Sputtern, chemischer Gasphasenabscheidung, druckunterstützter chemischer Gasphasenabscheidung, ALD, neben anderen Techniken, abgeschieden werden.
    Das ILD 324 wird entfernt (zusammen mit darunterliegenden Abschnitten des Gate-Dielektrikums 312, die zuvor in Kontakt mit oder benachbart zu dem ILD 324 waren), wie in 3E gezeigt, unter Verwendung eines Ätzens, das für das ILD-Material selektiv ist, und/oder durch traditionelle Strukturierungstechniken. Das ILD 324 wird durch Metall ersetzt, um eine Source-Elektrode 332A und eine Drain-Elektrode 332B (kollektiv „Elektroden 332“) zu bilden 232, wie in 3F gezeigt. Die Elektroden 332 bilden eine Schottky-Diode mit dem Einzelträger-Oxid-Halbleiter 308. Beispiele von Metallen, die für die Elektroden 332 verwendet werden können, umfassen, sind aber nicht beschränkt auf Titan, Titannitrid (TiN), Palladium, Wolfram, Aluminium, Kobalt, Kupfer, Molybdän, Ruthenium, Tantalnitrid (TaN) und Tantal, unter anderem.
  • Wie auch in 3F gezeigt, ist die Source-Elektrode 332A als in der Nähe zu einem ersten Abschnitt des Oxid-Halbleiters 308 angeordnet gezeigt. Dieser erste Abschnitt entspricht der Source-Region des Speicherzellentransistors. Das Gate-Dielektrikum 312 und die Gate-Elektrode 328 sind in der Nähe zu einem mittleren Abschnitt des Oxid-Halbleiters 308 angeordnet. Dieser mittlere Abschnitt entspricht der Kanalregion des Speicherzellentransistors. Die Drain-Elektrode 332B ist in der Nähe zu einem zweiten Abschnitt des Oxid-Halbleiters 308 auf der gegenüberliegenden Seite des mittleren Abschnitts von dem ersten Abschnitt angeordnet. Dieser zweite Abschnitt entspricht der Drain-Region. Diese Bezeichnungen des „ersten“, „mittleren“ und „zweiten“ Abschnitts dienen der Einfachheit der Erklärung. Während der Oxid-Halbleiter 308 und die entsprechenden Source-, Drain- und Kanalregionen, allgemein nicht dotiert sind, kann die Leitfähigkeit von einigen oder allen von den Source-, Drain- und Kanalregionen geändert werden, indem der Oxid-Halbleiter 308 einem Plasma ausgesetzt wird. Eine Plasmabehandlung kann die Zusammensetzung des Oxid-Halbleiters 308 modifizieren, so dass eine Konzentration von Sauerstoffleerstellen erhöht wird. Dies erhöht die Konzentration von n-Typ-Trägern, was wiederum die Leitfähigkeit des plasmabehandelten Abschnitts des Oxid-Halbleiters erhöht.
  • Eine zusätzliche Back-End-ILD-Schicht 336 ist auf einer freiliegenden Oberfläche der Source-Elektrode 332A, der Abstandhalter 320, der Gate-Elektrode 328 und der Drain-Elektrode 332B unter Verwendung irgendeines von den oben beschriebenen Materialien und Verfahren gebildet.
  • Wie in 3G gezeigt, sind die Kontakte 340 dann mittels Strukturierung der zusätzlichen Back-End-ILD-Schicht 336 und Bildung 240 der Kontakte 340 (Verbindungen wie beispielsweise Vias) innerhalb eines Kanals oder eines Hohlraums, gebildet innerhalb der zusätzlichen Back-End-ILD-Schicht 336, gebildet 240. Die Kontakte 340 sind in Kontakt mit oder anderweitig elektrisch gekoppelt mit einer entsprechenden der Source-Elektrode 332A, der Gate-Elektrode 328 und der Drain-Elektrode 332B. Beispielmaterialien, die für die Kontakte 340 verwendet werden, umfassen Kupfer, Aluminium, TiN und TaN, unter anderem. Diese Materialien können unter Verwendung von CVD, PE, CVD, Sputtern, unter anderem, gebildet 240 werden.
  • Die Kontakte 340 sind elektrisch voneinander durch Einkapselung der Kontakte 340 innerhalb einer ILD-Schicht 336 isoliert, wie oben beschrieben. Ein Kondensator 348 wird dann gebildet 244 in Kontakt mit oder anderweitig ausgebildet für die elektrische Kommunikation mit einem der Kontakte 340 (in diesem Fall, einem der Source-Elektrode 332A entsprechenden Kontakt), so dass bei einer Aktivierung des Transistors des Back-End-Speicherbauelements 350 eine elektrische Ladung von dem Kondensator 348 gespeichert, entladen oder aus demselben gelesen werden kann.
  • Eine beispielhafte Ausbildung eines Back-End-Speicherbauelements 350, das gemäß dem oben beschriebenen Verfahren 200 gebildet ist, ist in 3G gezeigt.
  • Wie oben beschrieben wurde, sind die Back-End-Speicherbauelemente der vorliegenden Offenbarung mit Metallverbindungen enthaltenden Schichten angeordnet, und nicht innerhalb einer Bauelementschicht, auf einem Substrat. Um das beispielhafte Back-End-Speicherbauelement 350 in diesem Kontext darzustellen, stellt 4 das beispielhafte Back-End-Speicherbauelement 350 innerhalb einer Back-End-Schicht 400 angeordnet dar.
  • Wie in 4 gezeigt, umfasst die Back-End-Schicht 400 Verbindungsschichten 404, 408 und 412. Während dies, zum Zweck der Klarheit, nicht gezeigt ist, können eine oder mehrere von den Verbindungsschichten 404, 408 und 412 eines oder mehrere Verbindungsmerkmale wie Via und/oder Metall-Leitungen umfassen, die verschiedene Transistoren und/oder Back-End-Speicherbauelemente 350 in für eine elektrische Kommunikation geeigneten Kontakt platzieren.
  • Alternative Architektur
  • 5 stellt eine alternative Ausbildung eines Back-End-Speicherbauelements 500 dar. Bei dieser Ausbildung ist die Reihenfolge von einigen von den verschiedenen Schichten des Back-End-Speicherbauelements 500 anders als die in 3G und 4 des Back-End-Speicherbauelements 350 gezeigte Ausbildung. Genauer gesagt, weist das Back-End-Speicherbauelement 500 einen Gate-Kontakt 504 auf, der sich auf einer Seite des Oxid-Halbleiters 308 befindet, gegenüber der von den Source- und Drain-Kontakten 340 (die Source- und Drain-Regionen sind in 5 nicht gezeigt). Eine darunterliegende Verbindung 508 (z. B. eine „Wortleitung“) kann dann verwendet werden, um die Gates einer Mehrzahl von Back-End-Speicherbauelementen 500 in einer Back-End-Schicht 512 zusammen zu verbinden oder alternativ andere Typen von elektrischen Verbindungen zu dem Gate-Kontakt 504 innerhalb der integrierten Schaltung zu bilden. Eine Source-Elektrode (nicht gezeigt) und eine Drain-Elektrode (ebenfalls nicht gezeigt) sind jeweils in Kontakt mit einem entsprechenden Kontakt oder anderweitig zu einer elektrischen Kommunikation fähig.
  • Das Verfahren 200 ist auf die Fertigung des Back-End-Speicherbauelements 500, gezeigt in 5, anwendbar, mit der Ausnahme, dass die Reihenfolge der verschiedenen Prozesse des Verfahrens 200 in einer Reihenfolge ausgeführt wird, die zur Fertigung des Bauelements 500 verwendet wird.
  • Analytische Techniken
  • Eine Verwendung der hierin bereitgestellten Techniken und Strukturen kann detektierbar sein unter Verwendung von Werkzeugen, wie beispielsweise: Elektronenmikroskopie, umfassend Raster-/Transmissionselektronenmikroskopie (SEM/TEM; scanning electron microscopy/transmission electron microscopy), Rastertransmissionselektronenmikroskopie (STEM; scanning transmission electron microscopy) und Reflexionselektronenmikroskopie (REM; reflection electron microscopy); Zusammensetzungsabbildung; Röntgenkristallstrukturanalyse oder Röntgenbeugung (XRD; x-ray crystallography or diffraction); Energiedispersive Röntgenspektroskopie (EDS; energy-dispersive x-ray spectroscopy); Sekundärionen-Massenspektrometrie (SIMS; secondary ion mass spectrometry); Flugzeit-SIMS (ToF-SIMS; time-of-flight SIMS); Atomsonden-Bildgebung oder Tomographie; Lokalelektroden-Atomsonden- (LEAP-; local electrode atom probe) Techniken; 3D-Tomographie; oder hochauflösende physikalische oder chemische Analyse, um ein paar geeignete Beispiele analytischer Werkzeuge zu nennen. Insbesondere können solche Werkzeuge bei manchen Ausführungsbeispielen das Vorhandensein eines Back-End-Speicherbauelements innerhalb einer Verbindungsschicht angeben und die Verwendung eines Oxid-Halbleiters (beispielhafte Zusammensetzungen desselben sind oben angegeben) als ein Element eines Transistors angeben, verwendet als ein Element eines Back-End-Speicherbauelements.
  • Beispiel-System
  • 6 stellt ein beispielhaftes Rechensystem dar, das mit einer oder mehreren von den integrierten Schaltungsstrukturen implementiert ist, wie hierin offenbart, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Wie ersichtlich ist, häust das Rechensystem 600 eine Hauptplatine 602. Die Hauptplatine 602 kann eine Anzahl von Komponenten umfassen, umfassend, aber nicht beschränkt auf einen Prozessor 604 und zumindest einen Kommunikationschip 606, von denen jeder physisch und elektrisch mit der Hauptplatine 602 gekoppelt oder anderweitig in diese integriert sein kann. Es wird darauf hingewiesen, dass die Hauptplatine 602 beispielsweise irgendeine gedruckte Schaltungsplatine sein kann, ob eine Hauptplatine, eine auf einer Hauptplatine befestigte Tochterplatine oder die einzige Platine des Systems 600 etc.
  • Abhängig von seinen Anwendungen kann das Rechensystem 600 eine oder mehrere andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 602 gekoppelt sein können oder nicht. Diese anderen Komponenten können umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Graphikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, einen Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie beispielsweise ein Festplattenlaufwerk, eine CD (compact disk), eine DVD (digital versatile disk) usw.). Irgendeine von den Komponenten, die das Rechensystem 600 umfasst, kann eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente umfassen, die gemäß einem Ausführungsbeispiel ausgebildet sind (z. B. um eines oder mehrere Back-End-Speicherbauelemente zu umfassen, die in einer oder mehreren Verbindungsschichten einer integrierten Schaltung angeordnet sind, wie hierin verschiedenartig beschrieben). Bei einigen Ausführungsbeispielen können mehrere Funktionen in einen oder mehrere Chips integriert sein (beispielsweise wird darauf hingewiesen, dass der Kommunikationschip 606 ein Teil des Prozessors 604 sein kann oder anderweitig in diesen integriert sein kann).
  • Der Kommunikationschip 606 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von dem Rechensystem 600. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung von modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 606 kann irgendwelche aus einer Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend, aber nicht beschränkt auf Wi-Fi (IEEE-802.11- Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Das Rechensystem 600 kann eine Mehrzahl von Kommunikationschips 606 umfassen. Zum Beispiel kann ein erster Kommunikationschip 606 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 606 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere. Bei einigen Ausführungsbeispielen kann ein Kommunikationschip 606 eine oder mehrere Transistorstrukturen umfassen, umfassend einen Gatestapel, eine Zugriffsregion-Polarisationsschicht, wie hierin verschiedenartig beschrieben.
    Der Prozessor 604 des Rechensystems 600 umfasst einen integrierten Schaltungsdie, der innerhalb des Prozessors 604 gehäust ist. Bei einigen Ausführungsbeispielen umfasst der integrierte Schaltungsdie des Prozessors eine Onboard-Schaltungsanordnung, die mit einer oder mehreren integrierten Schaltungsstrukturen oder -bauelementen implementiert ist, wie hierin verschiedenartig beschrieben. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, das/der zum Beispiel elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 606 kann auch einen integrierten Schaltungsdie umfassen, der innerhalb des Kommunikationschips 606 gehäust ist. Gemäß einigen solchen Ausführungsbeispielen umfasst der integrierte Schaltungsdie des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente, wie hierin verschiedenartig beschrieben. Angesichts dieser Offenbarung wird darauf hingewiesen, dass eine Multi-Standard-Drahtlosfähigkeit direkt in den Prozessor 604 integriert sein kann (z. B., wo die Funktionalität von irgendwelchen Chips 606 in den Prozessor 604 integriert ist, anstatt separate Kommunikationschips zu umfassen). Ferner wird darauf hingewiesen, dass der Prozessor 604 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit umfasst. Kurz gesagt, kann irgendeine Anzahl an Prozessoren 604 (schau mal in den Figuren, ich denke Prozessoren) und/oder Kommunikationschips 606 verwendet werden. Auf ähnliche Weise kann irgendein Chip oder Chipsatz mehrere darin integrierte Funktionen umfassen.
  • Bei verschiedenen Implementierungen kann das Rechensystem 600 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente einsetzt, die unter Verwendung der offenbarten Techniken gebildet sind, wie hierin verschiedenartig beschrieben.
  • Weitere Ausführungsbeispiele
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele, aus denen zahlreiche Permutationen und Ausbildungen offensichtlich werden.
  • Beispiel 1 umfasst ein integriertes Schaltungsbauelement, umfassend: ein Substrat, umfassend ein Halbleitermaterial; eine Bauelementschicht, angeordnet auf dem Substrat, umfassend eine Mehrzahl von Transistoren; eine Mehrzahl von Verbindungsschichten über der Bauelementschicht, wobei zumindest einige der Verbindungsschichten eine Mehrzahl von Metall-Merkmalen und eine Isolierung zwischen den Metall-Merkmalen umfasst; und ein Back-End-Speicherbauelement innerhalb zumindest einer Schicht der Mehrzahl von Verbindungsschichten, das Back-End-Speicherbauelement umfassend eine Oxid-Halbleiterschicht über zumindest einem Abschnitt der Isolierung einer Verbindungsschicht, eine Gate-Elektrode und eine Gate-Dielektrikumsschicht zwischen der Oxid-Halbleiterschicht und der Gate-Elektrode.
  • Beispiel 2 umfasst den Gegenstand nach Beispiel 1, ferner umfassend eine Peripherie-Speicherbauelement-Schaltungsanordnung, die unter dem Back-End-Speicherbauelement innerhalb einer Bauelementschicht des Substrats angeordnet ist.
  • Beispiel 3 umfasst den Gegenstand nach einem der Beispiele 1 oder 2, wobei die Oxid-Halbleiterschicht einen ersten Abschnitt, einen zweiten Abschnitt gegenüber dem ersten Abschnitt und einen mittleren Abschnitt zwischen dem ersten Abschnitt und dem zweiten Abschnitt umfasst.
  • Beispiel 4 umfasst den Gegenstand nach Beispiel 3, ferner umfassend eine Source-Elektrode auf dem ersten Abschnitt der Oxid-Halbleiterschicht und eine Drain-Elektrode auf dem zweiten Abschnitt der Oxid-Halbleiterschicht, wobei der erste Abschnitt der Oxid-Halbleiterschicht einer Source-Region eines Speicherzellentransistors entspricht, der mittlere Abschnitt der Oxid-Halbleiterschicht einer Kanalregion des Speicherzellentransistors entspricht und der zweite Abschnitt der Oxid-Halbleiterschicht einer Drain-Region des Speicherzellentransistors entspricht.
  • Beispiel 5 umfasst den Gegenstand nach Beispiel 4, ferner umfassend einen ersten elektrischen Kontakt in Kontakt mit der Source-Elektrode, einen zweiten elektrischen Kontakt in Kontakt mit der Gate-Elektrode und einen dritten elektrischen Kontakt in Kontakt mit der Drain-Elektrode.
  • Beispiel 6 umfasst den Gegenstand nach Beispiel 5, wobei die Gate-Elektrode und der zweite elektrische Kontakt sich auf einer Seite der Oxid-Halbleiterschicht gegenüber dem ersten elektrischen Kontakt und dem zweiten elektrischen Kontakt befinden.
  • Beispiel 7 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 6, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Gallium-Zink-Oxid ist oder anderweitig Indium, Gallium, Zink und Sauerstoff umfasst.
  • Beispiel 8 umfasst den Gegenstand nach Beispiel 7, wobei das Indium-Gallium-Zink-Oxid amorph ist.
  • Beispiel 9 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 6, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Zink-Oxid ist oder anderweitig Indium, Zink und Sauerstoff umfasst.
  • Beispiel 10 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 6, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Oxid ist oder anderweitig Indium und Sauerstoff umfasst.
  • Beispiel 11 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 6, wobei die Oxid-Halbleiterschicht eine Schicht aus Zinn-Oxid ist oder anderweitig Zinn und Sauerstoff umfasst.
  • Beispiel 12 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 6, wobei die Oxid-Halbleiterschicht eine Schicht aus Zink-Oxid ist oder anderweitig Zink und Sauerstoff umfasst.
  • Beispiel 13 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 6, wobei die Oxid-Halbleiterschicht eine Schicht aus Gallium-Oxid ist oder anderweitig Gallium und Sauerstoff umfasst.
  • Beispiel 14 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 6, wobei die Oxid-Halbleiterschicht eine Schicht aus Zink-Oxid-Nitrid ist oder anderweitig Zink, Sauerstoff und Stickstoff umfasst.
  • Beispiel 15 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 14, ferner umfassend einen ersten isolierenden Abstandhalter, der zwischen einer Source-Elektrode und der Gate-Elektrode angeordnet ist; und einen zweiten isolierenden Abstandhalter, der zwischen einer Drain-Elektrode und der Gate-Elektrode angeordnet ist.
  • Beispiel 16 umfasst den Gegenstand nach irgendeinem der Beispiele 1 bis 15, ferner umfassend einen Kondensator in Kontakt mit dem integrierten Schaltungsbauelement.
  • Beispiel 17 umfasst ein Rechensystem, das den Gegenstand nach einem der Beispiele 1 bis 16 umfasst.
  • Beispiel 18 umfasst ein integriertes Schaltungs-Speicherbauelement, umfassend: eine Oxid-Halbleiterschicht, die innerhalb einer Verbindungsschicht einer integrierten Schaltung angeordnet ist, wobei die Oxid-Halbleiterschicht einen ersten Abschnitt, einen zweiten Abschnitt gegenüber dem ersten Abschnitt und einen mittleren Abschnitt zwischen dem ersten Abschnitt und dem zweiten Abschnitt umfasst, wobei der erste Abschnitt einer Source-Region eines Speicherzellentransistors entspricht, der mittlere Abschnitt einer Kanalregion des Speicherzellentransistors entspricht und der zweite Abschnitt einer Drain-Region des Speicherzellentransistors entspricht; eine Gate-Elektrode über der Kanalregion der Oxid-Halbleiterschicht; und eine Gate-Dielektrikumsschicht zwischen dem Oxid-Halbleiter und der Gate-Elektrode.
  • Beispiel 19 umfasst den Gegenstand nach Beispiel 18, ferner umfassend einen elektrischen Kontakt in Kontakt mit der Gate-Elektrode auf einer ersten Seite der Gate-Dielektrikumsschicht und zumindest einen elektrischen Kontakt in Kontakt mit dem Oxid-Halbleiter auf einer zweiten Seite des Gate-Dielektrikums gegenüber der ersten Seite.
  • Beispiel 20 umfasst den Gegenstand nach Beispiel 19, ferner umfassend eine Source-Elektrode auf der Source-Region der Oxid-Halbleiterschicht und eine Drain-Elektrode auf der Drain-Region der Oxid-Halbleiterschicht.
  • Beispiel 21 umfasst den Gegenstand nach Beispiel 20, ferner umfassend einen ersten elektrischen Kontakt in Kontakt mit der Source-Elektrode, einen zweiten elektrischen Kontakt in Kontakt mit der Gate-Elektrode und einen dritten elektrischen Kontakt in Kontakt mit der Drain-Elektrode.
  • Beispiel 22 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 21, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Gallium-Zink-Oxid ist oder anderweitig Indium, Gallium, Zink und Sauerstoff umfasst.
  • Beispiel 23 umfasst den Gegenstand nach Beispiel 22, wobei das Indium-Gallium-Zink-Oxid amorph ist.
  • Beispiel 24 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 21, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Zink-Oxid ist oder anderweitig Indium, Zink und Sauerstoff umfasst.
  • Beispiel 25 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 21, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Oxid ist oder anderweitig Indium und Sauerstoff umfasst.
  • Beispiel 26 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 21, wobei die Oxid-Halbleiterschicht eine Schicht aus Zinn-Oxid ist oder anderweitig Zinn und Sauerstoff umfasst.
  • Beispiel 27 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 21, wobei die Oxid-Halbleiterschicht eine Schicht aus Zink-Oxid ist oder anderweitig Zink und Sauerstoff umfasst.
  • Beispiel 28 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 21, wobei die Oxid-Halbleiterschicht eine Schicht aus Gallium-Oxid ist oder anderweitig Gallium und Sauerstoff umfasst.
  • Beispiel 29 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 21, wobei die Oxid-Halbleiterschicht eine Schicht aus Zink-Oxid-Nitrid ist oder anderweitig Zink, Stickstoff und Sauerstoff umfasst.
  • Beispiel 30 umfasst den Gegenstand nach irgendeinem der Beispiele 18 bis 29, ferner umfassend einen ersten isolierenden Abstandhalter, der zwischen einer Source-Elektrode und der Gate-Elektrode angeordnet ist; und einen zweiten isolierenden Abstandhalter, der zwischen einer Drain-Elektrode und der Gate-Elektrode angeordnet ist.
  • Beispiel 31 umfasst einen Kondensator, ferner umfassend den Gegenstand nach irgendeinem der Beispiele 18 bis 30.
  • Beispiel 32 umfasst ein Rechensystem, das den Gegenstand nach irgendeinem der Beispiele 18 bis 31 umfasst.
  • Beispiel 33 umfasst ein Verfahren zum Bilden eines Back-End-Speicherbauelements, umfassend: ein Bilden einer Back-End-Zwischenschicht-Dielektrikumsschicht über einem Substrat; ein Bilden einer Oxid-Halbleiterschicht auf der Back-End-Zwischenschicht-Dielektrikumsschicht, die Oxid-Halbleiterschicht umfassend eine Kanalregion zwischen einer Source-Region und einer Drain-Region; ein Bilden einer Gate-Dielektrikumsschicht auf der Oxid-Halbleiterschicht über der Kanalregion; ein Bilden einer Gate-Elektrode über dem Gate-Dielektrikum; ein Bilden einer Source-Elektrode über der Source-Region; ein Bilden einer Drain-Elektrode über der Drain-Region; und ein Bilden eines Kondensators in der Back-End-Zwischenschicht-Dielektrikumsschicht, wobei der Kondensator zumindest eine Elektrode in Kontakt mit einer der Source-, Drain- oder Gate-Elektroden umfasst.
  • Beispiel 34 umfasst den Gegenstand nach Beispiel 33, ferner umfassend ein Bilden eines Dummy-Gates vor dem Bilden der Gate-Elektrode.
  • Beispiel 35 umfasst den Gegenstand nach Beispiel 34, ein Bilden von isolierenden Abstandhaltern auf gegenüberliegenden Seiten des Dummy-Gates; ein Entfernen des Dummy-Gates, sodass die isolierenden Abstandhalter einen Raum zwischen denselben definieren; und ein Bilden der Gate-Elektrode innerhalb des durch die isolierenden Abstandhalter definierten Raums.

Claims (25)

  1. Ein integriertes Schaltungsbauelement umfassend: ein Substrat umfassend ein Halbleitermaterial; eine Bauelementschicht, die auf dem Substrat angeordnet ist, umfassend eine Mehrzahl von Transistoren; eine Mehrzahl von Verbindungsschichten über der Bauelementschicht, wobei zumindest einige der Verbindungsschichten eine Mehrzahl von Metall-Merkmalen und eine Isolierung zwischen den Metall-Merkmalen umfassen; und ein Back-End-Speicherbauelement innerhalb zumindest einer Schicht der Mehrzahl von Verbindungsschichten, das Back-End-Speicherbauelement umfassend eine Oxid-Halbleiterschicht über zumindest einem Abschnitt der Isolierung einer Verbindungsschicht, eine Gate-Elektrode, und eine Gate-Dielektrikumsschicht zwischen der Oxid-Halbleiterschicht und der Gate-Elektrode.
  2. Das integrierte Schaltungsbauelement gemäß Anspruch 1, ferner umfassend eine Peripherie-Speicherbauelement-Schaltungsanordnung, die unterhalb des Back-End-Speicherbauelements innerhalb einer Bauelementschicht des Substrats angeordnet ist.
  3. Das integrierte Schaltungsbauelement gemäß Anspruch 1, wobei die Oxid-Halbleiterschicht einen ersten Abschnitt, einen zweiten Abschnitt gegenüber dem ersten Abschnitt und einen mittleren Abschnitt zwischen dem ersten Abschnitt und dem zweiten Abschnitt umfasst.
  4. Das integrierte Schaltungsbauelement gemäß Anspruch 3, ferner umfassend eine Source-Elektrode auf dem ersten Abschnitt der Oxid-Halbleiterschicht und eine Drain-Elektrode auf dem zweiten Abschnitt der Oxid-Halbleiterschicht, wobei der erste Abschnitt der Oxid-Halbleiterschicht einer Source-Region eines Speicherzellentransistors entspricht, der mittlere Abschnitt der Oxid-Halbleiterschicht einer Kanalregion des Speicherzellentransistors entspricht und der zweite Abschnitt der Oxid-Halbleiterschicht einer Drain-Region des Speicherzellentransistors entspricht.
  5. Das integrierte Schaltungsbauelement gemäß Anspruch 4, ferner umfassend einen ersten elektrischen Kontakt in Kontakt mit der Source-Elektrode, einen zweiten elektrischen Kontakt in Kontakt mit der Gate-Elektrode und einen dritten elektrischen Kontakt in Kontakt mit der Drain-Elektrode.
  6. Das integrierte Schaltungsbauelement gemäß Anspruch 5, wobei die Gate-Elektrode und der zweite elektrische Kontakt sich auf einer Seite der Oxid-Halbleiterschicht gegenüber dem ersten elektrischen Kontakt und dem zweiten elektrischen Kontakt befinden.
  7. Das integrierte Schaltungsbauelement gemäß Anspruch 1, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Gallium-Zink-Oxid ist.
  8. Das integrierte Schaltungsbauelement gemäß Anspruch 7, wobei das Indium-Gallium-Zink-Oxid amorph ist.
  9. Das integrierte Schaltungsbauelement gemäß Anspruch 1, wobei die Oxid-Halbleiterschicht eine Schicht aus einem oder mehreren ist von Indiumzinkoxid, Indiumoxid, Zinnoxid, Zinkoxid, Galliumoxid und Zinkoxidnitrid.
  10. Das integrierte Schaltungsbauelement gemäß Anspruch 1, ferner umfassend: einen ersten isolierenden Abstandhalter, der zwischen einer Source-Elektrode und der Gate-Elektrode angeordnet ist; und einen zweiten isolierenden Abstandhalter, der zwischen einer Drain-Elektrode und der Gate-Elektrode angeordnet ist.
  11. Das integrierte Schaltungsbauelement gemäß Anspruch 1, ferner umfassend einen Kondensator in Kontakt mit dem integrierten Schaltungsbauelement.
  12. Ein Rechensystem, umfassend das integrierte Schaltungsbauelement gemäß einem der Ansprüche 1-11.
  13. Ein integriertes Schaltungs-Speicherbauelement, umfassend: eine Oxid-Halbleiterschicht, die innerhalb einer Verbindungsschicht einer integrierten Schaltung angeordnet ist, die Oxid-Halbleiterschicht umfassend einen ersten Abschnitt, einen zweiten Abschnitt gegenüber dem ersten Abschnitt und einem mittleren Abschnitt zwischen dem ersten Abschnitt und dem zweiten Abschnitt, wobei der erste Abschnitt einer Source-Region eines Speicherzellentransistors entspricht, der mittlere Abschnitt einer Kanalregion des Speicherzellentransistors entspricht und der zweite Abschnitt einer Drain-Region des Speicherzellentransistors entspricht; eine Gate-Elektrode über der Kanalregion der Oxid-Halbleiterschicht; und eine Gate-Dielektrikumsschicht zwischen dem Oxid-Halbleiter und der Gate-Elektrode.
  14. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 13, ferner umfassend einen elektrischen Kontakt in Kontakt mit der Gate-Elektrode auf einer ersten Seite der Gate-Dielektrikumsschicht und zumindest einen elektrischen Kontakt in Kontakt mit dem Oxid-Halbleiter auf einer zweiten Seite des Gate-Dielektrikums gegenüber der ersten Seite.
  15. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 13, ferner umfassend eine Source-Elektrode auf der Source-Region der Oxid-Halbleiterschicht und eine Drain-Elektrode auf der Drain-Region der Oxid-Halbleiterschicht.
  16. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 15, ferner umfassend einen ersten elektrischen Kontakt in Kontakt mit der Source-Elektrode, einen zweiten elektrischen Kontakt in Kontakt mit der Gate-Elektrode und einen dritten elektrischen Kontakt in Kontakt mit der Drain-Elektrode.
  17. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 13, wobei die Oxid-Halbleiterschicht eine Schicht aus Indium-Gallium-Zink-Oxid ist.
  18. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 17, wobei das Indium-Gallium-Zink-Oxid amorph ist.
  19. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 13, wobei die Oxid-Halbleiterschicht eine Schicht aus einem oder mehreren ist von Indiumoxid, Zinnoxid, Zinkoxid, Galliumoxid, Zinkoxidnitrid, Indiumzinkoxid.
  20. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 13, ferner umfassend: einen ersten isolierenden Abstandhalter, der zwischen einer Source-Elektrode und der Gate-Elektrode angeordnet ist; und einen zweiten isolierenden Abstandhalter, der zwischen einer Drain-Elektrode und der Gate-Elektrode angeordnet ist.
  21. Das integrierte Schaltungs-Speicherbauelement gemäß Anspruch 13, ferner umfassend einen Kondensator in Kontakt mit dem integrierten Schaltungsbauelement gemäß einem der Ansprüche 13-20.
  22. Ein Rechensystem, umfassend das integrierte Schaltungs-Speicherbauelement gemäß einem der Ansprüche 13-20.
  23. Ein Verfahren zum Bilden eines Back-End-Speicherbauelements, umfassend: Bilden einer Back-End-Zwischenschicht-Dielektrikumsschicht über einem Substrat; Bilden einer Oxid-Halbleiterschicht auf der Back-End-Zwischenschicht-Dielektrikumsschicht, die Oxid-Halbleiterschicht umfassend eine Kanalregion zwischen einer Source-Region und einer Drain-Region; Bilden einer Gate-Dielektrikumsschicht auf der Oxid-Halbleiterschicht über der Kanalregion; Bilden einer Gate-Elektrode über der Gate-Dielektrikumsschicht; Bilden einer Source-Elektrode über der Source-Region; Bilden einer Drain-Elektrode über der Drain-Region; und Bilden eines Kondensators in der Back-End-Zwischenschicht-Dielektrikumsschicht, wobei der Kondensator zumindest eine Elektrode in Kontakt mit einer der Source-, Drain- oder Gate-Elektroden aufweist.
  24. Das Verfahren gemäß Anspruch 23, ferner umfassend ein Bilden eines Dummy-Gates vor dem Bilden der Gate-Elektrode.
  25. Das Verfahren gemäß Anspruch 24, ferner umfassend: Bilden von isolierenden Abstandhaltern auf gegenüberliegenden Seiten des Dummy-Gates; Entfernen des Dummy-Gates, sodass die isolierenden Abstandhalter einen Raum zwischen denselben definieren; und Bilden der Gate-Elektrode innerhalb des durch die isolierenden Abstandhalter definierten Raums.
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