DE102020109732A1 - Dünnfilmtransistoren mit erhöhten source- und drain-kontakten und verfahren zum herstellen solcher - Google Patents

Dünnfilmtransistoren mit erhöhten source- und drain-kontakten und verfahren zum herstellen solcher Download PDF

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Abstract

Ein Bauelement ist offenbart. Das Bauelement umfasst einen Source-Kontakt in einem Source-Kontakt-Graben und einen Drain-Kontakt in einem Drain-Kontakt-Graben, einen Kanal unter dem Source-Kontakt und dem Drain-Kontakt, eine erste Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und eine zweite Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens. Die erste Beabstandungsschicht und die zweite Beabstandungsschicht sind auf der Oberfläche des Kanals. Das Bauelement umfasst auch eine Gate-Elektrode unter dem Kanal und ein Dielektrikum über der Gate-Elektrode und unter dem Kanal.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung beziehen sich auf Dünnfilmtransistoren und insbesondere auf Dünnfilmtransistoren mit erhöhten Source- und Drain-Kontakten.
  • HINTERGRUND
  • Einige aktuelle eingebettete Halbleiteroxid-Dünnfilmtransistoren sind so ausgebildet, dass sie eine untere Gate- und eine obere Source-Drain-Kontaktstruktur aufweisen. Der vertikale Überlappungsbereich zwischen der Source-zu-Gate- und der Drain-to-Gate-Region kann schädliche Überlappungskapazitäten (Cgs und Cgd) einführen. Diese Überlappung oder parasitäre Kapazität kann eine Quelle der Verzögerung für den Transistor sein.
  • Figurenliste
    • 1A stellt gemäß einem Ausführungsbeispiel eine Halbleiterstruktur dar, die eingebettete Oxid-Dünnfilmtransistoren einer vorherigen Herangehensweise umfasst.
    • 1B stellt gemäß einem Ausführungsbeispiel eine vergrößerte Ansicht eines linksseitigen Source-Drain-Kontakts eines Source-Drain-Kontakts, der in 1A gezeigt ist, dar.
    • 2A stellt gemäß einem Ausführungsbeispiel eine Halbleiterstruktur dar, die Dünnfilmtransistoren mit erhöhten Source- und Drain-Kontakten umfasst.
    • 2B stellt gemäß einem Ausführungsbeispiel eine vergrößerte Ansicht des linksseitigen Source-Drain-Kontakts eines Source-Drain-Kontakts, der in 2A gezeigt ist, dar.
    • 3A-3I stellen gemäß einem Ausführungsbeispiel Querschnitte einer Halbleiterstruktur in Stufen während des Herstellungsprozesses einer Halbleiterstruktur, die Dünnfilmtransistoren mit erhöhten Source- und Drain-Kontakten umfasst, dar.
    • 4A-4D stellen gemäß einem Ausführungsbeispiel Querschnitte einer Halbleiterstruktur in Stufen während des Herstellungsprozesses einer Halbleiterstruktur, die Dünnfilmtransistoren mit erhöhten Source- und Drain-Kontakten umfasst, dar.
    • 5 stellt gemäß einem Ausführungsbeispiel ein Flussdiagramm eines Herstellungsprozesses eines Dünnfilmtransistors mit erhöhten Source- und Drain-Kontakten dar.
    • 6 stellt gemäß einer Implementierung eines Ausführungsbeispiels eine Rechenvorrichtung dar.
    • 7 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele umfasst.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Dünnfilmtransistoren mit erhöhten Source- und Drain-Kontakten sind beschrieben. Es wird darauf hingewiesen, dass, obwohl hierin Ausführungsbeispiele Bezug nehmend auf beispielhafte Dünnfilmtransistoren-Implementierungen mit erhöhten Source- und Drain-Kontakten beschrieben sind, die Offenbarung allgemeiner auf Dünnfilmtransistoren-Implementierungen mit erhöhten Source und Drain-Kontakten sowie andere Arten von Dünnfilmtransistoren-Implementierungen mit erhöhten Source- und Drain-Kontakten anwendbar ist. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Integrations- und Material vorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig zu verunklaren. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, veranschaulichende Darstellungen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“, „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Bei einigen vorherigen Ansätzen sind eingebettete Halbleiteroxid-Dünnfilmtransistoren so ausgebildet, dass sie eine untere Gate- und eine obere Source-Drain-Kontaktstruktur aufweisen. Der vertikale Überlappungsbereich zwischen der Source-zu-Gate- und der Drain-zu-Gate-Regionen, der zu Transistoren, die auf diese Weise ausgebildet sind, führen kann, kann schädliche Überlappungskapazitäten (Cgs und Cgd) einführen. Diese Überlappung oder parasitäre Kapazität kann eine Quelle der Verzögerung für den Transistor sein.
  • Ein Ansatz, der die Mängel vorheriger Ansätze adressiert, wird hierin offenbart und beschrieben. Zum Beispiel wird als Teil eines offenbarten Prozesses ein zusätzlicher Oxid-Halbleiter oder Oxid-Isolator in Kontaktlöchern nach dem Öffnen der Kontaktlöcher und vor dem Abscheiden von Kontaktmaterial gebildet. Dieser Ansatz verhindert das vertikale Überlappen des Bereiches zwischen den Source-zu-Gate- und den Drain-zu-Gate-Regionen. Darüber hinaus reduziert er Überlappungskapazität und Kontaktresistivität, um Transistorperformance zu verbessern.
  • Bei einem Ausführungsbeispiel wird, nachdem Kontaktlöcher geöffnet wurden, zusätzliches Oxid-Halbleitermaterial direkt oben auf die aktive Kanalschicht abgeschieden, die Kontaktlöcher werden mit Opfermaterial gefüllt und eine Ätzung wird durchgeführt, um teilweise Opfermaterial innerhalb der Kontaktlöcher zu entfernen und etwas Oxid-Halbleitermaterial freizulegen. Das freigelegte Oxid-Halbleitermaterial wird dann selektiv entfernt. Danach wird das gesamte Opfermaterial entfernt und die Kontaktmetallschichten werden abgeschieden. Anschließend wird ein chemisch-mechanischer Planarisierungs (CMP; chemical-mechanical-planarization) -Prozess durchgeführt, um die Kontaktmetallschichten bis auf eine Zieltiefe hinunterzupolieren. Bei anderen Ausführungsbeispielen können andere Operationen und/oder Materialien verwendet werden.
  • 1A stellt eine Halbleiterstruktur 100 dar, die eingebettete Oxid-Dünnfilmtransistoren einer vorherigen Herangehensweise umfasst. Bei 1A umfasst die Halbleiterstruktur 100 eine dielektrische Schicht 101, eine Barriereschicht 103, eine Verbindungsschicht 105, eine Ätzstoppschicht 107, Leitervias 109a-109c, Abstandhalter 111a-111d, Isolationsdielektrikumsstrukturen 113a-113d, Gate-Elektroden 115a-115c, Gate-Dielektrikum-Schichten 117a-117c, eine Kanalregion 118a-118c, dünne dielektrische Schichten 119a-119c, eine erste Source-Drain-Kontaktschicht 121a-121c, eine zweite Source-Drain-Kontaktschicht 123a-123c und Zwischenschicht-Dielektrikums (ILD; interlayer dielectric) -Regionen 125a-125c.
  • Bezug nehmend auf 1A ist die dielektrische Schicht 101 an der Basis des Dünnfilmtransistors 100 gezeigt. Die Barriereschicht 103 ist über der dielektrischen Schicht 101 gebildet. Die Verbindungsschicht 105 ist über der Barriereschicht 103 gebildet. Die Ätzstoppschicht 107 ist über der Verbindungsschicht 105 gebildet. Die Leitervias 109a-109c sind in der Ätzstoppschicht 107 und über der Verbindungsschicht 105 gebildet. Die Gate-Elektroden 115a-115c sind über der Ätzstoppschicht 107 und über den Leitervias 109a-109c gebildet. Die Isolationsdielektrikumsstrukturen 113a-113d erstrecken sich von dem oberen Teil der Transistorstruktur nach unten und trennen die Gate-Elektroden 115a-115c (und aktive Regionen der Struktur). Die Abstandhalter 111a-111d umgeben die Isolationsdielektrikumsstrukturen 113a-113d. Die Gate-Dielektrikum-Schichten 117a-117c sind über den Gate-Elektroden 115a-115c gebildet. Die Kanalregionen 118a-118c sind über den Gate-Elektroden 115a-115c gebildet. Die dünnen dielektrischen Schichten 119a-119c sind über den Kanalregionen 118a-118c und unter Abschnitten der ILD-Regionen 125a-125c gebildet, die zwischen den Source- und Drain-Kontaktpaaren 120a-120c (hiernach Source-Drain-Kontakte) positioniert sind, die durch die gestrichelten Kästen in 1A identifiziert werden. Die Source-Drain-Kontakte 120a-120c umfassen die ersten Source-Drain-Kontaktschichten 121a-121c und die zweiten Source-Drain-Kontaktschichten 123a-123c. Die ersten Source-Drain-Kontaktschichten 121a-121c kleiden die Räume aus, die in den ILD-Regionen 125a-125c für die Source-Drain-Kontakte 120a-120c gebildet wurden. Die zweiten Source-Drain-Kontaktschichten 123a-123c sind auf den ersten Source-Drain-Kontaktschichten 121a-121c gebildet. Die ILD-Regionen 125a-125c decken jede Seite der Source-Drain-Kontakte 120a-120c ab. Das Opferdielektrikum 127 ist über die Oberseite der Struktur über den Source-Drain-Kontakten 120a-120c, den ILD-Regionen 125a-125c und den Isolationsdielektrikumsstrukturen 113a-113d gebildet.
  • Im Betrieb können sich aufgrund von Vertiefungen in dem Kanalmaterial, die während der Herstellung der in 1A gezeigten Transistoren gebildet werden, die Source-Drain-Kontakte 120a-120c nach unten in die Kanalregionen 118a-118c erstrecken, auf eine Weise, die eine unerwünschte parasitäre Überlappungskapazität erzeugt, die in Source-zu-Gate- und Drain-zu-Gate-Regionen erzeugt werden soll. Diese parasitären Kapazitäten können einen direkten Einfluss auf die Betriebsgeschwindigkeit der Transistoren haben. Insbesondere können diese parasitären Kapazitäten die Betriebsgeschwindigkeit der Transistoren reduzieren.
  • 1B zeigt eine vergrößerte Ansicht des linksseitigen Source-Drain-Kontakts des Source-Drain-Kontakts 120c. Bezug nehmend auf 1B ist eine Vertiefung als in der Kanalregion 118c gebildet gezeigt. Es wird darauf hingewiesen, dass Vertiefungen, wie beispielsweise diese, die in der Kanalregion 118c gezeigt ist, während Ätzungs- und/oder Reinigungsoperationen gebildet werden können. Wie in 1B gezeigt ist, erstreckt sich die erste Source-Drain-Kontaktschicht 121c des linksseitigen Source-Drain-Kontakts 120c in die Kanalregion 118c. Die Erstreckung der Source-Drain-Kontaktschicht 121c in die Kanalregion 118c verursacht eine unerwünschte parasitäre Überlappungskapazität, die in den Source-zu-Gate- und Drain-zu-Gate-Regionen erzeugt werden soll. Eine Beschreibung einiger der vorangehend beschriebenen, in 1B gezeigten Strukturen wird hier der Klarheit und der Kürze halber nicht noch einmal vorgenommen.
  • 2A stellt gemäß einem Ausführungsbeispiel eine Halbleiterstruktur 200 dar, die Transistoren mit erhöhten Source- und Drain-Kontakten umfasst. Bei dem 2A-Ausführungsbeispiel umfasst die Halbleiterstruktur 200 eine dielektrische Schicht 201, eine Barriereschicht 203, eine Leiterschicht 205, eine Ätzstoppschicht 207, Leitervias 209a-209c, Abstandhalter 211a-211d, Isolationsdielektrikumsstrukturen 213a-213d, Gate-Elektroden 215a-215c, Gate-Dielektrikum-Schichten 217a-217c, Kanalregionen 219a-2119c, Source-Drain-Kontakte 220a-220c, Beabstandungsstrukturen 221a-221c, erste Source-Drain-Kontaktschichten 223a-223c, zweite Source-Drain-Kontaktschichten 225a-225c, dünne dielektrische Schichten 227a-227c, ILD-Regionen 229a-229c und ein Opferdielektrikum 231.
  • Bezug nehmend auf 2A ist die dielektrische Schicht 201 an der Basis der Halbleiterstruktur 200 gezeigt. Bei einem Ausführungsbeispiel kann die Halbleiterstruktur 200 Dünnfilmtransistoren umfassen. Bei anderen Ausführungsbeispielen kann die Halbleiterstruktur 200 andere Arten von Transistoren umfassen. Wie in 2A gezeigt ist, kann die Barriereschicht 203 bei einem Ausführungsbeispiel über der dielektrischen Schicht 201 gebildet sein. Die Leiterschicht 205 kann über der Barriereschicht 203 gebildet sein. Die Ätzstoppschicht 207 kann über der Leiterschicht 205 gebildet sein. Die Leitervias 209a-209c können in der Ätzstoppschicht 207 und über der Leiterschicht 205 gebildet sein. Die Gate-Elektroden 215a-215c können über der Ätzstoppschicht 207 und über den Leitervias 209a-209c gebildet sein. Die Isolationsdielektrikumsstrukturen 213a-213d können sich in den Body der Transistorstruktur 200 zwischen die Gate-Elektroden 215a-215c erstrecken und können durch die Abstandhalter 211a-211d umgeben sein. Die Gate-Dielektrikum-Schichten 217a-217c können über den Gate-Elektroden 215a-215c gebildet sein. Die Kanalregionen 219a-219c können über den Gate-Dielektrikum-Schichten 217a-217c gebildet sein. Die dünnen dielektrischen Schichten 227a-227c können über den Kanalregionen 219a-219c und unter Abschnitten der ILD-Regionen 229a-229c gebildet sein. Zusätzlich können die ILD-Regionen 229a-229c zwischen den Source-Drain-Kontakten 220a-220c gebildet sein. Bei einem Ausführungsbeispiel können die dünnen dielektrischen Schichten 227a-227c eine Dicke von 1-3 nm aufweisen. Bei anderen Ausführungsbeispielen können die dünnen dielektrischen Schichten 227a-227c andere Dicken aufweisen. Die Source-Drain-Kontakte 220a-220c können Beabstandungsstrukturen 221a-221c, erste Source-Drain-Kontaktschichten 223a-223c und zweite Source-Drain-Kontaktschichten 225a-225c umfassen. Die ersten Source-Drain-Kontaktschichten 223a-223c können über den Beabstandungsstrukturen 221a-221c gebildet sein, die in der Unterseite der Räume gebildet sind, die in den ILD-Regionen 229a-229c gebildet sind. Insbesondere können die ersten Source-Drain-Kontaktschichten 223a-223c auf den Beabstandungsstrukturen 221a-221c gebildet sein. Die zweiten Source-Drain-Kontaktschichten 225a-225c können auf den ersten Source-Drain-Kontaktschichten 223a-223c gebildet sein. Bei dem 2A-Ausführungsbeispiel können sich die Beabstandungsstrukturen 221a-221c teilweise die Seiten der in den ILD-Regionen 229a-229c gebildeten Räume hinauf erstrecken und können aus einem Halbleiteroxid oder Isolatoroxid (siehe nachfolgende Beschreibung hierin) gebildet sein. Bei anderen Ausführungsbeispielen können die Beabstandungsstrukturen 221a-221c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Beabstandungsstrukturen 221a-221c Vertiefungen in der Oberfläche des Kanals (z.B. Vertiefungen, die in der Oberfläche des Kanalmaterials gebildet sind, die aus Herstellungsprozessen resultieren können, wie beispielsweise, aber nicht beschränkt auf Ätzungen und Reinigungen) füllen. Bei einem Ausführungsbeispiel können die unteren Oberflächen der ersten Source-Drain-Kontaktschichten 223a-223c über den Beabstandungsstrukturen 221a-221c gebildet werden, die auf der Oberfläche des Kanals gebildet sind. Auf diese Weise wird verhindert, dass sich die ersten Source-Drain-Kontaktschichten 223a-223c und die zweiten Source-Drain-Kontaktschichten 225a-225c unter das vorgesehene obere Oberflächenniveau des Kanalmaterials erstrecken. Bei einem Ausführungsbeispiel können die Beabstandungsstrukturen 221a-221c Abschnitte aufweisen, die sich teilweise die Seiten der Source-Drain-Kontaktgräben hinauf erstrecken. Bei einem Ausführungsbeispiel können sich die Beabstandungsstrukturen 221a-221c eine Distanz von 15 bis 30 nm die Seiten der Source-Drain-Kontaktgräben hinauf erstrecken. Bei anderen Ausführungsbeispielen können sich die Beabstandungsstrukturen 221a-221c andere Distanzen die Seiten der Source-Drain-Kontaktgräben hinauf erstrecken. Zum Beispiel können sich die Beabstandungsstrukturen 221a-221c bei einigen Ausführungsbeispielen so erstrecken, dass sie gesamte Seiten der Source-Drain-Kontaktgräben abdecken. Bei einem Ausführungsbeispiel können die Beabstandungsstrukturen 221a-221c eine Dicke von 1-5 nm aufweisen. Bei anderen Ausführungsbeispielen können die Beabstandungsstrukturen 221a-221c andere Dicken aufweisen. Bei einem Ausführungsbeispiel können die Source-Drain-Kontakte 220a-220c ein Arbeitsfunktionsmetall umfassen. Bei anderen Ausführungsbeispielen können die Source-Drain-Kontakte 220a-220c andere Typen von Materialien umfassen und/oder umfassen möglicherweise kein Arbeitsfunktionsmetall. Bei einem Ausführungsbeispiel können die Source-Drain-Kontakte 220a-220c eine Mehrzahl von Schichten von Leitern umfassen. Bei anderen Ausführungsbeispielen können die Source-Drain-Kontakte 220a-220c einen einzelnen Leiter umfassen. In 2A ist das Opferdielektrikum 231 vor dem Entfernen als über die Oberseite der Halbleiterstruktur 200 über den Source-Drain-Kontakten 220a-220c, den ILD-Regionen 229a-229c und den Isolationsdielektrikumsstrukturen 213a-213d gebildet gezeigt.
  • Bei einem Ausführungsbeispiel kann die dielektrische Schicht 201 aus einem Low-k-Dielektrikum gebildet sein. Bei anderen Ausführungsbeispielen kann die dielektrische Schicht 201 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann die Barriereschicht 203 aus Kobalt, Ruthenium, Tantal, Tantalnitrid, Indiumoxid, Wolframnitrid oder Titannitrid gebildet sein. Bei anderen Ausführungsbeispielen kann die Barriereschicht 203 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann die Leiterschicht 205 aus Kupfer gebildet sein. Bei anderen Ausführungsbeispielen kann die Leiterschicht 205 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann die Ätzstoppschicht 207 aus Siliziumnitrid gebildet sein. Bei anderen Ausführungsbeispielen kann die Ätzstoppschicht aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Leitervias 209a-209c aus TiN, W oder TaN gebildet sein. Bei anderen Ausführungsbeispielen können die Leitervias 209a-209c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Abstandhalter 211a-211d aus Nitriden und/oder Oxiden gebildet sein. Bei anderen Ausführungsbeispielen können Abstandhalter 211a-211d aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Isolationsdielektrikumsstrukturen 213a-213d aus Siliziumnitrid gebildet sein. Bei anderen Ausführungsbeispielen können die Isolationsdielektrikumsstrukturen 213a-213d aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Gate-Elektroden 215a-215c aus TiN, W oder TaN gebildet sein. Bei anderen Ausführungsbeispielen können die Gate-Elektroden 215a-215c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Gate-Dielektrikum-Schichten 217a-217c aus High-k-Oxidmaterialien, wie beispielsweise ZrOx, HfOx, AlOx oder SiOx gebildet sein. Bei anderen Ausführungsbeispielen können die Gate-Dielektrikum-Schichten 217a-217c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Kanalregionen 219a-219c aus einem Halbleiter-Oxidmaterial (wie beispielsweise einem adamantinen (adamantine) Film) gebildet sein. Bei anderen Ausführungsbeispielen können die Kanalregionen 219a-219c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Beabstandungsstrukturen 221a-221c aus einem Halbleiteroxid oder einem Isolatoroxid gebildet sein. Zum Beispiel können bei einem Ausführungsbeispiel die Beabstandungsstrukturen 221a-221c aus AlOx, TiOx, HfOx, InOx, ZnOx, GaOx, RuOx, RuSiOx, IrOx, InZnOx, InZnGaOx, ZrOx, MnOx, CuOx, AgOx, MgOx, InSnOx, SnOx, oder TaOx gebildet sein. Bei anderen Ausführungsbeispielen können die Beabstandungsstrukturen 221a-221c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die ersten Source-Drain-Kontaktschichten 223a-223c aus einem Arbeitsfunktionsmetall (für Adhäsion und thermische Stabilität) gebildet sein. Bei anderen Ausführungsbeispielen können die ersten Source-Drain-Kontaktschichten 223a-223c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die zweiten Source-Drain-Kontaktschichten 225a-225c aus TiN, W oder TaN gebildet sein. Bei anderen Ausführungsbeispielen können die zweiten Source-Drain-Kontaktschichten 225a-225c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die ILD-Regionen 229a-229c aus einem Nitrid- und/oder Oxid-Material gebildet sein. Bei anderen Ausführungsbeispielen können die ILD-Regionen 229a-229c aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die dünnen dielektrischen Schichten 227a-227c aus einem Oxid gebildet sein. Bei anderen Ausführungsbeispielen können die dünnen dielektrischen Schichten 227a-227c aus anderen Materialien gebildet sein.
  • Da die ersten Source-Drain-Kontaktschichten 223a-223c und die zweiten Source-Drain-Kontaktschichten 225a-225c davon abgehalten werden, sich in die Kanalregionen 219a-219c zu erstrecken, wird im Betrieb parasitäre Überlappungskapazität in den Source-zu-Gate- und Drain-zu-Gate-Regionen reduziert. Diese Reduktion der parasitären Kapazität hat eine direkte Auswirkung auf die Betriebsgeschwindigkeit des Transistors. Insbesondere kann die reduzierte parasitäre Kapazität arbeiten, um die Betriebsgeschwindigkeit des Transistors zu erhöhen.
  • 2B zeigt gemäß einem Ausführungsbeispiel eine vergrößerte Ansicht des linksseitigen Source-Drain-Kontakts des Source-Drain-Kontakts 220c, der in 2A gezeigt ist. Bezug nehmend auf 2B ist gezeigt, wie die Beabstandungsstruktur 221c eine Vertiefung füllt, die in der Kanalregion 219c gebildet ist. Es wird darauf hingewiesen, dass Vertiefungen, wie beispielsweise diese, die in 2B gezeigt sind, während Ätzungs- und/oder Reinigungsoperationen gebildet werden können. Wie in 2B gezeigt ist, verhindert die Beabstandungsstruktur 221c, dass sich die ersten Source-Drain-Kontakt-Schichten 223c und die zweiten Source-Drain-Kontaktschichten 225c in die Kanalregionen 219c erstrecken. Dies reduziert parasitäre Überlappungskapazität in den Source-zu-Gate- und den Drain-zu-Gate-Regionen. Eine Beschreibung einiger der zuvor beschriebenen, in 2B gezeigten Strukturen wird hier der Klarheit und der Kürze halber nicht noch einmal vorgenommen.
  • 3A-3I zeigen gemäß einem Ausführungsbeispiel Querschnitte einer Halbleiterstruktur in Stufen während der Herstellung einer Halbleiterstruktur, die Dünnfilmtransistoren mit erhöhten Source- und Drain-Kontakten umfasst. Bezug nehmend auf 3A umfasst die Halbleiterstruktur nach einer Mehrzahl von Operationen eine dielektrische Schicht 301, eine Barriereschicht 303, eine Leiterschicht 305, eine Ätzstoppschicht 307, ein Leitervia 309, einen Abstandhalter 311, ein Isolationsdielektrikum 313, eine Gate-Elektrode 315, ein Gate-Dielektrikum 317, ein Kanalmaterial 318, ein dünnes Dielektrikum 319, eine ILD-Schicht 321, eine Low-k-ILD-Schicht 323 und Zwischenräume 325.
  • Bezug nehmend auf 3B wird, nachfolgend auf eine oder mehrere Operationen, die zu einem Querschnitt der in 3A gezeigten Struktur führen, Beabstandungsmaterial 327 in den Räumen 325 gebildet, die in der Halbleiterstruktur gebildet sind. Bei einem Ausführungsbeispiel kann das Beabstandungsmaterial 327 durch Atomschichtabscheidung (ALD; atomic layer deposition), physikalische Gasphasenabscheidung (PVD; physical vapor deposition), chemische Gasphasenabscheidung (CVD; chemical vapor deposition), elektrochemische Abscheidung (ECD; electrochemical deposition) oder Molekularstrahlenepitaxie (MBE; molecular beam epitaxy) gebildet sein.
  • Bezug nehmend auf 3C wird, nach einer oder mehreren Operationen, die zu dem in 3B gezeigten Querschnitt führen, ein Opferdielektrikumsmaterial 329 in den Räumen gebildet, die durch das Beabstandungsmaterial 327 definiert sind. Bei einem Ausführungsbeispiel kann das Opferdielektrikumsmaterial 329 durch Atomschichtabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD) oder Molekularstrahlenepitaxie (MBE) gebildet sein.
  • Bezug nehmend auf 3D wird, nach einer oder mehreren Operationen, die zu einem in 3C gezeigten Querschnitt führen, das Opferdielektrikumsmaterial 329 teilweise aus den Räumen entfernt, um Abschnitte des Beabstandungsmaterials 327 freizulegen. Bei einem Ausführungsbeispiel kann das Opferdielektrikumsmaterial 329 teilweise durch isotropes, anisotropes, Plasma-Ätzen, Ionen-Fräsen oder Sputter-Ätzen entfernt werden. Bei anderen Ausführungsbeispielen kann das Opferdielektrikumsmaterial 329 auf andere Arten teilweise entfernt werden.
  • Bezug nehmend auf 3E werden, nach einer oder mehreren Operationen, die zu einem in 3D gezeigten Querschnitt führen, die freigelegten Abschnitte des Beabstandungsmaterials 327 entfernt. Als Teil dieser Operationen deckt das Opferdielektrikumsmaterial 329 die Abschnitte des Beabstandungsmaterials 327 ab, von denen nicht gewünscht ist, dass sie entfernt werden. Bei einem Ausführungsbeispiel können die freigelegten Abschnitte des Beabstandungsmaterials 327 durch isotropes, anisotropes, Plasma-Ätzen, Ionen-Fräsen oder Sputter-Ätzen entfernt werden. Bei anderen Ausführungsbeispielen können die freigelegten Abschnitte des Beabstandungsmaterials 327 auf andere Arten entfernt werden.
  • Bezug nehmend auf 3F wird, nach einer oder mehreren Operationen, die zu dem in 3E gezeigten Querschnitt führen, der verbleibende Abschnitt des Opfermaterials 329 entfernt. Bei einem Ausführungsbeispiel kann der verbleibende Abschnitt des Opfermaterials 329 durch isotropes, anisotropes, Plasma-Ätzen, Ionen-Fräsen oder Sputter-Ätzen entfernt werden. Bei anderen Ausführungsbeispielen kann der verbleibende Abschnitt des Opfermaterials 329 auf andere Arten entfernt werden.
  • Bezug nehmend auf 3G wird, nachfolgend auf eine oder mehrere Operationen, die zu dem in 3F gezeigten Querschnitt führen, ein Arbeitsfunktionsmetall 331 mit guter Adhäsion und thermischer Stabilität in dem Bereich gebildet, der durch die Räume 325 und das verbleibenden Beabstandungsmaterial 327 definiert ist. Bei einem Ausführungsbeispiel kann das Arbeitsfunktionsmetall 331 durch Atomschichtabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD) oder Molekularstrahlenepitaxie (MBE) gebildet sein. Bei anderen Ausführungsbeispielen kann das Arbeitsfunktionsmetall 331 auf andere Arten gebildet werden. Bei anderen Ausführungsbeispielen kann ein anderer Leiter als ein Arbeitsfunktionsmetall 331 in dem Bereich gebildet werden, der durch die Räume 325 und das verbleibende Beabstandungsmaterial 327 definiert ist.
  • Bezug nehmend auf 3H wird, nachfolgend auf eine oder mehrere Operationen, die zu dem in 3G gezeigten Querschnitt führen, ein Leiter 333 auf der oberen Oberfläche der Halbleiterstruktur 300 gebildet. Bei einem Ausführungsbeispiel kann der Leiter 333 ein Bulk-Metall sein. Bei anderen Ausführungsbeispielen kann der Leiter 333 andere Arten von Leitern umfassen. Bei einem Ausführungsbeispiel kann der Leiter 333 ein Niedriger-Widerstand-Leiter sein. Bei einem Ausführungsbeispiel kann der Niedriger-Widerstand-Leiter eine Resistivität von 10^-6 ohm-m zu 10^-8 ohm-m aufweisen. Bei anderen Ausführungsbeispielen kann der Niedriger-Widerstand-Leiter eine Resistivität aufweisen, die in anderen Bereichen ist. Bei einem Ausführungsbeispiel kann der Leiter 333 durch Atomschichtabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD) oder Molekularstrahlenepitaxie (MBE) gebildet sein. Bei anderen Ausführungsbeispielen kann der Leiter 333 auf andere Arten gebildet werden.
  • Bezug nehmend auf 31 wird, nach einer oder mehreren Operationen, die zu dem in 3H gezeigten Querschnitt führen, ein Kontaktpolieren durchgeführt. Bei einem Ausführungsbeispiel kann das Kontaktpolieren durch chemisch-mechanisches Polieren (CMP) durchgeführt werden. Bei anderen Ausführungsbeispielen kann das Nach-Kontakt-Polieren auf andere Arten ausgeführt werden.
  • 4A-4D zeigen gemäß einem Ausführungsbeispiel Querschnitte einer Halbleiterstruktur in Stufen während der Herstellung einer Halbleiterstruktur, die Dünnfilmtransistoren mit erhöhten Source- und Drain-Kontakten umfasst. Bezug nehmend auf 4A umfasst die Halbleiterstruktur nach einer Mehrzahl von Operationen eine dielektrische Schicht 401, eine Barriereschicht 403, eine Leiterschicht 405, eine Ätzstoppschicht 407, ein Leitervia 409, einen Abstandhalter 411, ein Isolationsdielektrikum 413, eine Gate-Elektrode 415, ein Gate-Dielektrikum 417, ein Kanalmaterial 418, ein dünnes Dielektrikum 419, eine ILD-Schicht 421, eine Low-k-ILD-Schicht 423, Räume 425 und vertikales Beabstandungsmaterial 427.
  • Bezug nehmend auf 4B wird, nachfolgend auf eine oder mehrere Operationen, die zu dem in 4A gezeigten Querschnitt führen, ein Arbeitsfunktionsmetall 429 mit guter Adhäsion und thermischer Stabilität in den Räumen 428 gebildet, die durch das vertikale Beabstandungsmaterial 427 definiert sind. Bei einem Ausführungsbeispiel kann das Arbeitsfunktionsmetall 429 durch Atomschichtabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD) oder Molekularstrahlenepitaxie (MBE) gebildet sein. Bei anderen Ausführungsbeispielen kann das Arbeitsfunktionsmetall 429 auf andere Arten gebildet werden. Bei anderen Ausführungsbeispielen kann ein anderer Leiter als ein Arbeitsfunktionsmetall 429 in den Räumen 428 gebildet werden, die durch das vertikale Beabstandungsmaterial 427 definiert sind.
  • Bezug nehmend auf 4C wird, nachfolgend auf eine oder mehrere Operationen, die zu dem in 4B gezeigten Querschnitt führen, ein Leiter 431 auf der oberen Oberfläche der Halbleiterstruktur gebildet. Bei einem Ausführungsbeispiel kann der Leiter 431 ein Bulk-Metall sein. Bei anderen Ausführungsbeispielen kann der Leiter 431 andere Arten von Leitern umfassen. Bei einem Ausführungsbeispiel kann der Leiter 431 ein Niedriger-Widerstand-Leiter sein. Bei einem Ausführungsbeispiel kann der Niedriger-Widerstand-Leiter eine Resistivität von 10^-6 ohm-m zu 10^-8 ohm-m aufweisen. Bei anderen Ausführungsbeispielen kann der Niedriger-Widerstand-Leiter einen Widerstand aufweisen, der in anderen Bereichen ist. Bei einem Ausführungsbeispiel kann der Leiter 431 durch Atomschichtabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD) oder Molekularstrahlenepitaxie (MBE) gebildet sein. Bei anderen Ausführungsbeispielen kann der Leiter 431 auf andere Arten gebildet werden.
  • Bezug nehmend auf 4D wird, nach einer oder mehreren Operationen, die zu dem in 4C gezeigten Querschnitt führen, ein Kontaktpolieren durchgeführt. Bei einem Ausführungsbeispiel kann das Kontaktpolieren durch chemisch-mechanisches Polieren (CMP) durchgeführt werden. Bei anderen Ausführungsbeispielen kann das Nach-Kontakt-Polieren auf andere Arten ausgeführt werden.
  • 5 stellt gemäß einem Ausführungsbeispiel ein Flussdiagramm eines Verfahrens zum Bilden eines Transistors mit erhöhten Source-Drain-Kontakten dar. Bezug nehmend auf 5 umfasst das Verfahren bei 501 ein Bilden eines Source-Kontakts und eines Drain-Kontakts, umfassend eine Mehrzahl von Schichten von Materialien. Bei anderen Ausführungsbeispielen können der Source-Kontakt und der Drain-Kontakt ein einzelnes Material (ein einzelnes Material zusätzlich zu der hierin beschriebenen Beabstandungsschicht) umfassen. Bei 503, Bilden eines Kanals unter dem Source-Kontakt und dem Drain-Kontakt. Bei 505, Bilden einer ersten Beabstandungsschicht auf einer Unterseite eines Source-Kontakt-Grabens und einer zweiten Beabstandungsschicht auf einer Unterseite eines Drain-Kontakt-Grabens. Bei 507, Bilden einer Gate-Elektrode unter dem Kanal. Bei 509, Bilden eines Dielektrikums über der Gate-Elektrode und unter dem Kanal.
  • Implementierungen von Ausführungsbeispielen der Erfindung können auf einem Substrat, wie beispielsweise einem Halbleitersubstrat, gebildet oder ausgeführt werden. Bei einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung von einem Bulk-Silizium oder einer Silizium-auf-Isolator-Unterstruktur gebildet ist. Bei anderen Implementierungen kann das Halbleitersubstrat unter Verwendung von wechselnden Materialien gebildet sein, die mit Silizium kombiniert sein können oder nicht, die Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder andere Kombinationen von Gruppe III-V- oder Gruppe-IV-Materialien umfassen, aber nicht auf diese beschränkt sind. Obwohl einige Beispiele von Materialien, aus denen das Substrat gebildet sein kann, hier beschrieben sind, fällt irgendein Material, das als Grundlage dienen kann, auf der ein Halbleiterbauelement gebaut werden kann, in das Wesen und den Schutzbereich der vorliegenden Erfindung.
  • Eine Mehrzahl von Transistoren, wie beispielsweise Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET; metal-oxide-semiconductor field-effect transistor oder einfach MOS-Transistoren), kann auf dem Substrat gefertigt werden. Bei verschiedenen Implementierungen der Erfindung können die MOS-Transistoren planare Transistoren, nicht-planare Transistoren oder eine Kombination aus beidem sein. Nicht-planare Transistoren umfassen FinFET-Transistoren, wie beispielsweise Doppel-Gate-Transistoren und Tri-Gate-Transistoren, sowie Wrap-Around (Umwickel-) oder All-Around- (Ringsum-) Gate-Transistoren, wie beispielsweise Nanoband- und Nanodraht-Transistoren. Obwohl die hierin beschriebenen Implementierungen möglicherweise nur planare Transistoren darstellen, sollte darauf hingewiesen werden, dass die Erfindung auch unter Verwendung von nicht-planaren Transistoren durchgeführt werden kann.
  • Jeder MOS-Transistor umfasst einen Gate-Stapel, gebildet aus zumindest zwei Schichten, einer Gate-Dielektrikum-Schicht und einer Gate-Elektrodenschicht. Die Gate-Dielektrikum-Schicht kann eine Schicht oder einen Stapel aus Schichten umfassen. Die eine oder mehreren Schichten können Siliziumoxid, Siliziumdioxid (SiO2) und/oder ein High-k-Dielektrikum umfassen. Das High-k-Dielektrikum kann Elemente umfassen, wie beispielsweise Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niobium oder Zink. Beispiele von High-k-Materialien, die in der Gate-Dielektrikum-Schicht verwendet werden können, umfassen, sind aber nicht beschränkt auf Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid oder Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Temperprozess auf der Gate-Dielektrikum-Schicht ausgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrodenschicht wird auf der Gate-Dielektrikum-Schicht gebildet und kann aus zumindest einem P-Typ-Arbeitsfunktions-Metall oder einem N-Typ-Arbeitsfunktions-Metall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine Füll-Metallschicht ist.
  • Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Cobalt, Nickel oder leitfähige Metalloxide, z. B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 4,9 eV und etwa 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid oder Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 3,9 eV und etwa 4,2 eV ist.
  • Bei einigen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Oberfläche des Substrats ist, und zwei Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Erfindung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren, planaren, nicht U-förmigen Schichten gebildet sind.
  • Bei einigen Implementierungen der Erfindung kann ein Paar von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein, die den Gate-Stapel umklammern. Die Seitenwand-Abstandhalter können aus einem Material wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid, dotiert mit Kohlenstoff und Silizium-Oxynitrid gebildet werden. Prozesse zum Bilden von Seitenwand-Abstandhaltern sind im Stand der Technik wohlbekannt und umfassen im Allgemeinen Abscheidungs- und Ätz-Prozessschritte. Bei einer alternativen Implementierung kann eine Mehrzahl von Abstandhalterpaaren verwendet werden, zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet werden.
  • Wie im Stand der Technik bekannt ist, werden die Source- und Drain-Regionen innerhalb des Substrats benachbart zu dem Gate-Stapel jedes MOS-Transistors gebildet. Die Source- und Drain-Regionen werden im Allgemeinen unter Verwendung entweder eines Implantations-/ Diffusions-Prozesses oder eines Ätz-/Abscheidungs-Prozesses gebildet. Bei dem ersteren Prozess können Dotierstoffe wie beispielsweise Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat Ionen-implantiert werden, um die Source- und Drain-Regionen zu bilden. Ein Temperprozess, der die Dotierstoffe aktiviert und sie zum weiteren Diffundieren in das Substrat veranlasst, folgt typischerweise dem Ionen-Implantationsprozess. Bei dem letzteren Prozess kann das Substrat zuerst geätzt werden, um Aussparungen an den Orten der Source- und Drain-Regionen zu bilden. Ein epitaktischer Abscheidungsprozess kann dann durchgeführt werden, um die Aussparungen mit Material zu füllen, das verwendet wird, um die Source- und Drain-Regionen herzustellen. Bei einigen Implementierungen können die Source- und Drain-Regionen unter Verwendung einer Siliziumlegierung, wie beispielsweise Silizium-Germanium oder Siliziumcarbid, gefertigt werden. Bei einigen Implementierungen kann die epitaktisch abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie beispielsweise Bor, Arsen oder Phosphor, dotiert werden. Bei weiteren Ausführungsbeispielen können die Source- und Drain-Regionen unter Verwendung von einem oder mehreren alternativen Halbleitermaterialien gebildet werden, wie beispielsweise Germanium oder einem Gruppe-III-V-Material oder -Legierung. Und bei weiteren Ausführungsbeispielen können eine oder mehrere Schichten aus Metall und/oder Metall-Legierungen verwendet werden, um die Source und Drain-Regionen zu bilden.
  • Ein oder mehrere Zwischenschicht-Dielektrika (ILD; Interlayer Dielectrics) werden über die MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung dielektrischer Materialien gebildet werden, die für ihre Anwendbarkeit in Integrierte-Schaltungs-Strukturen bekannt sind, wie beispielsweise Low-k-Dielektrika. Beispiele für dielektrische Materialien, die verwendet werden können, umfassen aber sind nicht beschränkt auf Siliziumdioxid (SiO2), kohlenstoffdotiertes Oxid (CDO), Siliziumnitrid, organische Polymere wie beispielsweise Octafluorcyclobutan (perfluorocyclobutane) oder Polytetrafluorethylen, Fluorsilikatglas (FSG) und Organosilikate wie beispielsweise Silsesquioxane, Siloxane oder Organosilikatglas. Die ILD-Schichten können Poren oder Luftzwischenräume umfassen, um ihre Dielektrizitätskonstante weiter zu reduzieren.
  • 6 stellt eine Rechenvorrichtung 600 gemäß einer Implementierung der Erfindung dar. Die Rechenvorrichtung 600 häust eine Platine 602. Die Platine 602 kann eine Anzahl von Komponenten umfassen, umfassend, aber nicht beschränkt auf einen Prozessor 604 und zumindest einen Kommunikationschip 606. Der Prozessor 604 ist physisch und elektrisch mit der Platine 602 gekoppelt. Bei einigen Implementierungen ist der zumindest eine Kommunikationschip 606 auch physisch und elektrisch mit der Platine 602 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 606 Teil des Prozessors 604.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 600 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 602 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (GPS = global positioning system; globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeicherungsvorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disc), DVD (digital versatile disc) usw.). Bei einem Ausführungsbeispiel können Speicher- und/oder Logiksysteme der Rechenvorrichtung 600 (wie beispielsweise, aber nicht beschränkt auf DRAM und/oder in Logik eingebetteter DRAM) Vorrichtungen umfassen, wie beispielsweise Transistoren, die ein Teil der Halbleiterstruktur 200 sind, die hierin Bezug nehmend auf 2 beschrieben ist.
  • Der Kommunikationschip 606 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 600. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 606 kann irgendwelche einer Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend, aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 600 kann eine Mehrzahl von Kommunikationschips 606 umfassen. Zum Beispiel kann ein erster Kommunikationschip 606 zweckgebunden sein für drahtlose Kommunikationen mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 606 kann zweckgebunden sein für drahtlose Kommunikationen mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 604 der Rechenvorrichtung 600 umfasst einen Integrierte-Schaltungs-Die, der innerhalb des Prozessors 604 gepackaget ist. Bei einigen Implementierungen der Erfindung umfasst der Integrierte-Schaltungs-Die des Prozessors ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 606 umfasst auch einen Integrierte-Schaltungs-Die, der innerhalb des Kommunikationschips 606 gepackaget ist. Gemäß einer anderen Implementierung der Erfindung umfasst der Integrierte-Schaltungs-Die des Kommunikationschips ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, gebaut gemäß Implementierungen der Erfindung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 600 gehäust ist, einen Integrierte-Schaltungs-Die umfassen, der ein oder mehrere Bauelemente umfasst, wie beispielsweise MOS-FET-Transistoren, gebaut gemäß Implementierungen der Erfindung.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 600 irgendeine andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 7 stellt einen Interposer 700 dar, der ein oder mehrere Ausführungsbeispiele der Erfindung umfasst. Der Interposer 700 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 702 zu einem zweiten Substrat 704 zu überbrücken. Das erste Substrat 702 kann zum Beispiel ein Integrierte-Schaltungs-Die sein. Das zweite Substrat 704 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer Integrierte-Schaltungs-Die sein. Im Allgemeinen ist es der Zweck eines Interposers 700, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 700 einen Integrierte-Schaltungs-Die mit einem Kugelgitterarray (BGA; ball grid array) 706 koppeln, das nachfolgend mit dem zweiten Substrat 704 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 702/704 an gegenüberliegenden Seiten des Interposers 700 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 702/704 an derselben Seite des Interposers 700 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mittels des Interposers 700 verbunden.
  • Der Interposer 700 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe 111-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 708 und Vias 710 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSVs; through-silicon vias) 712. Der Interposer 700 kann ferner eingebettete Bauelemente 714 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und Elektrostatische-Entladungs (ESD; electrostatic discharge) -Bauelemente. Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 700 gebildet werden. Gemäß Ausführungsbeispielen der Erfindung können hierin offenbarte Vorrichtungen oder Prozesse bei der Herstellung des Interposers 700 verwendet werden.
  • Obwohl spezifische Ausführungsbeispiele oben beschrieben wurden, sollen diese Ausführungsbeispiele nicht den Schutzbereich der vorliegenden Offenbarung einschränken, auch wenn nur ein einzelnes Ausführungsbeispiel im Hinblick auf ein bestimmtes Merkmal beschrieben ist. Beispiele von Merkmalen, die in der Offenbarung bereitgestellt sind, sollen darstellend sein und nicht einschränkend, außer anderweitig angegeben. Die vorangehende Beschreibung soll solche Alternativen, Modifikationen und Entsprechungen abdecken, wie sie für einen Fachmann auf dem Gebiet offensichtlich wären, der den Vorteil der vorliegenden Offenbarung hat.
  • Der Schutzbereich der vorliegenden Offenbarung umfasst irgendein Merkmal oder Kombination von Merkmalen, die hierin offenbart sind (entweder explizit oder implizit) oder irgendeine Verallgemeinerung davon, ob dadurch irgendwelche oder alle der hierin adressierten Probleme verringert werden oder nicht. Dementsprechend können neue Ansprüche während der Verfolgung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität derselben beansprucht) für irgendeine solche Kombination von Merkmalen formuliert werden. Genauer gesagt, Bezug nehmend auf die beiliegenden Ansprüche, können Merkmale aus abhängigen Patentansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und Merkmale aus entsprechenden unabhängigen Ansprüchen können auf irgendeine geeignete Weise kombiniert werden und nicht nur in den spezifischen Kombinationen, die in den beigefügten Ansprüchen aufgezählt sind.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele. Die verschiedenen Merkmale der unterschiedlichen Ausführungsbeispiele können verschieden kombiniert werden, wobei einige Merkmale umfasst sind und andere ausgeschlossen sind, um für eine Vielzahl von unterschiedlichen Anwendungen zu passen.
  • Beispielhaftes Ausführungsbeispiel 1: Ein Bauelement, umfassend einen Source-Kontakt in einem Source-Kontakt-Graben und einen Drain-Kontakt in einem Drain-Kontakt-Graben; einen Kanal unter dem Source-Kontakt und dem Drain-Kontakt; eine erste Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und eine zweite Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht auf einer Oberfläche des Kanals sind; eine Gate-Elektrode unter dem Kanal; und ein Dielektrikum über der Gate-Elektrode und unter dem Kanal.
  • Beispielhaftes Ausführungsbeispiel 2: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht irgendeine Vertiefung in der Oberfläche des Kanals füllen.
  • Beispielhaftes Ausführungsbeispiel 3: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1 oder 2, wobei eine untere Oberfläche des Source-Kontakts und eine untere Oberfläche des Drain-Kontakts jeweils über der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht und über der Oberfläche des Kanals sind.
  • Beispielhaftes Ausführungsbeispiel 4: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2 oder 3, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht Abschnitte umfassen, die sich teilweise die Seiten des Source-Kontakt-Grabens hinauf und teilweise die Seiten des Drain-Kontakt-Grabens hinauf erstrecken.
  • Beispielhaftes Ausführungsbeispiel 5: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3 oder 4, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht einen Halbleiter umfassen.
  • Beispielhaftes Ausführungsbeispiel 6: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3 oder 4, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht einen Isolator umfassen.
  • Beispielhaftes Ausführungsbeispiel 7: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht Oxid umfassen.
  • Beispielhaftes Ausführungsbeispiel 8: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7 wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht sich eine Distanz von 15 bis 30 nm die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstrecken.
  • Beispielhaftes Ausführungsbeispiel 9: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die Dicke der ersten Beabstandungsschicht und die Dicke der zweiten Beabstandungsschicht 1 bis 5 nm sind.
  • Beispielhaftes Ausführungsbeispiel 10: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8 oder 9, wobei der Source-Kontakt und der Drain-Kontakt ein Arbeitsfunktionsmetall umfassen.
  • Beispielhaftes Ausführungsbeispiel 11: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei der Source-Kontakt und der Drain-Kontakt eine Mehrzahl von Schichten von Leitern umfassen.
  • Beispielhaftes Ausführungsbeispiel 12: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei der Source-Kontakt und der Drain-Kontakt einen einzelnen Leiter umfassen.
  • Beispielhaftes Ausführungsbeispiel 13: Ein Bauelement, umfassend einen Source-Kontakt und einen Drain-Kontakt in einem Source-Kontakt-Graben und einem Drain-Kontakt-Gaben; einen Kanal unter dem Source-Kontakt und dem Drain-Kontakt; eine erste Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und eine zweite Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht auf der Oberfläche des Kanals sind und die Seitenwände des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens auskleiden; eine Gate-Elektrode unter dem Kanal; und ein Dielektrikum über der Gate-Elektrode und unter dem Kanal.
  • Beispielhaftes Ausführungsbeispiel 14: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 13, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht irgendeine Vertiefung in der Oberfläche des Kanals füllen.
  • Beispielhaftes Ausführungsbeispiel 15: Das Bauelement gemäß beispielhaftem Ausführungsbeispiel 13 oder 14, wobei eine untere Oberfläche des Source-Kontakts und eine untere Oberfläche des Drain-Kontakts jeweils über der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht und über der Oberfläche des Kanals sind.
  • Beispielhaftes Ausführungsbeispiel 16: Das Bauelement gemäß Ausführungsbeispiel 13, 14 oder 15, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht ein Halbleiter oder ein Isolator sind.
  • Beispielhaftes Ausführungsbeispiel 17: Ein System, umfassend eine oder mehrere Verarbeitungskomponenten; und eine oder mehrere Datenspeicherungskomponenten, wobei die Datenspeicherungskomponenten zumindest einen Transistor umfassen, der zumindest eine Transistor umfassend: einen Source-Kontakt und einen Drain-Kontakt in einem Source-Kontakt-Graben und einem Drain-Kontakt-Gaben; einen Kanal unter dem Source-Kontakt und dem Drain-Kontakt; eine erste Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und eine zweite Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht auf einer Oberfläche des Kanals sind; eine Gate-Elektrode unter dem Kanal; und ein Dielektrikum über der Gate-Elektrode und unter dem Kanal.
  • Beispielhaftes Ausführungsbeispiel 18: Das System gemäß beispielhaftem Ausführungsbeispiel 17, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht irgendeine Vertiefung in der Oberfläche des Kanals füllen.
  • Beispielhaftes Ausführungsbeispiel 19: Das System gemäß beispielhaftem Ausführungsbeispiel 17 oder 18, wobei eine untere Oberfläche des Source-Kontakts und eine untere Oberfläche des Drain-Kontakts jeweils über der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht und über der Oberfläche des Kanals sind.
  • Beispielhaftes Ausführungsbeispiel 20: Das System gemäß beispielhaftem Ausführungsbeispiel 17, 18 oder 19, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht Abschnitte umfassen, die sich teilweise die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstrecken.
  • Beispielhaftes Ausführungsbeispiel 21: Ein Verfahren, umfassend ein Bilden eines Source-Kontakt-Grabens und eines Drain-Kontakt-Grabens in dielektrischem Material; ein Bilden eines Abstandhaltermaterials auf einer Unterseite und Seitenwänden des Source-Kontakt-Grabens und auf einer Unterseite und Seitenwänden des Drain-Kontakt-Grabens; ein Bilden eines Opfermaterials über dem Abstandhaltermaterial; ein Entfernen eines Teils des Opfermaterials; ein Entfernen von Teilen des Abstandhaltermaterials, freigelegt durch das Entfernen eines Teils des Opfermaterials; Bilden eines Arbeitsfunktionsleiters über dem verbleibenden Abstandhaltermaterial und auf freiliegenden Seitenwänden des Source-Kontakt-Grabens und auf freiliegenden Seitenwänden des Drain-Kontakt-Grabens, um Räume zu definieren; und Bilden eines Leiters in den Räumen.
  • Beispielhaftes Ausführungsbeispiel 22: Das Verfahren gemäß Ausführungsbeispiel 21, wobei das Abstandhaltermaterial irgendeine Vertiefung in der Oberfläche eines Kanals unter dem Abstandhaltermaterial füllt.
  • Beispielhaftes Ausführungsbeispiel 23: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 21 oder 22, wobei ein Bilden des Abstandhaltermaterials ein Bilden des Abstandhaltermaterials so umfasst, dass es eine Dicke von 1-5 nm aufweist.
  • Beispielhaftes Ausführungsbeispiel 24: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 21, 22 oder 23, wobei das Abstandhaltermaterial so gebildet wird, dass es sich eine Distanz von 15 bis 30 nm die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstreckt.
  • Beispielhaftes Ausführungsbeispiel 25: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 21, 22, 23 oder 24, wobei das Abstandhaltermaterial ein Halbleiteroxid oder ein Isolatoroxid umfasst.
  • Beispielhaftes Ausführungsbeispiel 26: Ein Verfahren umfassend ein Bilden eines Source-Kontakt-Grabens und eines Drain-Kontakt-Grabens in dielektrischem Material; ein Bilden eines Abstandhaltermaterials auf einer Unterseite und Seitenwänden des Source-Kontakt-Grabens und auf einer Unterseite und Seitenwänden des Drain-Kontakt-Grabens; ein Bilden eines Arbeitsfunktionsleiters über dem Abstandhaltermaterial auf der Unterseite und den Seitenwänden des Source-Kontakt-Grabens und der Unterseite und den Seitenwänden des Drain-Kontakt-Grabens, um Räume zu definieren; und Bilden eines Leiters in den Räumen.
  • Beispielhaftes Ausführungsbeispiel 27: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 26, wobei das Abstandhaltermaterial irgendeine Vertiefung in der Oberfläche eines Kanals unter dem Abstandhaltermaterial füllt.
  • Beispielhaftes Ausführungsbeispiel 28: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 26 oder 27, wobei ein Bilden des Abstandhaltermaterials ein Bilden des Abstandhaltermaterials so umfasst, dass es eine Dicke von 1-5 nm aufweist.
  • Beispielhaftes Ausführungsbeispiel 29: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 26, 27 oder 28, wobei das Abstandhaltermaterial die gesamten Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens bedeckt.
  • Beispielhaftes Ausführungsbeispiel 30: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 26, 27, 28 oder 29, wobei das Abstandhaltermaterial ein Halbleiteroxid oder ein Isolatoroxid umfasst.
  • Beispielhaftes Ausführungsbeispiel 31: Ein Verfahren umfasst ein Bilden eines Source-Kontakts in einem Source-Kontakt-Graben und eines Drain-Kontakts in einem Drain-Kontakt-Graben; ein Bilden eines Kanal unter dem Source-Kontakt und dem Drain-Kontakt; ein Bilden einer ersten Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und einer zweiten Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht auf der Oberfläche des Kanals sind; ein Bilden einer Gate-Elektrode unter dem Kanal; und ein Bilden eines Dielektrikums über der Gate-Elektrode und unter dem Kanal.
  • Beispielhaftes Ausführungsbeispiel 32: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, wobei das Bilden der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht ein Füllen irgendeiner Vertiefung in der Oberfläche des Kanals umfasst.
  • Beispielhaftes Ausführungsbeispiel 33: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31 oder 32, wobei die unteren Oberflächen des Source-Kontakts und des Drain-Kontakts jeweils über der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht und über der Oberfläche des Kanals sind.
  • Beispielhaftes Ausführungsbeispiel 34: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32 oder 33, wobei das Bilden der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht ein Bilden der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht so umfasst, dass sie Abschnitte umfassen, die sich teilweise die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstrecken.
  • Beispielhaftes Ausführungsbeispiel 35: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32, 33 oder 34, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht einen Halbleiter umfassen.
  • Beispielhaftes Ausführungsbeispiel 36: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32, 33, 34 oder 35, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht einen Isolator umfassen.
  • Beispielhaftes Ausführungsbeispiel 37: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32, 33, 34, 35 oder 36, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht ein Oxid umfassen.
  • Beispielhaftes Ausführungsbeispiel 38: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32, 33, 34, 35, 36 oder 37, wobei das Bilden der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht ein Bilden der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht so umfasst, dass sie sich eine Distanz von 15 bis 30 nm die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstrecken.
  • Beispielhaftes Ausführungsbeispiel 39: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32, 33, 34, 35, 36, 37 oder 38, wobei die Dicke der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht 1-5 nm ist.
  • Beispielhaftes Ausführungsbeispiel 40: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32, 33, 34, 35, 36, 37, 38 oder 39, wobei der Source-Kontakt und der Drain-Kontakt ein Arbeitsfunktionsmetall umfassen.
  • Beispielhaftes Ausführungsbeispiel 41: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 31, 32, 33 34, 35, 36, 37, 38, 39 oder 40, wobei der Source-Kontakt und der Drain-Kontakt eine Mehrzahl von Schichten von Leitern umfassen.
  • Beispielhaftes Ausführungsbeispiel 42: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 26, 27, 28, 29, 30, 31, 32, 33, 34, 35 oder 36, wobei der Source-Kontakt und der Drain-Kontakt einen einzelnen Leiter umfassen.

Claims (25)

  1. Ein Bauelement, umfassend: einen Source-Kontakt in einem Source-Kontakt-Graben und einen Drain-Kontakt in einem Drain-Kontakt-Graben; einen Kanal unter dem Source-Kontakt und dem Drain-Kontakt; eine erste Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und eine zweite Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht auf einer Oberfläche des Kanals sind; eine Gate-Elektrode unter dem Kanal; und ein Dielektrikum über der Gate-Elektrode und unter dem Kanal.
  2. Das Bauelement gemäß Anspruch 1, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht irgendeine Vertiefung in der Oberfläche des Kanals füllen.
  3. Das Bauelement gemäß Anspruch 1 oder 2, wobei eine untere Oberfläche des Source-Kontakts und eine untere Oberfläche des Drain-Kontakts jeweils über der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht und über der Oberfläche des Kanals sind.
  4. Das Bauelement gemäß Anspruch 1, 2 oder 3, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht Abschnitte umfassen, die sich teilweise die Seiten des Source-Kontakt-Grabens hinauf und teilweise die Seiten des Drain-Kontakt-Grabens hinauf erstrecken.
  5. Das Bauelement gemäß Anspruch 1, 2, 3 oder 4, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht einen Halbleiter umfassen.
  6. Das Bauelement gemäß Anspruch 1, 2, 3 oder 4, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht einen Isolator umfassen.
  7. Das Bauelement gemäß Anspruch 1, 2, 3, 4 oder 6, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht Oxid umfassen.
  8. Das Bauelement gemäß Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht sich eine Distanz von 15 bis 30 nm die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstrecken.
  9. Das Bauelement gemäß Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die Dicke der ersten Beabstandungsschicht und die Dicke der zweiten Beabstandungsschicht 1-5 nm sind.
  10. Das Bauelement gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8 oder 9, wobei der Source-Kontakt und der Drain-Kontakt ein Arbeitsfunktionsmetall umfassen.
  11. Das Bauelement gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei der Source-Kontakt und der Drain-Kontakt eine Mehrzahl von Schichten von Leitern umfassen.
  12. Das Bauelement gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei der Source-Kontakt und der Drain-Kontakt einen einzelnen Leiter umfassen.
  13. Ein Bauelement, umfassend: einen Source-Kontakt und einen Drain-Kontakt in einem Source-Kontakt-Graben und einem Drain-Kontakt-Gaben; einen Kanal unter dem Source-Kontakt und dem Drain-Kontakt; eine erste Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und eine zweite Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht auf der Oberfläche des Kanals sind und die Seitenwände des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens auskleiden; eine Gate-Elektrode unter dem Kanal; und ein Dielektrikum über der Gate-Elektrode und unter dem Kanal.
  14. Das Bauelement gemäß Anspruch 13, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht irgendeine Vertiefung in der Oberfläche des Kanals füllen.
  15. Das Bauelement gemäß Anspruch 13 oder 14, wobei eine untere Oberfläche des Source-Kontakts und eine untere Oberfläche des Drain-Kontakts jeweils über der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht und über der Oberfläche des Kanals sind.
  16. Das Bauelement gemäß Anspruch 13, 14 oder 15, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht ein Halbleiter oder ein Isolator sind.
  17. Ein System, umfassend: eine oder mehrere Verarbeitungskomponenten; und eine oder mehrere Datenspeicherungskomponenten, wobei die Datenspeicherungskomponenten zumindest einen Transistor umfassen, der zumindest eine Transistor umfassend: einen Source-Kontakt und einen Drain-Kontakt in einem Source-Kontakt-Graben und einem Drain-Kontakt-Gaben; einen Kanal unter dem Source-Kontakt und dem Drain-Kontakt; eine erste Beabstandungsschicht auf einer Unterseite des Source-Kontakt-Grabens und eine zweite Beabstandungsschicht auf einer Unterseite des Drain-Kontakt-Grabens, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht auf einer Oberfläche des Kanals sind; eine Gate-Elektrode unter dem Kanal; und ein Dielektrikum über der Gate-Elektrode und unter dem Kanal.
  18. Das System gemäß Anspruch 17, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht irgendeine Vertiefung in der Oberfläche des Kanals füllen.
  19. Das System gemäß Anspruch 17 oder 18, wobei eine untere Oberfläche des Source-Kontakts und eine untere Oberfläche des Drain-Kontakts jeweils über der ersten Beabstandungsschicht und der zweiten Beabstandungsschicht und über der Oberfläche des Kanals sind.
  20. Das System gemäß Anspruch 17, 18 oder 19, wobei die erste Beabstandungsschicht und die zweite Beabstandungsschicht Abschnitte umfassen, die sich teilweise die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstrecken.
  21. Ein Verfahren, umfassend: Bilden eines Source-Kontakt-Grabens und eines Drain-Kontakt-Grabens in dielektrischem Material; Bilden eines Abstandhaltermaterials auf einer Unterseite und Seitenwänden des Source-Kontakt-Grabens und auf einer Unterseite und Seitenwänden des Drain-Kontakt-Grabens; Bilden eines Opfermaterials über dem Abstandhaltermaterial; Entfernen eines Teils des Opfermaterials; Entfernen von Teilen des Abstandhaltermaterials, freigelegt durch das Entfernen eines Teils des Opfermaterials; Bilden eines Arbeitsfunktionsleiters über dem verbleibenden Abstandhaltermaterial und auf freiliegenden Seitenwänden des Source-Kontakt-Grabens und auf freiliegenden Seitenwänden des Drain-Kontakt-Grabens, um einen Raum zu definieren; und Bilden eines Leiters in dem Raum.
  22. Das Verfahren gemäß Anspruch 21, wobei das Abstandhaltermaterial irgendeine Vertiefung in der Oberfläche eines Kanals unter dem Abstandhaltermaterial füllt.
  23. Das Verfahren gemäß Anspruch 21 oder 22, wobei ein Bilden des Abstandhaltermaterials ein Bilden des Abstandhaltermaterials so umfasst, dass es eine Dicke von 1-5 nm aufweist.
  24. Das Verfahren gemäß Anspruch 21, 22 oder 23, wobei das Abstandhaltermaterial so gebildet wird, dass es sich eine Distanz von 15 bis 30 nm die Seiten des Source-Kontakt-Grabens und des Drain-Kontakt-Grabens hinauf erstreckt.
  25. Das Verfahren gemäß Anspruch 21, 22, 23 oder 24, wobei das Abstandhaltermaterial ein Halbleiteroxid oder ein Isolatoroxid umfasst.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11239802B2 (en) 2019-10-02 2022-02-01 Wolfspeed, Inc. Radio frequency transistor amplifiers having engineered instrinsic capacitances for improved performance

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2172742B (en) * 1985-03-21 1988-08-24 Stc Plc Photoconductor
JPH01241175A (ja) * 1988-03-23 1989-09-26 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタの製造方法
US5459343A (en) * 1992-02-21 1995-10-17 Texas Instruments Incorporated Back gate FET microwave switch
JP2002026326A (ja) * 2000-06-26 2002-01-25 Koninkl Philips Electronics Nv ボトムゲート形薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置
US20040232408A1 (en) * 2003-05-21 2004-11-25 Heeger Alan J. Bilayer high dielectric constant gate insulator
GB0409439D0 (en) * 2004-04-28 2004-06-02 Koninkl Philips Electronics Nv Thin film transistor
US7527994B2 (en) * 2004-09-01 2009-05-05 Honeywell International Inc. Amorphous silicon thin-film transistors and methods of making the same
CN100483232C (zh) * 2006-05-23 2009-04-29 北京京东方光电科技有限公司 一种tft lcd阵列基板结构及其制造方法
JP4740203B2 (ja) * 2006-08-04 2011-08-03 北京京東方光電科技有限公司 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法
US7633120B2 (en) * 2006-08-08 2009-12-15 Alph & Omega Semiconductor, Ltd. Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates
CN100463193C (zh) * 2006-11-03 2009-02-18 北京京东方光电科技有限公司 一种tft阵列结构及其制造方法
CN100442132C (zh) * 2006-11-17 2008-12-10 北京京东方光电科技有限公司 一种tft lcd阵列基板结构及其制造方法
CN100461433C (zh) * 2007-01-04 2009-02-11 北京京东方光电科技有限公司 一种tft阵列结构及其制造方法
TWI469354B (zh) * 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
KR20130041711A (ko) * 2010-05-11 2013-04-25 파나소닉 액정 디스플레이 주식회사 표시 장치용 박막 반도체 장치 및 그 제조 방법
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102082406B1 (ko) * 2012-10-05 2020-02-28 삼성디스플레이 주식회사 액정 표시 장치
TWI520347B (zh) * 2013-06-19 2016-02-01 中華映管股份有限公司 氧化物半導體薄膜電晶體及其製造方法
US9136355B2 (en) * 2013-12-03 2015-09-15 Intermolecular, Inc. Methods for forming amorphous silicon thin film transistors
US10763209B2 (en) * 2014-08-19 2020-09-01 Intel Corporation MOS antifuse with void-accelerated breakdown
US9660083B2 (en) * 2014-12-04 2017-05-23 Stmicroelectronics, Inc. LDMOS finFET device and method of manufacture using a trench confined epitaxial growth process
US9368572B1 (en) * 2015-11-21 2016-06-14 International Business Machines Corporation Vertical transistor with air-gap spacer
US9716155B2 (en) * 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
US9748385B1 (en) * 2016-07-21 2017-08-29 International Business Machines Corporation Method for forming vertical Schottky contact FET
CN106711086B (zh) * 2016-12-23 2019-08-20 深圳市华星光电技术有限公司 阵列基板、阵列基板制造方法及液晶显示屏
WO2018182738A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Thin film transistors with spacer controlled gate length
US10622458B2 (en) * 2017-05-19 2020-04-14 International Business Machines Corporation Self-aligned contact for vertical field effect transistor
KR20200044851A (ko) * 2017-09-05 2020-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN107634011A (zh) * 2017-09-20 2018-01-26 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制造方法
WO2019100243A1 (en) * 2017-11-22 2019-05-31 Boe Technology Group Co., Ltd. Thin film transistor and display apparatus
US10373912B2 (en) * 2018-01-05 2019-08-06 International Business Machines Corporation Replacement metal gate processes for vertical transport field-effect transistor
CN108666223B (zh) * 2018-05-07 2021-06-15 华南理工大学 一种自对准底栅薄膜晶体管及其制备方法
US11688775B2 (en) * 2018-08-13 2023-06-27 International Business Machines Corporation Method of forming first and second contacts self-aligned top source/drain region of a vertical field-effect transistor
US10505048B1 (en) * 2018-08-30 2019-12-10 International Business Machines Corporation Self-aligned source/drain contact for vertical field effect transistor
US11355644B2 (en) * 2018-09-25 2022-06-07 International Business Machines Corporation Vertical field effect transistors with self aligned contacts
US11450750B2 (en) * 2018-09-28 2022-09-20 Intel Corporation Thin-film transistors with vertical channels
CN114068533A (zh) * 2018-10-26 2022-02-18 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
KR102644525B1 (ko) * 2018-11-07 2024-03-07 삼성전자주식회사 수직형 반도체 소자
CN111370487B (zh) * 2018-12-26 2023-01-06 深圳尚阳通科技有限公司 沟槽栅mosfet器件及其制造方法
CN109686795A (zh) * 2019-01-02 2019-04-26 京东方科技集团股份有限公司 一种薄膜晶体管、薄膜晶体管的制作方法以及显示装置
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11935887B2 (en) * 2019-03-28 2024-03-19 Intel Corporation Source or drain structures with vertical trenches
US11094811B2 (en) * 2019-04-19 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11217680B2 (en) * 2019-05-23 2022-01-04 International Business Machines Corporation Vertical field-effect transistor with T-shaped gate
US11888034B2 (en) * 2019-06-07 2024-01-30 Intel Corporation Transistors with metal chalcogenide channel materials
US11929415B2 (en) * 2019-06-20 2024-03-12 Intel Corporation Thin film transistors with offset source and drain structures and process for forming such
US11171239B2 (en) * 2019-09-13 2021-11-09 Intel Corporation Transistor channel passivation with 2D crystalline material
US11239119B2 (en) * 2019-09-27 2022-02-01 International Business Machines Corporation Replacement bottom spacer for vertical transport field effect transistors
US11282752B2 (en) * 2020-02-05 2022-03-22 Samsung Electronics Co., Ltd. Method of forming vertical field-effect transistor devices having gate liner
US11164947B2 (en) * 2020-02-29 2021-11-02 International Business Machines Corporation Wrap around contact formation for VTFET
US11482617B2 (en) * 2020-03-17 2022-10-25 International Business Machines Corporation Vertical transport field-effect transistor including replacement gate
US11515410B2 (en) * 2020-10-30 2022-11-29 Raytheon Company Group III-V semiconductor structures having crystalline regrowth layers and methods for forming such structures
US20220359759A1 (en) * 2021-05-05 2022-11-10 Intel Corporation Low defect, high mobility thin film transistors with in-situ doped metal oxide channel material

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