DE102019116910A1 - IMPLANTATIONEN ZUM VERGRÖßERN EINER SCHOTTKY-DIODE-QUERSCHNITTSFLÄCHE ZUR LATERALEN STROMLEITUNG - Google Patents

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Marko Radosavljevic
Sansaptak DASGUPTA
Han Wui Then
Paul Fischer
Walid Hafez
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Abstract

Eine Halbleitervorrichtung wird offenbart. Die Halbleitervorrichtung beinhaltet ein Substrat, eine Epitaxieschicht oberhalb des Substrats, ein Schottky-Barriere-Material auf der Epitaxieschicht, ein Schottky-Metall-Kontakt, der sich in das Schottky-Barriere-Material erstreckt, eine Finnenstruktur, die sich in einer ersten Richtung erstreckt, eine erste geneigte Implantation in einer ersten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist, und eine zweite geneigte Implantation in einer zweiten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist. Die zweite Seite liegt der ersten Seite gegenüber. Ein erstes Kathodengebiet und ein zweites Kathodengebiet sind durch Teile der ersten geneigten Implantation und der zweiten geneigten Implantation, die sich in der ersten Richtung erstrecken, gekoppelt.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung sind in dem Gebiet von Schottky-Dioden und der Schottky-Dioden-Fertigung und insbesondere Schottky-Dioden mit Implantationen zum Vergrößern einer Schottky-Dioden-Querschnittsfläche zur lateralen Stromleitung.
  • Elektrostatische Entladung (ESD: Elektrostatic Discharge) involviert eine plötzliche Freigabe von Elektrizität. Die hohe Spitzenspannung und der hohe Spitzenstrom einer solchen plötzlichen Freigabe von Elektrizität kann das katastrophale Versagen empfindlicher integrierter Schaltkreise (ICs: Integrated Circuits) verursachen. Falls zum Beispiel kein ESD-Schutz in einem System vorhanden ist, kann die hohe Spannung eines ESD-Ereignisses bewirken, dass eine große Stromspitze direkt in den IC fließt. Um eine empfindliche Schaltungsanordnung vor elektrischen Überlastungsausfällen zu schützen, können ESD-Schutzdioden mit der Signalleitung zwischen einem Schnittstellenverbinder und dem IC verbunden werden. Beim Auftreten eines ESD-Ereignisses kann die ESD-Schutzdiode den Strom zu Masse umlenken, um den IC zu schützen.
  • Manche herkömmliche Hochfrequenz(HF)-Systeme verwenden On-Chip-ESD-Schutzschaltkreise. Zum Beispiel erfordern manche HF-Frontend-Systeme On-Chip-ESD-Schutzschaltkreise. In Galliumnitrid-ICs wird typischerweise eine Schottky-Diode verwendet, die ein zweidimensionales Elektronengas (2DEG) verwendet. Die Gestaltung von ESD-Schutzschaltkreisen für solche Systeme kann erhebliche Herausforderungen präsentieren. Zum Beispiel beschränkt eine Sättigung des 2DEG bei starken Feldern den maximalen Strom pro Einheitsbreite. Eine Unzulänglichkeit herkömmlicher ESD-Schutzansätze, die Schottky-Dioden verwenden, ist, dass sie die Sättigung des 2DEG bei starken Feldern nicht angemessen behandeln.
  • Figurenliste
    • 1 ist eine Veranschaulichung einer Galliumnitrid-Schottky-Diode für eine Hochfrequenz(HF)-Vorrichtung-Frontend-Verwendung gemäß einem vorherigen Ansatz.
    • 2A ist eine Veranschaulichung einer Diode mit geneigten FINNE-Implantationen zum Erhöhen eines maximalen Stroms pro Einheitsbreite gemäß einer Ausführungsform.
    • 2B ist eine Veranschaulichung eines Transistors für eine HF-Vorrichtung-Frontend-Verwendung gemäß einer Ausführungsform.
    • 3 ist eine Veranschaulichung einer Halbleiterstruktur mit integrierter Schottky-Diode und Transistorkomponenten gemäß einer Ausführungsform.
    • 4A-4L sind Veranschaulichungen von Querschnitten einer Halbleiterstruktur, die eine integrierte Schottky-Diode und Transistorkomponenten beinhaltet, während eines Fertigungsprozesses gemäß einer Ausführungsform.
    • 5A-5Q sind Veranschaulichungen von Querschnitten einer Halbleiterstruktur, die eine integrierte Schottky-Diode und Transistorkomponenten beinhaltet, während eines Fertigungsprozesses gemäß einer Ausführungsform.
    • 6 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der vorliegenden Offenbarung.
    • 7 ist ein Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Ansätze zum Erhöhen des maximalen Stroms pro Einheitsbreite, der durch eine Schottky-Diode bewältigt werden kann, durch Bilden von Implantationen, die die Schottky-Diode-Querschnittsfläche für laterale Stromleitung vergrößern, sind beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie beispielsweise spezielle Integrations- und Materialbedingungen, dargelegt, um ein umfassendes Verständnis von Ausführungsformen der vorliegenden Offenbarung zu vermitteln. Es wird für einen Fachmann ersichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Einzelheiten umgesetzt werden können. In anderen Fällen werden wohlbekannte Merkmale, wie etwa Gestaltungslayouts integrierter Schaltkreise, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verschleiern. Außerdem versteht es sich, dass die verschiedenen Ausführungsformen, die in den Figuren gezeigt sind, veranschaulichende Repräsentationen sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Eine gewisse Terminologie kann in der folgenden Beschreibung auch lediglich zum Zweck der Bezugnahme verwendet werden und soll dementsprechend nicht beschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „oberer“, „unterer“, „oberhalb“ und „unterhalb“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie etwa „vorne“, „hinten“, „Rückseite“ und „Seite“ beschreiben die Orientierung und/oder Lage von Teilen der Komponente innerhalb eines konsistenten, aber willkürlichen Bezugsrahmens, der durch Bezugnahme auf den Text und die assoziierten Zeichnungen, die die besprochene Komponente beschreiben, klargemacht wird. Eine solche Terminologie beinhaltet möglicherweise die oben speziell erwähnten Wörter, Ableitungen davon und Wörter mit ähnlicher Bedeutung.
  • Eine Unzulänglichkeit vorheriger Ansätze zum Bereitstellen eines Hochfrequenz(HF)-Frontend-Schutzes vor elektrostatischer Entladung (ESD) ist die Sättigung des zweidimensionalen Elektronengases (2DEG) bei starken elektrischen Feldern. Die Sättigung des 2DEG bei starken Feldern beschränkt den maximalen Strom pro Einheitsbreite, der durch die Diode umgelenkt werden kann. Ein Prozess und eine Vorrichtung, die die Unzulänglichkeiten solcher vorheriger ESD-Schutzschaltkreise für HF-Vorrichtungen bewältigen, ist offenbart. Bei einer Ausführungsform wird eine größere Querschnittsfläche einer Schottky-Diode als in den vorherigen Ansätzen zur lateralen Leitung von Strom erschaffen. Die größere Querschnittsfläche ermöglicht, dass die Schottky-Diode eine größere Menge eines ESD-Diodenstroms pro Einheitsbreite umlenkt. Bei einer Ausführungsform wird die größere Querschnittsfläche gebildet, indem geneigte Implantationen in eine Finnenstruktur der Schottky-Diode vorgenommen werden, welche dem Erweitern der Querschnittsfläche der Schottky-Diode dient, die zum Leiten von Strom verwendet wird.
  • Bei anderen Ausführungsformen werden Implantationen in der Oberfläche auf einer Epitaxieschicht gebildet, die sich unterhalb der Anode befindet. Die implantierte „Spitze“ ermöglicht einen höheren ESD-Strom pro Einheitsbreite als die Schottky-Dioden, die das 2DEG verwenden. Es versteht sich, dass die Schottky-Dioden, die größere Querschnittsflächen zum Bewältigen größerer ESD-Ströme pro Einheitsbreite verwenden, die Produktion von Chips ermöglichen, die kleinere Chipflächen und daher kleine parasitäre Kapazitäten, die mit den ESD-Dioden assoziiert sind, aufweisen. Dies verbessert eine Schaltkreisleistungsfähigkeit und reduziert eine Gesamtfläche und Kosten.
  • 1 ist eine Veranschaulichung einer Galliumnitrid-Schottky-Diode 100 für eine HF-Vorrichtung-Frontend-Verwendung, die gemäß einem vorherigen Ansatz strukturiert ist. Die Galliumnitrid-Schottky-Diode 100 ist eine Halbleiterdiode, die durch den Übergang eines Halbleiters (z. B. einer Epitaxieschicht 105) und eines Metalls (z. B. einer Nickelanode 117) gebildet ist. 1 zeigt ein Substrat 101, einen Puffer 103, eine Galliumnitridepitaxieschicht 105, einen ersten Anodenkontakt 107, einen zweiten Anodenkontakt 109, Aluminiumnitrid 111, eine Aluminiumindiumnitridschicht 113, eine Hartmaske 115 und eine Nickelanode 117.
  • Unter Bezugnahme auf 1 ist das Substrat 101 die unterste Schicht der Struktur der Galliumnitrid-Schottky-Diode 100. Der Puffer 103 ist oberhalb des Substrats 101 gebildet. Die Galliumnitridepitaxieschicht 105 ist oberhalb des Puffers 103 gebildet. Die Aluminiumnitridschicht 111 ist oberhalb der Galliumnitridepitaxieschicht 105 gebildet. Die Aluminiumindiumnitridschicht 113 ist oberhalb der Aluminiumnitridschicht 111 gebildet. Die Hartmaske 115 ist oberhalb der Aluminiumindiumnitridschicht 113 gebildet. Die Nickelanode 117 erstreckt sich durch die Hartmaske 115, die Aluminiumindiumnitridschicht 113 und die Aluminiumnitridschicht 111 und kontaktiert die obere Oberfläche der Galliumnitridschicht 105. In 1 ist der Übergang zwischen der Nickelanode 117 und der Galliumnitridepitaxieschicht 105 ein Metall-Halbleiter-Übergang, wo die Schottky-Barriere der Galliumnitrid-Schottky-Diode 100 gebildet ist. Die Galliumnitrid-Schottky-Diode 100 verwendet eine laterale 2DEG-Leitung. Jedoch beschränkt die Sättigung des 2DEG bei starken Feldern den maximalen Strom pro Einheitsbreite, der durch die Diode geleitet werden kann. Die Sättigung des 2DEG ist der Punkt, bei dem die Stromleitung der Diode nicht weiter zunehmen kann.
  • 2A ist eine Veranschaulichung einer Diode 200A mit geneigten FINNE-Implantationen zum Erhöhen einer maximalen Stromleitung pro Einheitsbreite. 2A zeigt ein Lateralleitungsgebiet 201, ein erstes Kathodengebiet 203, ein zweites Kathodengebiet 205, einen Isolator 206, ein Schottky-Barriere-Material 207, ein Dielektrikum 209, eine Hartmaske 211, ein Schottky-Metall 213, einen Isolator 214, eine Epitaxieschicht 215 und ein Substrat 217.
  • Unter Bezugnahme auf 2A ist das Substrat 217 die unterste Schicht der Struktur der Diode 200A. Die Epitaxieschicht 215 ist oberhalb des Substrats 217 gebildet. Das erste Kathodengebiet 203 ist oberhalb der Epitaxieschicht 215 gebildet. Das zweite Kathodengebiet 205 ist oberhalb der Epitaxieschicht 215 gebildet. Der Isolator 206 ist oberhalb der Epitaxieschicht 215 gebildet. Das Schottky-Barriere-Material 207 ist oberhalb des Lateralleitungsgebiets 201 gebildet. Das Lateralleitungsgebiet 201 ist oberhalb der Epitaxieschicht 215 gebildet. Die Hartmaske 211 ist oberhalb des Dielektrikums 209 gebildet. Das Dielektrikum 209 ist oberhalb des Schottky-Barriere-Materials 207 gebildet. Der Isolator 214 ist oberhalb der Hartmaske 211 gebildet. Bei einer Ausführungsform ist die Schottky-Diode 200A mit dem in 2B gezeigten Transistor 200B integriert. Bei anderen Ausführungsformen ist die Schottky-Diode 200A möglicherweise nicht mit einem Transistor integriert.
  • Bei einer Ausführungsform kann das Lateralleitungsgebiet 201 aus n-Galliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das Lateralleitungsgebiet aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das erste Kathodengebiet 203 aus dotiertem Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das erste Kathodengebiet aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das zweite Kathodengebiet 205 aus Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das zweite Kathodengebiet 205 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Isolator 206 aus Siliciumdioxid gebildet sein. Bei anderen Ausführungsformen kann der Isolator 206 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Schottky-Barriere-Material 207 aus Aluminiumindiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das Schottky-Barriere-Material 207 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Dielektrikum 209 aus Aluminiumoxid gebildet sein. Bei anderen Ausführungsformen kann das Dielektrikum 209 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann die Hartmaske 211 aus Siliciumnitrid oder Siliciumdioxid gebildet sein. Bei anderen Ausführungsformen kann die Hartmaske 211 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Schottky-Metall 213 aus Nickel gebildet sein. Bei anderen Ausführungsformen kann das Schottky-Metall 213 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann die Epitaxieschicht 215 aus Galliumnitrid gebildet sein. Bei anderen Ausführungsformen kann die Epitaxieschicht 215 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Substrat 217 aus Silicium gebildet sein. Bei anderen Ausführungsformen kann das Substrat 217 aus anderen Materialien gebildet sein.
  • Unter Bezugnahme auf 2A ist das Lateralstromleitungsgebiet 201 ein Implantationsgebiet, das in einer FINNE-Komponente der Halbleiterstruktur gebildet ist, aus der die Diode 200A gebildet ist, die die Größe der Querschnittsfläche der Diode 200A erhöht, die eine laterale Stromleitung unterstützt. Die Lateralstromleitungsimplantation 201 kann durch eine Vereinigung von Implantationen erzeugt werden, die auf gegenüberliegenden Seiten einer FINNE-Struktur (nachfolgend ausführlich beschrieben) gebildet sind. Bei einer Ausführungsform erhöht die Lateralstromleitungsimplantation 201 im Wesentlichen den Querschnitt des Galliumnitrids, der einen Stromfluss unterstützt, im Vergleich zu dem Stromleitungsgebiet von 2DEG-Vorrichtungen.
  • Das erste Kathodengebiet 203 und das zweite Kathodengebiet 205 können mit einer/einem (nicht gezeigten) Kathodenelektrode/-anschluss der Diode 200 gekoppelt sein. Das Verwenden des ersten Kathodengebiets 203 und des zweiten Kathodengebiets 205 ermöglicht, dass die Diode 200 mehr Strom führt/durchlässt als unter Verwendung des ersten Kathodengebiets 203 oder des zweiten Kathodengebiets 205 geführt werden kann. Bei einer Ausführungsform können einzelne des ersten Kathodengebietes 203 oder des zweiten Kathodengebietes 205 verwendet werden, indem ermöglicht wird, dass das andere des ersten Kathodengebietes 203 oder des zweiten Kathodengebietes 205 potentialfrei ist. In der Ausführungsform in 2A stellt die Konfiguration des ersten Kathodengebiets 203 und des zweiten Kathodengebiets 205 in der Diode 200A eine symmetrische Kathodenkonfiguration bereit.
  • Das Schottky-Metall 213 beinhaltet ein unteres Ende, das sich in das Schottky-Barriere-Material 207 hinein erstreckt, und ein obere Ende, das mit einem Anschluss gekoppelt werden kann. Die Beschaffenheit der Grenzfläche zwischen dem Schottky-Metall 213 und dem Schottky-Barriere-Material 207 ermöglich aufgrund des Fehlens einer Sperrverzögerungszeit ein schnelles Schalten. Bei einer Ausführungsform ist das Schottky-Barriere-Material 207 oberhalb der Epitaxieschicht 215 gebildet und erstreckt sich um einen unteren Teil des Schottky-Metalls 213 herum. Das Schottky-Barriere-Material 207 ist der Halbleiterteil des Metall-Halbleiter-Übergangs, der durch das Schottky-Metall 213 und das Schottky-Barriere-Material 207 gebildet ist.
  • Im Betrieb ist die Schottky-Diode 200A beim Auftreten eines ESD-Ereignisses in Vorwärtsrichtung vorgespannt und leitet einen Strom zwischen der Anode und der Kathode. Die Schottky-Diode 200A führt den ESD-Strom zum Beispiel zu Masse. Auf diese Weise wird verhindert, dass der Strom eine Schaltungsanordnung, wie etwa eine HF-Vorrichtung-Frontend-Schaltungsanordnung, die Transistoren beinhalten kann (die sich bei dem Frontend einer assoziierten HF-Vorrichtung befinden können), beschädigt. Weil die Schottky-Diode 200A eine größere Querschnittsfläche zur lateralen Leitung eines Stroms aufweist als dies für 2DEG-Ansätze, wie etwa unter Bezugnahme auf 1 beschrieben, der Fall ist, kann die Schottky-Diode 200A bei einer Ausführungsform einen größeren ESD-Diodenstrom pro Einheitsbreite handhaben und ermöglicht die Verwendung einer geringeren Chipfläche für Dioden als jene Ansätze. Dementsprechend sind kleinere parasitäre Kapazitäten mit der Schottky-Diode 200A assoziiert. Bei einer Ausführungsform stellt die Schottky-Diode 200A eine verbesserte Schaltkreisleistungsfähigkeit, eine reduzierte Gesamtfläche und reduzierte Kosten bereit.
  • 2B ist eine Veranschaulichung eines Transistors 200B für eine HF-Vorrichtung-Frontend-Verwendung gemäß einer Ausführungsform. 2B zeigt ein Substrat 251, eine Epitaxieschicht 253, eine Source 255, einen Drain 257, einen Isolator 259, einen Halbleiter 261, einen Isolator 263, einen Isolator 265, einen Isolator 267, ein High-k-Dielektrikum 269 und ein Metall-Gate 271.
  • Unter Bezugnahme auf 2B ist das Substrat 251 die unterste Schicht der Struktur des Transistors 200B. Die Epitaxieschicht 253 ist oberhalb des Substrats 251 gebildet. Die Source 255 ist oberhalb der Epitaxieschicht 253 gebildet. Der Drain 257 ist oberhalb der Epitaxieschicht 253 gebildet. Der Isolator 259 ist oberhalb der Epitaxieschicht 253 gebildet. Der Halbleiter 261 ist oberhalb der Epitaxieschicht 253 gebildet. Der Isolator 263 ist oberhalb des Halbleiters 261 gebildet. Der Isolator 265 ist oberhalb des Isolators 263 gebildet. Der Isolator 267 ist oberhalb des Isolators 259, der Source 255 und des Drains 257 gebildet. Das High-k-Dielektrikum 269 ist auf der Unterseite und den Seitenwänden des Metall-Gates 271 gebildet. Bei einer Ausführungsform kann der Transistor 200B mit der in 2A gezeigten Schottky-Diode 200A integriert sein. Außerdem kann der Transistor 200B bei einer Ausführungsform neben der Schottky-Diode 200A in einem Prozess gefertigt werden, der einige der gleichen Fertigungsvorgänge beinhalten kann, die bei der Fertigung der Schottky-Diode 200A verwendet werden.
  • Bei einer Ausführungsform kann die Epitaxieschicht 253 aus Galliumnitrid gebildet sein. Bei anderen Ausführungsformen kann die Epitaxieschicht 253 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann die Source 255 aus Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann die Source 255 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Drain 257 aus Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann der Drain 257 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Isolator 259 aus Siliciumdioxid gebildet sein. Bei anderen Ausführungsformen kann der Isolator 259 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Halbleiter 261 aus Aluminiumindiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann der Halbleiter 261 aus einem anderen Material gebildet sein. Bei einer Ausführungsform kann der Isolator 263 aus Aluminiumoxid gebildet sein. Bei anderen Ausführungsformen kann der Isolator 263 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Isolator 265 aus Siliciumnitrid oder Siliciumdioxid gebildet sein. Bei anderen Ausführungsformen kann der Isolator 265 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Isolator 267 aus Siliciumnitrid oder Siliciumdioxid gebildet sein. Bei anderen Ausführungsformen kann der Isolator 267 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Metall-Gate 271 aus Nickel gebildet sein. Bei anderen Ausführungsformen kann das Metall-Gate 271 aus anderen Materialien gebildet sein.
  • Im Betrieb wird der Transistor 200B eingeschaltet, wenn eine Spannung, die an das Metall-Gate 271 angelegt wird, die Schwellenspannung des Transistors 200B erreicht. Bei einer Ausführungsform kann der Transistor 200B ein Teil einer Schaltungsanordnung sein, die durch die Schottky-Diode 200A geschützt ist. In einem solchen Fall führt die Schottky-Diode 200A den ESD-Strom von dem Transistor 200B weg zu Masse. Auf diese Weise wird verhindert, dass der Strom eine Schaltungsanordnung, wie etwa eine HF-Vorrichtung-Frontend-Schaltungsanordnung, die den Transistor 200B beinhalten kann, beschädigt. Weil die Schottky-Diode 200A eine größere Querschnittsfläche zur lateralen Leitung eines Stroms aufweist als dies für die hier beschriebenen 2DEG-Ansätze der Fall ist, kann die Schottky-Diode 200A bei einer Ausführungsform einen größeren ESD-Strom pro Einheitsbreite handhaben als es für solche 2DEG-Ansätze der Fall ist. Die Kapazität, einen größeren ESD-Strom pro Einheitsbreite zu handhaben, ermöglicht die Verwendung eines geringeren Chipraums für Dioden als es für 2DEG-Ansätze der Fall ist. Zudem ermöglicht der größere ESD-Strom pro Einheitsbreite, dass die Schottky-Diode 200B ein größeren Schutzgrad für eine HF-Schaltungsanordnung bereitgestellt.
  • 3 ist eine Veranschaulichung einer integrierten Schottky-Diode 300A und eines Transistors 300B der Halbleiterstruktur 300 gemäß einer Ausführungsform. 3 zeigt eine Schottky-Diode 300A, die eine Lateralleitungsimplantation 301, ein erstes Kathodengebiet 303, ein zweites Kathodengebiet 305, einen Halbleiter 307, einen Halbleiter 309, Abstandshalter 311, eine Anode 313, eine Epitaxieschicht 315 und ein Substrat 317 beinhaltet. 3 zeigt auch einen Transistor 300B, der zusätzlich zu Komponenten, die mit der Schottky-Diode 300A geteilt werden, eine Source 351, einen Drain 353, einen Halbleiter 355, einen Halbleiter 357, einen Gate-Isolator 359 und ein Gate 361 beinhaltet.
  • Unter Bezugnahme auf 3 ist die Epitaxieschicht 315 in dem Gebiet der Halbleiterstruktur 300, das der Schottky-Diode 300A entspricht, oberhalb des Substrats 317 gebildet. Die Lateralleitungsimplantation 301 ist in der Epitaxieschicht 315 gebildet. Das erste Kathodengebiet 303 ist oberhalb der Epitaxieschicht 315 gebildet. Das zweite Kathodengebiet 305 ist oberhalb der Epitaxieschicht 315 gebildet. Der Halbleiter 307 ist oberhalb des Halbleiters 309 und angrenzend an die Abstandshalter 311 gebildet. Der Halbleiter 309 ist oberhalb der Lateralleitungsimplantation 301 gebildet. Die Abstandshalter 311 sind oberhalb des Halbleiters 309 gebildet. Das Schottky-Metall 313 ist oberhalb des Halbleiters 309 gebildet.
  • In dem Gebiet der Halbleiterstruktur 300, das dem Transistor 300B entspricht, sind das Source-Gebiet 351 und das Drain-Gebiet 353 oberhalb der Epitaxieschicht 315 gebildet. Der Halbleiter 357 ist oberhalb des Halbleiters 355 und angrenzend an den Gate-Isolator 359 gebildet. Der Halbleiter 355 ist oberhalb der Epitaxieschicht 315 gebildet.
  • Bei einer Ausführungsform kann die Epitaxieschicht 315 aus Galliumnitrid gebildet sein. Bei anderen Ausführungsformen kann die Epitaxieschicht 315 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann die Lateralleitungsimplantation 301 aus n-Typ-Galliumnitrid gebildet sein. Bei anderen Ausführungsformen kann die Lateralleitungsimplantation 301 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das erste Kathodengebiet 303 aus Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das erste Kathodengebiet 303 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das zweite Kathodengebiet 305 aus Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das zweite Kathodengebiet 305 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Halbleiter 307 aus Aluminiumindiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann der Halbleiter 307 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Halbleiter 309 aus Aluminiumnitrid gebildet sein. Bei anderen Ausführungsformen kann der Halbleiter 309 aus anderen Materialien gebildet sein. Bei einer Ausführungsform können die Abstandshalter 311 aus Siliciumdioxid gebildet sein. Bei anderen Ausführungsformen können die Abstandshalter 311 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Schottky-Metall 313 aus Nickel gebildet sein. Bei anderen Ausführungsformen kann das Schottky-Metall 313 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Source-Gebiet 351 aus Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das Source-Gebiet 351 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Drain-Gebiet 353 aus Indiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann das Drain-Gebiet 353 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Halbleiter 357 aus Aluminiumindiumgalliumnitrid, Aluminiumindiumnitrid oder Aluminiumgalliumnitrid gebildet sein. Bei anderen Ausführungsformen kann der Halbleiter 357 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann der Halbleiter 355 aus Aluminiumnitrid gebildet sein. Bei anderen Ausführungsformen kann der Halbleiter 355 aus anderen Materialien gebildet sein. Bei einer Ausführungsform kann das Gate 361 aus Nickel gebildet sein. Bei anderen Ausführungsformen kann das Gate 361 aus anderen Materialien gebildet sein.
  • Unter Bezugnahme auf 3 ist die Lateralstromleitungsimplantation 301 eine Implantation, die in der Epitaxieschicht 315 der Halbleiterstruktur 300 gebildet ist, aus der die Diode 300A gebildet ist. Die Lateralstromleitungsimplantation 301 erhöht die Größe des Querschnitts der Diode 300A, der einen Stromfluss unterstützt. Bei einer Ausführungsform erhöht die Lateralstromleitungsimplantation 301 den Querschnitt des Galliumnitrids, der einen Stromfluss unterstützt, im Vergleich zu dem Stromleitungsgebiet von 2DEG-Vorrichtungen. Bei einer Ausführungsform transformiert die Lateralstromleitungsimplantation 301 den Leitungskanal von einem 2-dimensionalen planaren Kanal, der auf die Grenzfläche bei der oberen Oberfläche der Epitaxieschicht 315 begrenzt ist, in einen 3-dimensionalen Kanal, der sich von der Grenzfläche weg bis zu einer Tiefe erstreckt, die durch die Tiefe der Implantationen definiert ist.
  • Das erste Kathodengebiet 303 und das zweite Kathodengebiet 305 können mit einer (nicht gezeigten) Elektrode der Diode 300A gekoppelt sein. Die Konfiguration des ersten Kathodengebiets 303 und des zweiten Kathodengebiets 305, wie in 3 gezeigt, ermöglicht, dass die Diode 300A mehr Strom handhabt als unter Verwendung einzelner des ersten Kathodengebiets 303 oder des zweiten Kathodengebiets 305 gehandhabt werden kann. Bei einer Ausführungsform können einzelne des ersten Kathodengebietes 303 oder des zweiten Kathodengebietes 305 verwendet werden, indem ermöglicht wird, dass das Kathodengebiet, das nicht verwendet wird, potentialfrei ist.
  • Im Betrieb ist die Schottky-Diode 300A beim Auftreten eines ESD-Ereignisses in Vorwärtsrichtung vorgespannt und führt den ESD-Strom zum Beispiel zu Masse. Auf diese Weise wird verhindert, dass der ESD-Strom eine Schaltungsanordnung, wie etwa eine HF-Vorrichtung-Frontend-Schaltungsanordnung, die Transistoren beinhalten kann (z. B. den Transistor 300B, der sich bei dem Frontend einer assoziierten HF-Vorrichtung befinden kann), beschädigt. Weil die Schottky-Diode 300A eine größere Querschnittsfläche zur lateralen Leitung eines Stroms aufweist als dies für 2DEG-Ansätze der Fall ist, kann die Schottky-Diode 300A bei einer Ausführungsform einen größeren ESD-Strom pro Einheitsbreite handhaben und eine geringere Chipfläche als Dioden, die eine 2DEG-Leitung verwenden, verwenden. Dementsprechend weist die Schottky-Diode 300A kleinere parasitäre Kapazitäten auf. Bei einer Ausführungsform stellt die Schottky-Diode 300A eine verbesserte Schaltkreisleistungsfähigkeit, eine reduzierte Gesamtfläche und reduzierte Kosten bereit.
  • 4A-4L sind Veranschaulichungen von Querschnitten einer Halbleiterstruktur während eines Fertigungsprozesses einer Diode, die Implantationen für einen erhöhten Lateralstromleitungsquerschnitt und einen integrierten Transistor beinhaltet.
  • Unter Bezugnahme auf 4A beinhaltet ein Querschnitt einer Halbleiterstruktur 400 nach einigen Vorgängen eine Pufferschicht 403, die auf einem Halbleitersubstrat 401 gebildet ist, eine Halbleiterschicht 405, die auf der Pufferschicht 403 gebildet ist, und eine Schottky-Barriere-Schicht 407, die auf der Halbleiterschicht 405 gebildet ist.
  • Unter Bezugnahme auf 4B werden nach einem oder mehreren Vorgängen, die zu dem in 4A gezeigten Querschnitt führen, eine Hartmaske 411 und ein Isolator 413 in der Schottky-Barriere-Schicht 407 gebildet. Bei einer Ausführungsform wird die Hartmaske 411 auf der oberen Oberfläche des Isolators 413 gebildet.
  • Unter Bezugnahme auf 4C wird nach einem oder mehreren Vorgängen, die zu dem in 4B gezeigten Querschnitt führen, eine FINNE 415 gebildet. Bei einer Ausführungsform wird die FINNE 415 gebildet, indem das Halbleitermaterial 405 entfernt wird, das nicht durch die Hartmaske 411 geschützt ist.
  • Unter Bezugnahme auf 4D wird nach einem oder mehreren Vorgängen, die zu dem in 4C gezeigten Querschnitt führen, eine Isolatorschicht 417 gebildet, die oberhalb der Halbleiterschicht 405 gebildet ist. Bei einer Ausführungsform wird die Halbleiterschicht 417 oberhalb des vertieften Teils der Halbleiterschicht 405 aufgewachsen. Bei einer Ausführungsform kann die Isolatorschicht 417 aus einem Oxid gebildet sein. Bei anderen Ausführungsformen kann die Isolatorschicht 417 aus anderen Materialien gebildet sein.
  • Unter Bezugnahme auf 4E wird nach einem oder mehreren Vorgängen, die zu dem in 4D gezeigten Querschnitt führen, die Isolatorschicht 417 teilweise entfernt und werden Implantationen 419 in den Seiten der FINNE 415 gebildet. Bei einer Ausführungsform sind die Implantationen 419 geneigt. Bei anderen Ausführungsformen sind die Implantationen 419 möglicherweise nicht geneigt. Bei einer Ausführungsform wird eine Maske 421 auf der oberen Oberfläche des Teils mit dem Transistor 400B der Halbleiterstruktur 400 gebildet, um den Teil mit dem Transistor 400B der Halbleiterstruktur 400 von den Implantationen 419 zu schützen.
  • Unter Bezugnahme auf 4F wird nach einem oder mehreren Vorgängen, die zu dem in 4E gezeigten Querschnitt führen, ein Isolatormaterial 423 oberhalb der Implantationen 419 aufgewachsen.
  • Unter Bezugnahme auf 4G oben wird nach einem oder mehreren Vorgängen, die zu dem in 4F gezeigten Querschnitt führen, eine Maske 425 oberhalb des Isolatormaterials 423 und der Hartmaske 411 gebildet. 4G unten zeigt eine Querschnittsansicht, die orthogonal zu der Querschnittsansicht ist, die oben gezeigt ist.
  • Unter Bezugnahme auf 4H wird nach einem oder mehreren Vorgängen, die zu dem in 4G gezeigten Querschnitt führen, ein Vorgang eines Epitaxieunterschnitts 427 durchgeführt.
  • Unter Bezugnahme auf 4I wird nach einem oder mehreren Vorgang, die zu dem in 4H gezeigten Querschnitt führen, Epitaxiematerial einer ersten Kathode 429 und einer zweiten Kathode 431 in den Räumen aufgewachsen, die in dem mit 4H assoziierten Vorgang gebildet wurden. Bei einer Ausführungsform kann das Epitaxiematerial der ersten Kathode 429 und der zweiten Kathode 431 Indiumgalliumnitrid beinhalten.
  • Unter Bezugnahme auf 4J wird nach einem oder mehreren Vorgängen, die zu dem in 41 gezeigten Querschnitt führen, eine Maske 433 auf der oberen Oberfläche der Halbleiterstruktur 400 gebildet.
  • Unter Bezugnahme auf 4K wird nach einem oder mehreren Vorgängen, die zu dem in 4J gezeigten Querschnitt führen, ein Graben 434 unter Verwendung der Maske 433 gebildet.
  • Unter Bezugnahme auf 4L wird nach einem oder mehreren Vorgängen, die zu dem in 4K gezeigten Querschnitt führen, der Graben 434 mit einem Metallanodenmaterial 435 gefüllt. Bei einer Ausführungsform wird der Transistor-Gate-Graben als Teil desselben Vorgangs mit einem Metall-Gate-Material 437 gefüllt.
  • 5A-5Q sind Veranschaulichungen von Querschnitten einer Halbleiterstruktur 500 während eines Fertigungsprozesses einer Diode, die Implantationen für einen erhöhten Lateralstromleitungsquerschnitt und einen integrierten Transistor beinhaltet.
  • Unter Bezugnahme auf 5A wird eine Epitaxieschicht 503 auf einem Halbleitersubstrat 501 gebildet und wird ein Halbleiter 505 auf der Epitaxieschicht 503 gebildet.
  • Unter Bezugnahme auf 5B wird nach einem oder mehreren Vorgängen, die zu dem in 5A gezeigten Querschnitt führen, eine Hartmaske 507 auf dem Halbleiter 505 gebildet und wird eine Ätzung durchgeführt. Aus der Ätzung werden Gräben 509 in der Halbleiterstruktur 500 gebildet und sie erstrecken sich in die Epitaxieschicht 503 hinein.
  • Unter Bezugnahme auf 5C werden nach einem oder mehreren Vorgängen, die zu dem in 5B gezeigten Querschnitt führen, die Gräben 509 mit einem STI-Oxid 511 gefüllt und wird die Oberfläche der Halbleiterstruktur 500 planarisiert, um die Hartmaske 507 zu entfernen (siehe 5D).
  • Unter Bezugnahme auf 5D wird nach einem oder mehreren Vorgängen, die zu dem in 5C gezeigten Querschnitt führen, eine Maske 512 auf der Oberfläche der Halbleiterstruktur 500 gebildet und wird ein Gebiet der Epitaxieschicht freigelegt. Fremdstoffe 513 werden in das freigelegte Gebiet der Epitaxieschicht 503 der Halbleiterstruktur 500 implantiert und aktiviert.
  • Unter Bezugnahme auf 5E wird nach einem oder mehreren Vorgängen, die zu dem in 5D gezeigten Querschnitt führen, eine Siliciumnitridschicht 515 auf dem Isolator 505 gebildet und wird eine Polysiliciumschicht 517 auf der Siliciumnitridschicht 515 gebildet.
  • Unter Bezugnahme auf 5F wird nach einem oder mehreren Vorgängen, die zu dem in 5E gezeigten Querschnitt führen, die Polysiliciumschicht 517 strukturiert.
  • Unter Bezugnahme auf 5G wird nach einem oder mehreren Vorgängen, die zu dem in 5F gezeigten Querschnitt führen, ein Siliciumnitrid 519 oberhalb der verbleibenden Polysiliciumschicht 517 gebildet.
  • Unter Bezugnahme auf 5H wird nach einem oder mehreren Vorgängen, die zu dem in 5G gezeigten Querschnitt führen, das Siliciumnitrid 519 zum Bilden von Abstandshaltern 521 geätzt.
  • Unter Bezugnahme auf 51 wird nach einem oder mehreren Vorgang, die zu dem in 5H gezeigten Querschnitt führen, eine Polarisationsschicht 523 auf der Oberfläche der Halbleiterstruktur 500 gebildet.
  • Unter Bezugnahme auf 5J wird nach einem oder mehreren Vorgängen, die zu dem in 51 gezeigten Querschnitt führen, eine Maske 525 auf der oberen Oberfläche der Halbleiterstruktur 500 gebildet.
  • Unter Bezugnahme auf 5K werden nach einem oder mehreren Vorgängen, die zu dem in 5J gezeigten Querschnitt führen, Gräben 527 unter Verwendung der Maske 525 gebildet.
  • Unter Bezugnahme auf 5L werden nach einem oder mehreren Vorgängen, die zu dem in 5K gezeigten Querschnitt führen, die Gräben 527 mit einem Source- und Drain-Material 529 (und einem Kathodenmaterial in dem Gebiet der Schottky-Diode) gefüllt.
  • Unter Bezugnahme auf 5M werden nach einem oder mehreren Vorgängen, die zu dem in 5L gezeigten Querschnitt führen, Räume in der Oberfläche der Halbleiterstruktur 500 mit einem Isolatormaterial gefüllt und planarisiert.
  • Unter Bezugnahme auf 5N wird nach einem oder mehreren Vorgängen, die zu dem in 5M gezeigten Querschnitt führen, eine Maske 530 auf der Oberfläche der Halbleiterschicht 500 gebildet und wird ein Dummy-Gate des Transistors 500B mit einem Metall 531 ersetzt.
  • Unter Bezugnahme auf 5O wird nach einem oder mehreren Vorgängen, die zu dem in 5N gezeigten Querschnitt führen, das Dummy-Gate der Schottky-Diode 500A entfernt und wird ein Raum 532 durch die Entfernung des Dummy-Gates gebildet.
  • Unter Bezugnahme auf 5P wird nach einem oder mehreren Vorgängen, die zu dem in 5O gezeigten Querschnitt führen, der Raum 532, der durch Entfernen des Dummy-Gates gebildet wird, mit einem Gate-Metall 533 gefüllt. Bei einer Ausführungsform weist das resultierende Gate eine T-Gate-Struktur auf. Bei anderen Ausführungsformen weist das resultierende Gate andere Strukturen auf.
  • Unter Bezugnahme auf 5Q wird nach einem oder mehreren Vorgängen, die zu dem in 5P gezeigten Querschnitt führen, die Maske 530 entfernt.
  • Implementierungen von Ausführungsformen der Erfindung können auf einem Substrat, wie etwa einem Halbleitersubstrat, gebildet oder ausgeführt werden. Bei einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung von Volumensilicium oder einer Silicium-auf-Isolator-Unterstruktur gebildet ist. Bei anderen Implementierungen kann das Halbleitersubstrat unter Verwendung alternativer Materialien gebildet sein, die mit Silicium kombiniert sein können oder nicht und die unter anderem Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder andere Kombinationen von Gruppe-III-V- oder Gruppe-IV-Materialien beinhalten. Obwohl hier einige Beispiele für Materialien, aus denen das Substrat gebildet sein kann, beschrieben sind, fällt ein beliebiges Material, das als eine Grundlage für den Aufbau einer Halbleitervorrichtung dienen kann, in die Idee und den Schutzumfang der vorliegenden Erfindung.
  • Mehrere Transistoren, wie etwa Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET oder einfach MOS-Transistoren), können auf dem Substrat gefertigt werden. Bei verschiedenen Implementierungen der Erfindung können die MOS-Transistoren ebenflächige Transistoren, nichtebenflächige Transistoren oder eine Kombination aus beidem sein. Nichtebenflächige Transistoren beinhalten FinFET-Transistoren, wie etwa Doppel-Gate-Transistoren oder Tri-Gate-Transistoren, und Wrap-Around- oder All-Around-Gate-Transistoren, wie Nanoband- und Nanodrahttransistoren. Obwohl die hier beschriebenen Implementierungen möglicherweise nur ebenflächige Transistoren veranschaulichen, ist anzumerken, dass die Erfindung auch unter Verwendung nichtebenflächiger Transistoren ausgeführt werden kann.
  • Jeder MOS-Transistor beinhaltet einen Gate-Stapel, der aus wenigstens zwei Schichten, einer Gate-Dielektrikum-Schicht und einer Gate-Elektrode-Schicht gebildet ist. Die Gate-Dielektrikum-Schicht kann eine Schicht oder einen Stapel von Schichten beinhalten. Die eine oder die mehreren Schichten können Siliciumoxid, Siliciumdioxid (SiO2) und/oder ein High-k-Dielektrikum-Material beinhalten. Das High-k-Dielektrikum-Material kann Elemente wie etwa Hafnium, Silicium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirconium, Barium, Strontium, Yttrium, Blei, Scandium, Niob und Zink beinhalten. Beispiele für High-k-Materialien, die in der Gate-Dielektrikum-Schicht verwendet werden können, beinhalten, unter anderem, Hafniumoxid, Hafniumsiliciumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Bei manchen Ausführungsformen kann ein Temperprozess an der Gate-Dielektrikum-Schicht ausgeführt werden, um ihre Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrode-Schicht wird auf der Gate-Dielektrikum-Schicht gebildet und kann in Abhängigkeit davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll, aus wenigstens einem p-Typ-Austrittsarbeit-Metall oder einem n-Typ-Austrittsarbeit-Metall bestehen. Bei manchen Implementierungen kann die Gate-Elektrode-Schicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeit-Metallschichten sind und wenigstens eine Metallschicht eine Füllmetallschicht ist.
  • Für einen PMOS-Transistor beinhalten Metalle, die für die Gate-Elektrode verwendet werden können, unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid. Eine p-Typ-Metallschicht wird die Bildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit ermöglichen, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt. Für einen NMOS-Transistor beinhalten Metalle, die für die Gate-Elektrode verwendet werden können, unter anderem Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie etwa Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid. Eine n-Typ-Metallschicht wird die Bildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit ermöglichen, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt.
  • Bei manchen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Teil im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, beinhaltet. Bei einer anderen Implementierung kann wenigstens eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine ebenflächige Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandteile aufweist, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei weiteren Implementierungen der Erfindung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und ebenflächigen nicht-U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die oben auf einer oder mehreren ebenflächigen nicht-U-förmigen Schichten gebildet sind.
  • Bei manchen Implementierungen der Erfindung kann ein Paar von Seitenwandabstandshaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein, so dass der Gate-Stapel eingeklammert wird. Die Seitenwandabstandshalter können aus einem Material wie etwa Siliciumnitrid, Siliciumoxid, Siliciumcarbid, mit Kohlenstoff dotiertem Siliciumnitrid und Siliciumoxinitrid gebildet werden. Prozesse zum Bilden von Seitenwandabstandshaltern sind in der Technik gut bekannt und beinhalten allgemein Abscheidungs- und Ätzprozessschritte. Bei einer alternativen Implementierung können mehrere Abstandshalterpaare verwendet werden, beispielsweise können zwei Paare, drei Paare oder vier Paare von Seitenwandabstandshaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet werden.
  • Wie in der Technik wohlbekannt ist, werden Source- und Drain-Gebiete innerhalb des Substrats angrenzend an den Gate-Stapel jedes MOS-Transistors gebildet. Die Source- und Drain-Gebiete werden allgemein unter Verwendung entweder eines Implantierungs-/Diffusionsprozesses oder eines Ätzung-/Abscheidung-Prozesses gebildet. Bei dem ersteren Prozess können Dotierungsstoffe, wie etwa Bor, Aluminium, Antimon, Phosphor oder Arsen, in das Substrat ionenimplantiert werden, um die Source- und Drain-Gebiete zu bilden. Ein Temperprozess, der die Dotierungsstoffe aktiviert und bewirkt, dass sie weiter in das Substrat diffundieren, folgt typischerweise auf den Ionenimplantierungsprozess. In dem letzteren Prozess kann das Substrat zuerst geätzt werden, um Vertiefungen an den Stellen der Source- und Drain-Gebiete zu bilden. Ein epitaktischer Abscheidungsprozess kann dann ausgeführt werden, um die Vertiefungen mit Material zu füllen, das verwendet wird, um die Source- und Drain-Gebiete zu fertigen. Bei manchen Implementierungen können die Source- und Drain-Gebiete unter Verwendung einer Siliciumlegierung, wie etwa Siliciumgermanium oder Siliciumcarbid, gefertigt werden. Bei manchen Implementierungen kann die epitaktisch abgeschiedene Siliciumlegierung in situ mit Dotierungsstoffen, wie etwa Bor, Arsen oder Phosphor, dotiert werden. Bei weiteren Ausführungsformen können die Source- und Drain-Gebiete unter Verwendung von einem oder mehreren alternativen Halbleitermaterialien wie Germanium oder einem/einer Gruppe-III-V-Material oder -Legierung gebildet werden. Und bei weiteren Ausführungsformen kann eine oder können mehrere Schichten aus Metall und/oder Metalllegierungen verwendet werden, um die Source- und Drain-Gebiete zu bilden.
  • Ein oder mehrere Zwischenschichtdielektrika (ILD: Interlayer Dielectric) werden über den MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung dielektrischer Materialien gebildet werden, die für ihre Anwendbarkeit in Strukturen integrierter Schaltkreise bekannt sind, wie etwa Low-k-Dielektrikum-Materialien. Beispiele für dielektrische Materialien, die verwendet werden können, beinhalten unter anderem Siliciumdioxid (SiO2), mit Kohlenstoff dotiertes Oxid (CDO: Carbon Doped Oxide), Siliciumnitrid, organische Polymere, wie etwa Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilicatglas (FSG) und Organosilicate, wie etwa Silsesquioxan, Siloxan oder Organosilicatglas. Die ILD-Schichten können Poren oder Luftspalte beinhalten, um ihre dielektrische Konstante weiter zu reduzieren.
  • 6 veranschaulicht eine Rechenvorrichtung 600 gemäß einer Implementierung der vorliegenden Erfindung. Die Rechenvorrichtung 600 beherbergt eine Platine 602. Die Platine 602 kann eine Anzahl an Komponenten, einschließlich unter anderem eines Prozessors 604 und wenigstens eines Kommunikationschips 606, beinhalten. Der Prozessor 604 ist physisch und elektrisch mit der Platine 602 gekoppelt. Bei manchen Implementierungen ist der wenigstens eine Kommunikationschip 606 auch physisch und elektrisch mit der Platine 602 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 606 Teil des Prozessors 604.
  • In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 600 andere Komponenten beinhalten, die physisch und elektrisch mit der Platine 602 gekoppelt sein können oder auch nicht. Diese anderen Komponenten beinhalten unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) und so weiter).
  • Der Kommunikationschip 606 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 600. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium Daten kommunizieren können. Der Ausdruck impliziert nicht, dass die zugehörigen Vorrichtungen keinerlei Drähte aufweisen, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Der Kommunikationschip 606 kann beliebige einer Anzahl an drahtlosen Standards oder Protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 600 kann mehrere Kommunikationschips 606 beinhalten. Beispielsweise kann ein erster Kommunikationschip 606 kürzerreichweitiger drahtloser Kommunikation, wie etwa Wi-Fi und Bluetooth, gewidmet sein und kann ein zweiter Kommunikationschip 606 längerreichweitiger drahtloser Kommunikation, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
  • Der Prozessor 604 der Rechenvorrichtung 600 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 604 gekapselt ist. Bei manchen Implementierungen der Erfindung beinhaltet der Integrierter-Schaltkreis-Die des Prozessors eine oder mehrere Vorrichtungen, wie etwa MOSFET-Transistoren, die gemäß Implementierungen der Erfindung gebaut sind. Der Begriff „Prozessor“ kann auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung verweisen, die/der elektronische Daten von Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder einem Speicher gespeichert werden können.
  • Der Kommunikationschip 606 beinhaltet auch einen Integrierter-Schaltkreis-Die, der innerhalb des Kommunikationschips 606 gekapselt ist. Gemäß einer anderen Implementierung der Erfindung beinhaltet der Integrierter-Schaltkreis-Die des Kommunikationschips eine oder mehrere Vorrichtungen, wie etwa MOSFET-Transistoren, die gemäß Implementierungen der Erfindung gebaut sind.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 600 untergebracht ist, einen Integrierter-Schaltkreis-Die enthalten, der eine oder mehrere Vorrichtungen, wie etwa MOSFET-Transistoren, beinhaltet, die gemäß Implementierungen der Erfindung gebaut sind.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 600 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 7 veranschaulicht einen Interposer 700, der eine oder mehrere Ausführungsformen der Erfindung beinhaltet. Der Interposer 700 ist ein Zwischensubstrat, das zur Überbrückung von einem ersten Substrat 702 zu einem zweiten Substrat 704 verwendet wird. Das erste Substrat 702 kann zum Beispiel ein Integrierter-Schaltkreis-Die sein. Das zweite Substrat 704 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer Integrierter-Schaltkreis-Die sein. Allgemein ist der Zweck eines Interposers 700, eine Verbindung zu einem breiteren Rastermaß aufzuweiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 700 einen Integrierter-Schaltkreis-Die mit einer Kugelgitteranordnung (BGA: Ball Grid Array) 706 koppeln, die anschließend mit dem zweiten Substrat 704 gekoppelt werden kann. Bei manchen Ausführungsformen sind das erste und zweite Substrat 702/704 an gegenüberliegenden Seiten des Interposers 700 angebracht. Bei anderen Ausführungsformen sind das erste und zweite Substrat 702/704 an der gleichen Seite des Interposers 700 angebracht. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate über den Interposer 700 miteinander verbunden.
  • Der Interposer 700 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer aus alternierend starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer kann Metallzwischenverbindungen 708 und Vias 710 aufweisen, die unter anderem Siliciumdurchkontaktierungen (TSV - Through-Silicon Vias) 712 beinhalten. Der Interposer 700 kann ferner eingebettete Vorrichtungen 714 umfassen, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen beinhalten unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD(elektrostatische Entladung)-Vorrichtungen. Komplexere Vorrichtungen, wie etwa Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen, können auch auf dem Interposer 700 gebildet werden. Gemäß Ausführungsformen der Erfindung können hier offenbarte Einrichtungen oder Prozesse bei der Fertigung des Interposers 700 verwendet werden.
  • Ausführungsbeispiel 1: Eine Halbleitervorrichtung, die Folgendes beinhaltet: ein Substrat, eine Epitaxieschicht oberhalb des Substrats, ein Schottky-Barriere-Material auf der Epitaxieschicht, einen Schottky-Metall-Kontakt, der sich in das Schottky-Barriere-Material erstreckt, eine Finnenstruktur, die sich in einer ersten Richtung erstreckt, eine erste geneigte Implantation in einer ersten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist, und eine zweite geneigte Implantation in einer zweiten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist. Die zweite Seite liegt der ersten Seite gegenüber. Ein erstes Kathodengebiet und ein zweites Kathodengebiet sind durch Teile der ersten geneigten Implantation und der zweiten geneigten Implantation, die sich in der ersten Richtung erstrecken, gekoppelt.
  • Ausführungsbeispiel 2: Die Halbleitervorrichtung aus Ausführungsbeispiel 1, wobei sich der Schottky-Metall-Kontakt durch eine Hartmaske in das Schottky-Barriere-Material oberhalb der ersten geneigten Implantation und der zweiten geneigten Implantation erstreckt.
  • Ausführungsbeispiel 3: Die Halbleitervorrichtung aus Ausführungsbeispiel 1, wobei sich die erste geneigte Implantation und die zweite geneigte Implantation innerhalb der Finnenstruktur vereinigen.
  • Ausführungsbeispiel 4: Die Halbleitervorrichtung aus Ausführungsbeispiel 1, wobei das erste Kathodengebiet und das zweite Kathodengebiet ein Epitaxiematerial beinhalten, das sich abwärts in die erste geneigte Implantation und die zweite geneigte Implantation erstreckt.
  • Ausführungsbeispiel 5: Die Halbleitervorrichtung aus Ausführungsbeispiel 1, wobei sich die erste geneigte Implantation und die zweite geneigte Implantation in die Epitaxieschicht erstrecken.
  • Ausführungsbeispiel 6: Die Halbleitervorrichtung aus Ausführungsbeispiel 1, wobei die Epitaxieschicht Galliumnitrid umfasst.
  • Ausführungsbeispiel 7: Die Halbleitervorrichtung aus Ausführungsbeispiel 1, wobei das Substrat Silicium umfasst.
  • Ausführungsbeispiel 8: Die Halbleitervorrichtung aus Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei sich eine Pufferschicht auf der oberen Oberfläche des Substrats befindet.
  • Ausführungsbeispiel 9: Eine Halbleiterdiode, die Folgendes beinhaltet: ein Substrat, einen Schottky-Metall-Kontakt oberhalb des Substrats, ein Schottky-Barriere-Metall unterhalb des Schottky-Metall-Kontakts, ein erstes Kathodengebiet und ein zweites Kathodengebiet, und eine Epitaxieschicht unterhalb des ersten Kathodengebiets und des zweiten Kathodengebiets. Eine Implantation ist in einer oberen Oberfläche der Epitaxieschicht zwischen dem ersten Kathodengebiet und dem zweiten Kathodengebiet hergestellt.
  • Ausführungsbeispiel 10: Die Halbleiterdiode aus Ausführungsbeispiel 9, wobei der Schottky-Metall-Kontakt oberhalb der Implantation gebildet ist.
  • Ausführungsbeispiel 11: Die Halbleiterdiode aus Ausführungsbeispiel 9, wobei sich das Schottky-Barriere-Material zwischen dem ersten Kathodengebiet und dem zweiten Kathodengebiet erstreckt.
  • Ausführungsbeispiel 12: Die Halbleiterdiode aus Ausführungsbeispiel 9, wobei der Schottky-Metall-Kontakt eine T-Gate-Struktur aufweist.
  • Ausführungsbeispiel 13: Die Halbleiterdiode aus Ausführungsbeispiel 9, wobei der Schottky-Metall-Kontakt einen ersten Abstandshalter angrenzend an eine erste Seite und einen zweiten Abstandshalter angrenzend an eine zweite Seite aufweist.
  • Ausführungsbeispiel 14: Die Halbleiterdiode aus Ausführungsbeispiel 8, wobei die Epitaxieschicht Galliumnitrid umfasst.
  • Ausführungsbeispiel 15: Die Halbleiterdiode aus Ausführungsbeispiel 8, wobei das Substrat Silicium beinhaltet.
  • Ausführungsbeispiel 16: Die Halbleiterdiode aus Ausführungsbeispiel 9, 10, 11, 12, 13, 14 oder 15, wobei der erste Abstandshalter und der zweite Abstandshalter SiN umfassen.
  • Ausführungsbeispiel 17: Ein Verfahren beinhaltet Folgendes: Bilden eines Substrats, Bilden einer Epitaxieschicht oberhalb des Substrats, Bilden eines Schottky-Barriere-Materials auf der Epitaxieschicht, Bilden eines Schottky-Metall-Kontakts, der sich in das Schottky-Barriere-Material erstreckt, Bilden einer Finnenstruktur, die sich in einer ersten Richtung erstreckt, Bilden einer ersten geneigten Implantation in einer ersten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist, und Bilden einer zweiten geneigten Implantation in einer zweiten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist. Die zweite Seite liegt der ersten Seite gegenüber. Bilden eines ersten Kathodengebiets und eines zweiten Kathodengebiets, die durch Teile der ersten geneigten Implantation und der zweiten geneigten Implantation, die sich in der ersten Richtung erstrecken, gekoppelt sind.
  • Ausführungsbeispiel 18: Das Verfahren aus Ausführungsbeispiel 17, wobei sich der Schottky-Metall-Kontakt durch eine Hartmaske in das Schottky-Barriere-Material oberhalb der ersten geneigten Implantation und der zweiten geneigten Implantation erstreckt.
  • Ausführungsbeispiel 19: Das Verfahren aus Ausführungsbeispiel 17, wobei sich die erste geneigte Implantation und die zweite geneigte Implantation innerhalb der Finnenstruktur vereinigen.
  • Ausführungsbeispiel 20: Das Verfahren aus Ausführungsbeispiel 17, 18 oder 19, wobei das erste Kathodengebiet und das zweite Kathodengebiet ein Epitaxiematerial beinhalten, das sich abwärts in die erste geneigte Implantation und die zweite geneigte Implantation erstreckt.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; eine Epitaxieschicht oberhalb des Substrats; ein Schottky-Barriere-Material auf der Epitaxieschicht; einen Schottky-Metall-Kontakt, der sich in das Schottky-Barriere-Material erstreckt; eine Finnenstruktur, die sich in einer ersten Richtung erstreckt; eine erste geneigte Implantation in einer ersten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist; und eine zweite geneigte Implantation in einer zweiten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist, wobei die zweite Seite der ersten Seite gegenüberliegt; und ein erstes Kathodengebiet und ein zweites Kathodengebiet, die durch Teile der ersten geneigten Implantation und der zweiten geneigten Implantation, die sich in der ersten Richtung erstrecken, gekoppelt sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich der Schottky-Metall-Kontakt durch eine Hartmaske in das Schottky-Barriere-Material oberhalb der ersten geneigten Implantation und der zweiten geneigten Implantation erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei sich die erste geneigte Implantation und die zweite geneigte Implantation innerhalb der Finnenstruktur vereinigen.
  4. Halbleitervorrichtung nach Anspruch 1, wobei das erste Kathodengebiet und das zweite Kathodengebiet ein Epitaxiematerial beinhalten, das sich abwärts in die erste geneigte Implantation und die zweite geneigte Implantation erstreckt.
  5. Halbleitervorrichtung nach Anspruch 1, wobei sich die erste geneigte Implantation und die zweite geneigte Implantation in die Epitaxieschicht erstrecken.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die Epitaxieschicht Galliumnitrid umfasst.
  7. Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5 oder 6, wobei das Substrat Silicium umfasst.
  8. Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei sich eine Pufferschicht auf der oberen Oberfläche des Substrats befindet.
  9. Halbleiterdiode, die Folgendes umfasst: ein Substrat; einen Schottky-Metall-Kontakt oberhalb des Substrats; ein Schottky-Barriere-Metall unterhalb des Schottky-Metall-Kontakts; ein erstes Kathodengebiet und ein zweites Kathodengebiet; eine Epitaxieschicht unterhalb des ersten Kathodengebiets und des zweiten Kathodengebiets; und eine Implantation in einer oberen Oberfläche der Epitaxieschicht zwischen dem ersten Kathodengebiet und dem zweiten Kathodengebiet.
  10. Halbleiterdiode nach Anspruch 9, wobei der Schottky-Metall-Kontakt oberhalb der Implantation gebildet ist.
  11. Halbleiterdiode nach Anspruch 9, wobei sich das Schottky-Barriere-Material zwischen dem ersten Kathodengebiet und dem zweiten Kathodengebiet erstreckt.
  12. Halbleiterdiode nach Anspruch 9, wobei der Schottky-Metall-Kontakt eine T-Gate-Struktur aufweist.
  13. Halbleiterdiode nach Anspruch 9, wobei der Schottky-Metall-Kontakt einen ersten Abstandshalter angrenzend an eine erste Seite und einen zweiten Abstandshalter angrenzend an eine zweite Seite aufweist.
  14. Halbleiterdiode nach Anspruch 9, wobei die Epitaxieschicht Galliumnitrid umfasst.
  15. Halbleiterdiode nach Anspruch 9, wobei das Substrat Silicium beinhaltet.
  16. Halbleiterdiode nach Anspruch 9, 10, 11, 12, 13, 14 oder 15, wobei der erste Abstandshalter und der zweite Abstandshalter Siliciumnitrid umfassen.
  17. Verfahren, das die folgenden Schritte umfasst: Bilden eines Substrats; Bilden einer Epitaxieschicht oberhalb des Substrats; Bilden eines Schottky-Barriere-Materials auf der Epitaxieschicht; Bilden eines Schottky-Metall-Kontakts, der sich in das Schottky-Barriere-Material erstreckt; Bilden einer Finnenstruktur, die sich in einer ersten Richtung erstreckt; Bilden einer ersten geneigten Implantation in einer ersten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist; und Bilden einer zweiten geneigten Implantation in einer zweiten Seite der Finnenstruktur, die eine Orientierung aufweist, die orthogonal zu der ersten Richtung ist, wobei die zweite Seite der ersten Seite gegenüberliegt; und Bilden eines ersten Kathodengebiets und eines zweiten Kathodengebiets, die durch Teile der ersten geneigten Implantation und der zweiten geneigten Implantation, die sich in der ersten Richtung erstrecken, gekoppelt sind.
  18. Verfahren nach Anspruch 17, wobei sich der Schottky-Metall-Kontakt durch eine Hartmaske in das Schottky-Barriere-Material oberhalb der ersten geneigten Implantation und der zweiten geneigten Implantation erstreckt.
  19. Verfahren nach Anspruch 17, wobei sich die erste geneigte Implantation und die zweite geneigte Implantation innerhalb der Finnenstruktur vereinigen.
  20. Verfahren nach Anspruch 17, 18 oder 19, wobei das erste Kathodengebiet und das zweite Kathodengebiet ein Epitaxiematerial beinhalten, das sich abwärts in die erste geneigte Implantation und die zweite geneigte Implantation erstreckt.
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