CN109997224A - 非晶氧化物半导体存储器件 - Google Patents

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Abstract

描述了集成电路结构，所述集成电路结构包括集成到集成电路的一个或多个后端互连层中的后端存储器件。所描述的后端存储器件的示例包括一个晶体管和一个电容器(“1T/1C”)存储器单元器件，其使用氧化物半导体层(例如，铟镓锌氧化物)作为后端存储器单元的晶体管部分(1T)的元件。这产生了具有低截止状态泄漏电流的存储器件，从而改善了存储器件性能，同时还减小了存储器件尺寸。

Description

非晶氧化物半导体存储器件
背景技术
嵌入式动态随机存取存储器(eDRAM)是与微处理器芯片(例如中央处理单元或“CPU”)集成在同一封装衬底(或“管芯”)上的一种存储器件，从而形成“多芯片”模块。将存储器件和CPU两者彼此靠近地集成在同一封装衬底上使得能够通过总线以非常高的带宽和低信号延迟在存储器件与CPU之间进行直接通信。
通常，在半导体衬底上和/或内的前端(或前端制程(FEOL))中制造1个晶体管/1个电容器(“1T/1C”)eDRAM器件的晶体管，而在后端(或后端制程(BEOL))中放置对应的电容器。然后通过在BEOL中形成的金属互连层将晶体管和对应的电容器置于彼此电连通。BEOL是IC制造的一部分，其中利用诸如金属线和金属通孔的导电特征件将个体半导体器件(无论是嵌入式存储器还是逻辑晶体管)彼此互连。这些互连件封装在介电材料中。BEOL可以包括任意数量的层，取决于目标应用或最终用途。
附图说明
图1A是沿着与设置在FEOL内制造的器件层内的示例性eDRAM器件的晶体管的栅极平行的方向获取的示意性横截面。
图1B是根据本公开的实施例的沿着与设置在互连层内并且在BEOL内制造的示例性后端存储器件的晶体管的栅极平行的方向获取的示意性横截面。
图2是根据本公开的实施例的用于在互连层内制造后端存储器件的示例性方法的流程图。
图3A-3G是根据本公开的实施例的沿着与后端存储器件的栅极平行的方向获取的一系列后端存储器件结构的横截面视图，这些视图示出了根据图2所示的方法形成后端存储器件。
图4是根据本公开的实施例的沿着与后端存储器件的栅极平行的方向获取的后端存储器件横截面的横截面侧视图。
图5是根据本公开的实施例的沿着与后端存储器件的栅极平行的方向获取的后端存储器件的备选底栅配置的横截面侧视图。
图6是根据本公开的实施例配置的移动计算系统的图示。
附图仅出于例示的目的示出了本公开的各种实施例。从以下详细讨论中，许多变化、配置和其他实施例将是显而易见的。
具体实施方式
公开了用于形成包括集成到一个或多个互连层中的后端存储器件(备选地称为后端存储器“单元”)的集成电路结构的技术。这与包括在器件层和后端层两者内制造的元件的标准eDRAM存储器件形成对比。本文以各种方式描述的后端存储器件的示例包括例如使用与BEOL兼容的氧化物半导体层作为晶体管的元件的一个晶体管和一个电容器(“1T/1C”)存储器件。如将认识到的，也可以使用其他存储器单元配置。可以被使用在任何这种后端存储器件中的氧化物半导体的示例包括例如铟镓锌氧化物(“IGZO”)、In2O3、SnO、Ga2O3、ZnO、氧化锌氮化物(“ZON”)和铟锌氧化物(“IZO”)。
所公开的技术可以提供优于设置在集成电路的器件层内和/或由传统电容器材料制造的传统制造和配置的嵌入式存储器件(例如，eDRAM或SRAM)的各种优点。例如，当后端存储器件的晶体管截止时，本文描述的后端存储器件包括自然低的泄漏电流。这种低“截止状态”泄漏改善了存储器件的储存持续时间，因此降低了整个器件的能量消耗，因为后端存储器件需要不太频繁的电容器再充电以维持电荷状态。而且，与标准存储器件相比，宽带隙氧化物半导体材料的自然低的泄漏电流使得后端存储器件的尺寸能够进一步减小。而且，与标准存储器件不同，本公开的后端存储器件的尺寸减小不伴随泄漏电流的增大，如在标准嵌入式存储器件中通常观察到的那样。该优点至少部分地归因于使用氧化物半导体作为后端存储器件晶体管的元件。
由于标准嵌入式存储器件尺寸与泄漏电流之间呈现反比关系(随着器件尺寸减小，泄漏电流增大)，实际上以与连续技术世代中的逻辑晶体管增加存储器密度相同的速率使嵌入式存储器件尺寸缩小存在挑战。因此，在维持成本的同时，衡量eDRAM技术以提高性能和器件密度变得具有挑战性。
鉴于此，所公开的技术提供了除嵌入式存储器件本身的性能之外的各种优点。例如，所公开的技术有助于增加衬底上的eDRAM单元密度，同时降低功耗。而且，如上所述，本文描述的技术使得能够减小存储器件尺寸而没有泄漏的对应增大，从而相对于标准存储器件能够实现更小的存储器件。在一些示例中，所公开的技术可以通过将外围存储器电路设置在对应的后端存储器单元下方的半导体衬底上来增加用于外围存储器电路(例如，读出放大器；行和列译码器)的衬底上可用的面积量。这是因为与标准嵌入式存储器件不同，本公开的后端存储器件(包括存储器单元的1T和1C两者)设置在互连层中而不是器件层中。而且，所公开的技术有助于增大晶体管密度，因为本文描述的后端存储器件可以被配置为层的堆叠。这与标准存储器件相反，标准存储器件通常被配置为使得晶体管设置在衬底上的器件层中并且与也设置在衬底上的器件层中的外围存储器电路相邻。因此，与标准eDRAM器件相比，每个后端存储器件占用的面积减小。在一些示例中，这些优点可以将eDRAM密度增大多达1.5倍或更多。鉴于本公开，许多配置和变化将是显而易见的。
总体概述
如上所述，eDRAM器件和其他嵌入式存储器(本文通常称为“嵌入式存储器”或“嵌入式存储器件”)通常用于靠近逻辑芯片(包括但不限于CPU)并且在与该逻辑芯片相同的封装衬底上或内存储数据位。以这种方式，嵌入式存储器通过减少由在分离的封装衬底之间传输信号引起的延迟来提高逻辑芯片的逻辑晶体管可以操作的速度。
图1A中示出了标准嵌入式存储器件100(在这种情况下为eDRAM器件)的示意图。该示例包括衬底104、eDRAM器件108、层间电介质(ILD)128及互连层132和136。将认识到，为说明的清楚性，简化了图1A中的图示，省略了各种特征和细节。
如图所示，存储器件100可以广泛地表征为包括器件层140和后端层144。在器件层140内，在该示例中，示出了eDRAM器件108的晶体管110和外围存储器电路114。外围存储器电路包括各种电路，包括但不限于读出放大器；行和列译码器，它们通常设置在靠近对应的eDRAM晶体管114的衬底104上。eDRAM器件108还包括与晶体管110电连通的电容器112。电容器112可以存储电荷以指示二进制值为“1”并且可以放电(或不存储电荷)以指示二进制值“0”。与eDRAM电容器112相关联的晶体管110控制eDRAM电容器112的电荷状态，并且还在集成电路的另一部件如此指示时控制电容器的“读取”(即，确定电荷状态)。将认识到，代替或者除了所示的eDRAM器件108，可以在器件层140内设置其他类型的存储器件(例如，SRAM)。将认识到，多个eDRAM器件(类似于eDRAM器件108)可以设置在存储器件100内，并且为了说明的清楚性，图1A中仅描绘了单个eDRAM器件。
在器件层140上是后端层144。所示的后端层144包括两个互连层132和136。构成后端层144的互连层132、136通常包括连接个体器件(无论是逻辑晶体管还是嵌入式存储器件)的诸如通孔和线的金属特征件(未示出)。这些金属特征件通常通过层间电介质彼此分开，以防止短路并有助于各种制造工艺(例如，通过平坦化和光刻法图案化)。通常，越多的个体器件彼此电连通，互连层距离器件层越远，尽管不一定是这种情况。
图1B是包括本公开的后端存储器件的存储器件150的示意图。类似于图1A中所示的存储器件100，存储器件150包括衬底154、器件层162和后端层166。然而，与存储器件100不同，存储器件150包括设置在后端层166的互连层178中的后端存储器件170。将后端存储器件170设置在互连层178内而不是在器件层162内增加了在器件层162内形成的对应的晶体管的密度。即，通过将存储器件150的嵌入式存储器放置在互连层178内，器件层162内的晶体管的数量增加，因为否则将由eDRAM器件108的各种元件占据的表面区域可以替代地用于晶体管。而且，如图所示，与标准存储器件108相比，存储器件150的密度可以增加，因为外围存储器件电路158可以设置在存储器件170的下方(并且在一些情况下，直接在其下方)。这与存储器件100形成对比，其中，外围存储器件电路114设置在衬底上，靠近其他元件(例如，晶体管110和电容器112中的一个或多个)。如图所示，后端存储器件170经由互连件160连接到外围存储器件电路158。
在下面的图2和图3A-3G的背景下更详细地描述后端存储器件170的示例。
方法和架构
图2是根据本公开的实施例的用于在互连层内制造后端存储器件的示例性方法200的流程图。方法200的描述伴随着对应示例性互连结构的示意性横截面的同时描述。这些横截面在图3A至3G中描绘并且沿着平行于栅极的方向获取。
如在该示例性情况中可以看到的，为便于解释，方法200的各种过程可以被组织成两个元过程：(1)形成晶体管(1T/1C存储器件的“1T”部分)；以及(2)形成电容器(1T/1C存储器件的“1C”部分)。方法200通过形成204后端层间电介质(ILD)层304(如图3A所示)而开始。在一个示例中，后端ILD层304隔离下面的器件层和/或下面的互连层，并且还可以包括穿过绝缘体材料或设置在绝缘体材料内的一个或多个互连特征件(为了说明的清楚性起见未示出)，以便将器件层的器件电耦合到其他互连结构和/或触点。可以用于后端ILD层304的示例性绝缘体材料包括例如氮化物(例如Si3N4)、氧化物(例如SiO2、Al2O3)、氮氧化物(例如、SiOxNy)、碳化物(例如SiC)、碳氧化物、聚合物、硅烷、硅氧烷或其他合适的绝缘体材料。在一些实施例中，取决于应用，后端ILD层304用超低k绝缘体材料、低k介电材料或高k介电材料实现。示例性低k介电材料和超低k介电材料包括多孔二氧化硅、碳掺杂氧化物(CDO)、有机聚合物(如全氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)和有机硅酸盐(如倍半硅氧烷)、硅氧烷或有机硅酸盐玻璃。高k介电材料的示例包括例如，氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅酸锆、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽酸钪铅和铌酸锌铅。
用于形成204后端ILD层304的技术可以是各种合适的沉积技术中的任何一种，包括但不必限于：物理气相沉积(PVD)；化学气相沉积(CVD)；旋转涂布/旋涂沉积(SOD)；和/或上述中的任何的组合。用于后端ILD层304的其他合适的配置、材料、沉积技术和/或厚度将取决于给定的应用，并且鉴于本公开将是显而易见的。
在一些示例中，后端ILD层304被形成在蚀刻终止层302上。蚀刻终止层302通常沉积在集成电路内的层之间，以保护下面的层免受随后沉积的层中使用的蚀刻剂和蚀刻过程的影响。蚀刻终止层302通常是不受用于蚀刻连续ILD层的蚀刻的影响的材料，或者具有比特征件(例如，金属特征件，ILD层)意图被蚀刻的蚀刻速率更慢的蚀刻速率的材料。因此，蚀刻终止层保护下面的特征件免受对蚀刻终止层上方的特征件执行的处理。用于蚀刻终止层302的示例性材料包括氧化铝(Al2O3)、氧化锆(ZrO2)、氮化硅、氮化铝(AlN)、氮化钛(TiN)、等等。为了说明的清楚性，从图3B-3G中省略了蚀刻终止层302。
使后端ILD层304平坦化208，使得随后的沉积和/或图案化(例如，光刻和蚀刻)过程可以在比沉积表面更均匀且更平坦的表面上操作。平坦化和/或抛光技术包括化学机械平坦化(CMP)工艺或根据需要的其他适当的抛光/平坦化工艺。
还如图3A所示，在平坦化的后端ILD层304上形成212氧化物半导体层308。氧化物半导体层308形成根据本公开的实施例的1T/1C存储器单元的晶体管的一层。用于氧化物半导体308的材料的示例包括铟镓锌氧化物(IGZO)、In2O3、SnO、Ga2O3、ZnO、ZnON、氧化铟锌(IZO)。通过例如溅射、外延生长、化学气相沉积、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)以及其他沉积技术来形成212氧化物半导体层308，其可以是非晶的或结晶的。
如上所述，使用氧化物半导体层308作为存储器单元的部件具有许多优点。例如，当后端存储器件处于“截止”状态(未被读取或写入)时，包括氧化物半导体层308的后端存储器件具有比使用更传统的材料(例如，硅)的存储器件明显更低的泄漏。例如，连接到MTM电容器的基于硅的晶体管可以具有大约1×10-10安培的截止状态泄漏电流。使用氧化物半导体308代替硅用于晶体管元件的类似配置的MTM电容器可以具有大约1×10-14、1×10-20或更低的截止状态泄漏电流。出于以上呈现的原因等等，与传统上在器件层中制造的存储器件相比，这种更低的截止状态泄漏电流使得能够设计和制造更小的电容器。
使用氧化物半导体层作为1T/1C存储器单元的晶体管中的部件的另一个优点是氧化物半导体层308的沉积温度的范围符合用于金属互连件的其他后端制程(例如，用于金属互连件的金属沉积)和材料。例如，在一些示例中，氧化物半导体层308的形成212可以在从20℃到从350℃至450℃或400℃至500℃的范围内发生。特别地，当将氧化物半导体层308形成为非晶层时，可以实现这些温度。无论如何，这些形成212温度足够低，使得不会激活来自金属互连件的金属扩散。这继而降低了在金属互连件之间形成电短路(或其他扩散引起的缺陷)的可能性。
使用氧化物半导体层308的另一个优点是上面确定的许多材料(例如IGZO)中的电荷载流子是电子而不是空穴。由于这个原因，结泄漏被显著减少或消除，因为晶体管可以压倒性地在一个电流方向(对应于“导通”状态)传输单一类型的电荷载流子。
继续图3A，在氧化物半导体层308上形成216栅极电介质层312，以在栅极(在随后的图中示出)与氧化物半导体层308之间提供隔离分隔。可以使用上面已经在互连层ILD304的上下文中描述的任何材料和任何工艺来形成216栅极电介质层312。除了上面已经描述的那些材料之外，栅极电介质层312材料的其他示例包括HfO2和Ta2O3等。
在栅极电介质层312上形成220虚设栅极316，如图3A所示。虚设栅极316被形成为临时结构，以便于形成后端存储器件的其他特征件，如下所述。在示例中，虚设栅极316可以通过经由化学气相沉积或溅射来沉积非晶硅而形成，或者在其他示例中通过经由化学气相沉积或溅射来沉积非晶锗而形成。在其他示例中，虚设栅极316通过溅射III-V半导体材料形成。用于形成虚设栅极316的材料可以是各种材料中的任何一种，其可以通过蚀刻选择性地去除，该蚀刻去除虚设栅极316材料比去除在后端存储器件中的其他地方使用的氧化物和/或氮化物更快。
然后在虚设栅极316和栅极电介质层312的暴露部分上方形成224阻挡层318，如图3A所示。阻挡层318由Si3N4、氧化硅氮化物(SiOxNy)中的任何一种和SiO2形成224。沉积技术包括使用以上在形成互连ILD层304的上下文中描述的任何技术。
现在转到图3B，使用定向蚀刻来蚀刻阻挡层318以形成228间隔物320。间隔物320在本文中描述的后端存储器件中具有至少三个目的。首先，间隔物320限定了一个空间，在该空间内可以形成栅极材料而无需求助于传统的图案化(例如，光刻)处理。其次，使用间隔物320来限定在其内形成栅极材料的空间有助于减小跨衬底的后端存储器件之间的栅极尺寸变化。这种变化(在使用传统的图案化技术时其可以是常见的)可以增加1T/1C器件的截止状态泄漏。减小这种变化改善了跨衬底的后端存储器件栅极尺寸的均匀性，从而改善了跨衬底的后端存储器件性能(例如，保持时间，低截止状态泄漏)的均匀性。在使用间隔物320的情况下，间隔物320(以及因此形成的栅电极328，如下所述)之间的尺寸变化可以低至200nm、100nm、50nm或更低。
优选蚀刻表面垂直于蚀刻方向的定向蚀刻的示例包括但不限于干法蚀刻，例如使用臭氧、电离氩的反应离子蚀刻(RIE)等。对阻挡层318施加定向蚀刻的结果是去除阻挡层318的除了在虚设栅极316的侧表面上接触的那些部分之外的部分，如图3B中的间隔物320所指示的。
后端存储器件的栅电极、源电极和漏电极的形成232开始于使用任何上述材料形成ILD 324，如图3C所示。ILD 324被形成在每个间隔物320的与虚设栅极316相对的侧上。ILD 324和虚设栅极316的形成和平坦化可以使用上述任何平坦化/抛光技术来完成。如图3D所示，使用对虚设栅极316材料具有选择性的蚀刻来去除虚设栅极316。例如，如果虚设栅极316由硅形成，则可以选择多种蚀刻组分和工艺中的任何一种来去除虚设栅极316，同时留下间隔物320和ILD 324。
如上所述，间隔物320限定跨衬底的空间，在该空间内形成232尺寸均匀的栅电极328。这种使用间隔物来以低可变性定位栅极可以通俗地称为“自对准”栅极，因为通过使用间隔物320可以避免传统图案化技术的一些元件。在图3E中示出了在两个靠近的间隔物320之间形成232的栅电极328的示例。用于栅电极328的材料的示例可以包括多种材料，例如多晶硅，或各种合适的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。这些材料可以通过溅射、化学气相沉积、压力增强的化学气相沉积、ALD以及其他技术来沉积。
如图3E所示，使用对ILD材料选择性的蚀刻和/或通过传统的图案化技术去除ILD324(以及先前接触或邻近ILD 324的栅极电介质312的下面部分)。如图3F所示，用金属代替ILD 324以形成232源电极332A和漏电极332B(统称为“电极332”)。电极332形成具有单载体氧化物半导体308的肖特基二极管。可以用于电极332的金属的示例包括但不限于钛、氮化钛(TiN)、钯、钨、铝、钴、铜、钼、钌、氮化钽(TaN)和钽等。
还如图3F所示，源电极332A被示出为靠近氧化物半导体308的第一部分设置。该第一部分对应于存储器单元晶体管的源极区。栅极电介质312和栅电极328靠近氧化物半导体308的中心部分设置。该中心部分对应于存储器单元晶体管的沟道区。漏电极332B靠近氧化物半导体308的第二部分设置，该第二部分在中心部分的与第一部分相对的侧上。该第二部分对应于漏极区。“第一”部分、“中心”部分和“第二”部分的这些命名是为了便于解释。虽然氧化物半导体308以及对应的源极区、漏极区和沟道区通常不被掺杂，但是可以通过将氧化物半导体308暴露于等离子体来改变源极区、漏极区和沟道区中的一些或全部的导电性。等离子体处理可以改变氧化物半导体308的组成，使得氧空位的浓度增加。这增加了n型载流子的浓度，其继而增加了氧化物半导体的等离子体处理的部分的导电性。
使用任何上述材料和方法在源电极332A、间隔物320、栅电极328和漏电极332B的暴露表面上形成236附加后端ILD层336。
如图3G所示，然后通过使附加后端ILD层336图案化并在形成在附加后端ILD层336内的沟道或空腔内形成240触点340(互连件，例如通孔)来形成240触点340。触点340与源电极332A、栅电极328和漏电极332B中的对应一个接触或者以其他方式电耦合。用于触点340的示例性材料包括铜、铝、TiN和TaN等。可以使用CVD、PE CVD、溅射等形成240这些材料。
如上所述，通过将触点340封装在ILD层336内将触点340彼此电隔离。然后形成244电容器244，其与触点340中的一个(在这种情况下，对应于源电极332A的触点)接触或以其他方式配置用于与其电连通，使得在启用后端存储器件350的晶体管时，可以从电容器348存储、放电或读取电荷。
在图3G中示出了根据上述方法200制造的后端存储器件350的示例性配置。
如上所述，本公开的后端存储器件设置有衬底上的包含金属互连件的层，而不是在器件层内。为了在该背景下说明示例性后端存储器件350，图4示出了设置在后端层400内的示例性后端存储器件350。
如图4中所示，后端层400包括互连层404、408和412。虽然为了清楚起见未示出，但是互连层404、408和412中的一个或多个可以包括作为通孔和/或金属线的一个或多个互连特征件，其使各种晶体管和/或后端存储器件350处于适合于电连通的接触。
备选架构
图5示出了后端存储器件500的备选配置。在该配置中，后端存储器件500的各个层中的一些层的顺序不同于后端存储器件350的图3G和图4中所示的配置。具体地，后端存储器件500具有栅极触点504，其在氧化物半导体308的与源极和漏极触点340(源极区和漏极区在图5中未示出)相对的侧上。然后，可以使用下层互连件508(例如，“字线”)将后端层512中的多个后端存储器件500的栅极连接在一起，或者备选地，进行集成电路内到栅极触点504的其他类型的电连接。源电极(未示出)和漏电极(也未示出)均与对应的触点接触或以其他方式能够与对应的触点电连通。
除了以用于制造器件500的顺序执行方法200的各种过程的顺序，方法200适用于制造图5中所示的后端存储器件500。
分析技术
可以使用诸如以下的工具来检测对本文提供的技术和结构的使用：电子显微镜，其包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)和反射电子显微镜(REM)；组成映射；X射线晶体学或衍射(XRD)；能量色散X射线光谱(EDS)；二次离子质谱(SFMS)；飞行时间SFMS(ToF-SFMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或高分辨率物理或化学分析，仅举几个合适的示例性分析工具为例。特别地，在一些实施例中，这样的工具可以指示互连层内存在后端存储器件，并指示使用氧化物半导体(其示例组成如上所述)作为用作后端存储器件的元件的晶体管的元件。
示例性系统
图6是根据本公开的一些实施例的利用如本文所公开的集成电路结构中的一个或多个实现的示例性计算系统。如可以看到的，计算系统600容纳母板602。母板602可以包括多个部件，包括但不限于，处理器604和至少一个通信芯片606，其中的每个通信芯片可以物理地且电气地耦合到母板602，或以其他方式集成在其中。如将认识到的，母板602可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统600的唯一板、等等。
取决于其应用，计算系统600可以包括一个或多个其他部件，其可以或可以物理地且电气地耦合到母板602。这些其他部件包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多用盘(DVD)等等)。包括于计算系统600中的部件中的任何一个可以包括根据示例性实施例配置的一个或多个集成电路结构或器件(例如，包括设置在集成电路的一个或多个互连层中的一个或多个后端存储器件，如本文以各种方式描述的)。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，注意，通信芯片606可以是处理器604的一部分或以其他方式集成到该处理器中)。
通信芯片606实现了无线通信，用于将数据传输到计算系统600和传输来自该计算系统的数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可以不包含。通信芯片606可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算系统600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他。在一些实施例中，通信芯片606可以包括一个或多个晶体管结构，其具有如本文中以各种方式描述的栅极堆叠存取区域极化层。
计算系统600的处理器604包括封装在处理器604内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，该板载电路用如本文中以各种方式描述的一个或多个集成电路结构或设备实现。术语“处理器”可以指代任何设备或设备的部分，其处理例如来自寄存器和/或存储器的电子数据以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片606还可以包括封装在通信芯片606内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括如本文中以各种方式描述的一个或多个集成电路结构或设备。如鉴于本公开将认识到的，注意多标准无线能力可以直接集成到处理器604中(例如，其中将任何芯片606的功能集成到处理器604中，而不是具有单独的通信芯片)。另外注意，处理器604可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器604和/或通信芯片606。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算系统600可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数码摄像机、或处理数据或采用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或设备的任何其他电子设备。
另外的示例性实施例
以下示例涉及另外的实施例，从中可以明显看出许多排列和配置。
示例1包括一种集成电路器件，其包括：衬底，其包括半导体材料；器件层，其设置在所述衬底上，所述器件层包括多个晶体管；多个互连层，其在所述器件层上方，所述互连层中的至少一些包括多个金属特征件和所述金属特征件之间的隔离部；以及后端存储器件，其在所述多个互连层的至少一层内，所述后端存储器件包括：在互连层的所述隔离部的至少一部分上方的氧化物半导体层，栅电极，以及在所述氧化物半导体层与所述栅电极之间的栅极电介质层。
示例2包括示例1的主题，还包括设置在所述后端存储器件下方且在所述衬底的器件层内的外围存储器件电路。
示例3包括示例1或2中的任一个的主题，其中，所述氧化物半导体层包括第一部分、与所述第一部分相对的第二部分、以及在所述第一部分与所述第二部分之间的中心部分。
示例4包括示例3的主题，还包括在所述氧化物半导体层的所述第一部分上的源电极和在所述氧化物半导体层的所述第二部分上的漏电极，其中，所述氧化物半导体层的所述第一部分对应于存储器单元晶体管的源极区，所述氧化物半导体层的所述中心部分对应于所述存储器单元晶体管的沟道区，并且所述氧化物半导体层的所述第二部分对应于所述存储器单元晶体管的漏极区。
示例5包括示例4的主题，还包括与所述源电极接触的第一电触点、与所述栅电极接触的第二电触点、以及与所述漏电极接触的第三电触点。
示例6包括示例5的主题，其中，所述栅电极和所述第二电触点在所述氧化物半导体层的与所述第一电触点和所述第二电触点相对的侧上。
示例7包括示例1至6中的任一个的主题，其中，所述氧化物半导体层是铟镓锌氧化物的层，或者包括铟、镓、锌和氧。
示例8包括示例7的主题，其中，所述铟镓锌氧化物是非晶的。
示例9包括示例1至6中的任一个的主题，其中，所述氧化物半导体层是铟锌氧化物的层，或者包括铟、锌和氧。
示例10包括示例1至6中的任一个的主题，其中，所述氧化物半导体层是氧化铟的层或者包括铟和氧。
示例11包括示例1至6中的任一个的主题，其中，所述氧化物半导体层是氧化锡的层或者包括锡和氧。
示例12包括示例1至6中的任一个的主题，其中，所述氧化物半导体层是氧化锌的层或者包括锌和氧。
示例13包括示例1至6中的任一个的主题，其中，所述氧化物半导体层是氧化镓的层或者包括镓和氧。
示例14包括示例1至6中的任一个的主题，其中，所述氧化物半导体层是氧化锌氮化物的层或者包括锌、氧和氮。
示例15包括示例1至14中的任一个的主题，还包括：设置在源电极与所述栅电极之间的第一绝缘间隔物；以及设置在漏电极与所述栅电极之间的第二绝缘间隔物。
示例16包括示例1至15中的任一个的主题，还包括与所述集成电路器件接触的电容器。
示例17包括一种计算系统，其包括示例1至16中的任一个的主题。
示例18包括一种集成电路存储器件，其包括：氧化物半导体层，其设置在集成电路的互连层内，所述氧化物半导体层具有第一部分、与所述第一部分相对的第二部分、以及在所述第一部分与所述第二部分之间的中心部分，所述第一部分对应于所述存储器单元晶体管的源极区，所述中心部分对应于所述存储器单元晶体管的沟道区，并且所述第二部分对应于所述存储器单元晶体管的漏极区；栅电极，其在所述氧化物半导体层的所述沟道区上方；以及栅极电介质层，其在所述氧化物半导体与所述栅电极之间。
示例19包括示例18的主题，还包括在所述栅极电介质层的第一侧上与所述栅电极接触的电触点，以及在所述栅极电介质的与所述第一侧相对的第二侧上与所述氧化物半导体接触的至少一个电触点。
示例20包括示例19的主题，还包括在所述氧化物半导体层的所述源极区上的源电极和在所述氧化物半导体层的所述漏极区上的漏电极。
示例21包括示例20的主题，还包括与所述源电极接触的第一电触点、与所述栅电极接触的第二电触点、以及与所述漏电极接触的第三电触点。
示例22包括示例18至21中的任一个的主题，其中，所述氧化物半导体层是铟镓锌氧化物的层或者包括铟、镓、锌和氧。
示例23包括示例22的主题，其中，所述铟镓锌氧化物是非晶的。
示例24包括示例18至21中的任一个的主题，其中，所述氧化物半导体层是铟锌氧化物的层，或者包括铟、锌和氧。
示例25包括示例18至21中的任一个的主题，其中，所述氧化物半导体层是氧化铟的层或者包括铟和氧。
示例26包括示例18至21中的任一个的主题，其中，所述氧化物半导体层是氧化锡的层或者包括锡和氧。
示例27包括示例18至21中的任一个的主题，其中，所述氧化物半导体层是氧化锌的层或者包括锌和氧。
示例28包括示例18至21中的任一个的主题，其中，所述氧化物半导体层是氧化镓的层或者包括镓和氧。
示例29包括示例18至21中的任一个的主题，其中，所述氧化物半导体层是氧化锌氮化物的层或者包括锌、氧和氮。
示例30包括示例18至29中的任一个的主题，还包括：设置在源电极与所述栅电极之间的第一绝缘间隔物；以及设置在漏电极与所述栅电极之间的第二绝缘间隔物。
示例31包括一种电容器，其包括示例18至30中的任一个的主题，
示例32包括一种计算系统，其包括示例18至31中的任一个的主题，
示例33包括一种用于形成后端存储器件的方法，其包括：在衬底上方形成后端层间电介质层；在所述后端层间电介质层上形成氧化物半导体层，所述氧化物半导体层包括源极区与漏极区之间的沟道区；在所述沟道区上方在所述氧化物半导体层上形成栅极电介质层；在所述栅极电介质上方形成栅电极；在所述源极区上方形成源电极；在所述漏极区上方形成漏电极；以及在所述后端层间电介质层中形成电容器，所述电容器具有与所述源电极、所述漏电极或所述栅电极中的一个接触的至少一个电极。
示例34包括示例33的主题，还包括在形成所述栅电极之前形成虚设栅极。
示例35包括示例34的主题，在所述虚设栅极的相对侧上形成绝缘间隔物；去除所述虚设栅极，所述绝缘间隔物因此限定所述绝缘间隔物之间的空间；以及在由所述绝缘间隔物限定的所述空间内形成所述栅电极。

Claims (25)

1.一种集成电路器件，包括：
衬底，其包括半导体材料；
器件层，其设置在所述衬底上，所述器件层包括多个晶体管；
多个互连层，其在所述器件层上方，所述互连层中的至少一些包括多个金属特征件和所述金属特征件之间的隔离部；以及
后端存储器件，其在所述多个互连层的至少一层内，所述后端存储器件包括：
在互连层的所述隔离部的至少一部分上方的氧化物半导体层，
栅电极，以及
在所述氧化物半导体层与所述栅电极之间的栅极电介质层。
2.根据权利要求1所述的集成电路器件，还包括设置在所述后端存储器件下方且在所述衬底的器件层内的外围存储器件电路。
3.根据权利要求1所述的集成电路器件，其中，所述氧化物半导体层包括第一部分、与所述第一部分相对的第二部分、以及在所述第一部分与所述第二部分之间的中心部分。
4.根据权利要求3所述的集成电路器件，还包括在所述氧化物半导体层的所述第一部分上的源电极和在所述氧化物半导体层的所述第二部分上的漏电极，其中，所述氧化物半导体层的所述第一部分对应于存储器单元晶体管的源极区，所述氧化物半导体层的所述中心部分对应于所述存储器单元晶体管的沟道区，并且所述氧化物半导体层的所述第二部分对应于所述存储器单元晶体管的漏极区。
5.根据权利要求4所述的集成电路器件，还包括与所述源电极接触的第一电触点、与所述栅电极接触的第二电触点、以及与所述漏电极接触的第三电触点。
6.根据权利要求5所述的集成电路器件，其中，所述栅电极和所述第二电触点在所述氧化物半导体层的与所述第一电触点和所述第二电触点相对的侧上。
7.根据权利要求1所述的集成电路器件，其中，所述氧化物半导体层是铟镓锌氧化物的层。
8.根据权利要求7所述的集成电路器件，其中，所述铟镓锌氧化物是非晶的。
9.根据权利要求1所述的集成电路器件，其中，所述氧化物半导体层是以下中的一种或多种的层：铟锌氧化物、氧化铟、氧化锡、氧化锌、氧化镓、以及氧化锌氮化物。
10.根据权利要求1所述的集成电路器件，还包括：
设置在源电极与所述栅电极之间的第一绝缘间隔物；以及
设置在漏电极与所述栅电极之间的第二绝缘间隔物。
11.根据权利要求1所述的集成电路器件，还包括与所述集成电路器件接触的电容器。
12.一种计算系统，包括根据权利要求1-11中的任一项所述的集成电路器件。
13.一种集成电路存储器件，包括：
氧化物半导体层，其设置在集成电路的互连层内，所述氧化物半导体层具有第一部分、与所述第一部分相对的第二部分、以及在所述第一部分与所述第二部分之间的中心部分，所述第一部分对应于存储器单元晶体管的源极区，所述中心部分对应于所述存储器单元晶体管的沟道区，并且所述第二部分对应于所述存储器单元晶体管的漏极区；
栅电极，其在所述氧化物半导体层的所述沟道区上方；以及
栅极电介质层，其在所述氧化物半导体与所述栅电极之间。
14.根据权利要求13所述的集成电路存储器件，还包括在所述栅极电介质层的第一侧上与所述栅电极接触的电触点，以及在所述栅极电介质的与所述第一侧相对的第二侧上与所述氧化物半导体接触的至少一个电触点。
15.根据权利要求13所述的集成电路存储器件，还包括在所述氧化物半导体层的所述源极区上的源电极和在所述氧化物半导体层的所述漏极区上的漏电极。
16.根据权利要求15所述的集成电路存储器件，还包括与所述源电极接触的第一电触点、与所述栅电极接触的第二电触点、以及与所述漏电极接触的第三电触点。
17.根据权利要求13所述的集成电路存储器件，其中，所述氧化物半导体层是铟镓锌氧化物的层。
18.根据权利要求17所述的集成电路存储器件，其中，所述铟镓锌氧化物是非晶的。
19.根据权利要求13所述的集成电路存储器件，其中，所述氧化物半导体层是以下中的一种或多种的层：氧化铟、氧化锡、氧化锌、氧化镓、氧化锌氮化物、铟锌氧化物。
20.根据权利要求13所述的集成电路存储器件，还包括：
设置在源电极与所述栅电极之间的第一绝缘间隔物；以及
设置在漏电极与所述栅电极之间的第二绝缘间隔物。
21.根据权利要求13所述的集成电路存储器件，还包括与根据权利要求13-20中的任一项所述的集成电路器件接触的电容器。
22.一种计算系统，包括根据权利要求13-20中的任一项所述的集成电路存储器件。
23.一种用于形成后端存储器件的方法，包括：
在衬底上方形成后端层间电介质层；
在所述后端层间电介质层上形成氧化物半导体层，所述氧化物半导体层包括源极区与漏极区之间的沟道区；
在所述沟道区上方在所述氧化物半导体层上形成栅极电介质层；
在所述栅极电介质上方形成栅电极；
在所述源极区上方形成源电极；
在所述漏极区上方形成漏电极；以及
在所述后端层间电介质层中形成电容器，所述电容器具有与所述源电极、所述漏电极或所述栅电极中的一个接触的至少一个电极。
24.根据权利要求23所述的方法，还包括在形成所述栅电极之前形成虚设栅极。
25.根据权利要求24所述的方法，还包括：
在所述虚设栅极的相对侧上形成绝缘间隔物；
去除所述虚设栅极，所述绝缘间隔物因此限定所述绝缘间隔物之间的空间；以及
在由所述绝缘间隔物限定的所述空间内形成所述栅电极。
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