KR20210057828A - 디바이스를 형성하는 방법, 및 관련 디바이스 및 전자 시스템 - Google Patents

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KR20210057828A
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두라이 비샤크 니르말 라마스와미
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마이크론 테크놀로지, 인크
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Abstract

디바이스를 형성하는 방법이 수소에 실질적으로 불침투성인 배리어 구조물 위에 놓이는 전도성 구조물 위에 희생 필라 구조물을 포함한다. 희생 필라 구조물은 전도성 구조물이 선형으로 뻗어 있는 제2 횡방향에 직교하는 제1 횡방향으로 선형으로 뻗어 있는 트렌치에 의해 서로 분리된다. 게이트 전극이 트렌치 내에 형성되고 희생 필라 구조물의 측벽에 횡방향으로 인접한다. 희생 필라 구조물은 제거되어 게이트 전극들 사이에 오프닝을 형성할 수 있다. 유전체 라이너 구조물이 상기 오프닝 내에 형성되고 게이트 전극의 측벽에 횡방향으로 인접한다. 유전체 라이너 구조물을 형성한 후 채널 구조물이 상기 오프닝 내부에 형성된다. 채널 구조물은 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 포함한다. 전도성 콘택트가 상기 채널 구조물 상에서 형성된다. 디바이스, 메모리 디바이스 및 전자 시스템이 또한 기재된다.

Description

디바이스를 형성하는 방법, 및 관련 디바이스 및 전자 시스템
우선권 주장
본 출원은 2018년10월09일에 출원된 미국 가특허출원 번호 62/743,114 발명의 명칭 "Methods Of Forming a Semiconductor Device, And Related Semiconductor Devices, Memory Devices, and Electronic Systems"의 출원일의 이익을 주장한다.
기술분야
본 개시 내용의 실시예는 반도체 디바이스 설계 및 제조 분야와 관련된다. 더 구체적으로, 본 개시 내용의 실시예는 반도체 디바이스를 형성하는 방법, 및 관련 반도체 디바이스, 메모리 디바이스, 및 전자 시스템과 관련된다.
반도체 디바이스 설계자는 종종, 개별 특징부의 치수를 감소시키고 이웃하는 특징부들 간 간격을 감소시킴으로써 반도체 디바이스 내에서 집적 레벨 또는 특징부 밀도를 증가시키기를 원한다. 덧붙여, 반도체 디바이스 설계자는 종종 컴팩트할 뿐 아니라 성능 이점 및 단순화된 설계까지 제공하는 아키텍처를 설계하기를 원한다.
반도체 디바이스의 하나의 예로는 메모리 디바이스가 있다. 메모리 디바이스는 일반적으로 컴퓨터 또는 그 밖의 다른 전자 디바이스 내 내부 집적 회로로서 제공된다. 많은 종류의 메모리, 비제한적 예를 들면, 랜덤-액세스 메모리(RAM: random-access memory), 리드-온리 메모리(ROM: read-only memory), 동적 랜덤 액세스 메모리(DRAM: dynamic random access memory), 동기식 동적 랜덤 액세스 메모리(SDRAM: synchronous dynamic random access memory), 강유전성 랜덤 액세스 메모리(FeRAM: ferroelectric random access memory), 플래시 메모리, 및 저항 가변 메모리가 존재한다. 저항 가변 메모리의 비제한적 예로는 저항 랜덤 액세스 메모리(ReRAM: resistive random access memory), 전도성 브리지 랜덤 액세스 메모리(conductive bridge RAM), 자기 랜덤 액세스 메모리(MRAM: magnetic random access memory), 상 변화 물질(PCM: phase change material) 메모리, 상 변화 랜덤 액세스 메모리(PCRAM: phase change random access memory), 스핀-토크-전달 랜덤 액세스 메모리(STTRAM: spin-torque-transfer random access memory), 산소 결핍-기반 메모리(oxygen vacancy-based memory), 및 프로그램 가능 전도체 메모리가 있다.
메모리 디바이스의 일반적인 메모리 셀은 액세스 디바이스(가령, 트랜지스터) 및 메모리 저장 구조물(가령, 커패시터)를 포함한다. 액세스 디바이스는 일반적으로 한 쌍의 소스/드레인 영역 사이의 채널 영역, 및 상기 채널 영역을 통해 소스/드레인 영역을 서로 전기적으로 연결하도록 구성된 게이트를 포함한다. 액세스 디바이스는 평면 액세스 디바이스 또는 수직 액세스 디바이스를 포함할 수 있다. 평면 액세스 디바이스는 소스 영역과 드레인 영역 간 전류 흐름의 방향에 기초하여 수직 액세스 디바이스로부터 구별될 수 있다. 수직 액세스 디바이스의 소스 영역과 드레인 영역 간 전류 흐름이 기판 또는 그 아래 베이스 구조물의 주 표면(가령, 메이저 표면)에 주로 실질적으로 직교(가령, 수직)이며, 평면 액세스 디바이스의 소스 영역과 드레인 영역 간 전류 흐름이 기판 또는 그 아래 베이스의 주 표면에 주로 평행이다.
많은 종래의 액세스 디바이스는 이의 채널을 위해 반도체 물질, 가령, 단결정질 실리콘 및 다결정질 실리콘을 채용한다. 그러나 이러한 물질의 사용은 액세스 디바이스에서 약간 덜 바람직한 전기 속성(가령, 높은 오프 전류(Ioff), 낮은 전자 캐리어 이동성, 게이트 옥사이드 물질과 채널 간 계면에서의 산란)을 초래할 수 있다. 덧붙여, 이러한 물질의 비교적 작은 밴드 갭이 액세스 디바이스의 다른 전기적 속성의 개선(가령, 더 높은 온 전류(Ion), 더 빠른 스위칭 속도, 더 낮은 작동 전압, 감소된 전류 누설)을 방해할 수 있다(또는 심지어 막을 수 있다). 그 밖의 다른 반도체 물질, 가령, 옥사이드 반도체 물질이 액세스 디바이스의 채널을 위한 단결정질 실리콘 및 다결정질 실리콘의 대안으로서 연구되었다. 이러한 물질은 단결정질 실리콘 및 다결정질 실리콘보다 큰 밴드 갭을 가질 수 있으며, 이러한 물질을 채용하는 것이 액세스 디바이스 내 개선된 전기 속성(가령, 더 낮은 Ioff)을 촉진시킬 수 있다. 그러나, 옥사이드 반도체 물질로부터 채널을 형성하는 종래의 방법은 채널을 포함하는 액세스 디바이스의 전기적 속성에 부정적으로 영향을 미칠 수 있다. 예를 들어, 수직 액세스 디바이스에 대해 수직으로 배향된 채널(가령, 옥사이드 반도체 물질을 포함하는 채널 필라)을 형성하기 위해 옥사이드 반도체 물질의 벌크 볼륨을 에칭하는 종래의 방법이 수직으로 배향된 채널을 통한 전류 흐름에 부정적으로 영향을 미쳐, 수직 액세스 디바이스 및 상기 수직 액세스 디바이스를 채용하는 반도체 디바이스(가령, 메모리 디바이스)의 성능을 제한할 수 있는 옥사이드 반도체 물질을 에칭 화학물(가령, 수소 함유 플라스마)에 노출시킬 수 있다.
따라서 반도체 디바이스를 형성하는 새로운 방법 및 새로운 반도체 디바이스 및 전자 시스템이 필요하다.
일부 실시예에서, 디바이스를 형성하는 방법이 수소에 실질적으로 불침투성인 배리어 구조물 위에 놓이는 전도성 구조물 위에 희생 필라 구조물을 포함한다. 희생 필라 구조물은 전도성 구조물이 선형으로 뻗어 있는 제2 횡방향에 직교하는 제1 횡방향으로 선형으로 뻗어 있는 트렌치에 의해 서로 분리된다. 게이트 전극이 트렌치 내에 형성되고 희생 필라 구조물의 측벽에 횡방향으로 인접한다. 희생 필라 구조물은 제거되어 게이트 전극들 사이에 오프닝을 형성할 수 있다. 유전체 라이너 구조물이 상기 오프닝 내에 형성되고 게이트 전극의 측벽에 횡방향으로 인접한다. 유전체 라이너 구조물을 형성한 후 채널 구조물이 상기 오프닝 내부에 형성된다. 채널 구조물은 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 포함한다. 전도성 콘택트가 상기 채널 구조물 상에서 형성된다.
추가 실시예에서, 디바이스는 제1 배리어 구조물, 전도성 라인 구조물, 채널 필라, 유전체 라이너 구조물, 게이트 전극, 전도성 콘택트, 및 제2 배리어 구조물을 포함한다. 제1 배리어 구조물은 실질적으로 수소 불침투성이다. 전도성 라인 구조물이 제1 배리어 구조물 위에 놓이고 제1 방향으로 횡방향으로 뻗어 있다. 채널 필라는 전도성 라인 구조물 위에 놓이며 각각은 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 포함한다. 유전체 라이너 구조물은 채널 필라의 측벽을 실질적으로 횡방향으로 둘러 싼다. 게이트 전극은 유전체 라이너의 외부 측벽에 횡방향으로 인접하고 제1 방향에 실질적으로 수직인 제2 방향으로 횡방향으로 뻗어 있다. 전도성 콘택트는 채널 필라 위에 놓인다. 제2 배리어 구조물은 실질적으로 수소 불침투성이고, 유전체 라이너 구조물 및 게이트 전극의 상부 표면 위에 놓이고 이에 걸쳐 횡방향으로 뻗어 있다.
또 다른 실시예에서, 메모리 디바이스는 워드 라인, 디지트 라인, 상기 디지트 라인 위에 놓이며 실질적으로 수소 불침투성인 배리어 구조물, 상기 배리어 구조물 위에 놓이고 워드 라인 및 디지트 라인에 전기적으로 연결된 메모리 셀, 및 또 메모리 셀 위에 놓이며 실질적으로 수소 불침투성인 또 다른 배리어 구조물을 포함한다. 각각의 메모리 셀은 워드 라인 중 적어도 하나에 전기적으로 연결된 수직 트랜지스터, 및 수직 트랜지스터에 전기적으로 연결된 커패시터를 포함한다. 수직 트랜지스터는 디지트 라인들 중 하나 위에 있고 다결정질 실리콘보다 큰 밴드갭을 갖는 적어도 하나의 반도체 물질을 포함하는 채널 필라, 상기 채널 필라에 횡방향으로 이웃하는 적어도 하나의 게이트 전극, 및 채널 필라와 적어도 하나의 게이트 전극 간 유전체 라이너 구조물을 포함한다.
또 다른 실시예에서, 전자 시스템이 입력 디바이스, 출력 디바이스, 상기 입력 디바이스 및 출력 디바이스에 동작 가능하게 연결된 프로세서 디바이스, 및 상기 프로세서 디바이스에 동작 가능하게 연결된 반도체 디바이스를 포함한다. 반도체 디바이스는 제1 배리어 구조물, 수직 트랜지스터, 및 제2 배리어 구조물을 포함한다. 제1 배리어 구조물은 실질적으로 수소 불침투성이다. 수직 트랜지스터는 제1 배리어 구조물 위에 놓이고 다결정질 실리콘보다 큰 밴드갭을 갖는 적어도 하나의 반도체 물질을 포함하는 채널 구조물, 상기 채널 구조물을 횡방향으로 둘러 싸는 게이트 유전체 물질, 및 상기 게이트 유전체 물질에 횡방향으로 인접한 게이트 전극을 포함한다. 제2 배리어 구조물은 실질적으로 수소 불침투성이며 수직 트랜지스터의 게이트 유전체 물질 및 게이트 전극 위에 놓인다.
도 1 내지 13은 본 개시 내용의 실시예에 따르는, 반도체 디바이스 구조물을 형성하는 방법의 실시예를 나타내는 단순화된 투시도(즉, 도 1 내지 4) 및 단순화된 부분 단면도(즉, 도 5 내지 7, 8a, 8b 및 9 내지 13)이다.
도 14은 본 개시 내용의 실시예에 따르는, 메모리 디바이스의 기능 블록도이다.
도 15는 본 개시 내용의 실시예에 따르는, 전자 시스템의 개략 블록도이다.
반도체 디바이스를 형성하는 방법이, 관련 반도체 디바이스, 메모리 디바이스, 및 전자 시스템일 때 기재된다. 본 개시 내용의 방법 및 구조물은 종래의 디바이스(가령, 종래의 액세스 디바이스, 종래의 반도체 디바이스, 종래의 메모리 디바이스) 및 종래의 시스템(가령, 종래의 전자 시스템)에 비교할 때 증가된 성능, 감소된 오프-상태 전류, 증가된 효율, 증가된 신뢰성, 및 증가된 내구성 중 하나 이상을 갖는 디바이스(가령, 트랜지스터, 반도체 디바이스, 메모리 디바이스) 및 시스템(가령, 전자 시스템)의 형성을 촉진시킬 수 있다.
이하의 기재는 본 개시 내용의 실시예의 완전한 설명을 위해 특정 세부사항, 가령, 물질 종, 물질 두께, 및 처리 조건을 제공한다. 그러나, 해당 분야의 통상의 기술자라면 본 개시 내용의 실시예가 이러한 특정 세부사항을 채용하지 않고 실시될 수 있음을 이해할 것이다. 실제로, 본 개시 내용의 실시예는 산업에서 채용되는 통상적인 제조 기법과 함께 실행될 수 있다. 또한, 아래에 제공된 기재는 반도체 디바이스(가령, 메모리 디바이스)를 제조하기 위한 완전한 공정 흐름을 형성하지 않는다. 아래에 기재된 반도체 디바이스 구조물은 완전한 반도체 디바이스를 형성하지 않는다. 본 개시 내용의 실시예를 이해하는 데 필요한 공정 동작 및 구조물만 이하에서 상세히 기재된다. 반도체 디바이스 구조물로부터 완전한 반도체 디바이스를 형성하기 위한 추가 동작이 종래의 제조 기술에 의해 수행될 수 있다. 또한, 본 출원과 함께 제공되는 모든 도면은 예시 목적 일 뿐이므로 축척에 맞게 그려지지 않았다. 또한 도면간에 공통적인 요소는 동일한 숫자 지정을 유지할 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 추가 물질이 그 위에 형성되는 베이스 물질 또는 구조를 의미하고 포함한다. 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 금속 전극, 또는 그 위에 형성된 하나 이상의 층, 구조물 또는 영역을 갖는 반도체 기판일 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 물질 층을 포함하는 또 다른 벌크 기판일 수 있다. 본 명세서에서 사용될 때, 용어 "벌크 기판"은 실리콘 웨이퍼뿐만 아니라, 실리콘-온-절연체(SOI: silicon-on-insulator) 기판, 가령, 실리콘-온-사파이어(SOS: silicon-on-sapphire) 기판 및 실리콘-온-유리(SOG: Silicon on Glass) 기판, 베이스 반도체 토대 상의 실리콘의 에피택시 층 및 그 밖의 다른 반도체 또는 광전자 물질, 가령, 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 니트라이드, 및 인듐 포스파이드를 의미하고 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다. 비제한적인 예를 들면, 기판은 실리콘, 실리콘 디옥사이드, 자연 옥사이드를 갖는 실리콘, 실리콘 니트라이드, 탄소-함유 실리콘 니트라이드, 유리, 반도체, 금속 옥사이드, 금속, 티타늄 니트라이드, 탄소-함유 티타늄 니트라이드, 탄탈럼, 탄탈럼 니트라이드, 탄소-함유 탄탈럼 니트라이드, 니오븀, 니오븀 니트라이드, 탄소-함유 니오븀 니트라이드, 몰리브데넘, 몰리브데넘 니트라이드, 탄소-함유 몰리브데넘 니트라이드, 텅스텐, 텅스텐 니트라이드, 탄소-함유 텅스텐 니트라이드, 구리, 코발트, 니켈, 철, 알루미늄, 및 귀금속 중 적어도 하나를 포함할 수 있다.
본 명세서에서 사용될 때, 용어 "구성된"은 구조물 및 장치 중 하나 이상의 동작을 지정된 방식으로 촉진시키는 적어도 하나의 구조물 및 적어도 하나의 장치 중 하나 이상의 크기, 형태, 물질 조성, 물질 분포, 배향, 및 배열을 지칭한다.
본 명세서에서 사용될 때, 단수 형태 "a", "an"및 "the"는 문맥 상 달리 명확하게 나타내지 않는 한 복수 형태도 포함하도록 의도된다.
본 명세서에 사용될 때 "및/또는"은 하나 이상의 연관된 목록 항목 중 임의의 것 및 모든 조합을 포함한다.
본 명세서에서 사용될 때, 용어 "종방향", "수직", "횡방향" 및 "수평"은 그 내부 또는 상에 하나 이상의 구조물 및/또는 특징부가 형성되는 기판(예를 들어, 베이스 물질, 베이스 구조물, 베이스 구조 등)의 주 평면을 기준으로 하며 반드시 지구 중력장에 의해 정의되는 것은 아니다. "횡방향" 또는 "수평" 방향은 기판의 주 평면에 실질적으로 평행한 방향이고, "종방향" 또는 "수직" 방향은 기판의 주 평면에 실질적으로 수직인 방향이다. 기판의 주 평면은 기판의 다른 표면에 비해 상대적으로 큰 면적을 갖는 기판의 표면에 의해 정의된다.
본 명세서에서 사용될 때, "수직으로 이웃하는" 또는 "종방향으로 이웃하는" 특징부(예를 들어, 구조물, 디바이스)는 서로 가장 수직으로 근접한(예를 들어, 수직으로 가장 가까운) 위치를 의미하고 포함한다. 또한, 본 명세서에서 사용될 때, "수평으로 이웃하는" 또는 "횡방향으로 이웃하는" 특징부(예를 들어, 구조물, 디바이스)는 서로 가장 수평으로 근접한(예를 들어, 수평으로 가장 가까운) 위치를 의미하고 포함한다.
본 명세서에서 사용될 때, 공간적으로 상대적인 용어, 가령, "밑에", "아래에", "하부", "하부", "위", "상부", "상부", "전면", "후면", "좌", "우" 등은 하나의 요소 또는 특징부의 도면에 도시된 타 요소(들) 또는 특징부(들)과의 관계를 기술하기 위한 기재를 용이하게 하기 위해 사용될 수 있다. 달리 특정되지 않는 한, 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 물질의 상이한 배향을 포함하도록 의도된다. 예를 들어, 도면 내 물질이 반전되는 경우, 타 요소 또는 특징부의 "아래에" 또는 "밑에" 또는 "아래에" 또는 "하부에"로 기재된 요소는 상기 타 요소 또는 특징부의 "위에" 또는 "상부 상" 배향될 것이다. 따라서, 용어 "아래에"는 용어가 사용되는 문맥에 따라 위와 아래의 배향을 모두 포함할 수 있으며, 이는 해당 분야의 통상의 기술자 자명할 것이다. 물질은 다르게 배향될 수 있고(예를 들어, 90도 회전, 반전, 뒤집힘 등) 본 명세서에서 사용된 공간적으로 상대적인 설명어는 그에 따라 해석된다.
본 명세서에서 사용될 때, 주어진 파라미터, 속성, 또는 조건과 관련된 용어 "실질적으로"는 해당 분야의 통상의 기술자가 주어진 파라미터, 속성, 또는 조건이 어느 정도의 변동을 갖고 충족됨을, 가령, 허용 가능한 공차 내에 있음을 이해할 정도를 의미하고 포함한다. 예를 들어, 실질적으로 충족되는 특정 파라미터, 속성 또는 조건에 따라, 파라미터, 속성, 또는 조건이 적어도 90.0 퍼센트 충족, 적어도 95.0 퍼센트 충족, 적어도 99.0 퍼센트 충족, 적어도 99.9 퍼센트 충족, 또는 심지어 100.0 퍼센트 충족일 수 있다.
본 명세서에서 사용될 때, 특정 파라미터에 대한 수치 값과 관련하여 "약" 또는 "대략"은 수치 값 및 해당 분양의 통상의 기술자라면 특정 파라미터에 대한 허용될 수 있는 공차 내에 있다고 이해할 수치 값으로부터 변동을 포함한다. 예를 들어, 수치 값과 관련하여 "약" 또는 "대략"은 수치 값의 90.0 퍼센트 내지 110.0 퍼센트 범위, 가령, 수치 값의 95.0 퍼센트 내지 105.0 퍼센트의 범위, 수치 값의 97.5 퍼센트 내지 102.5 퍼센트의 범위, 수치 값의 99.0 퍼센트 내지 101.0 퍼센트의 범위, 수치 값의 99.5 퍼센트 내지 100.5 퍼센트의 범위, 또는 수치 값의 99.9 퍼센트 내지 100.1 퍼센트의 범위 내의 추가 수치 값을 포함할 수 있다.
맥락상 달리 지시되지 않는 한, 본 명세서에 기재된 물질은 임의의 적절한 공정, 비제한적 예를 들면, 스핀 코팅, 블랭킷 코팅, 화학 기상 증착("CVD"), 원자 층 증착("ALD"), 플라스마 보강 ALD, 물리 기상 증착("PVD")(가령, 스퍼터링, 증발증착, 이온화 PVD, 및/또는 플라스마-보강 CVD), 및/또는 에피택시 성장에 의해 형성될 수 있다. 형성될 특정 물질에 따라, 물질을 증착 또는 성장시키는 기법이 해당 분야의 통상의 기술자에 의해 선택될 수 있다. 또한, 문맥 상 달리 지시되지 않는 한, 본 명세서에 기재된 물질의 제거는 임의의 적절한 공정, 비제한적 예를 들면, 에칭(가령, 건식 에칭, 습식 에칭, 증기 에칭), 이온 밀링, 연마 평탄화(가령, 화학 기계적 평탄화("CMP")) 및/또는 그 밖의 다른 알려진 방법에 의해 이뤄질 수 있다.
도 1 내지 13은 반도체 디바이스(가령, 메모리 디바이스, 가령, FeRAM 디바이스, DRAM 디바이스, RRAM 디바이스, 전도성 브리지 RAM 디바이스, MRAM 디바이스, PCM 디바이스, PCRAM 디바이스, STTRAM 디바이스, 산소 결핍-기반 메모리 디바이스, 프로그램 가능 전도체 메모리 디바이스를 위한 반도체 디바이스 구조물(가령, 메모리 구조물)을 형성하는 방법의 실시예를 도시하는 단순화된 투시도(즉, 도 1 내지 4) 및 단순화된 부분 단면도(즉, 도 5 내지 7, 8a, 8b, 및 9 내지 13)이다. 아래에 제공된 기재를 통해, 본 명세서에 기재된 방법이 다양한 디바이스에서 사용될 수 있다는 것이 해당 분야의 통상의 기술자에게 자명할 것이다. 즉, 본 개시 내용의 방법은 반도체 디바이스를 형성하기를 원할 때마다 사용될 수 있다.
도 1에 도시된 바와 같이, 반도체 디바이스 구조물(100)은 제1 배리어 구조물(102)을 포함하도록 형성된다. 제1 배리어 구조물(102)은 실질적으로 수소 불침투성인 적어도 하나의 유전체 물질로 형성되고 이를 포함한다. 제1 배리어 구조물(102)은 예를 들어, 반도체 디바이스 구조물(100)의 다음 수소 어닐링 동안, 이를 통한 수소의 확산을 실질적으로 억제시킬 수 있다(가령, 막을 수 있다). 비제한적인 예를 들면, 제1 배리어 구조물(102)은 알루미늄 옥사이드(AlOx), 알루미늄 옥시니트라이드(AlOxNy), 알루미늄 실리콘 니트라이드(AlSixNy), 실리콘 알루미나 옥시니트라이드(AlSixOyNz), 붕소 니트라이드(BNx), 붕소 탄소 니트라이드(BCxNy), 실리콘 카바이드(SiCx), 실리콘 탄소 니트라이드(SiCxNy), 및 실리콘 니트라이드(SiNx) 중 하나 이상을 포함할 수 있다. 상기의 "x", "y" 및 "z" 중 하나 이상을 포함하는 화학식(예를 들어, AlOx, AlOxNy, AlSixNy, AlSixOyNz, BNx, BCxNy, SiCx, SiCxNy, SiNx)은 하나 이상의 영역에 걸쳐 알루미늄(Al), 붕소(B), 또는 실리콘(Si)의 모든 하나씩 원자에 대해, 하나의 원소의 "x" 원자, 또 다른 원소(존재하는 경우)의 "y" 원자, 및 추가 원소(존재하는 경우)의 "z" 원자의 평균 비를 함유하는 복합 물질을 나타낸다. 화학식이 엄격한 화학 구조가 아닌 상대 원자 비율을 나타내기 때문에, 제1 배리어 구조물(102)은 하나 이상의 화학량론적 화합물 및/또는 이의 상이한 영역에 걸쳐 하나 이상의 비 화학량론적 화합물을 포함할 수 있고 "x", "y" 및/또는 "z"의 값은 정수이거나 다른 영역 전체에 걸쳐 정수가 아닐 수 있다. 본 명세서에서 사용될 때 용어 "비 화학양론적 화합물"은 잘 정의된 자연수의 비로 표현될 수 없고 한정 비율의 법칙을 위반하는 원소 조성을 갖는 화합물을 의미하고 포함한다.일부 실시예에서, 제1 배리어 구조물(102)은 AlOx을 포함한다. 제1 배리어 구조물(102)은 베이스 구조물(가령, 기판) 상에 또는 위에 형성될 수 있다.
다음으로 도 1을 참조하면, 선형 전도성 구조물(104)은 제1 배리어 구조물(102) 상에 또는 위에 형성될 수 있으며, 선형 희생 구조물(108)은 선형 전도성 구조물(104) 상에 또는 위에 형성될 수 있다. 또한, 선택사항으로서, 도 2에 도시된 바와 같이, 하나 이상의 추가 선형 전도성 구조물(106)이 선형 전도성 구조물(104)과 선형 희생 구조물(108) 사이에 수직으로 형성될 수 있다. 선형 전도성 구조물(104), 선형 희생 구조물(108) 및 추가 선형 전도성 구조물(106)(존재하는 경우)은 서로 실질적으로 동일한 방향(예를 들어, X-방향)으로 횡방향으로 뻗어 있을 수 있고, 서로 실질적으로 유사한 횡방향 치수(가령, 길이, 폭)을 보일 수 있다. 트렌치(110)는 횡방향으로 이웃하는 선형 전도성 구조물(104), 횡방향으로 이웃하는 선형 희생 구조물(108), 및 횡방향으로 이웃하는 추가 선형 전도성 구조물(106)(존재하는 경우) 사이에 횡방향으로(가령, Y-방향으로) 개재되고 이들을 분리할 수 있다. 트렌치(110)는 선형 희생 구조물(108)의 상부 표면으로부터 제1 배리어 구조물(102)의 상부 표면까지 수직으로(예를 들어, Z-방향으로) 뻗어 있을 수 있다.
선형 전도성 구조물(104)은 적어도 하나의 전기적 전도성 물질, 가령, 금속, 합금, 전도성 금속 옥사이드, 전도성 금속 니트라이드, 전도성 금속 실리사이드, 및 전도성으로 도핑 된 반도체 물질 중 하나 이상으로 형성되고 이를 포함할 수 있다. 비제한적인 예로서, 선형 전도성 구조물(104)은 루테늄(Ru), 텅스텐(W), 텅스텐 니트라이드(WN), 니켈(Ni), 탄탈럼(Ta), 탄탈럼 니트라이드(TaN), 탄탈럼 실리사이드(TaSi), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 티타늄 니트라이드(TiN), 티타늄 실리사이드(TiSi), 티타늄 실리콘 니트라이드(TiSiN), 티타늄 알루미늄 니트라이드(TiAlN), 몰리브덴 니트라이드(MoN), 이리듐(Ir), 이리듐 옥사이드(IrOx), 루테늄 옥사이드(RuOx), 루테늄 티타늄 니트라이드(RuTiN), 및 전도성 도핑된 실리콘 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예에서, 선형 전도성 구조물(104)은 Ru로 형성되고 이를 포함한다. 선형 전도성 구조물(104)은 이하에서 더 상세히 기재될 바와 같이, 디지트 라인(가령, 데이터 라인, 비트 라인)으로서 기능 할 수 있다.
선형 희생 구조물(108)은 선형 전도성 구조물(104), 추가 선형 전도성 구조물(106)(존재하는 경우) 및 하나 이상의 후속 형성되는 물질(가령, 유전체 물질)에 대해 선택적으로 제거될 수 있는 적어도 하나의 물질로 형성되고 이를 포함할 수 있다. 선형 희생 구조물(108)의 물질의 후속 선택적 제거는 채널 구조물의 물질을 채널 구조물의 희망 특성(가령, 전류 흐름 특성)에 부정적으로 영향을 미칠 수 있는 하나 이상의 삭제적 물질 제거(가령, 에칭) 공정을 겪게 할 필요 없이, (가령, 다마신 공정을 통한) 반도체 디바이스 구조물(100)에 대한 채널 구조물(가령, 수직 채널 구조물)의 형성을 촉진시킬 수 있다. 비제한적인 예로서, 선형 희생 구조물(108)은 실리콘(예를 들어, 단일 결정질 실리콘, 다결정질 실리콘), 실리콘 니트라이드, 탄소-함유 물질(가령, SiOCN), 탄소, 포토레지스트 물질, 또는 또 다른 물질로 형성되고 이를 포함할 수 있다. 일부 실시예에서, 선형 희생 구조물(108)은 다결정질 실리콘으로 형성되고 이를 포함한다.
추가 선형 전도성 구조물(106)은, 존재하는 경우, 선형 전도성 구조물(104)의 전기 전도성 물질과 상이한 적어도 하나의 전기 전도성 물질(가령, 금속, 합금, 전도성 금속 옥사이드, 전도성 금속 니트라이드, 전도성 금속 실리사이드, 및 전도성 도핑된 반도체 물질 중 하나 이상)로 형성되고 이를 포함할 수 있다. 비제한적 예를 들면, 추가 선형 전도성 구조물(106)은 예를 들어, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, RuTiN 및 전도성 도핑된 실리콘 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예에서, 추가 선형 전도성 구조물(106)은 TiN으로 형성되고 이를 포함한다.
선형 전도성 구조물(104), 선형 희생 구조물(108), 추가 선형 전도성 구조물(106)(존재하는 경우), 및 트렌치(110)는 각각 개별적으로 임의의 원하는 치수 및 간격을 나타내도록 형성될 수 있다. 선형 전도성 구조물(104), 선형 희생 구조물(108), 추가 선형 전도성 구조물(106)(존재하는 경우), 및 트렌치(110)의 치수 및 간격은, 이하에서 더 상세히 기재될 바와 같이, 적어도 부분적으로, 반도체 디바이스 구조물(100)의 원하는 기능에 기초하여 그리고 후속 형성될 반도체 디바이스 구조물(100)의 추가 구성요소(가령, 추가 구조물, 추가 물질)의 치수 및 희망 간격에 기초하여 선택될 수 있다. 도 2에 도시된 바와 같이, 형성된다면, 추가 선형 전도성 구조물(106)은 선형 전도성 구조물(104)에 비해 감소된 두께를 나타낼 수 있다.
선형 전도성 구조물(104), 선형 희생 구조물(108), 추가 선형 전도성 구조물(106)(존재하는 경우), 및 트렌치(110)는 본 명세서에서 상세히 기재되지 않는 종래의 공정(예를 들어, 종래의 공정, 가령, 인 시추 성장, 스핀-온 코팅, 블랭킷 코팅, CVD, PECVD, ALD 및 PVD, 종래의 물질 제거 공정, 가령, 종래의 포토리소그래피 공정 및 종래의 에칭 공정)을 이용해 형성될 수 있다.
다음으로 도 3을 참조하면, 선형 유전체 구조물(112)은 반도체 디바이스 구조물(100)의 트렌치(110)(도 2) 내에 형성될 수 있다. 선형 유전체 구조물(112)은 실질적으로 트렌치(110)를 채울 수 있고, 트렌치(110)의 경계(예를 들어, 수직 경계, 횡방향 경계) 내에 실질적으로 가둬질 수 있다. 도 3에 도시된 바와 같이, 선형 유전체 구조물(112)의 상부 표면은 선형 희생 구조물(108)의 상부 표면과 실질적으로 동일 평면 상에 있을 수 있다.
선형 유전체 구조물(112)은 적어도 하나의 유전체 물질, 가령, 유전체 옥사이드 물질(가령, 실리콘 옥사이드, 가령, 실리콘 디옥사이드(SiO2), 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 알루미늄 옥사이드, 하이-k 옥사이드, 가령, 하프늄 옥사이드(HfOx), 이들의 조합), 유전체 니트라이드 물질(가령, SiN, 유전체 옥시니트라이드 물질(가령, SiON), 유전체 카보니트라이드 물질(가령, SiCN), 및 유전체 카복시니트라이드 물질(가령, SiOCN), 및 비정질 탄소 중 하나 이상)으로 형성되고 이를 포함할 수 있다. 일부 실시예에서, 선형 유전체 구조물(112)은 SiO2를 포함한다.
선형 유전체 구조물(112)은 본 명세서에서 상세히 기재되지 않는 종래의 공정 및 종래의 공정 장비를 사용하여 형성될 수 있다. 비제한적인 예로서, 유전체 물질은 선형 전도성 구조물(104), 선형 희생 구조물(108), 추가 선형 전도성 구조물(106)(존재하는 경우), 및 트렌치(110) 내부 및 외부의 제1 배리어 구조물(102)(도 2)의 노출된 표면 위에 비등각(non-conformal) 형성(예를 들어, 증착)될 수 있으며, 트렌치(110) 외부의 유전체 물질의 일부분이 적어도 하나의 평탄화 공정, 가령, 종래의 CMP 공정을 통해 제거될 수 있다.
다음으로 도 4를 참조하면, 선형 희생 구조물(108)(도 3) 및 선형 유전체 구조물(112)(도 3)의 일부분이 제거되어 희생 필라 구조물(116), 유전체 필라 구조물(114), 및 선형 전도성 구조물(104)이 뻗어 있는 방향에 수직인 방향으로(가령, Y-방향으로) 횡방향으로 뻗어 있는 추가 트렌치(118)를 형성할 수 있으며, 선형 게이트 전극(120)(가령, 게이트 전극)이 추가 트렌치(118) 내에 형성될 수 있다. 선형 게이트 전극(120)은 이하에 더 상세히 기재되는 바와 같이 워드 라인(예를 들어, 액세스 라인)으로서 역할 할 수 있다. 도 4에 도시된 바와 같이, 추가 트렌치(118)는 횡방향으로 이웃하는 희생 필라 구조물(116)과 횡방향으로 이웃하는 유전체 필라 구조물(114) 사이에 횡방향으로(가령, X-방향으로) 개재되고 이들을 분리한다. 희생 필라 구조물(116)의 측벽(예를 들어, 측부 표면)은 유전체 필라 구조물(114)의 측벽과 실질적으로 동일 평면 상에 있을 수 있다.
희생 필라 구조물(116), 유전체 필라 구조물(114), 및 추가 트렌치(118)는 반도체 디바이스 구조물(100)을 적어도 하나의 물질 제거 공정(예를 들어, 적어도 하나의 에칭 공정)의 대상이 되게 함으로써 형성될 수 있다. 물질 제거 프로세스는 제1 배리어 구조물(102), 선형 전도성 구조물(104), 및 추가 선형 전도성 구조물(106)(존재하는 경우)을 실질적으로 손상되지 않게(가령, 제거되지 않게, 에칭되지 않게) 유지하면서, 선형 희생 구조물(108)(도 3) 및 선형 유전체 구조물(112)(도 3)의 노출된 부분을 제거할 수 있다. 적절한 선택적인 물질 제거 공정(예를 들어, 마스킹 및 에칭 공정)은 해당 분야에 잘 알려져 있으며, 본 명세서에서 상세히 기재되지 않는다.
선형 게이트 전극(120)은 추가 트렌치(118) 내의 희생 필라 구조물(116) 및 유전체 필라 구조물(114)의 노출된 측벽에 횡방향으로 인접하게 형성될 수 있다. 선형 게이트 전극(120)은 선형 전도성 구조물(104)이 뻗어 있는 방향에 수직인 방향(가령, Y-방향)으로 횡방향으로 뻗어 있을 수 있다. 도 4에 도시된 바와 같이, 일부 실시예에서, 횡방향으로 이웃하는 희생 필라 구조물(116)과 횡방향으로 이웃하는 유전체 필라 구조물(114) 사이에 횡방향으로 개재된 추가 트렌치(118) 각각은 그 내부에 선형 게이트 전극(120) 구조물 중 2개를 포함한다. 따라서, 선형 게이트 전극(120)의 구성은, 이하에서 더 상세히 기재될 바와 같이, 채널 구조물의 횡방향으로 이웃하는 2개의 대향하는 측부의 선형 게이트 전극(120) 중 2개를 포함하는 "이중-게이트" 트랜지스터의 후속 형성을 촉진시킬 수 있다. 추가 실시예에서, 횡방향으로 이웃하는 희생 필라 구조물(116)과 횡방향으로 이웃하는 유전체 필라 구조물(114) 사이에 횡방향으로 개재된 추가 트렌치(118) 중 일부는 그 내부에 선형 게이트 전극(120) 구조물 중 2개 미만을 포함한다. 예를 들어, 추가 트렌치(118) 중 일부는 그 내부에 단일(가령, 단 하나의) 선형 게이트 전극(120)을 포함할 수 있거나, (가령, 횡방향으로 이웃하는 추가 트렌치(118)가 그 내부에 여전히 2개의 선형 게이트 전극(120)을 포함하는 경우) 어떠한 선형 게이트 전극(120)도 포함하지 않을 수 있어서, "단일 게이트" 트랜지스터의 후속 형성이 채널 구조물의 측부에 횡방향으로 이웃하는 선형 게이트 전극(120) 중 1개를 포함하지만, 채널 구조물의 대향하는 측부에 횡방향으로 이웃하는 선형 게이트 전극(120)의 또 다른 1개는 포함하지 않도록 한다.
선형 게이트 전극(120)은 적어도 하나의 전기적 전도성 물질, 가령, 금속, 금속 합금, 전도성 금속 옥사이드, 전도성 금속 니트라이드, 전도성 금속 실리사이드, 및 전도성으로 도핑된 반도체 물질 중 하나 이상으로 형성되고 이를 포함할 수 있다. 선형 게이트 전극(120)은 예를 들어, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, RuTiN 및 전도성 도핑된 실리콘 중 하나 이상으로 형성되고 이를 포함할 수 있다. 선형 게이트 전극(120)의 물질 조성은 선형 전도성 구조물(104) 및 추가 선형 전도성 구조물(106)(존재하는 경우) 중 하나 이상의 물질 조성과 동일하거나 상이할 수 있다. 적어도 일부 실시예에서, 선형 게이트 전극(120)은 TiN으로 형성되고 이를 포함한다.
선형 게이트 전극(120)은 각각 임의의 적절한 횡방향 치수(예를 들어, X-방향 및 Y-방향의 횡방향 치수)로 형성될 수 있다. 비제한적인 예를 들면, 각각의 선형 게이트 전극(120)은 약 5 나노미터(nm) 내지 약 15 nm, 가령, 약 5 nm 내지 약 10 nm, 또는 약 10 nm 내지 약 15 nm의 범위의 X-방향으로의 폭을 갖도록 형성될 수 있다. 일부 실시예에서, 각각의 선형 게이트 전극(120)은 약 5 nm 내지 약 10 nm 내의 폭 a를 갖도록 형성된다.
선형 게이트 전극(120)은 본 명세서에서 상세히 기재되지 않는 종래의 공정 및 종래의 공정 장비를 사용하여 추가 트렌치(118) 내에서 형성될 수 있다. 비제한적 예를 들면, 전도성 물질은 추가 트렌치(118) 내부 및 외부에서 반도체 디바이스 구조물(100)의 노출된 표면 위에 등각 형성(가령, PVD 공정, CVD 공정, ALD 공정, 및 스핀-코팅 공정 중 하나 이상을 통해 증착)될 수 있고, 그런 다음 선형 게이트 전극(120)을 형성하기 위해 추가 트렌치(118) 내 희생 필라 구조물(116) 및 유전체 필라 구조물(114)의 측벽 상에 전도성 물질을 적어도 부분적으로 유지하면서, 에칭 공정은 추가 트렌치(118)의 외부의 반도체 디바이스 구조물(100)의 표면으로부터 그리고 추가 트렌치(118)의 플로어(가령, 추가 선형 전도성 구조물(106)(존재하는 경우)의 상부 표면, 선형 전도성 구조물(104)의 상부 표면)로부터 전도성 물질을 제거하도록 수행될 수 있다.
다음으로 도 4에 도시된 라인 A-A에 대한 반도체 디바이스 구조물(100)의 부분 횡단면도인 도 5를 참조하면, 반도체 디바이스 구조물(100)의 하기의 추가 공정이 도 4를 참조하여 기재된 것 이상이며, 절연 구조물(122)이 반도체 디바이스 구조물(100)의 추가 트렌치(118)(도 4) 내에 형성될 수 있다. 절연 구조물(122)은 추가 트렌치(118)의 나머지 부분(예를 들어, 선형 게이트 전극(120)에 의해 점유되지 않은 추가 트렌치(118)의 공간)을 실질적으로 채우고, 추가 트렌치(118)의 경계(가령, 수직 경계, 횡방향 경계) 내에 실질적으로 가둬질 수 있다. 도 5에 도시된 바와 같이, 절연 구조물(122)의 상부 표면은 희생 필라 구조물(116)의 상부 표면 및 유전체 필라 구조물(114)의 상부 표면과 실질적으로 동일 평면 상에 있을 수 있다.
절연 구조물(122)은 적어도 하나의 유전체 물질, 가령, 유전체 옥사이드 물질(가령, 실리콘 옥사이드, 가령, SiO2, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 알루미늄 옥사이드, 하이-k 옥사이드, 가령, HfOx, 이들의 조합), 유전체 니트라이드 물질(가령, SiN, 유전체 옥시니트라이드 물질(가령, SiON), 유전체 카보니트라이드 물질(가령, SiCN), 및 유전체 카복시니트라이드 물질(가령, SiOCN), 및 비정질 탄소) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예에서, 절연 구조물(122)은 SiO2를 포함한다.
절연 구조물(122)은 본 명세서에서 상세히 기재되지 않는 종래의 공정 및 종래의 공정 장비를 사용하여 형성될 수 있다. 비제한적인 예를 들면, 유전체 물질은 추가 트렌치(118)(도 4)의 내부 및 외부에 있는 반도체 디바이스 구조물(100)의 노출 된 표면 위에 비등각 형성(가령, 증착) 될 수 있고, 그런 다음 적어도 하나의 평탄화 공정, 가령, 종래의 CMP 공정을 통해 추가 트렌치(118)의 외부의 유전체 물질의 일부분이 제거될 수 있다.
다음으로 도 6을 참조하면, 희생 필라 구조물(116)(도 5)은 선택적으로 제거되어 오프닝(124)(가령, 개구부, 비아)을 형성할 수 있다. 도 6에 도시된 바와 같이, 오프닝(124)은 선형 게이트 전극(120)에 횡방향으로 인접하게 위치될 수 있다. 오프닝(124)의 기하학적 구성(예를 들어, 형상, 치수)은 희생 필라 구조물(116)(도 5)의 기하학적 구성에 실질적으로 대응(가령, 실질적으로 동일)할 수 있다. 오프닝(124)의 횡방향 경계는 선형 게이트 전극(120), 절연 구조물(122) 및 유전체 필라 구조물(114)(도 4)의 측부 표면에 의해 적어도 부분적으로 형성될 수 있고, 오프닝(124)의 하부 수직 경계는 추가 선형 전도성 구조물(106)(존재하는 경우)의 상부 표면 또는 선형 전도성 구조물(104)의 상부 표면에 의해 적어도 부분적으로 형성될 수 있다.
본 명세서에서 상세히 기재되지 않는 종래의 물질 제거 공정(가령, 종래의 에칭 공정, 가령, 종래의 습식 에칭 공정 및 종래의 건식 에칭 공정 중 하나 이상)을 이용해, 희생 필라 구조물(116)(도 5)은 반도체 디바이스 구조물(100)의 타 구성요소(가령, 유전체 필라 구조물(114), 선형 게이트 전극(120), 절연 구조물(122), 선형 전도성 구조물(104), 추가 선형 전도성 구조물(106)(존재하는 경우), 제1 배리어 구조물(102))에 비해 선택적으로 제거될 수 있다.
다음으로 도 7을 참조하면, 유전체 선형 구조물(126)(가령, 게?? 유전체 구조물)이 오프닝(124) 내에 형성된다. 도 7에 도시된 바와 같이, 유전체 라이너 구조물(126)은 오프닝(124)을 부분적으로 채운다. 오프닝(124) 내에서, 유전체 라이너 구조물(126)은 선형 게이트 전극(120), 절연 구조물(122) 및 유전체 필라 구조물(114)(도 4)에 횡방향으로 인접하게 위치된다. 오프닝(124)의 플로어(floor)의 중앙 부분에는 유전체 라이너 구조물(126)이 없을 수 있다. 또한, 존재하는 경우, 트렌치 아래에 있고 유전체 라이너 구조물(126)에 의해 덮이지 않는 추가 선형 전도성 구조물(106)의 일부분은 선택적으로 제거되어 선형 전도성 구조물(104)의 상부 표면을 노출시킬 수 있다.
유전체 라이너 구조물(126)은 적어도 하나의 유전체 옥사이드 물질(가령, 적어도 하나의 유전체 옥사이드 물질), 가령, SiO2, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 알루미늄 옥사이드, 및 하이-k 옥사이드(가령, 하프늄 옥사이드(HfOx)), 니오븀 옥사이드(NbOx), 티타늄 옥사이드(TiOx)) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예에서, 유전체 라이너 구조물(126)은 SiO2로 형성되고 이를 포함한다.
유전체 라이너 구조물(126)의 치수(그리고 따라서 오프닝(124)의 나머지 부분의 치수)는 오프닝(124)의 나머지 부분 내에 형성될 추가 구조물에 희망 치수 및 간격을 제공하도록 선택될 수 있다. 유전체 라이너 구조물(126)은, 예를 들어, 아래에서 더 상세히 설명될 바와 같이, 희망 횡방향 치수 및 희망 횡방향 간격을 나타내는 채널 구조물의 형성을 촉진시키도록 횡방향(가령, X-방향) 크기가 정해질 수 있다. 비 제한적인 예를 들면, 각각의 유전체 라이너 구조물(126)은 약 20 nm 이하, 가령, 약 10 nm 이하, 또는 약 5 nm 이하인 유전체 물질의 횡방향 폭을 갖도록 형성될 수 있다. 일부 실시예에서, 각각의 유전체 라이너 구조물(126)은 약 5 nm 내지 약 10 nm 범위 내의 유전체 물질의 횡방향 폭을 갖도록 형성된다.
유전체 라이너 구조물(126)은 본 명세서에서 상세히 기재되지 않는 종래의 공정 및 종래의 공정 장비를 사용하여 형성될 수 있다. 비제한적 예를 들면, 유전체 물질(가령, 유전체 옥사이드 물질)은 오프닝(124)의 내부 및 외부에서 반도체 디바이스 구조물(100)의 노출된 표면 위에 등각 형성(가령, PVD 공정, CVD 공정, ALD 공정, 및 스핀-코팅 공정 중 하나 이상을 통해 증착)될 수 있고, 그런 다음 유전체 선형 구조물(126)을 형성하기 위해, 선형 게이트 전극(120), 절연 구조물(122), 및 유전체 필라 구조물(114)(도 4)의 측부 표면 상에 유전체 물질을 유지하면서, 오프닝(124) 외부에 있는 반도체 디바이스 구조물(100)의 표면으로부터 및 추가 선형 전도성 구조물(106)(존재하는 경우) 또는 오프닝(124)의 중앙 부분 아래 놓인 선형 전도성 구조물(104)(가령, 추가 선형 전도성 구조물(106)이 부재하는 경우)의 상부 표면의 일부분으로부터 유전체 물질을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 또한, 추가 선형 전도성 구조물(106)이 존재하는 경우, 유전체 라이너 구조물(126)에 의해 덮이지 않은 채 유지되는 이의 일부분이 (가령, 적어도 하나의 추가 물질 제거 공정을 통해) 선택적으로 제거되어, 오프닝(124)을 수직으로 연장하여 선형 전도성 구조물(104)의 상부 표면을 노출시킬 수 있다.
다음으로 도 8a를 참조하면, 채널 물질(128)이 오프닝(124)(도 7)의 내부 및 외부에 있는 반도체 디바이스 구조물(100)의 표면 위에 형성될 수 있다. 채널 물질(128)은 오프닝(124)(도 7)의 나머지(가령, 채워지지 않은) 부분을 실질적으로 채울 수 있다. 도 8a에 도시된 바와 같이, 오프닝(124)(도 7)에 의해 미리 점유되는 경계(가령, 수직 경계, 횡방향 경계) 내에서, 채널 물질(128)은 유전체 라이너 구조물(126) 및 추가 선형 전도성 구조물(106)(존재하는 경우)에 횡방향으로 인접하게 위치할 수 있으며, 선형 전도성 구조물(104) 상에 또는 위에 위치할 수 있다.
채널 물질(128)은 다결정질 실리콘의 것보다 큰 밴드 갭, 가령, 1.65 전자볼트(eV)보다 큰 밴드 갭을 갖는 적어도 하나의 영역을 포함하는 적어도 하나의 반도체 물질로 형성되고 이를 포함할 수 있다. 예를 들어, 채널 물질(128)은 아연 주석 옥사이드 (ZnxSnyO, "ZTO"라고 일반적으로 지칭됨), 인듐 아연 옥사이드 (InxZnyO, "IZO" 라고 일반적으로 지칭됨), 아연 옥사이드 (ZnxO), 인듐 갈륨 아연 옥사이드 (InxGayZnzO, "IGZO" 라고 일반적으로 지칭됨), 인듐 갈륨 실리콘 옥사이드 (InxGaySizO, "IGSO" 라고 일반적으로 지칭됨), 인듐 텅스텐 옥사이드 (InxWyO, "IWO" 라고 일반적으로 지칭됨), 인듐 옥사이드 (InxO), 주석 옥사이드 (SnxO), 티타늄 옥사이드 (TixO), 아연 옥사이드 니트라이드 (ZnxONz), 마그네슘 아연 옥사이드 (MgxZnyO), , 지르코늄 인듐 아연 옥사이드 (ZrxInyZnzO), 하프늄 인듐 아연 옥사이드 (HfxInyZnzO), 주석 인듐 아연 옥사이드 (SnxInyZnzO), 알루미늄 주석 인듐 아연 옥사이드 (AlxSnyInzZnaO), 실리콘 인듐 아연 옥사이드 (SixInyZnzO), 알루미늄 아연 주석 옥사이드 (AlxZnySnzO), 갈륨 아연 주석 옥사이드 (GaxZnySnzO), 지르코늄 아연 주석 옥사이드 (ZrxZnySnzO), 및 그 밖의 다른 유사한 물질 중 하나 이상(가령, 하나, 둘 또는 그 이상, 셋 이상)을 포함하는 옥사이드 반도체 물질을 포함할 수 있다. 위의 "x", "y", "z"및 "a" 중 적어도 하나를 포함하는 공식(가령, ZnxSnyO, InxZnyO, InxGayZnzO, InxWyO, InxGaySizO, AlxSnyInzZnaO)은 하나 이상의 영역에 걸쳐, 산소(O)의 모든 하나의 원자에 대해, 하나의 원소의 "x" 원자, 또 다른 원소(존재하는 경우)의 "y" 원자, 추가 원소(존재하는 경우)의 "z" 원자, 및 추가 원소(존재하는 경우)의 "d"의 평균 비를 포함하는 복합 물질을 나타낸다. 화학식이 엄격한 화학 구조가 아닌 상대 원자 비율을 나타내기 때문에, 채널 물질(128)은 하나 이상의 화학량론적 화합물 및/또는 이의 상이한 영역에 걸쳐 하나 이상의 비 화학량론적 화합물을 포함할 수 있고 "x", "y", "z", 및 "a"의 값은 정수이거나 다른 영역 전체에 걸쳐 정수가 아닐 수 있다. 본 명세서에서 사용될 때 용어 "비 화학양론적 화합물"은 잘 정의된 자연수의 비로 표현될 수 없고 한정 비율의 법칙을 위반하는 원소 조성을 갖는 화합물을 의미하고 포함한다.
채널 물질(128)은 실질적으로 동종(homogeneous)이거나 이종(heterogeneous)일 수 있다. 일부 실시예에서, 채널 물질(128)은 실질적으로 동종이어서, 채널 물질(128)이 그 요소들의 실질적으로 균일한(예를 들어, 고른, 비-가변적인) 분포를 보일 수 있다. 예를 들어, 채널 물질(128)에 포함된 각각의 원소(가령, 하나 이상의 금속, 하나 이상의 준금속, 산소)의 양(가령, 원자 농도)은 채널 물질(128)의 치수(가령, 횡방향 치수, 수직 치수)에 걸쳐 변하지 않을 수 있다. 추가 실시예에서, 채널 물질(128)은 실질적으로 이종이어서, 채널 물질(128)은 이의 원소들 중 하나 이상의 실질적으로 불균일한(가령, 고르지 않은, 가변적인) 분포를 보일 수 있다. 예를 들어, 채널 물질(128)에 포함된 하나 이상의 원소(예를 들어, 하나 이상의 금속, 하나 이상의 준금속, 산소)의 양(예를 들어, 원자 농도)은 채널 물질(128)의 치수 전체에 걸쳐 변할 수 있다.
도 8b는 채널 물질(128)의 이종 형태의 비 제한적인 예를 도시한다. 도 8b에 도시된 바와 같이, 채널 물질(128)은 제1 물질 조성 및 제1 물질 분포를 갖는 제1 영역(128A), 및 제1 영역(128A)과 상이한 물질 조성 및 상이한 물질 분포 중 하나 이상을 갖는 제2 영역(128B)을 포함할 수 있다. 제1 영역(128A)은 제2 영역(128B) 위에 놓일 수 있고, 제2 영역은 선형 전도성 구조물(104), 추가 선형 전도성 구조물(106)(존재하는 경우), 유전체 라이너 구조물(126), 절연 구조물(122), 및 유전체 필라 구조물(114)(도 4)의 표면(예를 들어, 상부 표면, 측부 표면) 위에 놓일 수 있다. 제1 영역(128A) 및 제2 영역(128B)은 실질적으로 서로 동일한 원소를 포함하거나, 서로 상이한 하나 이상의 원소를 포함할 수 있다. 일부 실시예에서, 채널 물질(128)의 제1 영역(128A)과 제2 영역(128B)은 실질적으로 서로 동일한 원소를 포함하지만, 제1 영역(128A)과 제2 영역(128B)은 하나 이상의 원소의 상이한 원자 농도를 포함한다. 예를 들어, 채널 물질(128)은 단일(예를 들어, 단 하나의) 옥사이드 반도체 물질(가령, ZnxSnyO, InxZnyO, ZnxO, InxGayZnzO, InxGaySizOa, InxWyO, InxO, SnxO, TixO, ZnxONz, MgxZnyO, InxZnyO, InxGayZnzO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, ZnxSnyO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 및 InxGaySizO 중 단 하나씩)의 이종 형태를 포함할 수 있지만, 단일 옥사이드 반도체 물질의 하나 이상의 원소의 원자 농도(따라서, 화학식의 상대 원자 비)는 제1 영역(128A)과 제2 영역(128B)에서 상이할 수 있다. 추가 실시예에서, 채널 물질(128)의 제1 영역(128A) 및 제2 영역(128B)은 서로 상이한 하나 이상의 원소를 포함한다. 예를 들어, 제1 영역(128A)과 제2 영역(128B)은 서로 상이한 옥사이드 반도체 물질(ZnxSnyO, InxZnyO, ZnxO, InxGayZnzO, InxGaySizOa, InxO, SnxO, InxWyO, TixO, ZnxONz, MgxZnyO, InxZnyO, InxGayZnzO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, ZnxSnyO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 및 InxGaySizO 중에서 선택된 상이한 옥사이드 반도체 물질)을 포함할 수 있다.
도 8a를 다시 참조하면, 채널 물질(128)은 본 명세서에서 상세하게 설명되지 않는 종래의 공정(예를 들어, 종래의 증착 공정, 종래의 물질 제거 공정)을 사용하여 형성될 수 있다. 비 제한적인 예를 들면, 채널 물질(128)은 (예를 들어, ALD 공정, CVD 공정, PECVD 공정, PVD 공정 및 스핀-코팅 공정 중 하나 이상을 통해) 선형 전도성 구조물(104), 추가 선형 전도성 구조물(106)(존재하는 경우), 유전체 라이너 구조물(126), 절연 구조물(122), 및 유전체 필라 구조물(114)(도 4)의 노출된 표면 위에 증착될 수 있다.
도 9에 도시된 바와 같이, 채널 물질(128)(도 8a)의 상부 부분이 제거되어 채널 구조물(130)(예를 들어, 수직 채널 구조물, 채널 필라)을 형성할 수 있다. 오프닝(124)(도 7)의 경계(예를 들어, 수직 경계, 횡방향 경계) 외부에 있는 채널 물질(128)(도 8a)의 일부분이 제거될 수 있다. 비 제한적인 예로서, 채널 물질(128)(도 8a)의 상부 부분은 평탄화 공정(예를 들어, CMP 공정) 및 블랭킷 건식 에칭 공정 중 하나 이상을 통해 제거될 수 있다. 채널 구조물(130)은 물질 제거 공정 후에 약 200℃ 이상의 온도에서 어닐링될 수 있다. 채널 구조물(130)의 (예를 들어, Z-방향에서) 최상부 표면은 유전체 라이너 구조물(126), 절연 구조물(122), 및 유전체 필라 구조물(114)(도 4)의 최상부 표면과 실질적으로 동일 평면 상에 있을 수 있다.
다음으로 도 10을 참조하면, 채널 구조물(130)은 수직으로 오목화될 수 있고(가령, 채널 구조물(130)의 상부 부분이 제거될 수 있고), 그런 다음 전도성 콘택트(132)가 채널 구조물(130)의 나머지 부분 상에 형성될 수 있다. 도 10에 도시된 바와 같이, 전도성 콘택트(132)는 유전체 라이너 구조물(126)에 횡방향으로 인접하게 위치할 수 있다. 또한, 전도성 콘택트(132)의 (가령, Z-방향에서) 최상부 표면은 유전체 라이너 구조물(126), 절연 구조물(122), 및 유전체 필라 구조물(114)(도 4)의 최상부 표면과 실질적으로 동일 평면 상에 있을 수 있다.
전도성 콘택트(132)는 적어도 하나의 전기 전도성 물질, 가령, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, RuTiN, 및 전도성 도핑된 실리콘 중 하나 이상으로 형성되고 이를 포함할 수 있다. 전도성 콘택트(132)의 물질 조성은 선형 전도성 구조물(104), 추가 선형 전도성 구조물(106)(존재하는 경우), 및 선형 게이트 전극(120) 중 하나 이상의 물질 조성과 동일하거나 상이할 수 있다. 일부 실시예에서, 전도성 콘택트(132)는 Ru로 형성되고 이를 포함한다. 추가 실시예에서, 전도성 콘택트(132)는 Mo로 형성되고 이를 포함한다.
채널 구조물(130)은 수직으로 오목화될 수 있고 전도성 콘택트(132)는 본 명세서에서 상세하게 기재되지 않는 종래의 공정을 이용해 최종 오목부에 형성될 수 있다. 비제한적인 예를 들면, 채널 구조물(130)은 습식 에칭제(가령, HCl)에 노출되어 이의 상부 부분을 제거함으로써 유전체 라이너 구조물(126)의 측부 표면에 의해 적어도 부분적으로 형성된 오목부를 형성할 수 있다. 그 후, (가령, 하나 이상의 종래의 증착 공정, 가령, ALD 공정, CVD 공정, PECVD 공정, PVD 공정, 및 스핀-코팅 공정 중 하나 이상을 통해) 전도성 물질이 오목부의 내부 및 외부에 있는 반도체 디바이스 구조물(100)의 표면 상에 또는 위에 형성될 수 있다. 그런 다음 오목부의 외부에 있는 전도성 물질의 일부분이 (가령, 적어도 하나의 평탄화 공정, 가령, CMP 공정을 통해) 제거되어, 전도성 콘택트(132)를 형성할 수 있다.
도 10을 참조하면, 도 10에 도시된 공정 스테이지에서 반도체 디바이스 구조물(100)은 다수의 수직 트랜지스터(133)(가령, 수직 박막 트랜지스터(TFT))를 포함한다. 수직 트랜지스터(133)는 각각 개별적으로 채널 구조물(130) 중 하나, 전도성 콘택트(132) 중 하나, 채널 구조물(130)에 횡방향으로 측면 배치되는 두 개의 선형 게이트 전극(120), 및 채널 구조물(130)과 두 개의 선형 게이트 전극(120) 각각 사이에 횡방향으로 개재되는 유전체 라이너 구조물(126)의 일부분을 개별적으로 포함한다. 따라서, 선형 게이트 전극(120) 중 두 개가 수직 트랜지스터(133)의 채널 구조물(130)의 두 대향하는 측부에 횡방향으로 이웃하기 때문에 각각의 수직 트랜지스터(133)는 "이중-게이트"된 것으로 간주될 수 있다. 앞서 논의된 바와 같이, 본 개시 내용의 추가 실시예에 따라, 수직 트랜지스터(133)는 상이한 구성(예를 들어, "이중-게이트" 구성이 아닌 다른 구성)을 나타내도록 형성될 수 있다. 비제한적인 예를 들면, 수직 트랜지스터(133)는 "단일-게이트" 구성을 나타내도록 형성될 수 있는데, 여기서 각각의 수직 트랜지스터(133)가 개별적으로 채널 구조물(130)의 측부에 횡방향으로 이웃하는 선형 게이트 전극(120) 중 하나를 포함하지만, 채널 구조물(130)의 대향하는 측부에 횡방향으로 이웃하는 선형 게이트 전극(120) 중 하나는 포함하지 않는다. 예를 들어, 절연 구조물(122) 중 하나가 제2 선형 게이트 전극(120) 대신 채널 구조물(130)의 대향 측부에 횡방향으로 이웃할 수 있다.
따라서, 본 개시 내용의 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은 실질적으로 수소 불침투성 배리어 구조물 위에 놓이는 전도성 구조물 위에 희생 필라 구조물을 형성하는 단계를 포함한다. 희생 필라 구조물은 전도성 구조물이 선형으로 뻗어 있는 제2 횡방향에 직교하는 제1 횡방향으로 선형으로 뻗어 있는 트렌치에 의해 서로 분리된다. 게이트 전극이 트렌치 내에 형성되고 희생 필라 구조물의 측벽에 횡방향으로 인접한다. 희생 필라 구조물은 제거되어 게이트 전극들 사이에 오프닝을 형성할 수 있다. 유전체 라이너 구조물이 상기 오프닝 내에 형성되고 게이트 전극의 측벽에 횡방향으로 인접한다. 유전체 라이너 구조물을 형성한 후 채널 구조물이 상기 오프닝 내부에 형성된다. 채널 구조물은 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 포함한다. 전도성 콘택트가 상기 채널 구조물 상에서 형성된다.
다음으로 도 11을 참조하면, 제2 배리어 구조물(134)은 유전체 라이너 구조물(126), 전도성 콘택트(132), 절연 구조물(122), 및 유전 필라 구조물(114)(도 4)의 상부 표면 상에 또는 위에 형성될 수 있다. 제2 배리어 구조물(134)은 실질적으로 수소 불침투성인 적어도 하나의 유전체 물질로 형성될 수 있고 이를 포함할 수 있다. 제2 배리어 구조물(134)은 예를 들어, 반도체 디바이스 구조물(100)의 다음 수소 어닐링 동안, 이를 통한 수소의 확산을 실질적으로 억제시킬 수 있다(가령, 막을 수 있다). 비제한적 예를 들면, 제2 배리어 구조물(134)은 AlOx, AlOxNy, AlSixNy, AlSixOyNz, BNx, BCxNy, SiCx, SiCxNy, 및 SiNx 중 하나 이상을 포함할 수 있다. 제2 배리어 구조물(134)의 물질 조성은 제1 배리어 구조물(102)의 물질 조성과 실질적으로 동일하거나 상이할 수 있다. 일부 실시예에서, 제2 배리어 구조물(134)은 AlOx를 포함한다.
따라서, 본 개시 내용의 실시예에 따르면, 디바이스는 제1 배리어 구조물, 전도성 라인 구조물, 채널 필라, 유전체 라이너 구조물, 게이트 전극, 전도성 콘택트, 및 제2 배리어 구조물을 포함한다. 제1 배리어 구조물은 실질적으로 수소 불침투성이다. 전도성 라인 구조물이 제1 배리어 구조물 위에 놓이고 제1 방향으로 횡방향으로 뻗어 있다. 채널 필라는 전도성 라인 구조물 위에 놓이며 각각은 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 포함한다. 유전체 라이너 구조물은 채널 필라의 측벽을 실질적으로 횡방향으로 둘러 싼다. 게이트 전극은 유전체 라이너의 외부 측벽에 횡방향으로 인접하고 제1 방향에 실질적으로 수직인 제2 방향으로 횡방향으로 뻗어 있다. 전도성 콘택트는 채널 필라 위에 놓인다. 제2 배리어 구조물은 실질적으로 수소 불침투성이고, 유전체 라이너 구조물 및 게이트 전극의 상부 표면 위에 놓이고 이에 걸쳐 횡방향으로 뻗어 있다.
다음으로 도 12를 참조하면, 유전체 물질(136)이 제2 배리어 구조물(134) 상에 또는 위에 형성될 수 있고, 그런 다음 개구부(138)가 유전체 물질(136) 내에 형성될 수 있다. 도 12에 도시된 바와 같이, 개구부(138)는 유전체 물질(136)의 상부 표면으로부터 제2 배리어 구조물(134)의 상부 표면까지 수직으로 뻗어 있을 수 있다. 또한, 개구부(138)는 전도성 콘택트(132) 및 그 아래 있는 수직 트랜지스터(133)의 채널 구조물(130)과 실질적으로 횡방향으로 정렬될 수 있다. 일부 실시예에서, 개구부(138)의 횡방향 치수는 전도성 콘택트(132) 및 채널 구조물(130)의 횡방향 치수와 실질적으로 동일하다. 추가 실시예에서, 개구부(138)의 횡방향 치수는 전도성 콘택트(132) 및 채널 구조물(130)의 횡방향 치수와 상이(가령, 더 크거나 작음)하다.
유전체 물질(136)은 유전체 옥사이드 물질(가령, 실리콘 옥사이드, 가령, SiO2, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 알루미늄 옥사이드, 하이-k 옥사이드, 가령, HfOx, 이들의 조합), 유전체 니트라이드 물질(가령, SiN, 유전체 옥시니트라이드 물질(가령, SiON), 유전체 카보니트라이드 물질(가령, SiCN), 및 유전체 카복시니트라이드 물질(가령, SiOCN), 및 비정질 탄소) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 유전체 물질(136)은 SiO2를 포함한다. 유전체 물질(136)은 본 명세서에서 상세히 설명되지 않는 종래의 공정(예를 들어, 종래의 증착 공정)을 사용하여 형성될 수 있다. 비제한적인 예로서, 유전체 물질(136)은 (예를 들어, ALD 공정, CVD 공정, PECVD 공정, PVD 공정 및 스핀-코팅 공정 중 하나 이상을 통해) 제2 배리어 구조물(134)의 상부 표면 상에 또는 위에 증착될 수 있다.
덧붙여, 개구부(138)는, 또한 본 명세서에서 상세히 기재되지 않는 종래의 공정(가령, 종래의 마스킹 및 패터닝 공정, 종래의 물질 제거 공정)을 이용해 유전체 물질에서 형성될 수 있다. 예를 들어, 유전체 물질(136)로 전사될 희망 패턴을 갖는 마스크 구조물이 유전체 물질(136) 위에 제공될 수 있고, 그런 다음, 적어도 하나의 이방성 에칭 공정(예를 들어, 이방성 건식 에칭 공정, 가령, 반응성 이온 에칭(RIE), 딥 RIE, 플라스마 에칭, 반응성 이온 빔 에칭, 화학 보조 이온 빔 에칭, 이방성 습식 에칭 공정, 가령, 불산(HF) 에칭, 완충 HF 에칭, 및 완충 옥사이드 에칭중 하나 이상)이 개구부(138)를 형성하기 위해 수행될 수 있다.
다음으로 도 13을 참조하면, 개구부(138)(도 12)는 제2 배리어 구조물(134)을 통해 수직으로(가령, Z-방향으로) 뻗어 있어서, 전도성 콘택트(132)의 상부 표면을 노출시킬 수 있고, 그런 다음 커패시터(140)가 개구부(138)(도 12) 내에서 전도성 콘택트(132)와 접촉하여 형성된다. 또한, 제3 배리어 구조물(141)이 유전체 물질(136) 및 커패시터(140)의 일부분 상에 또는 위에 형성될 수 있다. 커패시터(140) 및 그 아래에 있는 수직 트랜지스터(133)는 반도체 디바이스 구조물(100)의 메모리 셀(148)(예를 들어, FeRAM 셀, DRAM 셀)을 형성한다.
개구부(138)(도 12)는 본 명세서에 상세히 기재되지 않는 종래의 물질 제거 공정을 사용하여 제2 배리어 구조물(134)를 통해 수직으로 뻗어 있을 수 있다. 비제한적인 예를 들면, 개구부(138)(도 12)는 이방성 건식 에칭 공정(예를 들어, RIE, 딥 RIE, 플라스마 에칭, 반응성 이온 빔 에칭, 화학 보조 이온 빔 에칭) 및 이방성 습식 에칭 공정(가령, HF 에칭, 완충 HF 에칭, 및 완충 옥사이드 에칭) 중 하나 이상을 통해 제2 배리어 구조물(134)을 통해 수직으로 뻗어 있을 수 있다.
커패시터(140)는 프로그래밍 가능 논리 상태를 나타내는 전하를 저장할 수 있는 임의의 구조물을 포함할 수 있다. 비제한적인 예를 들면, 도 13에 도시된 바와 같이, 커패시터(140)는 제1 전극(142)(가령, 하부 전극), 제2 전극(146)(가령, 상부 전극), 및 제1 전극(142)과 제2 전극(146) 사이의 유전체 구조물(144)을 포함하는 강유전성 커패시터를 포함할 수 있다. 제1 전극(142) 및 제2 전극(146)은 각각 개별적으로, 적어도 하나의 전기 전도성 물질(예를 들어, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, RuTiN, 및 전도성 도핑된 실리콘 중 하나 이상)을 포함할 수 있다. 유전체 구조물(144)은 예를 들어, 고유전 상수(HDC) 유전체 물질(예를 들어, 약 20 이상의 유전 상수를 갖는 유전체 물질), 가령, 바륨 스트론튬 티타네이트(BST), 납 지코네이트 티타네이트(PZT), 납 란탄 지르코네이트 티타네이트(PLZT), 납 스칸듐 탄탈레이트(PST), 스트론튬 비스무트 탄탈레이트(SBT), 바륨 비스무트 탄탈레이트(BBT), 바륨 티타네이트(BT), 스트론튬 티타네이트(ST) 및 탄탈럼 펜트옥사이드(Ta2O5)를 포함할 수 있다.
제3 배리어 구조물(141)은 실질적으로 수소 불침투성의 적어도 하나의 유전체 물질로 형성되고 이를 포함할 수 있다. 제3 배리어 구조물(141)은 예를 들어 반도체 디바이스 구조물(100)의 의 다음 수소 어닐링 동안, 이를 통한 수소의 확산을 실질적으로 억제시킬 수 있다(가령, 막을 수 있다). 비제한적인 예로서, 제3 배리어 구조물(141)은 AlOx, AlOxNy, AlSixNy, AlSixOyNz, BNx, BCxNy, SiCx, SiCxNy, 및 SiNx 중 하나 이상을 포함할 수 있다. 제3 배리어 구조물(141)의 물질 조성은 제1 배리어 구조물(102) 및 제2 배리어 구조물(134) 중 하나 이상(예를 들어, 각각)의 물질 조성과 실질적으로 동일하거나 상이 할 수 있다. 일부 실시예에서, 제3 배리어 구조물(141)은 AlOx를 포함한다.
커패시터(140) 및 제3 배리어 구조물(141)은 본 명세서에서 상세하게 기재되지 않는 종래의 공정(예를 들어, 종래의 증착 공정, 종래의 물질 제거 공정)을 사용하여 형성될 수 있다. 비제한적 예를 들면, 커패시터(140)가 강유전성 커패시터를 포함하는 경우, 개구부(138)(도 12) 후에, 제1 전기 전도성 물질이 개구부(138)(도 12)의 내부 및 외부에 있는 반도체 디바이스 구조물(100)의 노출된 표면 위에 등각 형성(가령, PVD 공정, CVD 공정, PECVD 공정, ALD 공정, 및 스핀-코팅 공정 중 하나 이상을 통해 등각 증착)될 수 있고, 유전체 물질이 개구부(138)(도 12)의 나머지의 내부 및 외부에 있는 제1 전도성 물질의 표면 상에 또는 위에 형성(가령, 비등각 형성, 가령, 비등각 증착)될 수 있다. 제1 전도성 물질 및 유전체 물질은 실질적으로 개구부(138)(도 12)를 채울 수 있다. 그런 다음, 개구부(도 12)의 외부에 있는 제1 전도성 물질 및 유전체 물질의 일부분이 (가령, 적어도 하나의 평탄화 공정, 가령, 적어도 하나의 CMP 공정을 이용해) 제거되어 제1 전극(142)을 형성할 수 있다. 그 후, 반도체 디바이스 구조물(100)의 노출된 표면 상에 또는 위에 또 다른 유전체 물질이 형성(가령, ALD 공정, CVD 공정, PECVD 공정, PVD 공정, 및 스핀-코팅 공정 중 하나 이상을 통해 증착)되어 제3 배리어 구조물(141)을 형성할 수 있다. 그런 다음 제3 배리어 구조물(141) 및 그 아래에 있는 유전체 물질의 일부가 제거(예를 들어, 마스크를 사용하여 이방성 에칭)되어 추가 개구부 및 유전체 구조물(144)을 형성할 수 있다. 그런 다음 추가 개구부의 내부 및 외부에 있는 반도체 디바이스 구조물(100)의 표면 상에 또는 위에 제2 전기 전도성 물질이 형성(가령, 비등각 형성, 가령, 비등각 증착)되어 제2 전극(146)을 형성할 수 있다. 제2 전기 전도성 물질은 추가 개구부를 실질적으로 채울 수 있다.
도 14는 본 개시 내용의 실시예에 따른 메모리 디바이스(200)의 기능 블록도를 도시한다. 메모리 디바이스(200)는 예를 들어, 본 명세서에서 앞서 기재된 반도체 디바이스 구조물(100)의 실시예를 포함할 수 있다. 도 14에 도시된 바와 같이, 메모리 디바이스(200)는 메모리 셀(202)(가령, 메모리 셀(148)(도 13)),디지트 라인(204)(가령, 선형 전도성 구조물(104)(도 13)), 워드 라인(206)(가령, 선형 게이트 전극(120)(도 13)), 로우 디코더(208), 컬럼 디코더(210), 메모리 제어기(212), 감지 디바이스(214), 및 입/출력 디바이스(216)를 포함할 수 있다.
메모리 디바이스(200)의 메모리 셀(202)은 적어도 두 개의 상이한 논리 상태(가령, 논리 0 및 논리 1)로 프로그래밍 가능하다. 각각의 메모리 셀(202)은 개별적으로 커패시터(가령, 커패시터(140)(도 13) 중 하나) 및 트랜지스터(가령, 수직 트랜지스터(133)(도 13) 중 하나)를 포함할 수 있다. 커패시터는 메모리 셀(202)의 프로그램 가능 논리 상태를 나타내는 전하를 저장한다(가령, 충전된 커패시터가 제1 논리 상태, 가령, 논리 1을 나타낼 수 있고 충전되지 않은 커패시터가 제2 논리 상태, 가령, 논리 0을 나타낼 수 있다). 트랜지스터는 커패시터에 대한 작업(가령, 읽기, 쓰기, 다시쓰기)을 위해 자시의 반도체 채널로의 최소 임계 전압의 인가 시 (가령, 워드 라인(206) 중 하나에 의한) 커패시터로의 액세스를 허용한다.
디지트 라인(204)은 메모리 셀(202)의 트랜지스터에 의해 메모리 셀(202)의 커패시터에 연결된다. 워드 라인(206)은 디지트 라인(204)에 수직으로 뻗어 있고, 메모리 셀(202)의 트랜지스터의 게이트에 연결되어 있다. 작업은 적절한 디지트 라인(204) 및 워드 라인(206)을 활성화함으로써 메모리 셀(202)에서 수행될 수 있다. 디지트 라인(204) 또는 워드 라인(206)을 활성화하는 것은 전압 전위를 디지트 라인(204) 또는 워드 라인(206)에 인가하는 것을 포함할 수 있다. 각각의 메모리 셀(202)의 컬럼이 디지트 라인(204) 중 하나에 개별적으로 연결될 수 있고, 메모리 셀(202)의 각각의 로우가 워드 라인(206) 중 하나에 개별적으로 연결될 수 있다. 개별 메모리 셀(202)은 디지트 라인(204)과 워드 라인(206)의 교차점(예를 들어, 크로스 포인트)을 통해 어드레싱되고 액세스될 수 있다.
메모리 제어기(212)는 다양한 구성요소, 가령, 로우 디코더(208), 컬럼 디코더(210) 및 감지 디바이스(214)를 통해, 메모리 셀(202)의 작업을 제어할 수 있다. 메모리 제어기(212)는 지정된 워드 라인(206)을 활성화(가령, 전압 전위를 인가)하기 위해 로우 디코더(208)로 지향되는 로우 어드레스 신호를 생성할 수 있으며, 지정된 디지트 라인(204)을 활성화(가령, 전압 전위를 인가)하기 위해 컬럼 디코더(210)로 지향되는 컬럼 어드레스 신호를 생성할 수 있다. 메모리 제어기(212) 또한, 메모리 디바이스(200)의 동작 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수 있다. 일반적으로, 인가된 전압의 진폭, 형태 및/또는 지속시간이 조정(예를 들어, 가변)될 수 있고, 메모리 디바이스(200)의 다양한 작업에 대해 상이할 수 있다.
메모리 디바이스(200)의 사용 및 작업 동안, 액세스된 후에, 메모리 셀(202)은 감지 디바이스(214)에 의해 판독(예를 들어, 감지)될 수 있다. 감지 디바이스(214)는 적절한 디지트 라인(204)의 신호(가령, 전압)를 기준 신호에 비교하여 메모리 셀(202)의 논리 상태를 결정할 수 있다. 예를 들어, 디지트 라인(204)이 기준 전압보다 높은 전압을 갖는 경우, 감지 디바이스(214)는 메모리 셀(202)의 저장된 논리 상태가 논리 1이라고 결정할 수 있으며, 그 반대의 경우도 마찬가지이다. 감지 디바이스(214)는 신호의 차이를 검출하고 증폭하기 위한 트랜지스터 및 증폭기를 포함할 수 있다(해당 분야에서 흔히 "래칭"이라고 지칭됨). 메모리 셀(202)의 검출된 논리 상태는 컬럼 디코더(210)를 통해 입/출력 디바이스(216)로 출력될 수 있다. 또한, 메모리 셀(202)은 메모리 디바이스(200)의 적절한 워드 라인(206)과 적절한 디지트 라인(204)을 유사하게 활성화함으로써 설정될 수 있다(써질 수 있다). 워드 라인(206)이 활성화되는 동안 디지트 라인(204)을 제어함으로써, 메모리 셀(202)이 설정될 수있다(예를 들어, 논리 값이 메모리 셀(202)에 저장될 수 있다). 컬럼 디코더(210)는 메모리 셀(202)에 써지도록 입/출력 디바이스(216)로부터의 데이터를 수락할 수 있다. 덧붙여, 메모리 셀(202)을 읽음으로써, 메모리 셀(202)이 또한 리프레시(가령, 재충전)될 수 있다. 읽기 작업은 적절한 디지트 라인(204) 상에 메모리 셀(202)의 콘텐츠를 둘 것이며, 그런 다음 이는 감지 디바이스(214)에 의해 완전 레벨(가령, 완전 충전 또는 방전)까지 풀 업된다. 메모리 셀(202)과 연관된 워드 라인(206)이 비활성화될 때, 워드 라인(206)과 연관된 로우의 모든 메모리 셀(202)은 완전 충전 또는 방전으로 복원된다.
따라서 본 개시 내용의 실시예에 따르면, 메모리 디바이스는 워드 라인, 디지트 라인, 상기 디지트 라인 위에 놓이며 실질적으로 수소 불침투성인 배리어 구조물, 상기 배리어 구조물 위에 놓이고 워드 라인 및 디지트 라인에 전기적으로 연결된 메모리 셀, 및 또 메모리 셀 위에 놓이며 실질적으로 수소 불침투성인 또 다른 배리어 구조물을 포함한다. 각각의 메모리 셀은 워드 라인 중 적어도 하나에 전기적으로 연결된 수직 트랜지스터, 및 수직 트랜지스터에 전기적으로 연결된 커패시터를 포함한다. 수직 트랜지스터는 디지트 라인들 중 하나 위에 있고 다결정질 실리콘보다 큰 밴드갭을 갖는 적어도 하나의 반도체 물질을 포함하는 채널 필라, 상기 채널 필라에 횡방향으로 이웃하는 적어도 하나의 게이트 전극, 및 채널 필라와 적어도 하나의 게이트 전극 간 유전체 라이너 구조물을 포함한다.
본 개시 내용의 실시예에 따른 반도체 디바이스 구조물(예를 들어, 반도체 디바이스 구조물(100)(도 13)) 및 반도체 디바이스(예를 들어, 메모리 디바이스(200)(도 14))는 본 개시 내용의 전자 시스템의 실시예에서 사용될 수 있다. 예를 들어, 도 15는 본 개시 내용의 실시예에 따른 예시적인 전자 시스템(300)의 블록도이다. 전자 시스템(300)은 예를 들어 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 그 밖의 다른 네트워킹 하드웨어 구성요소, 휴대용 전화기, 디지털 카메라, PDA(Personal Digital Assistant), 휴대용 미디어(가령, 음악) 플레이어, Wi-Fi 또는 셀룰러 지원 태블릿, 가령, iPad® 또는 SURFACE® 태블릿, 전자책, 내비게이션 디바이스를 포함할 수 있다. 전자 시스템(300)은 적어도 하나의 메모리 디바이스(302)를 포함한다. 메모리 디바이스(302)는 예를 들어, 본 명세서에서 앞서 기재된 반도체 디바이스 구조물(예를 들어, 반도체 디바이스 구조물(100)(도 13)) 및 반도체 디바이스(예를 들어, 메모리 디바이스(200)(도 14)) 중 하나 이상의 실시예를 포함할 수 있다. 전자 시스템(300)은 적어도 하나의 전자 신호 프로세서 디바이스(304)(종종 "마이크로프로세서"로 지칭됨)를 더 포함할 수 있다. 전자 신호 프로세서 디바이스(304)는 선택적으로 반도체 디바이스 구조물(가령, 반도체 디바이스 구조물(100)(도 13)) 및 반도체 디바이스(가령, 본 명세서에서 앞서 설명한 메모리 디바이스(200)(도 14))의 하나의 실시예를 포함할 수 있다. 전자 시스템(300)은 사용자에 의해 전자 시스템(300)으로 정보를 입력하기 위한 하나 이상의 입력 디바이스(306), 가령, 마우스 또는 그 밖의 다른 포인팅 디바이스, 키보드, 터치패드, 버튼, 또는 제어 패널을 더 포함할 수 있다. 전자 시스템(300)은 사용자에게 정보(가령, 비주얼 또는 오디오 출력)를 출력하기 위한 하나 이상의 출력 디바이스(308), 가령, 모니터, 디스플레이, 프린터, 오디오 출력 잭 및/또는 스피커를 더 포함할 수 있다. 일부 실시예에서, 입력 디바이스(306) 및 출력 디바이스(308)는 전자 시스템(300)에 정보를 입력하고 사용자에게 시각 정보를 출력하는 데 모두 사용될 수 있는 단일 터치 스크린 디바이스를 포함할 수 있다. 입력 디바이스(306) 및 출력 디바이스(308)는 메모리 디바이스(302) 및 전자 신호 프로세서 디바이스(304) 중 하나 이상과 전기적으로 통신할 수 있다.
따라서, 본 개시 내용의 실시예에 따라, 전자 시스템이 입력 디바이스, 출력 디바이스, 상기 입력 디바이스 및 출력 디바이스에 동작 가능하게 연결된 프로세서 디바이스, 및 상기 프로세서 디바이스에 동작 가능하게 연결된 반도체 디바이스를 포함한다. 반도체 디바이스는 제1 배리어 구조물, 수직 트랜지스터, 및 제2 배리어 구조물을 포함한다. 제1 배리어 구조물은 실질적으로 수소 불침투성이다. 수직 트랜지스터는 제1 배리어 구조물 위에 놓이고 다결정질 실리콘보다 큰 밴드갭을 갖는 적어도 하나의 반도체 물질을 포함하는 채널 구조물, 상기 채널 구조물을 횡방향으로 둘러 싸는 게이트 유전체 물질, 및 상기 게이트 유전체 물질에 횡방향으로 인접한 게이트 전극을 포함한다. 제2 배리어 구조물은 실질적으로 수소 불침투성이며 수직 트랜지스터의 게이트 유전체 물질 및 게이트 전극 위에 놓인다.
본 개시 내용의 방법은 종래의 디바이스(가령, 종래의 액세스 디바이스, 종래의 반도체 디바이스, 종래의 메모리 디바이스) 및 종래의 시스템(가령, 종래의 전자 시스템)에 비교할 때 증가된 성능, 증가된 효율, 증가된 신뢰성, 및 증가된 내구성 중 하나 이상을 갖는 디바이스(가령, 트랜지스터, 반도체 디바이스, 메모리 디바이스) 및 시스템(가령, 전자 시스템)의 형성을 촉진시킬 수 있다. 예를 들어, 본 개시 내용의 방법은, 종래의 공정을 통해 형성되는 종래의 채널 필라(가령, 하나 이상의 종래의 에칭 화학, 가령, 종래의 수소-함유 플라스마 화학을 이용해 반도체 물질의 벌크 볼륨을 수직으로 에칭함으로써 형성된 종래의 채널 필라)에 비교해서, 본 개시 내용의 방법을 통해 형성되는 채널 구조물(가령, 채널 구조물(130))의 전류 흐름 속성의 개선을 촉진시킬 수 있고, 본 개시 내용의 채널 필라를 포함하는 디바이스(가령, 액세스 디바이스, 반도체 디바이스, 메모리 디바이스)에서의 성능 및 신뢰성의 개선을 촉진시킬 수 있다.
본 개시 내용의 추가적인 비제한적 실시예가 아래와 같이 기재된다.
실시예 1: 반도체 디바이스를 형성하는 방법으로서, 실질적으로 수소 불침투성인 배리어 구조물 위에 놓이는 전도성 구조물 위에 희생 필라 구조물을 형성하는 단계 - 상기 희생 필라 구조물은 상기 전도성 구조물이 선형으로 뻗어 있는 제2 횡방향에 직교하는 제1 횡방향으로 선형으로 뻗어 있는 트렌치에 의해 서로 분리됨 - , 상기 트렌치 내에 그리고 상기 희생 필라 구조물의 측벽에 횡방향으로 인접하게 게이트 전극을 형성하는 단계, 상기 희생 필라 구조물을 제거하여 상기 게이트 전극 사이에 오프닝을 형성하는 단계, 상기 오프닝 내에 그리고 상기 게이트 전극의 측벽에 횡방향으로 인접하게 유전체 라이너 구조물을 형성하는 단계, 상기 유전체 라이너 구조물을 형성한 후 상기 오프닝 내에 채널 구조물을 형성하는 단계 - 상기 채널 구조물은 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 포함함 - , 및 상기 채널 구조물 상에 전도성 콘택트를 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 2: 실시예 1에 있어서, 상기 전도성 콘택트, 상기 유전체 라이너 구조물, 및 상기 게이트 전극 위에 실질적으로 수소 불침투성인 또 다른 배리어 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
실시예 3: 실시예 2에 있어서, 상기 또 다른 배리어 구조물 위에 유전체 물질을 형성하는 단계, 상기 유전체 물질 및 상기 또 다른 배리어 구조물의 일부분을 제거하여 상기 유전체 물질의 상부 표면으로부터 상기 전도성 콘택트의 상부 표면까지 수직으로 뻗어 있는 개구부를 형성하는 단계, 및 상기 개구부 내에 그리고 상기 전도성 콘택트와 접촉하여 커패시터를 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
실시예 4: 실시예 3에 있어서, 상기 개구부 내에 커패시터를 형성하는 것은 개구부 내에 강유전성 커패시터를 형성하는 것을 포함하고, 각각의 강유전성 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 유전체 구조물을 포함하는, 디바이스를 형성하는 방법.
실시예 5: 실시예 3에 있어서, 상기 커패시터 및 상기 유전체 물질 위에 실질적으로 수소 불침투성인 추가 배리어 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
실시예 6: 실시예 1 내지 5 중 어느 하나에 있어서, 상기 트렌치 내에 게이트 전극을 형성한 후 상기 트렌치의 나머지 부분을 실질적으로 채우도록 유전체 절연 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
실시예 7: 실시예 1 내지 6 중 어느 하나에 있어서, 배리어 구조물 위에 놓인 전도성 구조물 위에 희생 필라 구조물을 형성하는 단계는 상기 전도성 구조물 위에 선형 희생 구조물을 형성하는 단계 - 상기 선형 희생 구조물은 제2 횡방향으로 선형으로 뻗어 있는 추가 트렌치에 의해 제1 횡방향에서 서로 분리됨 - , 추가 트렌치 내에서 추가 트렌치를 실질적으로 채우는 선형 유전체 구조물을 형성하는 단계, 및 선형 희생 구조물 및 선형 유전체 구조물 내에 트렌치를 형성하여 희생 필라 구조물 및 유전체 필라 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 8: 실시예 1 내지 7 중 어느 하나에 있어서, 배리어 구조물 위에 놓인 전도성 구조물 위에 희생 필라 구조물을 형성하는 단계는 다결정질 실리콘을 포함하도록 상기 희생 필라 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 9: 실시예 1 내지 8 중 어느 하나에 있어서, 상기 희생 필라 구조물과 상기 전도성 구조물 사이에 추가 전도성 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
실시예 10: 실시예 9에 있어서, 상기 유전체 라이너 구조물을 형성한 후 그리고 상기 채널 구조물을 형성하기 전, 추가 전도성 구조물을 통해 전도성 콘택트의 상부 표면까지 오프닝을 수직으로 연장하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
실시예 11: 실시예 1 내지 10 중 어느 하나에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는 상기 오프닝의 내부 및 외부에 반도체 물질을 비등각 증착하는 단계, 및 상기 오프닝의 수직 경계를 벗어나는 반도체 물질의 부분을 제거하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 12: 실시예 1 내지 11 중 어느 하나에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는 옥사이드 반도체 물질을 포함하도록 채널 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 13: 실시예 1 내지 11 중 어느 하나에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는 ZnxSnyO, InxZnyO, ZnxO, InxGayZnzO, InxGaySizOa, InxWyO, InxO, SnxO, TixO, ZnxONz, MgxZnyO, InxZnyO, InxGayZnzO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, ZnxSnyO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 및 InxGaySizO 중 하나 이상을 포함하도록 채널 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 14: 실시예 1 내지 13 중 어느 하나에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는 실질적으로 이종이도록 채널 구조물 각각을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 15: 실시예 1 내지 14 중 어느 하나에 있어서, 상기 채널 구조물 상에 전도성 콘택트를 형성하는 단계는 채널 구조물의 상부 부분을 제거하여 채널 구조물의 나머지 부분 위에 놓이는 오목부를 형성하는 단계, 상기 오목부의 내부 및 외부에 전도성 물질을 증착하는 단계, 및 상기 오목부의 경계를 벗어나는 전도성 물질의 부분을 제거하는 단계를 포함하는, 디바이스를 형성하는 방법.
실시예 16: 반도체 디바이스로서, 실질적으로 수소 불침투성인 제1 배리어 구조물, 상기 제1 배리어 구조물 위에 놓이고 횡방향으로 제1 방향으로 뻗어 있는 전도성 라인 구조물, 상기 전도성 라인 구조물 위에 놓이고 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 각각 포함하는 채널 필라, 상기 채널 필라의 측벽을 실질적으로 횡방향으로 둘러싸는 유전체 라이너 구조물, 상기 유전체 라이너 구조물의 외부 측벽에 횡방향으로 인접하고, 상기 제1 방향에 실질적으로 수직인 제2 방향으로 횡방향으로 뻗어 있는 게이트 전극, 상기 채널 필라 위에 놓이는 전도성 콘택트, 및 상기 유전체 라이너 구조물 및 상기 게이트 전극의 상부 표면에 걸쳐 횡방향으로 뻗어 있으며 이들 위에 놓이는 실질적으로 수소 불침투성인 제2 배리어 구조물을 포함하는, 반도체 디바이스.
실시예 17: 실시예 16에 있어서, 제2 배리어 구조물의 상부 표면 위에 놓이는 유전체 물질, 및 상기 유전체 물질 및 제2 배리어 구조물을 통해 상기 전도성 콘택트의 상부 표면까지 뻗어 있는 채워진 개구부 내 커패시터를 더 포함하는, 반도체 디바이스.
실시예 18: 실시예 17에 있어서, 상기 커패시터 및 유전체 물질의 일부분 위에 놓이는 실질적으로 수소에 불침투성인 제3 배리어 구조물을 더 포함하는, 반도체 디바이스.
실시예 19: 실시예 16 내지 18 중 어느 하나에 있어서, 상기 전도성 라인 구조물 상에 있고 상기 채널 필라에 횡방향으로 인접한 전도성 구조물을 더 포함하는, 반도체 디바이스.
실시예 20: 실시예 16 내지 18 중 어느 하나에 있어서, 상기 전도성 라인 구조물은 Ru, Mo, 및 TiN 중 하나 이상을 포함하고, 상기 제1 배리어 구조물 및 상기 제2 배리어 구조물 각각은 개별적으로 AlOx, AlOxNy, AlSixNy, 및 AlSixOyNz 중 하나 이상을 포함하며, 상기 채널 필라는 ZnxSnyO, InxZnyO, ZnxO, InxGayZnzO, InxGaySizOa, InxWyO, InxO, SnxO, TixO, ZnxONz, MgxZnyO, InxZnyO, InxGayZnzO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, ZnxSnyO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 및 InxGaySizO 중 하나 이상을 포함하는, 반도체 디바이스.
실시예 21: 메모리 디바이스로서, 상기 메모리 디바이스는 워드 라인, 디지트 라인, 상기 디지트 라인 위에 놓이며 실질적으로 수소 불침투성인 배리어 구조물, 상기 배리어 구조물 위에 놓이며 상기 워드 라인 및 상기 디지트 라인에 전기적으로 연결된 메모리 셀 - 각각의 메모리 셀은 워드 라인 중 적어도 하나에 전기 연결된 수직 트랜지스터 - 상기 수직 트랜지스터는 디지트 라인 중 하나 위에 있고 다결정질 실리콘의 밴드갭보다 큰 밴드갭을 갖는 적어도 하나의 반도체 물질을 포함하는 채널 필라를 포함함 - , 상기 채널 필라에 횡방향으로 이웃하는 적어도 하나의 게이트 전극, 상기 채널 필라와 적어도 하나의 게이트 전극 사이의 유전체 라이너 구조물, 및 수직 트랜지스터에 전기적으로 연결된 커패시터를 포함함 - , 및 메모리 셀 위에 놓이고 실질적으로 수소 불침투성인 또 다른 배리어 구조물을 포함하는, 메모리 디바이스.
실시예 22: 실시예 21에 있어서, 각각의 메모리 셀의 적어도 하나의 게이트 전극 및 유전체 라이너 구조물 위에 놓이고 각각의 메모리 셀의 커패시터의 하부 부분에 횡방향으로 인접하게 위치하는 추가 배리어 구조물을 더 포함하는, 메모리 디바이스.
실시예 23: 실시예 21 및 22 중 어느 하나에 있어서, 각각의 메모리 셀의 채널 필라는 옥사이드 반도체 물질을 포함하는, 메모리 디바이스.
실시예 24: 전자 시스템으로서, 입력 디바이스, 출력 디바이스, 입력 디바이스 및 출력 디바이스에 동작 가능하게 연결된 프로세서 디바이스, 및 상기 프로세서 디바이스에 동작 가능하게 연결된 반도체 디바이스 - 상기 반도체 디바이스는 실질적으로 수소 불침투성인 제1 배리어 구조물, 상기 제1 배리어 구조물 위에 놓인 수직 트랜지스터 - 상기 수직 트랜지스터는 다결정질 실리콘보다 큰 밴드갭을 갖는 적어도 하나의 반도체 물질을 포함하는 채널 구조물, 및 상기 채널 구조물을 횡방향으로 둘러 싸는 게이트 유전체 물질을 포함함 - , 및 게이트 유전체 물질에 횡방향으로 인접한 게이트 전극을 포함함 - , 및 상기 수직 트랜지스터의 게이트 유전체 물질 및 게이트 전극 위에 놓이는 실질적으로 수소 불침투성인 제2 배리어 구조물을 포함하는, 전자 시스템.
본 개시 내용이 다양한 수정 및 대안 형태가 가능하지만, 특정 실시예가 도면에서 예시로서 도시되었고 본 명세서에서 상세히 기재되었다. 그러나, 본 개시 내용은 개시된 특정 형태에 한정되지 않는다. 오히려, 본 개시 내용은 이하의 청구항 및 이들의 법적 균등물의 범위 내의 모든 수정, 균등, 및 대안예를 포함한다.

Claims (22)

  1. 디바이스를 형성하는 방법으로서,
    실질적으로 수소 불침투성인 배리어 구조물 위에 놓이는 전도성 구조물 위에 희생 필라 구조물을 형성하는 단계 - 상기 희생 필라 구조물은 상기 전도성 구조물이 선형으로 뻗어 있는 제2 횡방향에 직교하는 제1 횡방향으로 선형으로 뻗어 있는 트렌치에 의해 서로 분리됨 - ,
    상기 트렌치 내에 그리고 상기 희생 필라 구조물의 측벽에 횡방향으로 인접하게 게이트 전극을 형성하는 단계,
    상기 희생 필라 구조물을 제거하여 상기 게이트 전극 사이에 오프닝을 형성하는 단계,
    상기 오프닝 내에 그리고 상기 게이트 전극의 측벽에 횡방향으로 인접하게 유전체 라이너 구조물을 형성하는 단계,
    상기 유전체 라이너 구조물을 형성한 후 상기 오프닝 내에 채널 구조물을 형성하는 단계 - 상기 채널 구조물은 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 포함함 - , 및
    상기 채널 구조물 상에 전도성 콘택트를 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  2. 제1항에 있어서, 상기 전도성 콘택트, 상기 유전체 라이너 구조물, 및 상기 게이트 전극 위에 실질적으로 수소 불침투성인 또 다른 배리어 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    상기 또 다른 배리어 구조물 위에 유전체 물질을 형성하는 단계,
    상기 유전체 물질 및 상기 또 다른 배리어 구조물의 일부분을 제거하여 상기 유전체 물질의 상부 표면으로부터 상기 전도성 콘택트의 상부 표면까지 수직으로 뻗어 있는 개구부를 형성하는 단계, 및
    상기 개구부 내에 그리고 상기 전도성 콘택트와 접촉하여 커패시터를 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  4. 제3항에 있어서, 상기 개구부 내에 커패시터를 형성하는 것은 개구부 내에 강유전성 커패시터를 형성하는 것을 포함하고, 각각의 강유전성 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 유전체 구조물을 포함하는, 디바이스를 형성하는 방법.
  5. 제3항에 있어서, 상기 커패시터 및 상기 유전체 물질 위에 실질적으로 수소 불침투성인 추가 배리어 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  6. 제1항에 있어서, 상기 트렌치 내에 게이트 전극을 형성한 후 상기 트렌치의 나머지 부분을 실질적으로 채우도록 유전체 절연 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  7. 제1항에 있어서, 배리어 구조물 위에 놓인 전도성 구조물 위에 희생 필라 구조물을 형성하는 단계는
    상기 전도성 구조물 위에 선형 희생 구조물을 형성하는 단계 - 상기 선형 희생 구조물은 제2 횡방향으로 선형으로 뻗어 있는 추가 트렌치에 의해 제1 횡방향에서 서로 분리됨 - ,
    추가 트렌치 내에서 추가 트렌치를 실질적으로 채우는 선형 유전체 구조물을 형성하는 단계, 및
    선형 희생 구조물 및 선형 유전체 구조물 내에 트렌치를 형성하여 희생 필라 구조물 및 유전체 필라 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  8. 제1항에 있어서, 배리어 구조물 위에 놓인 전도성 구조물 위에 희생 필라 구조물을 형성하는 단계는 다결정질 실리콘을 포함하도록 상기 희생 필라 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  9. 제1항에 있어서, 상기 희생 필라 구조물과 상기 전도성 구조물 사이에 추가 전도성 구조물을 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  10. 제9항에 있어서, 상기 유전체 라이너 구조물을 형성한 후 그리고 상기 채널 구조물을 형성하기 전, 추가 전도성 구조물을 통해 전도성 콘택트의 상부 표면까지 오프닝을 수직으로 연장하는 단계를 더 포함하는, 디바이스를 형성하는 방법
  11. 제1항에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는
    상기 오프닝의 내부 및 외부에 반도체 물질을 비등각 증착하는 단계, 및
    상기 오프닝의 수직 경계를 벗어나는 반도체 물질의 부분을 제거하는 단계를 포함하는, 디바이스를 형성하는 방법.
  12. 제1항에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는 옥사이드 반도체 물질을 포함하도록 채널 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  13. 제1항에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는 ZnxSnyO, InxZnyO, ZnxO, InxGayZnzO, InxGaySizOa, InxWyO, InxO, SnxO, TixO, ZnxONz, MgxZnyO, InxZnyO, InxGayZnzO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, ZnxSnyO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 및 InxGaySizO 중 하나 이상을 포함하도록 채널 구조물을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  14. 제1항에 있어서, 상기 오프닝 내에 채널 구조물을 형성하는 단계는 실질적으로 이종이도록 채널 구조물 각각을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  15. 제1항에 있어서, 상기 채널 구조물 상에 전도성 콘택트를 형성하는 단계는
    채널 구조물의 상부 부분을 제거하여 채널 구조물의 나머지 부분 위에 놓이는 오목부를 형성하는 단계,
    상기 오목부의 내부 및 외부에 전도성 물질을 증착하는 단계, 및
    상기 오목부의 경계를 벗어나는 전도성 물질의 부분을 제거하는 단계를 포함하는, 디바이스를 형성하는 방법.
  16. 디바이스로서,
    실질적으로 수소 불침투성인 제1 배리어 구조물,
    상기 제1 배리어 구조물 위에 놓이고 횡방향으로 제1 방향으로 뻗어 있는 전도성 라인 구조물,
    상기 전도성 라인 구조물 위에 놓이고 다결정질 실리콘의 밴드 갭보다 큰 밴드 갭을 갖는 반도체 물질을 각각 포함하는 채널 필라,
    상기 채널 필라의 측벽을 실질적으로 횡방향으로 둘러싸는 유전체 라이너 구조물,
    상기 유전체 라이너 구조물의 외부 측벽에 횡방향으로 인접하고, 상기 제1 방향에 실질적으로 수직인 제2 방향으로 횡방향으로 뻗어 있는 게이트 전극,
    상기 채널 필라 위에 놓이는 전도성 콘택트, 및
    상기 유전체 라이너 구조물 및 상기 게이트 전극의 상부 표면에 걸쳐 횡방향으로 뻗어 있으며 이들 위에 놓이는 실질적으로 수소 불침투성인 제2 배리어 구조물을 포함하는, 디바이스.
  17. 제16항에 있어서,
    제2 배리어 구조물의 상부 표면 위에 놓이는 유전체 물질, 및
    상기 유전체 물질 및 제2 배리어 구조물을 통해 상기 전도성 콘택트의 상부 표면까지 뻗어 있는 채워진 개구부 내 커패시터를 더 포함하는, 디바이스.
  18. 제17항에 있어서, 상기 커패시터 및 유전체 물질의 일부분 위에 놓이는 실질적으로 수소에 불침투성인 제3 배리어 구조물을 더 포함하는, 디바이스.
  19. 제16항에 있어서, 상기 전도성 라인 구조물 상에 있고 상기 채널 필라에 횡방향으로 인접한 전도성 구조물을 더 포함하는, 디바이스.
  20. 제16항에 있어서,
    상기 전도성 라인 구조물은 Ru, Mo, 및 TiN 중 하나 이상을 포함하고,
    상기 제1 배리어 구조물 및 상기 제2 배리어 구조물 각각은 개별적으로 AlOx, AlOxNy, AlSixNy, 및 AlSixOyNz 중 하나 이상을 포함하며,
    상기 채널 필라는 ZnxSnyO, InxZnyO, ZnxO, InxGayZnzO, InxGaySizOa, InxWyO, InxO, SnxO, TixO, ZnxONz, MgxZnyO, InxZnyO, InxGayZnzO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, ZnxSnyO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 및 InxGaySizO 중 하나 이상을 포함하는, 디바이스.
  21. 제16항에 있어서,
    게이트 전극에 전기 연결된 추가 전도성 라인 구조물,
    상기 전도성 콘택트에 전기 연결된 커패시터, 및
    상기 커패시터 위에 놓인 실질적으로 수소 불침투성인 제3 배리어 구조물을 더 포함하는, 디바이스.
  22. 전자 시스템으로서,
    입력 디바이스,
    출력 디바이스,
    상기 입력 디바이스 및 상기 출력 디바이스에 동작 가능하게 연결된 프로세서 디바이스, 및
    상기 프로세서 디바이스에 동작 가능하게 연결된 청구항 16에 따르는 디바이스를 포함하는, 전자 시스템.
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