CN113611667A - 晶体管阵列及其制造方法、半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供一种晶体管阵列及其制造方法、半导体器件及其制造方法，晶体管阵列制造方法包括：提供晶圆；沿第一方向，从晶圆第一面部分刻蚀晶圆，形成网格状刻蚀沟槽和晶体管柱阵列；晶体管柱阵列包括呈阵列排布的多个晶体管柱，晶体管柱的第一预设厚度小于晶圆初始厚度；在网格状刻蚀沟槽中沉积绝缘材料，形成包围晶体管柱的绝缘层；刻蚀绝缘层，显露晶体管柱在第二方向上相对的第一侧壁和第二侧壁；在第一侧壁和第二侧壁上依次形成栅极氧化层和栅极；在晶体管柱的第一端形成源极；在晶体管柱的第二端形成漏极；第一端和第二端为晶体管柱在第一方向上相反端；源极与漏极间的晶体管柱构成晶体管的沟道区。

Description

晶体管阵列及其制造方法、半导体器件及其制造方法
技术领域
本公开涉及半导体技术领域，涉及但不限于一种晶体管阵列及其制造方法、半导体器件及其制造方法。
背景技术
晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元中的电容。
相关技术中，晶体管主要包括平面晶体管和填埋式沟道晶体管，然而不论是平面晶体管还是填埋式沟道晶体管，其源极(Source，S)和漏极(Drain，D)均位于栅极(Gate，G)的水平两侧，这种结构下源极和漏极分别占用了不同的位置，使得晶体管的面积较大。另外，在存储器件中，晶体管的源极和漏极形成后会分别连接不同的结构，当源极和漏极位于栅极的水平两侧时，容易导致存储器内部的电路布线复杂，制造工艺难度大。
发明内容
有鉴于此，本公开实施例提供一种晶体管阵列及其制造方法、半导体器件及其制造方法。
第一方面，本公开实施例提供一种晶体管阵列的制造方法，包括：
提供一晶圆；
沿第一方向，从所述晶圆的第一面对所述晶圆进行部分刻蚀，形成网格状刻蚀沟槽和晶体管柱阵列；其中，所述晶体管柱阵列包括呈阵列排布的多个晶体管柱，所述晶体管柱的第一预设厚度小于所述晶圆的初始厚度；所述第一方向为所述晶圆的厚度方向，所述第一面垂直于第一方向；
在所述网格状刻蚀沟槽中沉积绝缘材料，形成包围每一所述晶体管柱的绝缘层；
刻蚀所述绝缘层，以显露每一所述晶体管柱在第二方向上相对的第一侧壁和第二侧壁；所述第二方向垂直于所述第一方向；
在所述第一侧壁和所述第二侧壁上依次形成栅极氧化层和栅极；
在所述晶体管柱的第一端，形成源极；
在所述晶体管柱的第二端，形成漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在第一方向上相对的两端；所述源极和所述漏极之间的晶体管柱构成所述晶体管的沟道区。
在一些实施例中，所述刻蚀所述绝缘层，以显露每一所述晶体管柱在第二方向上相对的第一侧壁和第二侧壁，包括：
分别以所述晶体管柱在第二方向上相对的第一边缘位置和第二边缘位置为刻蚀起点，沿所述第一方向，对所述绝缘层进行部分刻蚀处理，去除在第二方向具有预设尺寸，且在所述第一方向上具有第二预设厚度的所述绝缘层，形成多个沿所述第二方向并列排布的所述刻蚀凹槽；
其中，每一所述刻蚀凹槽对应显露沿第三方向并列排布的多个所述晶体管柱的侧壁，所述第三方向和所述第二方向所在的平面垂直于所述第一方向，所述第三方向和所述第二方向相交；所述预设尺寸小于相邻两个所述晶体管柱在所述第二方向上的间距；所述第二预设厚度小于或等于所述第一预设厚度。
在一些实施例中，所述在所述第一侧壁和所述第二侧壁上依次形成栅极氧化层和栅极，包括：
通过原位氧化的方式，在所述第一侧壁和所述第二侧壁上形成所述栅极氧化层；
在形成有所述栅极氧化层的所述刻蚀凹槽中沉积导电材料，形成导电层；
在所述第一方向上，对所述导电层进行刻蚀处理，去除所述第一方向上的部分厚度的所述导电层，形成所述栅极。
在一些实施例中，所述在所述第一侧壁和所述第二侧壁上依次形成栅极氧化层和栅极，包括：
通过原位氧化的方式，在所述第一侧壁和所述第二侧壁上形成初始栅极氧化层；
在形成有所述初始栅极氧化层的所述刻蚀凹槽中沉积导电材料，形成导电层；
在所述第一方向上，对所述初始栅极氧化层和所述导电层同时进行刻蚀处理，去除所述第一方向上的部分厚度的所述初始栅极氧化层和所述导电层，形成所述栅极。
在一些实施例中，在形成所述栅极氧化层和所述栅极之后，所述方法还包括：
在所述刻蚀凹槽中沉积形成隔离层；其中，所述隔离层在第三方向上的尺寸大于所述晶体管柱在所述第三方向上的尺寸。
在一些实施例中，在形成所述漏极之前，所述方法还包括：
从所述晶圆的第二面开始，对所述晶圆进行减薄处理，直至暴露出所述晶体管柱的第二端为止；其中，所述晶圆的第二面是与所述晶圆的第一面相对的一面。
在一些实施例中，所述源极与所述漏极平行于预设平面的截面形状相同或不同；其中，所述预设平面垂直于所述第一方向；
所述源极和所述漏极平行于所述预设平面的截面形状包括以下任意一种：方形、半圆形、三角形或任意多边形。
在一些实施例中，所述晶体管柱为柱形晶体管柱，所述第一侧壁和所述第二侧壁在第一方向上的长度小于所述第一预设厚度。
在一些实施例中，所述晶体管柱为倒T形晶体管柱，所所述第一侧壁和所述第二侧壁在第一方向上的长度等于所述第一预设厚度。
第二方面，本公开实施例提供一种晶体管阵列，所述晶体管阵列包括：呈阵列排布的多个晶体管；所述晶体管包括：
沟道区；
源极，位于所述沟道区的第一端；
漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为形成所述沟道区的晶圆的厚度方向；
双栅极，位于所述沟道区的两侧，且每一所述栅极与所述沟道区对应；
栅极氧化层，位于所述沟道区和每一所述栅极之间；
隔离层，沿所述第一方向设置在每一所述栅极上，并沿第三方向延伸；其中，在所述第三方向上，所述隔离层的尺寸大于所述沟道区的尺寸，所述第三方向平行于所述晶体管阵列的列排布方向。
第三方面，本公开实施例提供一种半导体器件的形成方法，所述方法包括：
形成至少一个存储器阵列；其中，每一所述存储器阵列至少包括：一个柱形晶体管阵列；所述晶体管阵列包括呈阵列排布的多个晶体管；所述晶体管包括：双栅极、源极和漏极；所述晶体管阵列通过上述第一方面提供的方法制造；
形成多条沿第三方向并列排布的字线；其中，每一所述字线与沿第三方向并列排布的多个所述晶体管的每一所述栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述晶体管导通或截止；
形成多条沿第二方向并列排布的位线；其中，每一所述位线与沿第二方向并列排布的多个所述晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储器阵列执行读取或写入操作；所述第三方向和所述第二方向相交，所述第三方向和所述第二方向所在的平面垂直于所述第一方向。
第四方面，本公开实施例提供一种半导体器件，包括：
至少一个存储器阵列、多条沿第三方向并列排布的字线和多条沿第二方向并列排布的位线；
每一所述存储器阵列至少包括：上述第二方面提供的晶体管阵列；所述晶体管至少包括：双栅极、源极和漏极；其中，所述第三方向和所述第二方向相交，所述第三方向和所述第二方向所在的平面垂直于所述第一方向；
每一所述字线与沿所述第三方向并列排布的多个所述晶体管的每一所述栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述晶体管导通或截止；
每一所述位线与沿所述第二方向并列排布的多个所述晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储器阵列执行读取或写入操作。
在一些实施例中，所述存储器阵列还包括：存储电容；
所述存储电容的一端与所述晶体管的漏极或者源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述存储器阵列的数据。
在一些实施例中，所述存储器阵列还包括：铁电电容；
所述铁电电容包括上电极、下电极以及位于所述上电极及下电极之间的铁电材料层；所述铁电电容的上电极与所述晶体管的漏极连接，所述铁电电容的下电极与所述晶体管的源极连接，所述铁电电容用于存储写入所述存储器阵列的数据。
在一些实施例中，所述存储器阵列还包括：可调电阻；
所述可调电阻连接于所述位线和所述晶体管的源极之间，或者，所述可调电阻连接于所述位线和所述晶体管的漏极之间，所述可调电阻用于通过所述位线提供的位线电压调节所述存储器阵列中所存储的数据的状态。
在一些实施例中，当所述半导体器件包括多个所述存储器阵列时，多个所述存储器阵列之间并联或者串联。
本公开实施例提供的晶体管阵列及其制造方法、半导体器件及其制造方法，由于形成的晶体管的源极和漏极分别位于沟道区在第一方向上的第一端和第二端，而第一方向为形成沟道区的晶圆的厚度方向，如此，极大地缩小了晶体管的面积。且本公开实施例提供的晶体管可以用于形成存储器，由于晶体管的漏极和源极位于晶圆的不同面，如此，可以将存储器中源极和漏极所连接的不同结构分别设计在晶圆的两个面中，即分别设计在晶圆相对的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A为相关技术中平面晶体管的结构示意图；
图1B为相关技术中填埋式沟道晶体管的结构示意图；
图1C为相关技术中采用平面晶体管形成的DRAM存储阵列的结构示意图；
图1D为相关技术中采用填埋式沟道晶体管形成的DRAM存储阵列的结构示意图；
图2A为本公开实施例提供的一种晶体管阵列的结构示意图；
图2B为本公开实施例提供的另一种晶体管阵列的结构示意图；
图3为本公开实施例提供的一个晶体管阵列的制造方法的流程示意图；
图4A至图4Q为本公开实施例提供的一种柱形晶体管制造方法的工艺过程示意图；
图5A为本公开实施例提供的一种柱形晶体管的结构示意图；
图5B为本公开实施例提供的另一种柱形晶体管的结构示意图；
图6A至图6I为本公开实施例提供的一种倒T形晶体管制造方法的工艺过程示意图；
图7A为本公开实施例提供的一种半导体器件的结构示意图；
图7B为本公开实施例提供的一种半导体器件的局部结构示意图；
图7C为本公开实施例提供的一种DRAM存储阵列的结构示意图；
图7D为本公开实施例提供的一种PCM存储阵列的结构示意图；
图8为本公开实施例提供的一种半导体器件的形成方法流程示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本公开，但不用来限制本公开的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本公开的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
相关技术中，主流存储器的晶体管包括平面晶体管(Planar)和填埋式沟道晶体管(Buried Channel Array Transistor，BCAT)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上，源极和漏极均位于栅极的水平两侧。
图1A为相关技术中平面晶体管的结构示意图，图1B为相关技术中填埋式沟道晶体管的结构示意图。如图1A和1B所示，相关技术中的晶体管的源极和漏极分别位于栅极的水平两侧，如此，在水平面上源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的水平面积都较大。
另外，由于晶体管可以制备在硅衬底上，因此，晶体管可以被用在各种存储器中，例如，动态随机存取存储器。通常，DRAM是由多个存储阵列构成，每一个存储阵列主要包括一个晶体管与一个由晶体管所操控的电容，即DRAM包括1个晶体管1个电容C(1T1C)的存储阵列。
图1C为相关技术中采用平面晶体管形成的DRAM存储阵列的结构示意图，图1D为相关技术中采用填埋式沟道晶体管形成的DRAM存储阵列的结构示意图。如图1C和1D所示，DRAM存储阵列中的晶体管的源极(或漏极)101与位线102连接，漏极(或源极)103与电容104连接。对于采用BCAT形成的芯片，通常使用板上芯片封装(Chips on Board，COB)的方式进行封装，以形成存储器。
由于平面晶体管和填埋式沟道晶体管的源极和漏极分别位于栅极水平的两侧，因此，DRAM存储阵列中的位线和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(Word line，WL)和晶体管之间连接等，从而导致DRAM存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
图2A为本公开实施例提供的一种晶体管阵列200的结构示意图。参照图2A所示，晶体管阵列200包括：呈阵列排布的多个晶体管，晶体管包括柱形晶体管210。
图2B为本公开实施例提供的另一种晶体管阵列200的结构示意图。参照图2B所示，晶体管阵列200包括：呈阵列排布的多个晶体管，晶体管包括倒T形晶体管220。
示例性地，呈阵列排布的多个晶体管的排列方式可包括：沿X轴方向并列设置的N个晶体管，以及沿Y轴方向并列设置的M个晶体管，如此，可形成N*M个晶体管组成的晶体管阵列200。可以理解的是，N和M都为自然数，且N和M的取值不同时为1。
具体地，图2A为本公开实施例提供的一种柱形晶体管210的结构示意图。参照图2A所示，柱形晶体管210包括：
沟道区211；
源极212，位于沟道区211的第一端；
漏极213，位于沟道区211的第二端，其中，第一端和第二端分别为沟道区211在第一方向上相对的两端，第一方向为形成沟道区211的晶圆的厚度方向；
双栅极214，位于沟道区211的两侧，且每一栅极与沟道区211对应；
栅极氧化层215，位于沟道区211和每一栅极之间；
隔离层216，沿第一方向设置在每一栅极上，并沿第三方向延伸；其中，在第三方向上，隔离层的尺寸大于沟道区211的尺寸，第三方向平行于所述晶体管阵列200的列排布方向。
可以理解的是，本公开实施例提供的柱形晶体管210具有竖直沟道(即沟道区211)，且柱形晶体管210的源极212和漏极213分别位于竖直沟道相对设置的两端(即第一端和第二端)。这里，源极212和漏极213的位置可互换。
示例性地，第一方向可平行于Z轴方向，晶体管阵列200的行排布方向可平行于X轴方向，晶体管阵列200的列排布方向可平行于Y轴方向。
栅极氧化层215，用于电隔离沟道区211和每一栅极214。
第三方向平行于晶体管阵列200的列排布方向，晶体管阵列的列排布方向可平行于Y轴，位于同一列的多个晶体管的栅氧化层为一体结构，位于同一列的多个晶体管的栅极为一体结构，如此，在第三方向上，栅氧化层的尺寸大于沟道区211的尺寸，栅极的尺寸大于沟道区211的尺寸。
本公开实施例中，源极212和漏极213分别位于形成沟道区211的晶圆厚度方向上的相对的两端，即本公开实施例提供的柱形晶体管210的源极212和漏极213位于晶圆的相对的两个面中，如此，极大地缩小了晶体管的面积。
图3为本公开实施例提供的一种晶体管阵列制造方法的流程示意图。如图3所示，本公开实施例提供的晶体管阵列的制造方法包括以下步骤：
步骤S301：提供一晶圆；
步骤S302：沿第一方向，从晶圆的第一面对晶圆进行部分刻蚀，形成网格状刻蚀沟槽和晶体管柱阵列；其中，晶体管柱阵列包括呈阵列排布的多个晶体管柱，晶体管柱的第一预设厚度小于晶圆的初始厚度；第一方向为晶圆的厚度方向，第一面垂直于第一方向；
步骤S303：在网格状刻蚀沟槽中沉积绝缘材料，形成包围每一晶体管柱的绝缘层；
步骤S304：刻蚀绝缘层，以显露每一晶体管柱在第二方向上相对的第一侧壁和第二侧壁；所述第二方向垂直于所述第一方向；
步骤S305、在所述第一侧壁和所述第二侧壁上依次形成栅极氧化层和栅极；
步骤S306、在晶体管柱的第一端，形成源极；
步骤S307、在晶体管柱的第二端，形成漏极；
其中，第一端和第二端分别为晶体管柱在第一方向上相对的两端，源极和漏极之间的晶体管柱构成晶体管的沟道区。
本公开实施例中，提供的晶圆可包括至少一个晶体管阵列形成区域，晶体管阵列形成区域为晶圆上用于形成晶体管阵列的区域，晶体管阵列形成区域可用于形成有多个呈阵列排布的晶体管柱，每一晶体管柱在第一方向上具有相对裸露的第一侧壁和第二侧壁。晶体管阵列形成区域还可用于形成包裹晶体管柱其它侧壁的绝缘层。
可以理解的是，晶体管柱裸露的第一侧壁和第二侧壁没有被绝缘层包裹。晶体管柱包括上表面、下表面和侧壁。晶体管柱的上表面和下表面垂直于第一方向。晶体管柱的侧壁，位于该晶体管柱的上表面所在的平面和下表面所在的平面之间。
在一些实施例中，该晶体管可包括柱形晶体管210，接下来请参考图4A至图4H，对本公开实施例提供的柱形晶体管210的制造方法进行进一步地详细说明。
首先，请参考图4A，执行步骤S301，提供一晶圆30。该晶圆可包括至少一个上述晶体管阵列形成区域。晶圆的组成材料可包括：硅、锗等半导体材料。
S302中，晶圆的第一面为晶圆沿第一方向的任意一个面。
这里，定义晶圆的厚度方向为第一方向。在晶圆垂直于第一方向的顶表面或底表面中定义两彼此相交的第二方向和第三方向，基于第二方向和第三方向可以确定出晶圆垂直于第一方向的顶表面或者底表面。
在一些实施例中，第二方向和第三方向相互垂直，如此，第一方向、第二方向和第三方向两两相互垂直。这里，可以定义第一方向为Z轴方向，第二方向为X轴方向，第三方向为Y轴方向。
在一些实施例中，第二方向和第三方向相交但是不垂直，即第二方向和第三方向的夹角可以为任意角度。
图4B为本公开实施例提供的一种晶体管柱阵列的立体图。图4C为本公开实施例提供的网格状刻蚀沟槽沿第一方向的剖视图，图4D为本公开实施例提供的网格状刻蚀沟槽的俯视图。
结合图4B至4D可以看出，沿Z轴方向，以晶圆的第一面30-1为刻蚀起点，对晶圆30进行部分刻蚀，形成网格状刻蚀沟槽31和包括多个晶体管柱301的晶体管柱阵列。每一晶体管柱301位于网格中的格点处。任意两个相邻晶体管柱之间的间隙可相等。
参照图4C所示，每晶体管柱301在Z轴方向具有第一预设厚度A，第一预设厚度A小于晶圆的初始厚度B。晶圆的第一面30-1为晶圆垂直于Z轴方向的任意一个面。晶圆还包括与第一面30-1相对的第二面30-2。
这里，可以采用干法刻蚀工艺对晶圆进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。值得注意的是，本公开实施例中，对晶圆的刻蚀是在晶圆的厚度方向上进行的部分刻蚀，刻蚀过程不会将晶圆刻穿。
需要指出的是，图4B中仅示出了晶体管柱阵列的局部区域，而省略了晶体管柱下方未被刻穿的部分晶圆。
图4E为本公开实施例提供的在网格状刻蚀沟槽中形成绝缘层后的沿第一方向的剖视图。图4F为本公开实施例提供的在网格状刻蚀沟槽中形成绝缘层后的俯视图。如图4E和4F所示，在网格状刻蚀沟槽31中沉积绝缘材料，每一晶体管柱301的周围都填充有绝缘材料，形成了绝缘层32。绝缘材料可以是二氧化硅(SiO2)材料或其他电绝缘材料。
需要说明的是，在实际沉积绝缘材料的过程中，绝缘材料会覆盖在晶体管柱301的上表面，通常在沉积完成后，采用化学机械研磨(Chemical Mechanical Polishing，CMP)工艺，打磨去除多余的绝缘材料，以暴露晶体管柱301的上表面。可以理解的是，晶体管柱的上表面，为沿Z轴方向，晶体管柱相对靠近第一面30-1的表面。
图4G为本公开实施例提供的在执行步骤S304后所得结构沿第一方向的剖视图。图4H为本公开实施例提供的在执行步骤S304后所得结构的俯视图。如图4G和4H所示，S304可包括：
分别以晶体管柱在第二方向上相对的第一边缘位置和第二边缘位置为刻蚀起点，沿第一方向，对绝缘层32进行部分刻蚀处理，去除在第二方向具有预设尺寸，且在第一方向上具有第二预设厚度的绝缘层，形成多个沿第二方向并列排布的刻蚀凹槽302；其中，每一刻蚀凹槽302对应显露沿第三方向并列排布的多个晶体管柱301的侧壁。
这里，每一晶体管柱301的在第二方向上相对的两侧均具有刻蚀凹槽302，每一晶体管柱301两侧的刻蚀凹槽302分别显露该晶体管柱的第一侧壁和第二侧壁。以第一边缘位置为刻蚀起点的刻蚀用于显露晶体管柱的第一侧壁，以第二边缘位置为刻蚀起点的刻蚀用于显露晶体管柱的第二侧壁。第一侧壁和第二侧壁在第一方向上的长度小于第一预设厚度。
可以理解的是，晶体管柱的第一边缘位置和第二边缘位置均与绝缘层接触，形成刻蚀凹槽302之后剩余的绝缘材料形成绝缘层321。
在一些实施例中，在执行步骤S304的同时，所述方法还可包括：
分别以所述晶体管柱在第二方向上相对的第一边缘位置和第二边缘位置为刻蚀起点，沿第一方向，对晶体管柱进行部分刻蚀处理，去除在第二方向具有预设尺寸，且在第一方向上具有第二预设厚度的晶体管柱。
可以理解的是，同时去除在第一方向上具有第二预设厚度的绝缘层和晶体管柱后，可形成上述多个沿第二方向并列排布的刻蚀凹槽。
需要说明的是，一个晶圆上可形成很多个晶体管阵列200，本公开实施例中，为了便于说明，只是示例性地示出了有限个数的晶体管组成的一个晶体管阵列200或其局部区域。
在一些实施例中，在执行步骤S305之前，晶体管阵列200的制造方法还包括：
在刻蚀凹槽的底部沉积形成绝缘的底部隔离层。
这里，底部隔离层的材料包括但不限于以下任意一种：氮化硅、氮氧化硅、碳化硅或者二氧化硅。底部隔离层用于将晶体管的栅极与底部未刻穿的晶圆材料电隔离。
下面，以晶圆上的一个晶体管柱为例，说明形成底部隔离层后的结构。
具体地，如图4I所示，刻蚀凹槽显露晶体管柱301的第一侧壁3011和第二侧壁3012，在刻蚀凹槽(图4I中未示出)的底部沉积形成了底部隔离层305，底部隔离层305与第一侧壁3011和第二侧壁3012接触。这里，可通过任意一种合适的沉积工艺沉积形成底部隔离层305。
在一些实施例中，当通过去除具有第二预设厚度的绝缘层形成刻蚀凹槽，且第二预设厚度小于晶体管柱的第一预设厚度时，刻蚀凹槽底部会存在剩余的绝缘层，剩余的绝缘层的厚度为第一预设厚度与第二预设厚度的差值，这部分剩余的绝缘层可执行底部隔离层的作用，如此，无需额外形成底部隔离层。换言之，刻蚀凹槽底部会存在剩余的绝缘层可以作为底部隔离层。
在一些实施例中，S305包括：
通过原位氧化的方式，在晶体管柱显露的侧壁上形成栅极氧化层215；
在形成有栅极氧化层215的刻蚀凹槽中沉积导电材料，形成导电层214；
在第一方向上，对导电层进行刻蚀处理，去除第一方向上的部分厚度导电层，形成栅极。
图4J为本公开实施例提供的形成栅极氧化层和栅极的沿第一方向的剖视图，图4K为本公开实施例提供的形成栅极氧化层和栅极的俯视图。
示例性地，可通过加热或加压的方式，将晶体管柱301暴露的第一侧壁3011和第二侧壁3012进行原位氧化，形成栅极氧化层215。参照图4K所示，在Y轴方向上，通过氧化晶体管柱第一侧壁和第二侧壁形成的栅极氧化层215的尺寸与晶体管柱301的尺寸基本相同。
在一些实施例中，还可通过沉积的方式形成栅极氧化层，该栅极氧化层覆盖刻蚀凹槽显露的第一侧壁和第二侧壁。需要指出的是，通过沉积形成的栅极氧化层不仅覆盖该刻蚀凹槽显露的第一侧壁和第二侧壁，还覆盖该刻蚀凹槽显露的相邻晶体管柱之间的绝缘层的侧壁，如此，在Y轴方向上，通过沉积的方式形成的栅极氧化层的尺寸可大于晶体管柱的尺寸。
这里，可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapour Deposition，PVD)或者原子层沉积(Atomic Layer Deposition，ALD)等工艺在刻蚀凹槽中沉积导电材料形成导电层。
示例性地，导电材料可包括多晶硅、导电金属或者导电合金等。导电金属可包括金属钨或者金属铜等。
如图4J所示，沿Z轴方向，对上述形成的导电材料进行部分刻蚀处理，形成凹槽308，剩余的导电材料作为栅极214。
在一些实施例中，S305包括：
通过原位氧化的方式，在晶体管柱显露的第一侧壁和第二侧壁上形成初始栅极氧化层；
在形成有初始栅极氧化层的刻蚀凹槽中沉积导电材料，形成导电层；
在第一方向上，对初始栅极氧化层和导电层同时进行刻蚀处理，去除第一方向上的部分厚度的初始栅极氧化层和导电层，形成栅极氧化层和栅极。
如图4L所示，沿Z轴方向，对上述形成的初始栅极氧化层和导电材料同时进行部分刻蚀处理，形成凹槽309，剩余的初始栅极氧化层为栅极氧化层215，剩余的导电材料为栅极214。
本公开实施例中，上述刻蚀处理的工艺可以采用干法刻蚀技术。
在一些实施例中，在形成栅极氧化层和栅极之后，晶体管阵列200的制造方法还包括：
在刻蚀凹槽中沉积形成隔离层216；其中，所述隔离层216在第三方向上的尺寸大于晶体管柱在第三方向上的尺寸。
这里，隔离层的材料包括但不限于以下任意一种：氮化硅、氮氧化硅、碳化硅或者二氧化硅；隔离层与底部隔离层的材料相同或不同。
图4M为本公开实施例提供的形成隔离层216后沿第一方向的结构剖视图，图4N为本公开实施例提供的形成隔离层后的俯视图。
如图4N所示，晶圆管柱301位于隔离层216在X轴方向上的投影区域内。并且，在Y轴方向上，晶圆管柱301的尺寸小于隔离层216的尺寸。
接下来参考图4O，执行步骤S306。这里，晶体管柱的第一端为晶体管柱在Z轴方向上的一端。如图4O所示，通过对晶体管柱的第一端进行离子注入，从而形成源极212。
在一些实施例中，源极212平行于预设平面的截面形状包括以下任意一种：方形、半圆形、三角形或任意多边形；其中，预设平面垂直于第一方向；。
在一些实施例中，在执行步骤S306之前，晶体管的制造方法还包括：
从晶圆的第二面对晶圆进行减薄处理，直至暴露出晶体管柱第二端为止。
如图4O所示，晶圆的第二面30-2是与晶圆的第一面30-1相对的一面。
在一些实施例中，在对晶圆的第二面进行减薄处理之前，需要先将晶圆的第一面固定在一支撑结构上，防止在对晶圆的第二面30-2进行减薄时，破坏晶体管的结构。
图4P为本公开实施例提供的对晶圆的第二面进行减薄后的晶体管的结构示意图，如图4P所示，对晶圆的第二面进行减薄处理，暴露出了晶体管柱的第二端3013。
接下来，参考图4Q，执行步骤S307。具体地，如图4Q所示，通过对晶体管柱的第二端3013进行离子注入，从而形成漏极213。
在一些实施例中，源极212和漏极平行于上述预设平面的截面形状可以相同或者不同。示例性地，漏极平行于该预设平面的截面形状包括以下任意一种：方形、半圆形、三角形或任意多边形。
在一些实施例中，本申请实施例提供的柱形晶体管210的沟道平行于Z轴方向，源极、漏极和沟道(C)的横截面形状包括以下任意一种：长方形(正方形)、半圆形、三角形或任意多边形。
图5A和5B为本公开实施例提供的柱形晶体管210一种可选的结构示意图，如5A所示，所述双栅极晶体管的源极、漏极和沟道的横截面形状可以是半圆形；如图5B所示，所述双栅极晶体管的源极、漏极和沟道的横截面形状可以是三角形。
需要指出的是，源极212和漏极的位置可以互换，并且可以先形成源极212或者先形成漏极。
请继续参见图4Q，本公开实施例中，在形成源极212和漏极后，源极212与漏极之间的晶体管柱构成柱形晶体管210的沟道区211。
通过本公开实施例提供的制造方法所形成的柱形晶体管210，由于源极212和漏极分别位于沟道区211在第一方向上的第一端和第二端，而第一方向为形成沟道区211的晶圆的厚度方向，如此，极大地缩小了晶体管的面积。
在一些实施例中，当本公开实施例提供的柱形晶体管210应用于存储器中时，由于柱形晶体管210的漏极和源极212位于晶圆的不同面，如此，可以将存储器中源极212和漏极所连接的不同结构分别设计在晶圆的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
图2B是本公开实施例提供的一种倒T形晶体管20的结构示意图。参照图2B所示，倒T形晶体管220包括：
沟道区221；
源极222，位于沟道区221的第一端；
漏极223，位于沟道区221的第二端，其中，第一端和第二端分别为沟道区221在第一方向上相对的两端，第一方向为形成沟道区221的晶圆的厚度方向；
双栅极224，位于沟道区221的两侧，且每一栅极与沟道区221对应；
栅极氧化层225，位于沟道区221和每一栅极224之间；
隔离层226，沿第一方向设置在每一栅极224上，并沿第三方向延伸；其中，在第三方向上，隔离层226的尺寸大于沟道区221的尺寸，第三方向平行于晶体管阵列200的行排布方向或者列排布方向。
可以理解的是，倒T形晶体管220的有源区构成倒T形结构，即倒T形晶体管220的源极、漏极和沟道区共同构成倒T形结构。
需要指出的是，倒T形晶体管220所述第一侧壁和所述第二侧壁在第一方向上的长度等于所述第一预设厚度。
从图2B中可以看出，倒T形晶体管的晶体管柱在第二方向上相对的两侧均具有一L形面，在XOZ平面内，倒T形晶体管的双源极222、沟道区221和漏极形成倒T形结构。
本公开实施例中，源极222和漏极分别位于形成沟道区221的晶圆厚度方向上的相对的两端，即本公开实施例提供的倒T形晶体管的源极222和漏极位于晶圆的相对的两个面中，如此，极大地缩小了晶体管的面积。
接下来请参考图6A至6H，对本公开实施例提供的倒T形晶体管的制造方法进行详细说明。
首先，执行步骤S301，提供一晶圆，该晶圆可包括至少一个上述晶体管阵列形成区域，每一晶体管阵列形成区域可用于形成包括多个晶体管的晶体管阵列，每一晶体管包括一晶体管柱，每一晶体管柱在第二方向上相对的两侧均具有一裸露的L形面。
需要指出的是，对于柱形晶体管210的制造方法和倒T形晶体管的制造方法，步骤S302和步骤S303的形成方法及过程可相同，形成的网格状刻蚀沟槽的形貌可相同。
图6A为本公开实施例提供的在执行步骤S304后所得结构沿第一方向的剖视图，如图6A所示，S304可包括：
分别以晶体管柱在第二方向上相对的第一边缘位置和第二边缘位置为刻蚀起点，沿第一方向，对绝缘层32进行部分刻蚀处理，去除在第二方向上具有预设尺寸、且在第一方向上具有第三预设厚度的绝缘层，形成多个沿第二方向并列排布的刻蚀凹槽303；其中，第三预设厚度大于第二预设厚度，且第三预设厚度等于晶体管柱的第一预设厚度。
这里，每一晶体管柱301的在第二方向上相对的两侧均具有刻蚀凹槽302，每一晶体管柱301两侧的刻蚀凹槽302分别显露该晶体管柱的第一侧壁和第二侧壁。以第一边缘位置为刻蚀起点的刻蚀用于显露晶体管柱的第一侧壁，以第二边缘位置为刻蚀起点的刻蚀用于显露晶体管柱的第二侧壁。第一侧壁和第二侧壁在第一方向上的长度等于第一预设厚度。
需要说明的是，由于刻蚀去除了在第一方向上具有第三预设厚度的绝缘层，而第三预设厚度等于晶体管柱的第一预设厚度，从而刻蚀凹槽302的底部还显露了部分晶圆，这里将刻蚀凹槽302显露的第一侧壁和底部晶圆共同称为L形面，将刻蚀凹槽302显露的第二侧壁和底部晶圆共同称为L形面。
需要指出的是，刻蚀凹槽的底部与网格状刻蚀凹槽的底部重合。或者，在第一方向上，刻蚀凹槽的底部相对靠近晶圆的第二面30-2，网格状刻蚀凹槽的底部相对远离晶圆的第二面30-2。
接下来请参见图6B和6C，执行步骤S305，在每一晶体管柱的侧壁上依次形成栅极氧化层和栅极。具体地，S305可包括：
通过原位氧化的方式，在晶体管柱在第一方向上的两侧显露的L形面上形成栅极氧化层225；
在具有栅极氧化层225的刻蚀凹槽303中沉积导电材料，形成导电层；
在第一方向上，对导电层进行刻蚀处理，去除第一方向上的部分厚度导电层，形成凹槽308，剩余的导电层形成栅极224。
在一些实施例中，也可通过沉积的方式形成栅极氧化层，该栅极氧化层覆盖刻蚀凹槽显露的第一侧壁和第二侧壁以及刻蚀凹槽的底部。
在一些实施例中，S305包括：
通过原位氧化的方式，在晶体管柱在第一方向上的两侧显露的L形面上形成初始栅极氧化层；
在形成有初始栅极氧化层的刻蚀凹槽中沉积导电材料，形成导电层；
在第一方向上，对初始栅极氧化层和导电层同时进行刻蚀处理，去除第一方向上的部分厚度的初始栅极氧化层和导电层，分别形成栅极氧化层225和栅极224。
如图6D所示，沿Z轴方向，对上述形成的初始栅极氧化层和导电材料同时进行部分刻蚀处理，形成凹槽309，剩余的初始栅极氧化层为栅极氧化层225，剩余的导电层为栅极224。
在一些实施例中，如图6E所示，在形成栅极氧化层和栅极之后，所述倒T形晶体管的制造方法还包括：
在刻蚀凹槽303中沉积形成隔离层226，其中，隔离层226在第三方向上的尺寸大于晶体管柱在第三方向上的尺寸。
可以理解的是，在形成栅极氧化层和栅极之后，刻蚀凹槽303剩余的空隙为凹槽308(如图6C所示)或凹槽309(如图6D所示)，因此，第二隔离层226填充凹槽308(如图6E所示)或凹槽309。
接下来参考图6F，执行步骤S306，具体地，在第一方向上，可通过对晶体管柱的第一端进行离子注入，形成源极222。
在一些实施例中，结合图6F和图6G所示，在执行步骤S307之前，所述晶体管的制造方法还包括：
从晶圆的第二面30-2对晶圆进行减薄处理，以去除第四预设厚度的所述晶圆，暴露出所述晶体管柱的第二端。
请继续参见图6F，这里，晶圆的第二面30-2是与晶圆的第一面30-1相对的一面。第四预设厚度小于晶圆的初始厚度与所述第二预设厚度之间的差值。
以晶圆的组成材料是硅为例，本公开实施例中，在对晶圆第二面的硅进行减薄时，要保证刻蚀凹槽303底部要有一定厚度的硅存留。
在其它实施例中，在对晶圆的第二面进行减薄处理之前，需要先将晶圆的第一面固定在一支撑结构上，防止在对晶圆的第二面30-2进行减薄时，破坏形成在晶圆第一面的结构(例如，晶体管的结构)。
如图6G所示，对晶圆的第二面进行减薄处理，去除了第四预设厚度的所述晶圆，以从晶圆的第二面暴露出晶体管柱的第二端3013。
在一些实施例中，在对晶圆的第二面进行减薄处理，去除第四预设厚度的晶圆后，所述方法还包括：
从晶圆的第二面对暴露的晶体管柱的第二端进行刻蚀形成网格状的沟槽，以显露绝缘层；
向该网格状的沟槽中填充绝缘材料，以形成电绝缘层；其中，网格状的电绝缘层，用于电隔离相邻的倒T形晶体管柱。
接下来，参考图6H，执行步骤S307，可包括：
对晶体管柱的第二端3013进行预设深度的离子注入，形成所述漏极，其中，所述预设深度小于或等于所述初始厚度与所述第二预设厚度之间的差值。
这里，对漏极进行离子注入的深度可以是预先设置的预设深度，预设深度的最大值可以等于所述晶圆的初始厚度与所述第二预设厚度之间的差值。
图6H为本公开实施例提供的形成漏极的一种可选的结构示意图，这里，所述第一预设深度小于所述第一预设厚度与第二预设厚度之间的差值，同时，在源极222和漏极223之间形成了T形的沟道区221。
图6I为本公开实施例提供的形成漏极的一种可选的结构示意图，如图6I所示，通过对晶体管柱的第二端3012进行第二预设深度离子注入，从而形成漏极223。所述第二预设深度基本等于所述第一预设厚度与第二预设厚度之间的差值，同时，在源极222和漏极223之间形成了竖直的沟道区221。
本公开实施例中，从整体上来看，最终形成的晶体管为倒T形晶体管，也就是说，倒T形晶体管的源极222、漏极和沟道区221共同形成倒T形结构。其中，所述倒T形晶体管的沟道区221可以是T形沟道区(如图6H所示)，也可以是竖直的沟道区(如图6I所示)。
本公开实施例提供一种半导体器件，图7A为本公开实施例提供的一种半导体器件的可选的示意图，图7B为本公开实施例提供的一种半导体器件局部结构示意图。结合图7A和图7B所示，
半导体器件40包括：至少一个存储器阵列、多条沿第三方向并列排布的字线402和多条沿第二方向并列排布的位线403。
在一些实施例中，双栅极214也可以作为字线。
每一存储器阵列包括：呈阵列排布的多个存储器单元；所述存储器单元包括本公开实施例提供的至少一个晶体管。需要强调的是，存储器阵列包括本公开实施例提供的晶体管阵列200。
在一些实施例中，半导体器件中的晶体管包括柱形晶体管210。在一些实施例中，半导体器件中的晶体管可包括倒T形晶体管220。
可以理解的是，不论半导体器件中的晶体管是柱形晶体管210，还是倒T形晶体管220，该晶体管在半导体器件中的连接方式可以是相同的。
具体地，每一字线402与沿第三方向并列排布的多个晶体管的每一栅极连接，字线用于提供字线电压，并通过字线电压控制晶体管导通或截止。每一位线与沿第二方向并列排布的多个晶体管的源极或者漏极连接。位线用于在晶体管导通时，对存储器单元执行读取或写入操作。
在一些实施例中，当晶体管的源极连接位线403时，晶体管的漏极接地；当晶体管的漏极连接位线时，晶体管的源极接地。
本公开实施例提供的半导体器件包括各种类型的存储器。例如，NAND闪存(Flash)、Nor Flash、DRAM、静态随机存取存储器(Static Random Access Memory，SRAM)和相变存储器(Phase-Change Memory，PCM)。
在一些实施例中，当半导体器件为DRAM时，存储单元还包括：存储电容。
如图7C所示，为本公开实施例提供的DRAM存储单元的一种可选的结构示意图，可以看出，DRAM存储阵列中，存储电容404的一端与柱形晶体管210的漏极或者源极连接，存储电容404的另一端接地。
当晶体管包括倒T形晶体管时，存储电容404的一端与倒T形晶体管220的漏极223或者源极222连接，存储电容404的另一端接地。
存储电容404用于存储写入存储器单元的数据。
在一些实施例中，当半导体器件为PCM时，存储单元还包括：可调电阻。
如图7D所示，为本公开实施例提供的PCM存储阵列的一种可选的结构示意图，可以看出，PCM存储阵列中，可调电阻405连接于位线403和柱形晶体管210的源极212之间，或者，可调电阻405连接于位线403和柱形晶体管210的漏极223之间。
当晶体管包括倒T形晶体管时，可调电阻405连接于位线403和倒T形晶体管220的源极222之间，或者，可调电阻405连接于位线403和倒T形晶体管220的漏极之间。
可调电阻405用于通过位线提供的位线电压调节存储器单元中所存储的数据的状态。在一些实施例中，当半导体器件包括多个存储器阵列时，半导体器件为NAND Flash或Nor Flash。当多个存储器阵列之间并联时，半导体器件为Nor Flash；当多个存储器阵列之间串联时，半导体器件为NAND Flash。
在一些实施例中，当半导体器件为FRAM时，存储单元还包括：铁电电容；
所述铁电电容包括上电极、下电极以及位于所述上电极及下电极之间的铁电材料层；所述铁电电容的上电极与所述晶体管的漏极连接，所述铁电电容的下电极与所述晶体管的源极连接，所述铁电电容用于存储写入所述存储器阵列的数据。通过控制铁电电容的上、下电极之间的电压差来改变铁电材料层中铁电材料的极性，并以此来存储数据。
本公开实施例中，只是示例性地列举了一些常见的半导体器件，本公开的保护范围不限于此，任何包含本公开实施例提供的柱形晶体管210和/或倒T形晶体管220的半导体器件均属于本公开的保护范围。
本公开实施例中，通过将半导体器件的晶体管的结构设计为新型的具有竖直沟道的结构，缩小了存储阵列的面积，提高存储阵列的存储密度。同时，本公开实施例中的晶体管中源极和漏极位于竖直沟道区的上下两端，如此，在半导体器件的形成过程中，位线或其他结构可以分别设置于沟道区的竖直两面。
例如，对于DRAM而言，DRAM存储阵列的位线和电容可以分别设置于在同一片晶圆的两个面上，如此，可简化字线、位线和电容的电路排布，降低半导体器件的制造工艺难度。
图8为本公开实施例提供的一种半导体器件的形成方法的流程图，所述方法包括以下步骤：
步骤S501、形成至少一个存储器阵列，其中，存储器阵列至少包括：一个晶体管阵列；晶体管阵列包括呈阵列排布的多个晶体管；晶体管包括：双栅极、源极和漏极；所述晶体管阵列采用本公开实施例提供的方法制作而成；
步骤S502、形成多条沿第三方向并列排布的字线；其中，每一字线与沿第三方向并列排布的多个晶体管的每一栅极连接，字线用于提供字线电压，并通过字线电压控制晶体管导通或截止；
步骤S503、形成多条沿第二方向并列排布的位线；其中，每一位线与沿第二方向并列排布的多个晶体管的源极或者漏极连接，位线用于在晶体管导通时，对存储器阵列执行读取或写入操作；第三方向和第二方向相交，第三方向和第二方向所在的平面垂直于第一方向。
示例性地，存储器阵列包括：呈阵列排布的多个存储器单元；所述存储器单元包括本公开实施例提供的至少一个晶体管。需要强调的是，存储器阵列包括本公开实施例提供的晶体管阵列。
在一些实施例中，存储器单元中的柱形晶体管210通过以下步骤形成：
步骤一、通过刻蚀工艺将第一晶圆的第一面部分区域的硅去除一定厚度(对应上述实施例中的第一预设厚度)，形成中间为硅柱的网格状的沟槽(对应上述实施例中的网格状刻蚀沟槽)，在沟槽中填充二氧化硅(对应上述实施例中的绝缘层)后经化学机械研磨露出硅柱的表面，最后通过刻蚀的方式将靠近硅柱的二氧化硅的部分去除，裸露出硅柱在第二方向上相对的第一侧壁和第二侧壁(对应上述实施例中形成晶体管柱的过程)。
步骤二、在沟槽的底部形成氮化硅，以作为底部的隔离(Spacer)结构(对应上述实施例中的形成底部隔离层)。
步骤三、在沟槽的侧壁通过原位生长的方式，形成氧化硅作为初始栅极氧化层。
步骤四、在沟槽内填充导电材料(对应上述实施例中形成导电层)，并通过刻蚀将顶部的导电材料去除一定的深度，然后去除顶部裸漏的部分氧化硅(对应上述实施例中的形成凹槽309)。
步骤五、在沟槽的顶部形成氮化硅，以作为顶部的隔离结构(对应上述实施例中的形成隔离层)。
步骤六、通过离子注入在步骤一中预留的晶体管区域(对应上述实施例中晶体管柱的第一端)中形成源极。
步骤七、在第一晶圆的第一面通过各种工艺形成后续的第一相应结构；然后将第一晶圆与第二晶圆键合，最后将第一晶圆的背面的硅进行减薄，直到暴露出底部的隔离结构和第一晶圆的第二面(对应上述实施例中的晶体管柱的第二端)。
这里，第一相应结构包括：形成位线、形成电阻或者形成电容等结构。第二晶圆中设置有各种逻辑电路和传感器等元件，第二晶圆与第一晶圆键合后共同形成存储器。
在一些实施例中，晶圆键合工艺的实现过程在背面硅减薄工艺之前，第二晶圆在减薄过程中为第一晶圆提供支撑作用，防止第一晶圆在减薄过程中的损坏。
步骤八、在第一晶圆的第二面，通过离子注入在步骤六中与源极相对的位置(对应上述晶体管柱的第二端)形成漏极。
步骤九、最后在第一晶圆的第二面形成后续的第二相应结构。
这里，第二相应结构包括：形成位线、形成电阻或者形成电容等结构。
通过本公开实施例提供的半导体器件的形成方法，形成的柱形晶体管210的沟道为竖直方向。
在一些实施例中，存储器单元中的倒T形晶体管通过以下步骤形成：
步骤一、通过刻蚀工艺将第一晶圆的第一面部分区域的硅去除一定厚度(对应上述实施例中的第一预设厚度)，形成中间为硅柱的网格状的沟槽(对应上述实施例中的网格状刻蚀沟槽)，在沟槽中填充二氧化硅(对应上述实施例中的绝缘层)后经化学机械研磨露出硅柱的表面，最后通过刻蚀的方式将靠近硅柱的二氧化硅的部分去除，形成一裸露的L形面(对应上述实施例中的形成晶体管柱的过程)。
步骤二、在沟槽的侧壁和底部通过原位生长的方式，形成氧化硅作为初始栅极氧化层。
步骤三、在沟槽内填充导电材料(对应上述实施例中形成导电层)，并通过刻蚀的方式将顶部的导电材料去除一定的深度，然后去除顶部裸露的氧化硅(对应上述实施例中形成凹槽309)。
步骤四、在沟槽的顶部形成氮化硅，以作为顶部的隔离结构(对应上述实施例中的形成第二隔离层)；
步骤五、通过离子注入在步骤一中预留的晶体管区域(对应上述实施例中晶体管柱的第一端)中形成源极；
步骤六、在第一晶圆的第一面通过各种工艺形成上述第一相应结构；然后将第一晶圆与第二晶圆键合，最后将第一晶圆的背面的硅进行减薄，保证沟槽区域(对应上述实施例中的刻蚀沟槽)要有一定厚度的硅存留，露出第一晶圆的第二面(对应上述实施例中的露出晶体管柱的第二端)；
步骤七、在第一晶圆的第二面，通过离子注入在步骤五中与源极相对的位置(对应上述晶体管柱的第二端)形成漏极；
步骤八、最后在第一晶圆的第二面形成上述第二相应结构。
通过本公开实施例提供的半导体器件的形成方法，形成的所述倒T形晶体管的沟道可以为T形。
本公开实施例形成的半导体器件中，晶体管的水平截面可以是长方形(正方形)，半圆形，三角形以及任意多边形。
本公开实施例形成的半导体器件中，晶体管的源极位置和漏极位置可以互换，源极和漏极可以分别在同一片晶圆的两个面进行加工处理，因此，源极和漏极的图案可以不同。
本公开实施例中，通过在预设字线位置和预设位线位置形成导电线来实现字线和位线。导电线的组成材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
本公开实施例中，通过将半导体器件的晶体管的结构设计为新型的具有竖直沟道的晶体管结构，缩小了存储阵列的面积，提高存储阵列的存储密度。
同时，本公开实施例中的晶体管中源极和漏极位于竖直沟道区的上下两端，如此，在半导体器件的形成过程中，结合晶圆键合和背面硅减薄技术，可以将位线或其他结构可以分别设置于晶圆的两个相对的面中。例如，对于DRAM而言，DRAM存储阵列的位线和电容可以分别设置于在同一片晶圆的两个面上，如此，可简化字线、位线和电容的电路排布，降低半导体器件的制造工艺难度。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种晶体管阵列的制造方法，其特征在于，所述方法包括：
提供一晶圆；
沿第一方向，从所述晶圆的第一面对所述晶圆进行部分刻蚀，形成网格状刻蚀沟槽和晶体管柱阵列；其中，所述晶体管柱阵列包括呈阵列排布的多个晶体管柱，所述晶体管柱的第一预设厚度小于所述晶圆的初始厚度；所述第一方向为所述晶圆的厚度方向，所述第一面垂直于第一方向；
在所述网格状刻蚀沟槽中沉积绝缘材料，形成包围每一所述晶体管柱的绝缘层；
刻蚀所述绝缘层，以显露每一所述晶体管柱在第二方向上相对的第一侧壁和第二侧壁；所述第二方向垂直于所述第一方向；
在所述第一侧壁和所述第二侧壁上依次形成栅极氧化层和栅极；
在所述晶体管柱的第一端，形成源极；
在所述晶体管柱的第二端，形成漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在第一方向上相对的两端，所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区。
2.根据权利要求1所述的方法，其特征在于，所述刻蚀所述绝缘层，以显露每一所述晶体管柱在第二方向上相对的第一侧壁和第二侧壁，包括：
分别以所述晶体管柱在第二方向上相对的第一边缘位置和第二边缘位置为刻蚀起点，沿所述第一方向，对所述绝缘层进行部分刻蚀处理，去除在第二方向具有预设尺寸，且在所述第一方向上具有第二预设厚度的所述绝缘层，形成多个沿所述第二方向并列排布的所述刻蚀凹槽；
其中，每一所述刻蚀凹槽对应显露沿第三方向并列排布的多个所述晶体管柱的侧壁，所述第三方向和所述第二方向所在的平面垂直于所述第一方向，所述第三方向和所述第二方向相交；所述预设尺寸小于相邻两个所述晶体管柱在所述第二方向上的间距；所述第二预设厚度小于或等于所述第一预设厚度。
3.根据权利要求2所述的方法，其特征在于，所述在所述第一侧壁和所述第二侧壁上依次形成栅极氧化层和栅极，包括：
通过原位氧化的方式，在所述第一侧壁和所述第二侧壁上形成所述栅极氧化层；
在形成有所述栅极氧化层的所述刻蚀凹槽中沉积导电材料，形成导电层；
在所述第一方向上，对所述导电层进行刻蚀处理，去除所述第一方向上的部分厚度的所述导电层，形成所述栅极。
4.根据权利要求2所述的方法，其特征在于，所述在所述第一侧壁和所述第二侧壁上依次形成栅极氧化层和栅极，包括：
通过原位氧化的方式，在所述第一侧壁和所述第二侧壁上形成初始栅极氧化层；
在形成有所述初始栅极氧化层的所述刻蚀凹槽中沉积导电材料，形成导电层；
在所述第一方向上，对所述初始栅极氧化层和所述导电层同时进行刻蚀处理，去除所述第一方向上的部分厚度的所述初始栅极氧化层和所述导电层，形成所述栅极。
5.根据权利要求2至4任一项所述的方法，其特征在于，在形成所述栅极氧化层和所述栅极之后，所述方法还包括：
在所述刻蚀凹槽中沉积形成隔离层；其中，所述隔离层在第三方向上的尺寸大于所述晶体管柱在所述第三方向上的尺寸。
6.根据权利要求1所述的方法，其特征在于，在形成所述漏极之前，所述方法还包括：
从所述晶圆的第二面开始，对所述晶圆进行减薄处理，直至暴露出所述晶体管柱的第二端为止；其中，所述晶圆的第二面是与所述晶圆的第一面相对的一面。
7.根据权利要求1所述的方法，其特征在于，所述源极与所述漏极平行于预设平面的截面形状相同或不同；其中，所述预设平面垂直于所述第一方向；
所述源极和所述漏极平行于所述预设平面的截面形状包括以下任意一种：方形、半圆形、三角形或任意多边形。
8.根据权利要求1所述的方法，其特征在于，
所述晶体管柱为柱形晶体管柱，所述第一侧壁和所述第二侧壁在第一方向上的长度小于所述第一预设厚度。
9.根据权利要求1所述的方法，其特征在于，
所述晶体管柱为倒T形晶体管柱，所述第一侧壁和所述第二侧壁在第一方向上的长度等于所述第一预设厚度。
10.一种晶体管阵列，其特征在于，所述晶体管阵列包括：呈阵列排布的多个晶体管；所述晶体管包括：
沟道区；
源极，位于所述沟道区的第一端；
漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为形成所述沟道区的晶圆的厚度方向；
双栅极，位于所述沟道区的两侧，且每一所述栅极与所述沟道区对应；
栅极氧化层，位于所述沟道区和每一所述栅极之间；
隔离层，沿所述第一方向设置在每一所述栅极上，并沿第三方向延伸；其中，在所述第三方向上，所述隔离层的尺寸大于所述沟道区的尺寸，所述第三方向平行于所述晶体管阵列的列排布方向。
11.一种半导体器件的形成方法，其特征在于，所述方法包括：
形成至少一个存储器阵列；其中，每一所述存储器阵列至少包括：一个晶体管阵列，所述晶体管阵列包括呈阵列排布的多个晶体管；所述晶体管包括：双栅极、源极和漏极；所述晶体管阵列通过如权利要求1至9任一项提供的方法制造；
形成多条沿第三方向并列排布的字线；其中，每一所述字线与沿第三方向并列排布的多个所述晶体管的每一所述栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述晶体管导通或截止；
形成多条沿第二方向并列排布的位线；其中，每一所述位线与沿第二方向并列排布的多个所述晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述晶体管执行读取或写入操作；所述第三方向和所述第二方向相交，所述第三方向和所述第二方向所在的平面垂直于所述第一方向。
12.一种半导体器件，其特征在于，包括：
至少一个存储器阵列、多条沿第三方向并列排布的字线和多条沿第二方向并列排布的位线；
每一所述存储器阵列包括：如权利要求10所述的晶体管阵列；所述晶体管至少包括：双栅极、源极和漏极；其中，所述第三方向和所述第二方向相交，所述第三方向和所述第二方向所在的平面垂直于所述第一方向；
每一所述字线与沿所述第三方向并列排布的多个所述晶体管的每一所述栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述晶体管导通或截止；
每一所述位线与沿所述第二方向并列排布的多个所述晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储器阵列执行读取或写入操作。
13.根据权利要求12所述的半导体器件，其特征在于，所述存储器阵列还包括：存储电容；
所述存储电容的一端与所述晶体管的漏极或者源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述存储器阵列的数据。
14.根据权利要求12所述的半导体器件，其特征在于，所述存储器阵列还包括：铁电电容；
所述铁电电容包括上电极、下电极以及位于所述上电极及下电极之间的铁电材料层；所述铁电电容的上电极与所述晶体管的漏极连接，所述铁电电容的下电极与所述晶体管的源极连接，所述铁电电容用于存储写入所述存储器阵列的数据。
15.根据权利要求12所述的半导体器件，其特征在于，所述存储器阵列还包括：可调电阻；
所述可调电阻连接于所述位线和所述晶体管的源极之间，或者，所述可调电阻连接于所述位线和所述晶体管的漏极之间，所述可调电阻用于通过所述位线提供的位线电压调节所述存储器阵列中所存储的数据的状态。
16.根据权利要求12所述的半导体器件，其特征在于，当所述半导体器件包括多个所述存储器阵列时，多个所述存储器阵列之间并联或者串联。
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