CN114093821A - 一种半导体器件及其制造方法 - Google Patents

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columnar
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Abstract

本申请实施例提供一种半导体器件及其制造方法，所述半导体器件包括晶体管阵列；所述制造方法包括：提供一晶圆，在所述晶圆上形成具有呈阵列排布的通孔的隔离层和第一掩膜层；在所述通孔内外延形成柱状导电沟道；去除所述第一掩膜层，以暴露所述晶体管阵列的所述柱状导电沟道的侧壁，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层；在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。本申请实施例提供的半导体器件的制造方法中，所形成的晶体管阵列的源极和漏极可以位于晶圆的不同面，能够极大地减小晶体管阵列的面积。

Description

一种半导体器件及其制造方法
技术领域
本申请实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元中的电容。
相关技术中，晶体管主要包括平面晶体管和填埋式沟道晶体管，然而不论是平面晶体管还是填埋式沟道晶体管，其源极(Source，S)和漏极(Drain，D)均位于栅极(Gate，G)的水平两侧，这种结构下源极和漏极分别占用了不同的位置，使得晶体管的面积较大。另外，在存储器件中，晶体管的源极和漏极形成后会分别连接不同的结构，当源极和漏极位于栅极的水平两侧时，容易导致存储器内部的电路布线复杂，制造工艺难度大。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个技术问题而提供一种半导体器件及其制造方法。
为达到上述目的，本申请的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体器件的制造方法，所述半导体器件包括晶体管阵列；所述制造方法包括：
提供一晶圆，在所述晶圆上形成具有呈阵列排布的通孔的隔离层和第一掩膜层；
在所述通孔内外延形成柱状导电沟道；
去除所述第一掩膜层，以暴露所述晶体管阵列的所述柱状导电沟道的侧壁，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；
在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层；
在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
在本申请的一些实施例中，所述栅极层包括栅极氧化层和栅电极；所述在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层，包括：
在所述晶体管阵列的各柱状导电沟道的侧壁，形成环绕所述柱状导电沟道的所述栅极氧化层；
在所述栅极氧化层的侧壁，形成环绕每一所述栅极氧化层的所述栅电极。
在本申请的一些实施例中，所述在所述晶体管阵列的柱状导电沟道的侧壁，形成环绕所述柱状导电沟道的所述栅极氧化层，包括：
对所述晶体管阵列的各柱状导电沟道的侧壁进行氧化处理，形成环绕所述柱状导电沟道的所述栅极氧化层。
在本申请的一些实施例中，所述在所述栅极氧化层的侧壁，形成环绕每一所述栅极氧化层的所述栅电极，包括：
在去除所述第一掩膜层而形成的网格状的第一凹槽中沉积导电材料，形成环绕每一所述栅极氧化层的所述栅电极；其中，所述栅电极的上表面低于所述柱状导电沟道的上表面。
在本申请的一些实施例中，所述制造方法还包括：
在所述栅电极和所述柱状导电沟道上形成第二掩膜层；
沿所述柱状导电沟道的延伸方向，以所述第二掩膜层为刻蚀起点，依次对所述第二掩膜层、所述栅电极和所述隔离层进行刻蚀，以形成第二凹槽；其中，所述第二凹槽位于相邻所述柱状导电沟道之间；
在所述第二凹槽中沉积绝缘材料，形成隔离结构。
在本申请的一些实施例中，所述制造方法还包括：在所述隔离结构内形成气隙。
在本申请的一些实施例中，所述柱状导电沟道呈阵列排布，所述第二凹槽的延伸方向平行于所述柱状导电沟道的列方向；所述位于同一列的晶体管的各所述栅电极相互连接，且所述相互连接的所述栅电极为所述同一列的晶体管的字线。
在本申请的一些实施例中，在形成所述源极和所述漏极之前，所述制造方法还包括：
对所述第二掩膜层进行减薄处理，直至暴露出所述柱状导电沟道的远离所述晶圆的一端；
从所述晶圆背面对所述晶圆进行减薄处理，直至暴露出所述柱状导电沟道的靠近所述晶圆的一端。
在本申请的一些实施例中，所述在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极，包括：
在所述柱状导电沟道的远离所述晶圆的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的源极或漏极；
在所述柱状导电沟道的靠近所述晶圆的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的漏极或源极。
在本申请的一些实施例中，所述制造方法还包括：
形成位线，所述位线与所述晶体管阵列中各晶体管的源极或漏极连接；
形成存储电容，所述存储电容的一端与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述半导体器件的数据。
在本申请的一些实施例中，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为90度。
在本申请的一些实施例中，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为120度。
第二方面，本申请实施例提供一种半导体器件，所述半导体器件包括：
具有柱状导电沟道的晶体管阵列；其中，所述晶体管阵列的各所述柱状导电沟道呈阵列分布，所述柱状导电沟道的延伸方向垂直于所述柱状导电沟道的列方向和所述柱状导电沟道的行方向构成的平面；
所述晶体管阵列的各柱状导电沟道的侧壁，具有环绕所述柱状导电沟道的栅极层；其中，所述栅极层包括栅极氧化层和栅电极；
所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别具有晶体管的源极和漏极；
隔离结构；所述隔离结构位于相邻所述柱状导电沟道之间，且所述隔离结构平行于所述栅电极。
在本申请的一些实施例中，所述隔离结构包括绝缘材料层和形成在所述绝缘材料层中的气隙。
在本申请的一些实施例中，所述隔离结构的延伸方向平行于所述柱状导电沟道的列方向；所述位于同一列的晶体管的各所述栅电极相互连接，且所述相互连接的所述栅电极为所述同一列的晶体管的字线。
在本申请的一些实施例中，所述半导体器件还包括：
位线，所述位线与所述晶体管阵列中各晶体管的源极或漏极连接；
存储电容，所述存储电容的一端与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述半导体器件的数据。
在本申请的一些实施例中，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为90度。
在本申请的一些实施例中，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为120度。
本申请实施例提供一种半导体器件及其制造方法，所述半导体器件包括晶体管阵列；所述制造方法包括：提供一晶圆，在所述晶圆上形成具有呈阵列排布的通孔的隔离层和第一掩膜层；在所述通孔内外延形成柱状导电沟道；去除所述第一掩膜层，以暴露所述晶体管阵列的所述柱状导电沟道的侧壁，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层；在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。本申请实施例提供的半导体器件的制造方法中，所形成的晶体管阵列的源极和漏极分别位于沿柱状导电沟道延伸方向的两端，而所述延伸方向垂直于晶圆表面，并且栅极环绕所述柱状导电沟道形成，如此，晶体管的源极和漏极可以位于晶圆的不同面，极大地减小了晶体管阵列的面积。
附图说明
图1A为相关技术中平面晶体管的结构示意图；
图1B为相关技术中填埋式沟道晶体管的结构示意图；
图1C为相关技术中采用平面晶体管形成的DRAM存储单元的结构示意图；
图1D为相关技术中采用填埋式沟道晶体管形成的DRAM存储单元的结构示意图；
图1E为相关技术中单个存储单元的电路示意图；
图1F为相关技术中存储单元阵列的电路示意图；
图2A、图2B、图2C和图2D为相关技术中DRAM阵列版图的结构示意图；
图3A为本申请实施例提供的具有阵列排布的通孔的剖视图；
图3B为本申请实施例提供的具有阵列排布的通孔的俯视图；
图4A为本申请实施例提供的形成柱状导电沟道的剖视图；
图4B为本申请实施例提供的形成柱状导电沟道的俯视图；
图5A为本申请实施例提供的去除第一掩膜层后的剖视图；
图5B为本申请实施例提供的去除第一掩膜层后的俯视图；
图6A为本申请实施例提供的形成第二掩膜层的剖视图；
图6B为沿图6A中AA’方向的俯视图；
图7A为本申请实施例提供的形成第二凹槽的剖视图；
图7B为沿图7A中BB’方向的俯视图；
图8为本申请实施例提供的柱状导电沟道的四种可选结构的俯视图；
图9为本申请实施例提供的形成具有气隙的隔离结构的剖视图；
图10为本申请实施例提供的对晶圆进行减薄后的剖视图；
图11为本申请实施例提供的半导体器件的一种可选的结构示意图；
图12为本申请实施例提供的半导体器件的一种可选的三维结构示意图；
图13A和图13B为本申请实施例提供的半导体器件中电容的可选的排布方式；
图14A、图14B和图14C为本申请实施例提供的半导体器件中存储电容的可选的结构示意图；
图15为本申请实施例提供的半导体器件的制造方法的一个可选的流程示意图；
图中包括：101-源极；102、302-位线；103-漏极；104、304、404-存储电容；105-字线；106-晶体管；107-有源区；108、308-位线接触；109、309-存储节点接触；200-晶圆；200-1-晶圆正面；200-2-晶圆背面；201-隔离层；202-第一掩膜层；203-通孔；204、204-1、204-2、204-3、204-4-柱状导电沟道；205、205-1、205-2、205-3、205-4-栅极氧化层；206-第一凹槽；207-栅电极；208-第二掩膜层；209-第二凹槽；210-隔离结构；211-气隙；501-上电极板；502-介电层；503-下电极板。
具体实施方式
下面将结合本申请实施方式及附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请的一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
相关技术中，主流存储器的晶体管包括平面晶体管(Planar)和填埋式沟道晶体管(Buried Channel Array Transistor，BCAT)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上源极和漏极均位于栅极的水平两侧。图1A为相关技术中平面晶体管的结构示意图，图1B为相关技术中填埋式沟道晶体管的结构示意图，如图1A和1B所示，相关技术中的晶体管的源极S和漏极D分别位于栅极G的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的面积都较大。
另外，由于晶体管可以制备在硅衬底上，因此，晶体管可以被用在各种存储器中，例如，DRAM、铁电随机存储器(Ferroelectric Random Access Memory，FRAM)、磁性随机存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存储器(Phase ChangeRandom Access Memory，PCRAM)、阻变随机存储器(Resistive Random Access Memory，RRAM)、纳米随机存储器(Nano Random Access Memory，NRAM)等。通常，DRAM是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容构成，即DRAM是1个晶体管1个电容(1T1C)的存储单元。
图1C为相关技术中采用平面晶体管形成的DRAM存储单元的结构示意图，图1D为相关技术中采用填埋式沟道晶体管形成的DRAM存储单元的结构示意图，如图1C和图1D所示，DRAM存储单元中的晶体管的源极101与位线102电连接，漏极103与存储电容104电连接。对于采用BCAT形成的芯片，通常使用板上芯片封装(Chips on Board，COB)的方式进行封装，以形成存储器。由于平面晶体管和填埋式沟道晶体管的源极和漏极分别位于栅极水平的两侧，因此，DRAM存储单元中的位线和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线(Bit Line，BL)、晶体管和电容之间的连接，字线(Word Line，WL)和晶体管之间连接等，从而导致DRAM存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
图1E为相关技术中单个存储单元的电路示意图，图1F为相关技术中存储单元阵列的电路示意图。如图1E所示，在单个存储单元(Single Memory Cell)中，晶体管106包括栅极、源极和漏极，晶体管的栅极形成字线105，晶体管的源极(或漏极)与位线102连接；而存储电容104的一端与晶体管的漏极(或源极)连接，存储电容104的另一端接地。这里存储电容用于存储写入存储单元中的数据。如图1F所示，在存储单元阵列(Memory Cell Array)中，存储单元呈阵列分布，每个存储单元包括一个晶体管。DRAM存储阵列中一个数据位存储在列地址和行地址交点的单元中，行地址选通脉冲(Row Address Strobe，RAS)用于辨认行地址的信号，列地址选通脉冲(Column Address Strobe，CAS)用于辨认列地址的信号。
图2A、图2B、图2C和图2D为相关技术中DRAM阵列版图的结构示意图，如图2A、图2B、图2C和图2D所示，DRAM阵列版图包括平行排列的字线105，字线105沿第一方向延伸，DRAM阵列版图还包括平行排列的位线102，位线102沿第二方向延伸，其中，第一方向和第二方向不平行。图2C示出的字线105和位线102的延伸方向为垂直关系。
继续参考图2A、图2B、图2C和图2D，DRAM阵列版图还包括平行排列且沿第三方向延伸的有源区107，有源区107的延伸方向与位线102的延伸方向之间的夹角为18°至25°。图2D示出的每个晶体管的有源区107分别与两条字线和一条位线相交，有源区107的两端均为存储节点接触109，有源区107的中间为位线接触108。其中，有源区的两端用于定义有源区与存储电容的接触位置，即存储节点接触(Storage Node Cluster，SNC)，有源区的中间用于定义有源区与位线的接触位置，即位线接触(Bit Line Contact，BLC)，单个位线可以通过两条字线的开关单独读取和擦除相邻的两个电容。
因此，对于相关技术中DRAM存储阵列，当工艺的特征尺寸(feature size)为F，此时存储阵列的记忆单元的最小尺寸为6F2。即单位存储单元的占用面积较大。
基于相关技术中存在的上述问题，本申请实施例提供一种半导体器件及其制造方法，能够提供一种具有较小面积的晶体管结构的半导体器件，且通过本申请实施例提供的半导体器件，可以简化半导体器件内部的电路布局，降低半导体器件制造的工艺难度。
参考图15，图15为本申请实施例提供的半导体器件的制造方法的一个可选的流程示意图。如图15所示，本申请实施例提供一种半导体器件的制造方法，所述半导体器件包括晶体管阵列；所述半导体器件的制造方法包括以下步骤：
步骤S1501、提供一晶圆，在所述晶圆上形成具有呈阵列排布的通孔的隔离层和第一掩膜层；
步骤S1502、在所述通孔内外延形成柱状导电沟道；
步骤S1503、去除所述第一掩膜层，以暴露所述晶体管阵列的所述柱状导电沟道的侧壁，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；
步骤S1504、在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层；
步骤S1505、在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
接下来对本申请实施例提供的半导体器件的制造方法进行进一步地详细说明。
参考图3A和图3B，图3A为本申请实施例提供的具有阵列排布的通孔的剖视图，图3B为本申请实施例提供的具有阵列排布的通孔的俯视图。如图3A和图3B所示，提供一晶圆200，在晶圆200上形成具有呈阵列排布的通孔203的隔离层201和第一掩膜层202。
在本申请实施例中，所述晶圆是用于制作半导体器件单晶硅材料，由圆柱形的单晶硅经过研磨、抛光以及切片等步骤后形成的硅晶圆片，即晶圆。本申请实施例对晶圆的形状和尺寸均不做特殊限定。图3B所示仅为晶圆的部分形貌，其不构成对本申请中晶圆保护范围的限定。
需要说明的是，晶圆具有相背的两个表面，一个表面称之为晶圆正面，另一个表面称之为晶圆背面。如图3A所示，晶圆200包括晶圆正面200-1和晶圆背面200-2。
在本申请的一些实施例中，呈阵列排布的通孔可通过以下步骤形成：在晶圆上依次形成隔离层和第一掩膜层，对所述第一掩膜层进行图案化处理后，使用图案化的第一掩膜层对所述隔离层进行刻蚀，以形成呈阵列排布的通孔。
在本申请实施例中，所述隔离层的材料可以包括但不限于氮化硅、氮氧化硅、碳化硅、二氧化硅或者其他绝缘材料。所述第一掩膜层的材料可以包括但不限于氮化硅或者二氧化硅。其中，所述隔离层的材料可以与所述第一掩膜层的材料相同或者不同。在本申请实施例中，所述隔离层的材料为二氧化硅材料，所述第一掩膜层的材料为氮化硅材料。
这里，定义所述晶圆的厚度方向为Z方向。在晶圆垂直于Z方向的顶表面或者底表面中定义彼此相交的X方向和Y方向，基于X方向和Y方向可以确定出晶圆垂直于Z方向的顶表面或者底表面。例如，X方向和Y方向相互垂直，如此，X方向、Y方向和Z方向两两相互垂直。本申请实施例中通孔、柱状导电沟道和晶体管均呈阵列排布，将X方向定义为行方向，将Y方向定义为列方向。需要说明的是，阵列排布中行方向可以与列方向相互垂直，也可以具有一定的夹角。
这里，可以采用干法刻蚀工艺对隔离层进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。值得注意的是，在本申请实施例中，沿所述晶圆的厚度方向，即Z方向，对所述隔离层进行刻蚀，即所述刻蚀过程不会刻蚀所述晶圆，本申请实施例对刻蚀工艺不做特殊限定。
参考图4A和图4B，图4A为本申请实施例提供的形成柱状导电沟道的剖视图，图4B为本申请实施例提供的形成柱状导电沟道的俯视图。如图4A和图4B所示，在通孔内外延形成柱状导电沟道204，通孔在晶圆表面呈阵列排布，柱状导电沟道204在晶圆表面也呈阵列排布。
需要说明的是，一个晶圆上会形成很多个晶体管，因此，一个晶圆中存在多个柱状导电沟道，本申请实施例中，为了便于说明，只是示例性地示出了有限个数的柱状导电沟道。例如，图4B仅示出四个呈阵列排布的柱状导电沟道。
具体地，外延生长包括同质外延和异质外延。可以举例的是，当晶圆为硅材料时，在硅衬底上外延生长硅材料，即为同质外延。在本申请实施例中，可以在通孔内外延生长硅材料以形成外延层，这里外延层后续作为柱状导电沟道。
参考图5A和图5B，图5A为本申请实施例提供的去除第一掩膜层后的剖视图，图5B为本申请实施例提供的去除第一掩膜层后的俯视图。如图5A和图5B所示，去除第一掩膜层，以暴露所述晶体管阵列的柱状导电沟道204的侧壁，柱状导电沟道204的延伸方向垂直于晶圆200表面；且去除第一掩膜层后，形成网格状的第一凹槽206。
本申请实施例涉及的晶体管可以包括场效应晶体管或其他具有导电沟道的晶体管。本申请实施例中柱状导电沟道用于在外加电场的作用下传递电荷或者停止电荷的传递，使得晶体管导通或者截止。
本申请实施例在晶圆表面形成阵列分布的柱状导电沟道，并且每一柱状导电沟道的延伸方向都垂直于晶圆表面，即柱状导电沟道沿Z方向进行延伸。这里，柱状导电沟道的延伸方向，即晶体管导通时的电流方向。
在本申请的一些实施例中，所述栅极层包括栅极氧化层和栅电极；所述在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层，包括：
在所述晶体管阵列的各柱状导电沟道的侧壁，形成环绕所述柱状导电沟道的所述栅极氧化层；
在所述栅极氧化层的侧壁，形成环绕每一所述栅极氧化层的所述栅电极。
参考图6A和图6B，图6A为本申请实施例提供的形成第二掩膜层的剖视图，图6B为沿图6A中AA’方向的俯视图。如图6A和图6B所示，在所述晶体管阵列的各柱状导电沟道204的侧壁，形成环绕柱状导电沟道204的栅极氧化层205，在栅极氧化层205的侧壁，形成环绕每一栅极氧化层205的栅电极207。
在本申请的一些实施例中，所述在所述晶体管阵列的柱状导电沟道的侧壁，形成环绕所述柱状导电沟道的所述栅极氧化层，包括：
对所述晶体管阵列的各柱状导电沟道的侧壁进行氧化处理，形成环绕所述柱状导电沟道的所述栅极氧化层。
仍参考图6A，可以通过加热或者加压的方式，对柱状导电沟道204暴露的侧壁进行原位氧化处理，使得柱状导电沟道204侧壁上的硅与含有氧化物质的气体在高温下进行化学反应，从而在硅表面产生一层致密的二氧化硅薄膜，以形成环绕柱状导电沟道204的栅极氧化层205。即栅极氧化层205完全覆盖柱状导电沟道204的侧壁。这里，栅极氧化层为绝缘材料，例如，二氧化硅，且栅极氧化层位于柱状导电沟道与栅电极之间，用于电隔离，避免栅电极与柱状导电沟道直接接触产生电荷泄露。
在本申请的一些实施例中，所述在所述栅极氧化层的侧壁，形成环绕每一所述栅极氧化层的所述栅电极，包括：
在去除所述第一掩膜层而形成的网格状的第一凹槽中沉积导电材料，形成环绕每一所述栅极氧化层的所述栅电极；其中，所述栅电极的上表面低于所述柱状导电沟道的上表面。
仍参考图6A，在网格状的第一凹槽中沉积导电材料，即在隔离层201上沉积导电材料，以形成环绕每一栅极氧化层205的栅电极207，其中，栅电极207的上表面低于柱状导电沟道的上表面。即，形成栅电极207后，仍会暴露出栅极氧化层205的靠近其顶部的部分侧壁。
这里，可以通过化学气相沉积(Chemical Vapor Deposition，PVD)、物理气相沉积(Physical Vapour Deposition，PVD)或者原子层沉积(Atomic Layer Deposition，ALD)的工艺在去除第一掩膜层而形成的第一凹槽中沉积导电材料，以形成环绕每一栅极氧化层的栅电极。
其中，所述导电材料可以包括但不限于氮化钛、金属钨或者其组合。本申请实施例中，沉积的导电材料为金属钨，通过将钨原子以低压气体或等离子体的过程在上述栅极氧化层的侧壁覆盖金属钨薄膜，进而形成栅电极。由于形成的栅电极环绕柱状导电沟道，可以增大导电沟道的宽度，提供更大的沟道电流。
在本申请的一些实施例中，所述制造方法还包括：
在所述栅电极和所述柱状导电沟道上形成第二掩膜层；
沿所述柱状导电沟道的延伸方向，以所述第二掩膜层为刻蚀起点，依次对所述第二掩膜层、所述栅电极和所述隔离层进行刻蚀，以形成第二凹槽；其中，所述第二凹槽位于相邻所述柱状导电沟道之间；
在所述第二凹槽中沉积绝缘材料，形成隔离结构。
如图6A和图6B所示，在栅电极207和柱状导电沟道204上形成第二掩膜层208。
需要说明的是，在实际沉积形成第二掩膜层的过程中，第二掩膜层会覆盖在栅电极、栅极氧化层和柱状导电沟道的表面，通常在沉积完成后，采用化学机械研磨(ChemicalMechanical Polishing，CMP)工艺，打磨去除多余的第二掩膜层材料，使得第二掩膜层的表面平坦化。
其中，所述第二掩膜层的材料可以包括但不限于氮化硅、氮氧化硅、碳化硅、二氧化硅或者其他绝缘材料。其中，所述第二掩膜层的材料可以与所述第一掩膜层的材料相同或者不同。在本申请实施例中，所述第一掩膜层的材料为氮化硅材料，所述第二掩膜层的材料也为氮化硅材料。
参考图7A和图7B，图7A为本申请实施例提供的形成第二凹槽的剖视图，图7B为沿图7A中BB方向’的俯视图。如图7A和图7B所示，沿柱状导电沟道204的延伸方向，即Z方向，以第二掩膜层208为刻蚀起点，依次对第二掩膜层208、栅电极207和隔离层201进行刻蚀，以形成第二凹槽209，其中，第二凹槽209位于相邻柱状导电沟道204之间。
这里，可以采用干法刻蚀工艺对晶圆进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。值得注意的是，本申请实施例中，沿所述晶圆的厚度方向，依次对第二掩膜层、栅电极和隔离层进行刻蚀，刻蚀停止在隔离层，即所述刻蚀过程不会将隔离层刻穿。
在本申请的一些实施例中，所述柱状导电沟道呈阵列排布，所述第二凹槽的延伸方向平行于所述柱状导电沟道的列方向；所述位于同一列的晶体管的各所述栅电极相互连接，且所述相互连接的所述栅电极为所述同一列的晶体管的字线。
仍参考图7A，沿Z方向，第二凹槽209贯穿栅电极207。图7B示出的俯视图中，第二凹槽209的延伸方向始终垂直于晶圆的厚度方向，换言之，第二凹槽209的延伸方向垂直于柱状导电沟道204的延伸方向。图7B示出的第二凹槽209的延伸方向可以平行于Y方向，即第二凹槽209的延伸方向平行于柱状导电沟道204排布的列方向。位于同一列方向延伸的栅电极，通过外部接线电连接外部电路，用于形成字线。其中，字线可以提供字线电压，并通过字线电压控制各晶体管的导通或截止。
示例性地，位于同一列的柱状导电沟道的栅电极可以连接为一条直线作为字线，并在行方向间隔开来，即位于同一行的柱状导电沟道的栅电极相互分离。
由于形成的栅电极在同一列方向上互相连接用于形成字线，可以方便半导体器件中字线的布线，并优化控制性能。
参考图8，图8为本申请实施例提供的柱状导电沟道的四种可选结构的俯视图。图8(a)示出的柱状导电沟道204-1为圆形，其侧壁环绕的栅氧化层205-1也为圆形；图8(b)示出的柱状导电沟道204-2为矩形，其侧壁环绕的栅氧化层205-2也为矩形；图8(c)示出的柱状导电沟道204-3为梯形，其侧壁环绕的栅氧化层205-3也为梯形；图8(d)示出的柱状导电沟道204-4为菱形，其侧壁环绕的栅氧化层205-4也为菱形。本申请实施例对柱状导电沟道在俯视图中的形状不做特殊限定，柱状导电沟道在俯视图中也可以是五边形、六边形或者其他形状。
参考图9，图9为本申请实施例提供的形成具有气隙的隔离结构的剖视图。如图9所示，可以在第二凹槽中沉积绝缘材料，形成隔离结构210。进一步如图9所示，还可以在隔离结构210内形成气隙211。
由于在相邻柱状导电沟道之间形成第二凹槽，并且对第二凹槽填充绝缘材料，即，形成隔离结构，能够避免不同字线直接接触，以实现电隔离。进一步还在隔离结构内形成气隙，以便得到更低的介电常数，从而减小寄生电容。
仍参考图9，沿Z方向，隔离结构210贯穿栅电极207。如前所述，第二凹槽的延伸方向始终垂直于晶圆的厚度方向，换言之，第二凹槽的延伸方向垂直于柱状导电沟道的延伸方向。那么，对第二凹槽填充后形成的隔离结构的延伸方向也垂直于柱状导电沟道的延伸方向。这里，隔离结构的延伸方向可以平行于Y方向，即隔离结构的延伸方向平行于柱状导电沟道排布的列方向。
在本申请的一些实施例中，形成隔离结构的绝缘材料可以包括但不限于二氧化硅、氮化硅、氮氧化硅或者碳化硅。
在本申请的一些实施例中，在形成所述源极和所述漏极之前，所述制造方法还包括：
对所述第二掩膜层进行减薄处理，直至暴露出所述柱状导电沟道的远离所述晶圆的一端；
从所述晶圆背面对所述晶圆进行减薄处理，直至暴露出所述柱状导电沟道的靠近所述晶圆的一端。
参考图10，图10为本申请实施例提供的对晶圆进行减薄后的剖视图。如图10所示，在延伸方向上，即Z方向，柱状导电沟道204具有远离晶圆的一端和靠近晶圆的一端。通过对第二掩膜层进行减薄处理，直至暴露出柱状导电沟道的远离晶圆的一端；且从晶圆背面对晶圆进行减薄处理，直至暴露出柱状导电沟道的靠近晶圆的一端。
这里，对晶圆进行减薄的方式可以包括物理或者化学方法，例如，通过研磨的方式进行物理减薄，或者通过利用带有腐蚀性的液体或气体对晶圆进行刻蚀实现减薄。
在进行减薄处理之前，可以对晶圆进行键合工艺，即通过第二晶圆与待减薄晶圆键合，并提供支持作用，可以防止待减薄晶圆在减薄过程中的损坏。
在本申请的一些实施例中，所述在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极，包括：
在所述柱状导电沟道的远离所述晶圆的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的源极或漏极；
在所述柱状导电沟道的靠近所述晶圆的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的漏极或源极。
其中，晶体管阵列中各晶体管的源极呈阵列排布，即各晶体管的源极在行方向和列方向上间隔排布；晶体管阵列中各晶体管的漏极呈阵列排布，即各晶体管的漏极在行方向和列方向上间隔排布。
这里，可以通过离子注入(Ion Implantation，IMP)工艺，将需要掺杂的粒子通过离子束的方式入射到晶圆底部，通过一系列物理化学相互作用，掺杂的粒子会逐渐损失能量，并停留在柱状导电沟道中，从而形成晶体管阵列的源极或者漏极。其中，源极或者漏极通过上述栅极氧化层与栅电极电隔离，可以有效保护栅电极材料。
由于形成位于各柱状导电沟道延伸方向的源极或者漏极，使得各晶体管的源极位于同一平面，各晶体管的漏极位于同一平面，可以便于简化设计半导体器件内部的电路布局，降低半导体器件制造的工艺难度。
需要说明的是，本申请实施例中，由于各晶体管的源极或者漏极分别位于同一平面，因此可以通过一次离子注入统一形成，从而简化制造工艺，提高效率。
在本申请的一些实施例中，所述制造方法还包括：
形成位线，所述位线与所述晶体管阵列中各晶体管的源极或漏极连接；
形成存储电容，所述存储电容的一端与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述半导体器件的数据。
参考图11和图12，图11为本申请实施例提供的半导体器件的一种可选的结构示意图，图12为本申请实施例提供的半导体器件的一种可选的三维结构示意图。如图11和图12所示，形成位线302，位线302通过位线接触308与晶体管的源极或者漏极连接；形成存储电容304，存储电容304的一端通过存储节点接触309与晶体管的漏极或者源极连接，而存储电容304的另一端接地。
本申请实施例提供的半导体器件的制造方法中，所形成的晶体管阵列的源极和漏极分别位于沿柱状导电沟道延伸方向的两端，而所述延伸方向垂直于晶圆表面，即形成垂直沟道晶体管(Vertical Channel Array Transistor，VCAT)，并且栅极环绕所述柱状导电沟道形成，如此，晶体管的源极和漏极可以位于晶圆的不同面，位线和存储电容可分别位于导电沟道的两侧，极大地减小了晶体管阵列的面积。本申请实施例提供的半导体器件的制造方法，最终获得的半导体器件中存储阵列的记忆单元的最小尺寸为4F2。
参考图13A和图13B，图13A和图13B为本申请实施例提供的半导体器件中电容的可选的排布方式。如图13A所示，存储电容404呈阵列排布，所述存储电容的列方向和所述存储电容的行方向的夹角为90度。图13A示出的存储电容404呈正方形排列，即，相邻的多个存储电容排布呈正方形，在所述正方形的顶角各设置有一个存储电容。如图13B所示，存储电容404呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为120度。存储电容404呈六边形排列，即，相邻的多个存储电容排布呈正六边形，在所述正六边形的顶角各设置有一个存储电容，所述正六边形的中心也设置有一个存储电容。
图13A示意出存储电容的行方向和列方向相互垂直的情况，图13B则示意出存储电容的行方向和列方向呈120度夹角的情况。需要说明的是，本申请实施例中柱状导电沟道也呈阵列排布，且将X方向定义为行方向，将Y方向定义为列方向。这里，存储电容的行方向和柱状导电沟道的行方向为同一方向；存储电容的列方向和柱状导电沟道的列方向为同一方向。但对于柱状导电沟道沟道的阵列分布，本申请中仅示意出了柱状导电沟道的行方向和列方向相互垂直的情况。
此外，存储电容的排布方式不限于图13A和图13B所示，存储电容的中心和有源区的中心排布在水平和垂直方向上大小一致，其中心可以有一定偏差。存储电容沿着垂直于字线方向，上下两排分别向左右移动，存储电容在俯视图中的图形可以沿着不平行于字线的方向拉伸成椭圆形。图13B示出的存储电容即为椭圆形。本申请实施例提供的半导体器件制造方法中，有源区直接暴露在表面，存储电容与有源区的连接不需要经过位线，能够简化半导体器件内部的电路布局，降低半导体器件制造的工艺难度。
参考图14A、图14B和图14C，图14A、图14B和图14C为本申请实施例提供的半导体器件中电容的可选的结构示意图。如图14A、图14B和图14C所示，图14A示出的杯状(cup)存储电容，图14B示出的圆柱(cylinder)存储电容，和图14C示出的柱状(pillar)存储电容，存储电容均包括上电极板501、下电极板503，以及位于上、下电极板之间的介电层502。本申请实施例提供的半导体器件制造方法中，对存储电容的类型不做特殊限定，以上三种存储电容均可用于本申请实施例提供的半导体器件制造方法。
本申请实施例还提供一种半导体器件，如图9所示，所述半导体器件包括：
具有柱状导电沟道204的晶体管阵列；其中，所述晶体管阵列的各柱状导电沟道204呈阵列分布，柱状导电沟道204的延伸方向垂直于所述柱状导电沟道的列方向和所述柱状导电沟道的行方向构成的平面；
所述晶体管阵列的各柱状导电沟道204的侧壁，具有环绕柱状导电沟道204的栅极层；其中，所述栅极层包括栅极氧化层205和栅电极207；
所述晶体管阵列的柱状导电沟道204的所述延伸方向的两端分别具有晶体管的源极和漏极；
隔离结构210；隔离结构210位于相邻所述柱状导电沟道之间，且隔离结构210平行于栅电极207。
这里，隔离结构位于相邻所述柱状导电沟道之间，用于实现相邻所述柱状导电沟道的栅电极之间的电隔离。更具体而言，位于同一行的柱状导电沟道的栅电极通过隔离结构而相互分离；位于同一列的柱状导电沟道的栅电极相互连接形成字线。
在本申请的一些实施例中，所述隔离结构包括绝缘材料层和形成在所述绝缘材料层中的气隙。
需要说明的是，隔离结构内还可以设置气隙，通过空气隔离，以减小寄生电容，从而增强隔离效果。
在本申请的一些实施例中，所述隔离结构的延伸方向平行于所述柱状导电沟道的列方向；所述位于同一列的晶体管的各所述栅电极相互连接，且所述相互连接的所述栅电极为所述同一列的晶体管的字线。
在本申请的一些实施例中，所述半导体器件还包括：
位线，所述位线与所述晶体管阵列中各晶体管的源极或漏极连接；
存储电容，所述存储电容的一端与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述半导体器件的数据。
在本申请的一些实施例中，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为90度。
在本申请的一些实施例中，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为120度。
本申请实施例提供一种半导体器件及其制造方法，所述半导体器件包括晶体管阵列；所述制造方法包括：提供一晶圆，在所述晶圆上形成具有呈阵列排布的通孔的隔离层和第一掩膜层；在所述通孔内外延形成柱状导电沟道；去除所述第一掩膜层，以暴露所述晶体管阵列的所述柱状导电沟道的侧壁，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层；在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。本申请实施例提供的半导体器件的制造方法中，所形成的晶体管阵列的源极和漏极分别位于沿柱状导电沟道延伸方向的两端，而所述延伸方向垂直于晶圆表面，并且栅极环绕所述柱状导电沟道形成，如此，晶体管的源极和漏极可以位于晶圆的不同面，极大地减小了晶体管阵列的面积。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本申请的优选实施方式，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。

Claims (18)

1.一种半导体器件的制造方法，其特征在于，所述半导体器件包括晶体管阵列；所述制造方法包括：
提供一晶圆，在所述晶圆上形成具有呈阵列排布的通孔的隔离层和第一掩膜层；
在所述通孔内外延形成柱状导电沟道；
去除所述第一掩膜层，以暴露所述晶体管阵列的所述柱状导电沟道的侧壁，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；
在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层；
在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
2.如权利要求1所述的制造方法，其特征在于，所述栅极层包括栅极氧化层和栅电极；所述在所述晶体管阵列的各柱状导电沟道的侧壁形成环绕所述柱状导电沟道的栅极层，包括：
在所述晶体管阵列的各柱状导电沟道的侧壁，形成环绕所述柱状导电沟道的所述栅极氧化层；
在所述栅极氧化层的侧壁，形成环绕每一所述栅极氧化层的所述栅电极。
3.如权利要求2所述的制造方法，其特征在于，所述在所述晶体管阵列的柱状导电沟道的侧壁，形成环绕所述柱状导电沟道的所述栅极氧化层，包括：
对所述晶体管阵列的各柱状导电沟道的侧壁进行氧化处理，形成环绕所述柱状导电沟道的所述栅极氧化层。
4.如权利要求2所述的制造方法，其特征在于，所述在所述栅极氧化层的侧壁，形成环绕每一所述栅极氧化层的所述栅电极，包括：
在去除所述第一掩膜层而形成的网格状的第一凹槽中沉积导电材料，形成环绕每一所述栅极氧化层的所述栅电极；其中，所述栅电极的上表面低于所述柱状导电沟道的上表面。
5.如权利要求4所述的制造方法，其特征在于，所述制造方法还包括：
在所述栅电极和所述柱状导电沟道上形成第二掩膜层；
沿所述柱状导电沟道的延伸方向，以所述第二掩膜层为刻蚀起点，依次对所述第二掩膜层、所述栅电极和所述隔离层进行刻蚀，以形成第二凹槽；其中，所述第二凹槽位于相邻所述柱状导电沟道之间；
在所述第二凹槽中沉积绝缘材料，形成隔离结构。
6.如权利要求5所述的制造方法，其特征在于，所述制造方法还包括：在所述隔离结构内形成气隙。
7.如权利要求5或6所述的制造方法，其特征在于，所述柱状导电沟道呈阵列排布，所述第二凹槽的延伸方向平行于所述柱状导电沟道的列方向；所述位于同一列的晶体管的各所述栅电极相互连接，且所述相互连接的所述栅电极为所述同一列的晶体管的字线。
8.如权利要求5或6所述的制造方法，其特征在于，在形成所述源极和所述漏极之前，所述制造方法还包括：
对所述第二掩膜层进行减薄处理，直至暴露出所述柱状导电沟道的远离所述晶圆的一端；
从所述晶圆背面对所述晶圆进行减薄处理，直至暴露出所述柱状导电沟道的靠近所述晶圆的一端。
9.如权利要求8所述的制造方法，其特征在于，所述在所述晶体管阵列的各柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极，包括：
在所述柱状导电沟道的远离所述晶圆的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的源极或漏极；
在所述柱状导电沟道的靠近所述晶圆的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的漏极或源极。
10.如权利要求9所述的制造方法，其特征在于，所述制造方法还包括：
形成位线，所述位线与所述晶体管阵列中各晶体管的源极或漏极连接；
形成存储电容，所述存储电容的一端与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述半导体器件的数据。
11.如权利要求10所述的制造方法，其特征在于，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为90度。
12.如权利要求10所述的制造方法，其特征在于，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为120度。
13.一种半导体器件，其特征在于，所述半导体器件包括：
具有柱状导电沟道的晶体管阵列；其中，所述晶体管阵列的各所述柱状导电沟道呈阵列分布，所述柱状导电沟道的延伸方向垂直于所述柱状导电沟道的列方向和所述柱状导电沟道的行方向构成的平面；
所述晶体管阵列的各柱状导电沟道的侧壁，具有环绕所述柱状导电沟道的栅极层；其中，所述栅极层包括栅极氧化层和栅电极；
所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别具有晶体管的源极和漏极；
隔离结构；所述隔离结构位于相邻所述柱状导电沟道之间，且所述隔离结构平行于所述栅电极。
14.如权利要求13所述的半导体器件，其特征在于，所述隔离结构包括绝缘材料层和形成在所述绝缘材料层中的气隙。
15.如权利要求13或14所述的半导体器件，其特征在于，所述隔离结构的延伸方向平行于所述柱状导电沟道的列方向；所述位于同一列的晶体管的各所述栅电极相互连接，且所述相互连接的所述栅电极为所述同一列的晶体管的字线。
16.如权利要求13或14所述的半导体器件，其特征在于，所述半导体器件还包括：
位线，所述位线与所述晶体管阵列中各晶体管的源极或漏极连接；
存储电容，所述存储电容的一端与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述半导体器件的数据。
17.如权利要求16所述的半导体器件，其特征在于，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为90度。
18.如权利要求16所述的半导体器件，其特征在于，所述存储电容呈阵列分布；所述存储电容的列方向和所述存储电容的行方向的夹角为120度。
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WO2023221925A1 (en) * 2022-05-19 2023-11-23 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
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WO2024007542A1 (zh) * 2022-07-07 2024-01-11 北京超弦存储器研究院 存储器及其制造方法

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