CN115295550A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，结构包括：衬底，包括若干沿第一方向排布的有源区和第一隔离层；位于衬底内的若干组凹槽结构，若干凹槽结构沿第三方向排布且沿第一方向贯穿若干有源区，第三方向与第二方向相互垂直，凹槽结构包括：平行排列的第一凹槽、第二凹槽和第三凹槽，所述第三方向与第一方向呈锐角夹角；位于第一凹槽内的伪栅极结构；位于第二凹槽内的第一字线栅极结构；位于第三凹槽内的第二字线栅极结构；位于第一字线栅极结构和第二字线栅极结构之间的第二隔离层，第二隔离层沿第一方向贯穿若干有源区；位于衬底第一面上的若干电容结构；位于衬底第二面上平行于第三方向且沿第一方向排布的若干位线。所述半导体结构的形成工艺得到简化。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。

动态随机存取存储器的基本存储单元由一个存储晶体管和一个存储电容组成，而存储阵列由多个存储单元组成。存储电容器用来存储代表存储信息的电荷，存储晶体管是控制存储电容器的电荷流入和释放的开关，存储晶体管还与存储中的内部电路连接，接收内部电路的控制信号。其中，存储晶体管中形成有源区、漏区和栅极，栅极用于控制源区和漏区之间的电流流动，并连接至字线，漏区用于构成位线接触区，以连接至位线源区用于构成存储节点接触区，以连接至存储电容器。随着集成电路制造技术的不断发展，需要进一步提高存储器芯片的器件密度，以获得更大的数据存储量。

综之，现有的动态随机存取存储器还有待改善。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，提高存储器的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有长边，所述长边方向平行于第二方向；位于所述衬底内的若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；位于第一凹槽内的伪栅极结构；位于第二凹槽内的第一字线栅极结构；位于第三凹槽内的第二字线栅极结构；位于第一字线栅极结构和第二字线栅极结构之间的第二隔离层，所述第二隔离层沿第一方向贯穿若干有源区，所述第一字线栅极结构和第二字线栅极结构分别与所述第二隔离层相邻；位于衬底第一面上的若干电容结构，若干所述电容结构与对应的有源层电连接；位于衬底第二面上的若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源区电连接。

可选的，还包括：位于衬底第一面的有源区内的第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接，所述电容结构在衬底第一面上的投影至少与部分所述第一源漏掺杂区重合。

可选的，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于所述第一字线栅极结构和第二字线栅极结构的深度。

可选的，还包括：位于所述有源区和位线之间的位线插塞，所述位线插塞位于第一字线栅极结构和第二字线栅极结构之间有源区上。

可选的，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层与衬底第一面的间距小于所述第一字线栅极结构和第二字线栅极结构与衬底第一面的间距。

可选的，所述电容结构位于所述伪栅极结构两侧的有源区上。

可选的，所述衬底第二面暴露出所述第一隔离层底部表面。

可选的，还包括：位于衬底第二面的有源区内的第二源漏掺杂区，所述位线与所述第二源漏掺杂区电连接。

可选的，所述第二源漏掺杂区的厚度大于所述第一字线栅极结构底部、第二字线栅极结构底部的第一隔离层的厚度。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面低于所述衬底第一面表面。

可选的，所述第一源漏掺杂区的底部表面低于所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的底部平面高于所述第一隔离层的底部平面。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的材料包括多晶硅。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

可选的，所述第三方向与所述第二方向的夹角范围为大于等于0度且小于等于45度。

可选的，相邻第一字线栅极结构和第二字线栅极结构之间的间距小于相邻伪栅极结构和第一字线栅极结构之间的间距。

相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有长边，所述长边方向平行于第二方向；在衬底内形成若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；在第一凹槽内形成伪栅极结构；在第二凹槽内形成第一字线栅极结构；在第三凹槽内形成第二字线栅极结构；在第一字线栅极结构和第二字线栅极结构之间形成第二隔离层，所述第二隔离层沿第一方向贯穿若干有源区，所述第一字线栅极结构和第二字线栅极结构分别与所述第二隔离层相邻；在衬底第一面上形成若干电容结构，若干所述电容结构与对应的有源层电连接；在衬底第二面上形成若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源区电连接。

可选的，在衬底第一面上形成若干电容结构之前，还包括：在衬底第一面的有源区内形成第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接，所述电容结构在衬底第一面上的投影至少与部分所述第一源漏掺杂区重合。

可选的，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于所述第一字线栅极结构和第二字线栅极结构的深度。

可选的，所述第二隔离层的形成方法包括：形成伪栅极结构、第一字线栅极结构和第二字线栅极结构之后，在衬底内形成第四凹槽，所述第四凹槽自衬底第一面向衬底第二面延伸，所述第四凹槽沿第一方向贯穿若干有源区，所述第四凹槽暴露出所述第一字线栅极结构和第二字线栅极结构的侧壁表面；在第四凹槽内形成第二隔离层。

可选的，还包括：形成位于所述有源区和位线之间的位线插塞，所述位线插塞位于第一字线栅极结构和第二字线栅极结构之间有源区上。

可选的，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层与衬底第一面的间距小于所述第一字线栅极结构和第二字线栅极结构与衬底第一面的间距。

可选的，所述第二隔离层的形成方法包括：在衬底第一面形成伪栅极结构、第一字线栅极结构、第二字线栅极结构和电容结构之后，减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面；减薄所述衬底第二面之后，在衬底内形成第四凹槽，所述第四凹槽自衬底第二面向衬底第一面延伸，所述第四凹槽沿第一方向贯穿若干有源区，所述第四凹槽暴露出所述第一字线栅极结构和第二字线栅极结构的侧壁表面；在第四凹槽内形成第二隔离层；形成第二隔离层之后，在衬底第二面上形成若干位线。

可选的，所述电容结构位于所述伪栅极结构两侧的有源区上。

可选的，在衬底第二面上形成若干位线之前，还包括：减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面。

可选的，减薄所述衬底第二面之后，在衬底第二面上形成若干位线之前，还包括：在衬底第二面的有源区内形成第二源漏掺杂区，所述位线与所述第二源漏掺杂区电连接。

可选的，所述第二源漏掺杂区的厚度大于所述第一字线栅极结构底部、第二字线栅极结构底部的第一隔离层的厚度。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构同时形成；所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面低于所述衬底第一面表面。

可选的，所述第一源漏掺杂区的底部表面低于所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的底部平面高于所述第一隔离层的底部平面。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的材料包括多晶硅。

可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

可选的，所述第三方向与所述第二方向的夹角范围为大于等于0度且小于等于45度。

可选的，相邻第一字线栅极结构和第二字线栅极结构之间的间距小于相邻伪栅极结构和第一字线栅极结构之间的间距。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明的技术方案，一方面，所述位线与电容结构分别形成于衬底的两面，使得所述位线与电容结构的形成工艺难度降低，从而能够简化工艺流程，提升了生产效率；再一方面，所述第二隔离层电隔离所述第一字线栅极结构和第二字线栅极结构，使所述第一字线栅极结构和第二字线栅极结构只有单侧与有源区都接触，从而工作时产生一个沟道，使得所述晶体管满足性能要求，开启和关断容易控制，从而能够减少漏电流。

进一步，所述有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有两条相互平行的长边，所述长边方向平行于第二方向，所述第三方向与所述第二方向的夹角范围为大于等于0度且小于等于45度。从而使得所述半导体结构的集成密度进一步提升，提高了芯片的集成化水平。

进一步，相邻第一字线栅极结构和第二字线栅极结构之间的间距小于相邻伪栅极结构和第一字线栅极结构之间的间距。从而后续在形成电容结构时，电容结构位于伪栅极结构两侧的有源区上，相邻第一字线栅极结构和第二字线栅极结构之间的间距缩小，使得整个半导体结构的电容结构能够较为均匀排布，从而有效利用空间形成尺寸较大的电容，提升产品性能。

附图说明

图1是一实施例中半导体结构的结构示意图；

图2至图19是本发明一实施例中半导体结构形成过程的结构示意图；

图20至图26是本发明另一实施例中半导体结构形成过程的结构示意图。

具体实施方式

如背景技术所述，现有的动态随机存取存储器还有待改善。现结合具体的实施例进行分析说明。

图1是一实施例中半导体结构的结构示意图。

请参考图1，包括：衬底100；位于衬底100内的字线栅极结构101；位于字线栅极结构101两侧衬底100内的源掺杂区103和漏掺杂区102；通过源插塞104与源掺杂区103电连接的位线结构105；通过电容插塞106与漏掺杂区102电连接的电容结构107。

所述半导体结构的形成过程为：先形成源掺杂区103和漏掺杂区102，再在衬底100内形成字线栅极结构101，然后形成源插塞104和位线结构105，再形成电容插塞106，最后形成电容结构107。所述半导体结构的沟道为U型，源掺杂区103和漏掺杂区102在字线栅极结构101的水平两侧。位线结构105和电容结构107在晶体管的同侧，在加工工艺上都位于衬底的上方。电容结构107的电容插塞106需要穿过位线结构105，使得整体的工艺复杂度较高，对于光刻工艺和对准度有极高的要求，不利于芯片的集成化发展。

为解决上述技术问题，本发明技术方案提供一种半导体结构及其形成方法，一方面，所述位线与电容结构分别形成于衬底的两面，使得所述位线与电容结构的形成工艺难度降低，从而能够简化工艺流程，提升了生产效率；再一方面，所述第二隔离层电隔离所述第一字线栅极结构和第二字线栅极结构，使所述第一字线栅极结构和第二字线栅极结构只有单侧与有源区都接触，从而工作时产生一个沟道，使得所述晶体管满足性能要求，开启和关断容易控制，从而能够减少漏电流。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图19是本发明一实施例中半导体结构形成过程的结构示意图。

请参考图2至图4，图2为图3和图4的俯视图，图3为图2沿剖面线AA1方向的剖面结构示意图，图4为图2沿剖面线BB1方向的剖面结构示意图，提供衬底200，所述衬底200具有相对的第一面S1和第二面S2，所述衬底200包括若干沿第一方向X排布的有源区201和第一隔离层202，所述第一隔离层202位于相邻有源区201之间，各有源区201在所述第一面S1或所述第二面S2的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向Y。

所述长条形具有相互平行的两条长边，所述长条形包括平行四边形或者所述长条形两条短边为弧线。

本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底200的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

请参考图5和图6，图5为在图3基础上的结构示意图，图6为在图4基础上的结构示意图，在衬底200内形成若干组凹槽结构，所述凹槽结构自第一面S1向第二面S2延伸，所述若干凹槽结构沿第三方向Z排布，且所述凹槽结构沿第一方向X贯穿若干有源区201，所述第三方向Z与所述第一方向X相互垂直，所述凹槽结构包括：沿第三方向Z平行排列的第一凹槽203、第二凹槽204和第三凹槽205，所述第一凹槽203、第二凹槽204和第三凹槽205之间相互分立，所述第三方向Z与所述第二方向Y呈锐角夹角α。

在本实施例中，所述第三方向Z与所述第二方向Y的夹角α范围为大于等于0度且小于等于45度。从而使得所述半导体结构的集成密度进一步提升，提高了芯片的集成化水平。

所述凹槽结构的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。本实施例中，所述凹槽结构的形成工艺为干法刻蚀工艺。所述干法刻蚀工艺有利于形成较好的凹槽形貌。

请参考图7至图9，图7为图8和图9的俯视图，图8为图7沿剖面线AA1方向的剖面结构示意图，图9为图7沿剖面线BB1方向的剖面结构示意图，在第一凹槽203内形成伪栅极结构206；在第二凹槽204内形成第一字线栅极结构207；在第三凹槽205内形成第二字线栅极结构208。

在本实施例中，所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208同时形成。

所述第一字线栅极结构207和第二字线栅极结构208后续用于加载正的工作电压，以使晶体管导通工作；所述伪栅极结构206后续用于加载负电压，以起到电隔离的作用。

在本实施例中，还包括：形成位于第一凹槽203侧壁表面和底部表面的栅介质层(未图示)；形成位于第二凹槽204侧壁表面和底部表面的栅介质层(未图示)；形成位于第三凹槽205侧壁表面和底部表面的栅介质层(未图示)。

所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的形成方法包括：在第一凹槽203、第二凹槽204和第三凹槽205侧壁表面和底部表面、所述衬底200第一面S1表面形成栅介质材料层(未图示)；在栅介质材料层上形成栅极材料层(未图示)；平坦化所述栅极材料层和栅介质材料层，直至暴露出衬底200第一面S1表面，在第一凹槽203、第二凹槽204和第三凹槽205内形成初始字线栅极结构；回刻蚀所述初始字线栅极结构，直至暴露出部分所述第一凹槽203侧壁、第二凹槽204侧壁和第三凹槽205侧壁，形成栅介质层，并在第一凹槽203内形成伪栅极结构206，在第二凹槽204内形成第一字线栅极结构207，在第三凹槽205内形成第二字线栅极结构208。

在本实施例中，所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的顶部表面低于所述衬底200第一面S1表面。为后续在有源区201第一面S1形成第一源漏掺杂区提供物理空间。

在本实施例中，所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的底部平面高于所述第一隔离层202的底部平面。以为后续在衬底第二面有源区内形成第二源漏掺杂区留有物理空间。

在本实施例中，所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的材料包括多晶硅；所述栅介质层的材料包括氧化硅或低K(K小于3.9)材料。

在另一实施例中，所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的材料包括金属，所述金属包括钨。

在另一实施例中，所述初始字线栅极结构还包括初始功函数层，所述初始功函数层位于所述初始栅介质层和初始栅极层之间。所述初始功函数层的材料包括N型功函数材料或P型功函数材料，所述N型功函数材料包括钛铝，所述P型功函数材料包括氮化钛或氮化钽。

在其他实施例中，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

在本实施例中，相邻第一字线栅极结构207和第二字线栅极结构208之间的间距小于相邻伪栅极结构206和第一字线栅极结构207之间的间距。从而后续在形成电容结构时，电容结构位于伪栅极结构206两侧的有源区201上，相邻第一字线栅极结构207和第二字线栅极结构208之间的间距缩小，使得整个半导体结构的电容结构能够较为均匀排布，从而有效利用空间形成尺寸较大的电容，提升产品性能。

请参考图10和图11，图10为图11的俯视图，图11为图10沿剖面线BB1方向的剖面结构示意图，在第一字线栅极结构207和第二字线栅极结构208之间形成第二隔离层209，所述第二隔离层209沿第一方向X贯穿若干有源区201，所述第一字线栅极结构207和第二字线栅极结构208分别与所述第二隔离层209相邻。

在本实施例中，所述第二隔离层209自衬底200第一面S1向第二面S2延伸。所述第二隔离层209的深度大于所述第一字线栅极结构207和第二字线栅极结构208的深度。以便所述第二隔离层209将所述第一字线栅极结构207和第二字线栅极结构208完全隔离，使所述第一字线栅极结构207和第二字线栅极结构208只有单侧与有源区201都接触，从而工作时产生一个沟道，使得所述晶体管满足性能要求，开启和关断容易控制，从而能够减少漏电流。

所述第二隔离层209的形成方法包括：在衬底200内形成第四凹槽(未图示)，所述第四凹槽自衬底200第一面S1向衬底200第二面S2延伸，所述第四凹槽沿第一方向X贯穿若干有源区201，所述第四凹槽暴露出所述第一字线栅极结构207和第二字线栅极结构208的侧壁表面；在第四凹槽内形成第二隔离层209。

所述第二隔离层209的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。

在本实施例中，所述第二隔离层209的材料包括氧化硅。

请参考图12和图13，图12为图13的俯视图，图13为图12沿剖面线BB1方向的剖面结构示意图，在衬底200第一面S1的有源区201内形成第一源漏掺杂区210。

形成第一源漏掺杂区210的工艺包括离子注入工艺。

所述第一源漏掺杂区210内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。

在本实施例中，所述第一源漏掺杂区210的底部表面低于所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的底部表面。从而所述第一源漏掺杂区210能够与第一字线栅极结构207侧壁的栅介质层接触，以及所述第一源漏掺杂区210能够与第二字线栅极结构208侧壁的栅介质层接触，从而保证所述第一源漏掺杂区210、沟道和后续形成的第二源漏掺杂区能够导通。

请继续参考图12和图13，在衬底200第一面S1上形成若干电容结构212，所述电容结构212与所述第一源漏掺杂区210电连接。

在本实施例中，所述电容结构212位于所述伪栅极结构206两侧的有源区201上，所述电容结构212在衬底200第一面上的投影至少与部分所述第一源漏掺杂区210重合。

在本实施例中，还包括：形成位于电容结构212和第一源漏掺杂区210之间的电容插塞211。

所述电容插塞211和若干电容结构212的方法包括：在衬底200第一面S1上形成第一介质层(未图示)，所述第一介质层位于所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208上；在第一介质层内形成第一开口(未图示)；在第一开口内形成凹槽(未图示)，所述凹槽暴露出部分第一源漏掺杂区210表面；在凹槽内形成电容插塞211，在第一开口内形成电容结构212，各电容结构212分别与一个第一源漏掺杂区210电连接。

所述电容结构212包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。

所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

所述电容插塞211的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

在另一实施例中，能够不形成所述电容插塞，所述电容结构与第一源漏掺杂区直接接触电连接。

所述电容结构的形成方法包括：在衬底第一面上形成第一介质层，所述第一介质层位于伪栅极结构、第一字线栅极结构、第二字线栅极结构上；在第一介质层内形成第一开口，所述第一开口暴露出部分第一源漏掺杂区表面；在第一开口内形成电容结构。

请参考图14至图16，图14为图15和图16的俯视图，图15为图14沿剖面线AA1方向的剖面结构示意图，图16为图14沿剖面线BB1方向的剖面结构示意图，减薄所述衬底200第二面S2，直至暴露出所述第一隔离层202底部表面。

减薄所述衬底200第二面S2的方法包括：提供基底(未图示)，所述基底表面与第一介质层表面键合；翻转所述基底和衬底，对衬底200第二面S2进行减薄,直至暴露出所述第一隔离层202底部表面。

对衬底200第二面S2进行减薄的工艺包括化学机械抛光工艺。

请继续参考图14至图16，减薄所述衬底200第二面S2之后，在衬底200第二面S2的有源区201内形成第二源漏掺杂区213。

所述第二源漏掺杂区213的厚度大于所述第一字线栅极结构207底部、第二字线栅极结构208底部的第一隔离层202的厚度，从而所述第二源漏掺杂区213能够与第一字线栅极结构207底部的栅介质层接触，以及所述第二源漏掺杂区213能够与第二字线栅极结构208底部的栅介质层接触，从而保证所述第一源漏掺杂区210、沟道和第二源漏掺杂区213能够导通。

所述第二源漏掺杂区213内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。

在本实施例中，所述第二源漏掺杂区213内的掺杂离子导电类型与第一源漏掺杂区210内掺杂离子的导电类型相同。

请参考图17至图19，图17为图18和图19的俯视图，图18为图17沿剖面线AA1方向的剖面结构示意图，图19为图17沿剖面线BB1方向的剖面结构示意图，在衬底200第二面S2上形成若干位线215，所述位线215平行于第三方向Z且沿第一方向X排布，各条所述位线215与若干有源区201电连接。

在本实施例中，所述位线215与一列所述第二源漏掺杂区213电连接。

在本实施例中，还形成位于所述有源区201和位线215之间的位线插塞214，所述位线插塞214位于第一字线栅极结构207和第二字线栅极结构208之间有源区201上。

所述位线215的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合；所述位线插塞214的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

在其他实施例中，能够不形成所述位线插塞。

相应地，本发明实施例还提供一种半导体结构，请继续参考图17至图19，包括：

衬底200，所述衬底200具有相对的第一面S1和第二面S2，所述衬底200包括若干沿第一方向X排布的有源区201和第一隔离层202，所述第一隔离层202位于相邻有源区201之间，各有源区201在所述第一面S1或所述第二面S2的投影图形为长条形，且所述长条形具有长边，所述长边方向平行于第二方向Y；

位于所述衬底200内的若干组凹槽结构，所述凹槽结构自第一面S1向第二面S2延伸，所述若干凹槽结构沿第三方向Z排布，且所述凹槽结构沿第一方向X贯穿若干有源区201，所述第三方向Z与所述第一方向X相互垂直，所述凹槽结构包括：沿第三方向Z平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向Z与所述第二方向Y呈锐角夹角α；

位于第一凹槽内的伪栅极结构206；

位于第二凹槽内的第一字线栅极结构207；

位于第三凹槽内的第二字线栅极结构208；

位于第一字线栅极结构207和第二字线栅极结构208之间的第二隔离层209，所述第二隔离层209沿第一方向X贯穿若干有源区201，所述第一字线栅极结构207和第二字线栅极结构208分别与所述第二隔离层202相邻；

位于衬底200第一面S1上的若干电容结构212，若干所述电容结构212与对应的有源层201电连接；

位于衬底200第二面S2上的若干位线215，所述位线215平行于第三方向Z且沿第一方向X排布，各条所述位线215与若干有源区201电连接。

所述半导体结构，所述伪栅极结构206、第一字线栅极结构207和第二字线栅极结构208位于衬底200内，所述位线215与电容结构212分别位于衬底200的两面，使得所述位线215与电容结构212的形成工艺难度降低，从而能够简化工艺流程，提升了生产效率。

在本实施例中，还包括：位于衬底200第一面S1的有源区201内的第一源漏掺杂区210；所述电容结构212与所述第一源漏掺杂区210电连接，所述电容结构212在衬底200第一面上的投影至少与部分所述第一源漏掺杂区210重合。

在本实施例中，所述第二隔离层209自衬底200第一面S1向第二面S2延伸；所述第二隔离层209的深度大于所述第一字线栅极结构207和第二字线栅极结构208的深度。

在本实施例中，还包括：位于所述有源区201和位线215之间的位线插塞214，所述位线插塞214位于第一字线栅极结构207和第二字线栅极结构208之间有源区201上。

在本实施例中，所述电容结构212位于所述伪栅极结构206两侧的有源区201上，所述电容结构212在衬底200第一面上的投影至少与部分所述第一源漏掺杂区210重合。

在本实施例中，所述衬底200第二面S2暴露出所述第一隔离层202底部表面。

在本实施例中，还包括：位于衬底200第二面S2的有源区201内的第二源漏掺杂区213，所述位线215与所述第二源漏掺杂区213电连接。

在本实施例中，所述第二源漏掺杂区213的厚度大于所述第一字线栅极结构207底部、第二字线栅极结构208底部的第一隔离层202的厚度。

在本实施例中，所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的顶部表面低于所述衬底200第一面S1表面。

在本实施例中，所述第一源漏掺杂区210的底部表面低于所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的底部表面。

在本实施例中，所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的底部平面高于所述第一隔离层202的底部平面。

在本实施例中，所述伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208的材料包括多晶硅。

在其他实施例中，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

在本实施例中，所述第三方向Z与所述第二方向Y的夹角范围为大于等于0度且小于等于45度。

在本实施例中，相邻第一字线栅极结构207和第二字线栅极结构208之间的间距小于相邻伪栅极结构206和第一字线栅极结构207之间的间距。

所述半导体结构，一方面，所述位线与电容结构分别形成于衬底的两面，使得所述位线与电容结构的形成工艺难度降低，从而能够简化工艺流程，提升了生产效率；再一方面，所述第二隔离层电隔离所述第一字线栅极结构和第二字线栅极结构，使所述第一字线栅极结构和第二字线栅极结构只有单侧与有源区都接触，从而工作时产生一个沟道，使得所述晶体管满足性能要求，开启和关断容易控制，从而能够减少漏电流。

图20至图26是本发明另一实施例中半导体结构形成过程的结构示意图。

请参考图20和图21，图20为在图7基础上的示意图，图21为图20沿剖面线BB1方向的剖面结构示意图，形成伪栅极结构206、第一字线栅极结构207、第二字线栅极结构208之后，在衬底200第一面S1的有源区201内形成第一源漏掺杂区310；在衬底200第一面S1上形成若干电容结构312以及形成位于电容结构312和第一源漏掺杂区310之间的电容插塞311，所述电容结构312与所述第一源漏掺杂区310电连接。

所述第一源漏掺杂区310、电容插塞311和电容结构312的形成过程请参考图12和图13，在此不再赘述。

在其他实施例中，能够不形成所述电容插塞。

请参考图22和图23，图22为图23的俯视图，图23为图22沿剖面线BB1方向的剖面结构示意图，减薄所述衬底200第二面S2，直至暴露出所述第一隔离层202底部表面；减薄所述衬底200第二面S2之后，在衬底200内形成第二隔离层309，所述第二隔离层309自衬底200第二面S2向衬底200第一面S1延伸，所述第二隔离层309沿第一方向X贯穿若干有源区201。

所述第二隔离层309的形成方法包括：在衬底200内形成第四凹槽(未图示)，所述第四凹槽自衬底200第二面S2向衬底200第一面S1延伸，所述第四凹槽沿第一方向X贯穿若干有源区201，所述第四凹槽暴露出所述第一字线栅极结构207和第二字线栅极结构208的侧壁表面；在第四凹槽内形成第二隔离层309。

在本实施例中，所述第二隔离层309与衬底200第一面S1的间距小于所述第一字线栅极结构207和第二字线栅极结构208与衬底200第一面S1的间距。以便所述第二隔离层309将所述第一字线栅极结构207和第二字线栅极结构208完全隔离，使所述第一字线栅极结构207和第二字线栅极结构208只有单侧与有源区201都接触，从而工作时产生一个沟道，使得所述晶体管满足性能要求，开启和关断容易控制，从而能够减少漏电流。

请继续参考图22和图23，形成第二隔离层309之后，在衬底200第二面S2的有源区201内形成第二源漏掺杂区313，所述第二源漏掺杂区313的形成过程请参考图14至图16，在此不再赘述。

请参考图24至图26，图24为图25和图26的俯视图，图25为图24沿剖面线CC1方向的剖面结构示意图，图26为图24沿剖面线BB1方向的剖面结构示意图，在衬底200第二面S2上形成若干位线315以及位于位线315和第二源漏掺杂区313之间的位线插塞314。

所述位线315和位线插塞314的形成过程请参考图17至图19，在此不再赘述。

在其他实施例中，能够不形成所述位线插塞。

相应地，本发明实施例还提供一种半导体结构，请继续参考图24至图26，图24至图26的半导体结构与图17至图19的半导体结构的区别在于，所述第二隔离层309自衬底200第二面S2向衬底200第一面S1延伸；所述第二隔离层309与衬底200第一面S1的间距小于所述第一字线栅极结构207和第二字线栅极结构208与衬底200第一面S1的间距。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (34)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向；

位于所述衬底内的若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；

位于第一凹槽内的伪栅极结构；

位于第二凹槽内的第一字线栅极结构；

位于第三凹槽内的第二字线栅极结构；

位于第一字线栅极结构和第二字线栅极结构之间的第二隔离层，所述第二隔离层沿第一方向贯穿若干有源区，所述第一字线栅极结构和第二字线栅极结构分别与所述第二隔离层相邻；

位于衬底第一面上的若干电容结构，若干所述电容结构与对应的有源层电连接；

位于衬底第二面上的若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源区电连接。

2.如权利要求1所述的半导体结构，其特征在于，还包括：位于衬底第一面的有源区内的第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接，所述电容结构在衬底第一面上的投影至少与部分所述第一源漏掺杂区重合。

3.如权利要求2所述的半导体结构，其特征在于，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于所述第一字线栅极结构和第二字线栅极结构的深度。

4.如权利要求3所述的半导体结构，其特征在于，还包括：位于所述有源区和位线之间的位线插塞，所述位线插塞位于第一字线栅极结构和第二字线栅极结构之间有源区上。

5.如权利要求2所述的半导体结构，其特征在于，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层与衬底第一面的间距小于所述第一字线栅极结构和第二字线栅极结构与衬底第一面的间距。

6.如权利要求5所述的半导体结构，其特征在于，所述电容结构位于所述伪栅极结构两侧的有源区上。

7.如权利要求1所述的半导体结构，其特征在于，所述衬底第二面暴露出所述第一隔离层底部表面。

8.如权利要求7所述的半导体结构，其特征在于，还包括：位于衬底第二面的有源区内的第二源漏掺杂区，所述位线与所述第二源漏掺杂区电连接。

9.如权利要求8所述的半导体结构，其特征在于，所述第二源漏掺杂区的厚度大于所述第一字线栅极结构底部、第二字线栅极结构底部的第一隔离层的厚度。

10.如权利要求2所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面低于所述衬底第一面表面。

11.如权利要求10所述的半导体结构，其特征在于，所述第一源漏掺杂区的底部表面低于所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面。

12.如权利要求1所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的底部平面高于所述第一隔离层的底部平面。

13.如权利要求1所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的材料包括多晶硅。

14.如权利要求1所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

15.如权利要求1所述的半导体结构，其特征在于，所述第三方向与所述第二方向的夹角范围为大于等于0度且小于等于45度。

16.如权利要求1所述的半导体结构，其特征在于，相邻第一字线栅极结构和第二字线栅极结构之间的间距小于相邻伪栅极结构和第一字线栅极结构之间的间距。

17.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向；

在衬底内形成若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；

在第一凹槽内形成伪栅极结构；

在第二凹槽内形成第一字线栅极结构；

在第三凹槽内形成第二字线栅极结构；

在第一字线栅极结构和第二字线栅极结构之间形成第二隔离层，所述第二隔离层沿第一方向贯穿若干有源区，所述第一字线栅极结构和第二字线栅极结构分别与所述第二隔离层相邻；

在衬底第一面上形成若干电容结构，若干所述电容结构与对应的有源层电连接；

在衬底第二面上形成若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源区电连接。

18.如权利按要求17所述的半导体结构的形成方法，其特征在于，在衬底第一面上形成若干电容结构之前，还包括：在衬底第一面的有源区内形成第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接，所述电容结构在衬底第一面上的投影至少与部分所述第一源漏掺杂区重合。

19.如权利按要求18所述的半导体结构的形成方法，其特征在于，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于所述第一字线栅极结构和第二字线栅极结构的深度。

20.如权利按要求19所述的半导体结构的形成方法，其特征在于，所述第二隔离层的形成方法包括：形成伪栅极结构、第一字线栅极结构和第二字线栅极结构之后，在衬底内形成第四凹槽，所述第四凹槽自衬底第一面向衬底第二面延伸，所述第四凹槽沿第一方向贯穿若干有源区，所述第四凹槽暴露出所述第一字线栅极结构和第二字线栅极结构的侧壁表面；在第四凹槽内形成第二隔离层。

21.如权利按要求19所述的半导体结构的形成方法，其特征在于，还包括：形成位于所述有源区和位线之间的位线插塞，所述位线插塞位于第一字线栅极结构和第二字线栅极结构之间有源区上。

22.如权利按要求18所述的半导体结构的形成方法，其特征在于，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层与衬底第一面的间距小于所述第一字线栅极结构和第二字线栅极结构与衬底第一面的间距。

23.如权利按要求22所述的半导体结构的形成方法，其特征在于，所述第二隔离层的形成方法包括：在衬底第一面形成伪栅极结构、第一字线栅极结构、第二字线栅极结构和电容结构之后，减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面；减薄所述衬底第二面之后，在衬底内形成第四凹槽，所述第四凹槽自衬底第二面向衬底第一面延伸，所述第四凹槽沿第一方向贯穿若干有源区，所述第四凹槽暴露出所述第一字线栅极结构和第二字线栅极结构的侧壁表面；在第四凹槽内形成第二隔离层；形成第二隔离层之后，在衬底第二面上形成若干位线。

24.如权利按要求18所述的半导体结构的形成方法，其特征在于，所述电容结构位于所述伪栅极结构两侧的有源区上。

25.如权利按要求17所述的半导体结构的形成方法，其特征在于，在衬底第二面上形成若干位线之前，还包括：减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面。

26.如权利按要求25所述的半导体结构的形成方法，其特征在于，减薄所述衬底第二面之后，在衬底第二面上形成若干位线之前，还包括：在衬底第二面的有源区内形成第二源漏掺杂区，所述位线与所述第二源漏掺杂区电连接。

27.如权利按要求25所述的半导体结构的形成方法，其特征在于，所述第二源漏掺杂区的厚度大于所述第一字线栅极结构底部、第二字线栅极结构底部的第一隔离层的厚度。

28.如权利按要求18所述的半导体结构的形成方法，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构同时形成；所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面低于所述衬底第一面表面。

29.如权利按要求28所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂区的底部表面低于所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面。

30.如权利按要求28所述的半导体结构的形成方法，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的底部平面高于所述第一隔离层的底部平面。

31.如权利按要求28所述的半导体结构的形成方法，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的材料包括多晶硅。

32.如权利按要求28所述的半导体结构的形成方法，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

33.如权利按要求17所述的半导体结构的形成方法，其特征在于，所述第三方向与所述第二方向的夹角范围为大于等于0度且小于等于45度。

34.如权利按要求17所述的半导体结构的形成方法，其特征在于，相邻第一字线栅极结构和第二字线栅极结构之间的间距小于相邻伪栅极结构和第一字线栅极结构之间的间距。

Images