CN113241347B - 半导体结构及半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构及半导体结构的形成方法，结构包括：若干沟道柱，若干所述沟道柱沿第一方向和第二方向阵列分布，所述沟道柱垂直于第一方向和第二方向构成的平面表面；若干栅极层，若干所述栅极层平行于第一方向且沿第二方向排列，所述栅极层环绕在第一方向排列的若干沟道柱侧壁表面，且所述栅极层暴露出所述沟道柱相对的两面；分别位于沟道柱相对两面的若干电容结构和若干位线结构，各电容结构与一个所述沟道柱电连接，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接。所述半导体结构的存储密度提升。

Description

半导体结构及半导体结构的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。

背景技术

动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特（bit）是1还是0。

动态随机存取存储器（DRAM）的基本存储单元由一个晶体管和一个存储电容组成，而存储阵列由多个存储单元组成。因此，存储器芯片面积的大小就取决于基本存储单元的面积大小。

还需要减小存储器芯片的面积以实现更高的存储密度。

发明内容

本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升存储器芯片的存储密度。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：包括若干沟道柱，若干所述沟道柱沿第一方向和第二方向阵列分布，所述沟道柱垂直于第一方向和第二方向构成的平面表面，不包括初始衬底（100）；若干栅极层，若干所述栅极层平行于第一方向且沿第二方向排列，所述栅极层环绕在第一方向排列的若干沟道柱侧壁表面，且所述栅极层暴露出所述沟道柱相对的两面；分别位于沟道柱相对两面的若干电容结构和若干位线结构，各电容结构与一个所述沟道柱电连接，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接。

可选的，还包括：第一隔离层，所述沟道柱和栅极层位于所述第一隔离层内，所述第一隔离层暴露出所述沟道柱相对的两面。

可选的，还包括：位于沟道柱侧壁表面的栅介质层，所述栅介质层位于沟道柱和栅极层之间。

可选的，还包括：分别位于沟道柱相对两面顶部表面的第一掺杂区和第二掺杂区。

可选的，各电容结构分别与一个第一掺杂区电连接；各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

可选的，所述电容结构在第一方向和第二方向构成的平面表面的投影至少与部分所述第一掺杂区重合。

可选的，所述沟道柱在第一方向和第二方向构成的平面表面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

可选的，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。

可选的，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于第一方向和第二方向构成的平面表面，所述第三方向平行于第一方向，所述第四方向平行于第二方向。

可选的，若干所述电容结构的排布方式与沟道柱的排布方式不相同，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于第一方向和第二方向构成的平面表面，所述第三方向和第四方向之间的夹角为60度。

相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供初始衬底，所述初始衬底包括相对的第一面和第二面；刻蚀所述初始衬底形成若干沟道柱，所述沟道柱垂直于初始衬底表面，若干所述沟道柱沿第一方向和第二方向阵列分布，所述第一方向平行于初始衬底表面，所述第二方向平行于初始衬底表面，所述沟道柱顶部表面为所述第一面；在初始衬底上形成若干栅极层，若干所述栅极层平行于第一方向且沿第二方向排列，所述栅极层环绕在第一方向排列的若干沟道柱侧壁表面，且所述栅极层暴露出所述沟道柱顶部表面；在初始衬底第一面形成若干电容结构，各电容结构与一个所述沟道柱电连接，并对所述初始衬底第二面进行减薄处理直至暴露出所述沟道柱底部表面，在沟道柱底部表面形成若干位线结构，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接，若干所述电容结构和若干所述位线结构分别位于沟道柱相对的两面；或者，在初始衬底第一面形成若干位线结构，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接，并且刻蚀所述初始衬底，形成若干电容结构，各电容结构与一个所述沟道柱电连接，若干所述位线结构和若干所述电容结构分别位于沟道柱相对的两面。

可选的，在初始衬底上形成若干栅极层之前，还包括：在初始衬底上形成第一隔离层，所述第一隔离层暴露出所述沟道柱顶部表面。

可选的，所述栅极层的形成方法包括：在第一隔离层内形成若干凹槽，所述凹槽平行于第一方向且沿第二方向排列，所述凹槽暴露出在第一方向排列的若干沟道柱侧壁表面；在所述凹槽内形成初始栅极层；回刻蚀所述初始栅极层，形成所述栅极层，所述栅极层的顶部表面低于所述沟道柱的顶部表面。

可选的，在所述凹槽内形成初始栅极层之前，还包括：在沟道柱侧壁表面和顶部表面形成初始栅介质层。

可选的，形成所述初始栅介质层的工艺包括原子层沉积工艺或热氧化工艺。

可选的，形成栅极层之后，还包括：去除沟道柱顶部表面的初始栅介质层，形成栅介质层，所述栅介质层位于沟道柱和栅极层之间；在暴露出的沟道柱顶部表面进行离子注入，在沟道柱顶部表面形成第一掺杂区。

可选的，在初始衬底第一面形成若干电容结构的方法包括：在初始衬底第一面上形成第一介质层，所述第一介质层位于栅极层上和沟道柱上；在第一介质层内形成第一开口，所述第一开口暴露出部分第一掺杂区表面；在第一开口内形成电容结构，各电容结构分别与一个第一掺杂区电连接。

可选的，所述电容结构在初始衬底表面的投影至少与部分所述第一掺杂区重合。

可选的，对所述初始衬底第二面进行减薄处理的方法包括：对所述初始衬底第二面进行减薄，直至暴露出沟道柱底部表面和第一隔离层表面。

可选的，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接，若干所述电容结构和若干所述位线结构分别位于沟道柱相对的两面。

可选的，对所述初始衬底第二面进行减薄之后，在沟道柱底部表面形成若干位线结构之前，还包括：对暴露出的沟道柱底部表面进行离子注入，在暴露出的沟道柱底部表面形成第二掺杂区；各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

可选的，在沟道柱底部表面形成若干位线结构的方法包括：在暴露出的沟道柱上和第一隔离层上形成位线材料层；刻蚀所述位线材料层直至暴露出第一隔离层表面，形成所述位线结构，各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

可选的，在沟道柱底部表面形成若干位线结构的方法包括：在沟道柱表面形成第二隔离层；在第二隔离层内形成第二开口，所述第二开口的延伸方向平行于第二方向，且若干第二开口沿第一方向排列，所述第二开口暴露出在第二方向排列的若干沟道柱上的第二掺杂区表面；在所述第二开口内形成位线结构，各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

可选的，在初始衬底第一面形成若干位线结构的方法包括：在初始衬底第一面形成第二介质层，所述第二介质层位于栅极层上和沟道柱上；在第二介质层内形成第三开口，所述第三开口的延伸方向平行于第二方向，且若干所述第三开口沿第一方向排列，所述第三开口暴露出在第二方向排列的若干沟道柱上的第一掺杂区表面；在所述第三开口内形成位线结构，各位线结构与在第二方向排列的若干沟道柱上的第一掺杂区电连接。

可选的，刻蚀所述初始衬底形成若干电容结构的方法包括：对所述初始衬底进行刻蚀，形成若干分立的电容柱，各所述电容柱与一个所述沟道柱电连接；在电容柱表面形成介电层和位于介电层上的导电层，形成电容结构，若干所述位线结构和若干所述电容结构分别位于沟道柱相对的两面。

可选的，对所述初始衬底进行刻蚀之前，还包括：对所述初始衬底第二面进行减薄；对减薄后的初始衬底进行刻蚀。

可选的，对所述初始衬底进行刻蚀之前，还包括：对初始衬底第二面进行离子注入，在沟道柱底部表面形成第二掺杂区；各所述电容结构与一个所述第二掺杂区电连接。

可选的，所述电容结构在初始衬底表面的投影至少与部分所述第二掺杂区重合。

可选的，所述沟道柱在初始衬底第一面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

可选的，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。

可选的，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于初始衬底表面，所述第三方向平行于第一方向，所述第四方向平行于第二方向。

可选的，若干所述电容结构的排布方式与沟道柱的排布方式不相同，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于初始衬底表面，所述第三方向和第四方向之间的夹角为60度。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明的技术方案，所述栅极层环绕在第一方向排列的若干沟道柱侧壁表面，所述电容结构和位线结构分别位于沟道柱的两端。一方面，所述栅极层环绕所述沟道柱，从而能够节省芯片平面空间上的面积，能够增加单位面积上沟道柱的数量，从而电容结构的数量也会增加，进而提升电容结构的密度，提升半导体结构的存储能力；另一方面，所述电容结构和位线结构分别位于沟道柱的两端，从而大大简化了制造工艺的难度和成本，同时也节省了芯片平面空间上的面积，能够提升存储阵列单元的密度，增加存储能力。

进一步，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于初始衬底表面，所述第三方向平行于第一方向，所述第四方向平行于第二方向。若干所述电容结构的排布方式与沟道柱的排布方式相同，从而形成所述电容结构的工艺简单，生产过程容易控制，有利于提升生产良率。

进一步，若干所述电容结构的排布方式与沟道柱的排布方式不相同，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于初始衬底表面，所述第三方向和第四方向之间的夹角为60度。从而在确保各电容结构分别与一个第一掺杂区电连接的情况下，若干所述电容结构在初始衬底第一面上呈“蜂窝状”的阵列分布，此时所述电容结构的水平截面积是最大的，从而能够最大限度地增加电容结构存储电荷的数量，提升半导体结构的性能。

附图说明

图1至图16是本发明实施例中半导体结构形成过程的剖面结构示意图；

图17至图21是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图22是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图23是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图24是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图25是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，还需要减小存储器芯片的面积以实现更高的存储密度。

本发明技术方案提供一种半导体结构及半导体结构的形成方法，以减小存储器芯片的面积以实现更高的存储密度。

图1至图16是本发明一实施例中半导体结构形成过程的剖面结构示意图。

请参考图1，提供初始衬底100，所述初始衬底包括相对的第一面200和第二面300。

在本实施例中，所述初始衬底100的材料为硅。

在其他实施例中，所述初始衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅（SOI）或者绝缘体上锗（GOI）。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

请参考图2和图3，图3为图2的俯视图，图2为图3沿剖面线AA1方向的剖面结构示意图，刻蚀所述初始衬底100形成若干沟道柱101，所述沟道柱101垂直于初始衬底100表面，若干所述沟道柱101沿第一方向X和第二方向Y阵列分布，所述第一方向X平行于初始衬底100表面，所述第二方向Y平行于初始衬底100表面，所述沟道柱101顶部表面为所述第一面200。

所述沟道柱101在初始衬底100第一面200的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

在本实施例中，所述沟道柱101在初始衬底100第一面200的投影形状为圆形。

所述第一方向X和第二方向Y之间具有夹角，所述夹角范围为：小于或等于90度。

在本实施例中，所述第一方向X和第二方向Y之间的夹角为90度。所述第一方向X和第二方向Y垂直，从而形成的若干沟道柱101能够节省芯片面积，能够在单位面积的晶圆内形成数量较多的沟道柱101，从而后续形成的电容结构的数量也会增加，进而提升电容结构的密度，提升半导体结构的存储能力。

所述沟道柱101的形成方法包括：在初始衬底100第一面200上形成图形化层（未图示），所述图形化层暴露出部分所述初始衬底100表面；以所述图形化层为掩膜刻蚀所述初始衬底100，形成若干所述沟道柱101。

刻蚀所述初始衬底100的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好尺寸精准度较好的沟道柱101。

在其他实施例中，所述第一方向和第二方向之间的夹角为小于90度。从而形成阵列分布的若干所述沟道柱的工艺窗口较大、工艺难度较小，有利于提升生产良率。

请参考图4和图5，图5为图4的俯视图，图4为图5沿剖面线BB1方向的剖面结构示意图，在初始衬底100上形成第一隔离层102，所述第一隔离层102暴露出所述沟道柱101顶部表面。

所述第一隔离层102的形成方法包括：在初始衬底100上和沟道柱101顶部表面形成隔离材料层（未图示），所述隔离材料层覆盖所述沟道柱101侧壁表面；平坦化所述隔离材料层，直至暴露出沟道柱101顶部表面，在初始衬底100上形成第一隔离层102。

所述第一隔离层102的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一隔离层102的材料包括氧化硅。

接下来，在初始衬底100上形成若干栅极层，若干所述栅极层平行于第一方向X且沿第二方向Y排列，所述栅极层环绕在第一方向X排列的若干沟道柱101侧壁表面，且所述栅极层暴露出所述沟道柱101顶部表面。所述栅极层的形成过程请参考图6至图8。

若干所述栅极层平行于第一方向X且沿第二方向Y排列，与所述沟道柱101的排布方式保持一致，从而能够确保位于若干所述沟道柱101侧壁表面的栅极层厚度均匀，使得形成的各存储单元性能一致性保持较好。

请参考图6，图6为在图4基础上的结构示意图，在第一隔离层102内形成若干凹槽103，所述凹槽103平行于第一方向X且沿第二方向Y排列，所述凹槽103暴露出在第一方向X排列的若干沟道柱101侧壁表面。

所述凹槽103的底部平面高于所述沟道柱101底部平面，以为后续在沟道柱101朝向初始衬底100第二面300的表面形成第二掺杂区提供空间，避免后续形成的栅极层与第二掺杂区发生漏电的情况。

所述凹槽103的形成方法包括：在第一隔离层102上形成图形化层（未图示），所述图形化层暴露出所述沟道柱101顶部表面以及沟道柱侧壁的部分第一隔离层102顶部表面；以所述第一隔离层102为掩膜刻蚀所述第一隔离层102，直至暴露出所述沟道柱101侧壁表面，形成若干所述凹槽103。

刻蚀所述第一隔离层102的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好尺寸精准度较好的凹槽103。

请参考图7和图8，图8为图7省略栅介质层104的俯视图，图7为图8沿剖面线CC1方向的剖面结构示意图，在沟道柱101侧壁表面和顶部表面形成初始栅介质层（未图示）。

形成所述初始栅介质层的工艺包括原子层沉积工艺或热氧化工艺。

在本实施例中，形成所述初始栅介质层的工艺包括热氧化工艺，所述热氧化工艺能够在沟道柱101侧壁表面形成厚度均匀且结构致密的栅介质层，有利于后续形成栅极层后栅极结构的电均匀性。

请继续参考图7和图8，在所述初始栅介质层上形成所述栅极层105。

所述栅极层105的形成方法包括：在所述初始栅介质层上形成初始栅极层（未图示），所述初始栅极层填充满所述凹槽103；回刻蚀所述初始栅极层，形成所述栅极层105，所述栅极层105的顶部表面低于所述沟道柱101的顶部表面。

所述栅极层105的顶部表面低于所述沟道柱101的顶部表面，从而为后续在沟道柱101在初始衬底100第一面200的顶部表面形成第一掺杂区提供空间，避免栅极层105与第一掺杂区发生漏电的情况。

形成栅极层105之后，还包括：去除沟道柱101顶部表面的初始栅介质层，形成栅介质层104，所述栅介质层104位于沟道柱101侧壁表面，且所述栅介质层104位于沟道柱101和栅极层105之间。

请参考图9和图10，图10为图9省略栅介质层104的俯视图，图9为图10沿剖面线DD1方向的剖面结构示意图，在暴露出的沟道柱101顶部表面进行离子注入，在沟道柱101顶部表面形成第一掺杂区106。

所述第一掺杂区106内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。

所述栅介质层104位于沟道柱101侧壁表面，所述第一掺杂区106与所述栅介质层104相接触，从而能够保证所述第一掺杂区106、沟道与后续形成的第二掺杂区能导通。

接下来，在初始衬底100第一面200形成若干电容结构，各电容结构与一个所述沟道柱101电连接，并对所述初始衬底100第二面300进行减薄处理直至暴露出沟道柱101底部表面，在沟道柱101表面形成若干位线结构，若干所述位线结构平行于第二方向Y且沿第一方向X排列，各位线结构与在第二方向Y排列的若干沟道柱101电连接，若干所述电容结构和若干所述位线结构分别位于沟道柱101相对的两面。所述电容结构和位线结构的形成过程请参考图11至图16。

请参考图11，图11为在图9基础上的结构示意图，在初始衬底100第一面200上形成电容结构108，各电容结构108分别与一个第一掺杂区106电连接。

在本实施例中，还包括：在第一掺杂区106上形成电容插塞107，所述电容插塞107电连接所述电容结构108和第一掺杂区106。

所述电容插塞107和若干电容结构108的方法包括：在初始衬底100第一面200上形成第一介质层（未图示），所述第一介质层位于栅极层105上和沟道柱101上；在第一介质层内形成第一开口（未图示）；在第一开口内形成凹槽（未图示），所述凹槽暴露出部分第一掺杂区106表面；在凹槽内形成电容插塞107，在第一开口内形成电容结构108，各电容结构108分别与一个第一掺杂区106电连接。

所述电容结构108在初始衬底100表面的投影至少与部分所述第一掺杂区106重合。

若干所述电容结构108沿第三方向（未图示）和第四方向（未图示）阵列排布，所述第三方向和第四方向平行于初始衬底100表面。

在本实施例中，所述第三方向平行于第一方向X，所述第四方向平行于第二方向Y。若干所述电容结构108的排布方式与沟道柱101的排布方式相同，从而形成所述电容结构108的工艺简单，生产过程容易控制，有利于提升生产良率。

在其他实施例中，若干所述电容结构的排布方式与沟道柱的排布方式不相同，所述第三方向和第四方向之间的夹角为60度。所述第三方向和第四方向之间的夹角为60度时，在确保各电容结构分别与一个第一掺杂区电连接的情况下，若干所述电容结构在初始衬底第一面上呈“蜂窝状”的阵列分布，此时所述电容结构的水平截面积是最大的，从而能够最大限度地增加电容结构存储电荷的数量，提升半导体结构的性能。

所述电容结构108包括：第一电极层（未图示）、第二电极层（未图示）和位于第一电极层与第二电极层之间的介电层（未图示）。

所述介电层的形状包括：平面型或“U”型。

当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。

当所述介电层的形状为“U”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面。

所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

所述电容插塞107的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

在另一实施例中，能够不形成所述电容插塞，所述电容结构与第一掺杂区直接接触电连接。

所述电容结构的形成方法包括：在初始衬底第一面上形成第一介质层，所述第一介质层位于栅极层上和沟道柱上；在第一介质层内形成第一开口，所述第一开口暴露出部分第一掺杂区表面；在第一开口内形成电容结构。

请参考图12，形成电容结构108之后，对所述初始衬底100第二面300进行减薄处理，直至暴露出沟道柱101底部表面。

对所述初始衬底100第二面300进行减薄处理的方法包括：对所述初始衬底100第二面300进行减薄，直至暴露出沟道柱101底部表面和第一隔离层102表面，至此，形成若干沟道柱101，所述栅介质层104位于沟道柱101侧壁表面，所述栅极层105环绕所述沟道柱101，且所述栅极层105位于栅介质层104表面，所述沟道柱101、栅介质层104和栅极层105位于所述第一隔离层102内。

对所述初始衬底100第二面300进行减薄的方法包括：提供基底（未图示），所述基底表面与第一介质层表面键合；翻转所述基底和初始衬底，对初始衬底100第二面300进行减薄。

对初始衬底100第二面300进行减薄的工艺包括化学机械抛光工艺。

请参考图13和图14，图14为图13的俯视图，图13为图14沿剖面线EE1方向的剖面结构示意图，对暴露出的沟道柱101底部表面进行离子注入，在暴露出的沟道柱101底部表面形成第二掺杂区109。

所述第二掺杂区109的厚度大于所述凹槽103底部的第一隔离层103的厚度，即所述第二掺杂区109的厚度大于所述栅极层105底部的第一隔离层102的厚度，从而所述第二掺杂区109能够与栅介质层104相接触，从而能够保证第二掺杂区109、沟道和第一掺杂区106相导通。

所述第二掺杂区109内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。

在本实施例中，所述第二掺杂区109内的掺杂离子导电类型与第一掺杂区106内掺杂离子的导电类型相同。

请参考图15和图16，图16为图15的俯视图，图15为图16沿剖面线FF1方向的剖面结构示意图，在沟道柱表面形成若干位线结构111。

若干所述位线结构111平行于第二方向Y且沿第一方向X排列，各位线结构111与在第二方向Y排列的若干沟道柱101电连接，若干所述电容结构108和若干所述位线结构111分别位于沟道柱相对的两面。

各位线结构111与在第二方向Y排列的若干沟道柱101上的第二掺杂区109电连接。

在本实施例中，在沟道柱表面形成若干位线结构111的方法包括：在暴露出的沟道柱101上和第一隔离层102上形成位线材料层（未图示）；刻蚀所述位线材料层直至暴露出第一隔离层102表面，形成所述位线结构111，各位线结构111与在第二方向Y排列的若干沟道柱101上的第二掺杂区109电连接。

在另一实施例中，在沟道柱表面形成若干位线结构的方法包括：在沟道柱表面形成第二隔离层；在第二隔离层内形成第二开口，所述第二开口的延伸方向平行于第二方向，且若干第二开口沿第一方向排列，所述第二开口暴露出在第二方向排列的若干沟道柱上的第二掺杂区表面；在所述第二开口内形成位线结构，各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

所述位线结构包括位于第二开口侧壁表面和底部表面的阻挡层（未图示），以及位于阻挡层上的位线层（未图示）。

所述阻挡层的材料包括金属氮化物；所述位线层的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

在另一实施例中，还包括：在第二掺杂区上形成位线插塞，所述位线插塞电连接所述位线结构与所述第二掺杂区。

至此，形成的半导体结构，所述栅极层105环绕在第一方向X排列的若干沟道柱101侧壁表面，所述电容结构108和位线结构111分别位于沟道柱101的两端。一方面，所述栅极层105环绕所述沟道柱101，从而能够节省芯片平面空间上的面积，能够增加单位面积上沟道柱101的数量，从而电容结构108的数量也会增加，进而提升电容结构108的密度，提升半导体结构的存储能力；另一方面，所述电容结构108和位线结构111分别位于沟道柱101的两端，从而大大简化了制造工艺的难度和成本，同时也节省了芯片平面空间上的面积，能够提升存储阵列单元的密度，增加存储能力。

相应地，本发明实施例还提供一种半导体结构，请继续参考图15和图16，包括：

若干沟道柱101，若干所述沟道柱101沿第一方向X和第二方向Y阵列分布，所述沟道柱101垂直于第一方向X和第二方向Y构成的平面表面，不包括初始衬底（100）；

若干栅极层105，若干所述栅极层105平行于第一方向X且沿第二方向Y排列，所述栅极层105环绕在第一方向排列的若干沟道柱101侧壁表面，且所述栅极层105暴露出所述沟道柱101相对的两面；

分别位于沟道柱101相对两面的若干电容结构108和若干位线结构111，各电容结构108与一个所述沟道柱101电连接，若干所述位线结构111平行于第二方向Y且沿第一方向X排列，各位线结构111与在第二方向Y排列的若干沟道柱101电连接。

在本实施例中，还包括：第一隔离层102，所述沟道柱101和栅极层105位于所述第一隔离层102内，所述第一隔离层102暴露出所述沟道柱101相对的两面。

在本实施例中，还包括：位于沟道柱101侧壁表面的栅介质层104，所述栅介质层104位于沟道柱101和栅极层105之间。

在本实施例中，还包括：分别位于沟道柱101相对两面顶部表面的第一掺杂区106和第二掺杂区109。

在本实施例中，各电容结构108分别与一个第一掺杂区106电连接；各位线结构111与在第二方向Y排列的若干沟道柱101上的第二掺杂区109电连接。

在本实施例中，所述电容结构108在第一方向X和第二方向Y构成的平面表面的投影至少与部分所述第一掺杂区106重合。

在本实施例中，所述沟道柱101在第一方向X和第二方向Y构成的平面表面的投影形状包括：圆形。

在本实施例中，所述第一方向X和第二方向Y之间具有夹角，所述夹角范围为：等于90度。

在本实施例中，若干所述电容结构108沿第三方向（未图示）和第四方向（未图示）阵列排布，所述第三方向和第四方向平行于初始衬底100表面，所述第三方向平行于第一方向X，所述第四方向平行于第二方向Y。在其他实施例中，若干所述电容结构的排布方式与沟道柱的排布方式不相同，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向之间的夹角为60度。

在其他实施例中，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于90度。

图17至图21是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图17和18，图17为在图9基础上的结构示意图，图18为在图10基础上的结构示意图，图18为图17的俯视图，图17为图18沿剖面线GG1方向的剖面结构示意图，形成第一掺杂区106之后，在初始衬底100第一面200形成若干位线结构208，若干所述位线结构208平行于第二方向Y且沿第一方向X排列，各位线结构208与在第二方向Y排列的若干沟道柱101电连接。

在初始衬底100第一面200形成若干位线结构208的方法包括：在初始衬底100第一面200形成第二介质层（未图示），所述第二介质层位于栅极层105上和沟道柱101上；在第二介质层内形成第三开口（未图示），所述第三开口的延伸方向平行于第二方向Y，且若干所述第三开口沿第一方向X排列，所述第三开口暴露出在第二方向Y排列的若干沟道柱101上的第一掺杂区106表面；在所述第三开口内形成位线结构208，各位线结构208与在第二方向Y排列的若干沟道柱101上的第一掺杂区106电连接。

所述位线结构208包括位于第三开口侧壁表面和底部表面的阻挡层（未图示），以及位于阻挡层上的位线层（未图示）。

所述阻挡层的材料包括金属氮化物；所述位线层的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

在另一实施例中，还包括：在第二掺杂区上形成位线插塞，所述位线插塞电连接所述位线结构与所述第二掺杂区。

请参考图19，图19为在图17基础上的示意图，对所述初始衬底100第二面300进行减薄；对减薄后的初始衬底100第二面300进行离子注入，在沟道柱101底部表面形成第二掺杂区209。

所述第二掺杂区209的厚度大于所述凹槽103底部的第一隔离层103的厚度，即所述第二掺杂区209的厚度大于所述栅极层105底部的第一隔离层102的厚度，从而所述第二掺杂区209能够与栅介质层104相接触，从而能够保证第二掺杂区209、沟道和第一掺杂区106相导通。

在其他实施例中，能不对所述初始衬底第二面进行减薄。

请参考图20和21，图21为图20的俯视图，图20为图21沿剖面线HH1方向的剖面结构示意图，对减薄后的初始衬底进行刻蚀，形成若干电容结构211，各电容结构211与一个所述沟道柱101电连接，若干所述位线结构208和若干所述电容结构211分别位于沟道柱101相对的两面。

刻蚀所述初始衬底100形成若干电容结构211的方法包括：对所述初始衬底进行刻蚀，形成若干分立的电容柱（未图示），各所述电容柱与一个所述沟道柱101电连接；在电容柱表面形成介电层（未图示）和位于介电层上的导电层（未图示），形成电容结构211，若干所述位线结构208和若干所述电容结构211分别位于沟道柱101相对的两面。

各所述电容结构211与一个所述第二掺杂区209电连接。

所述电容结构211在第一方向X和第二方向Y构成的平面表面的投影至少与部分所述第二掺杂区209重合。

图22是本发明另一实施例中半导体结构的结构示意图。

请参考图22，图22为在图1基础上的结构示意图，刻蚀所述初始衬底100形成若干沟道柱201，所述沟道柱201垂直于初始衬底100表面，若干所述沟道柱201沿第一方向X和第二方向Y阵列分布，所述第一方向X平行于初始衬底100表面，所述第二方向Y平行于初始衬底100表面，所述沟道柱201顶部表面为所述第一面200。

所述沟道柱201在初始衬底100第一面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

在本实施例中，所述沟道柱201在初始衬底100第一面的投影形状为椭圆形。

所述第一方向X和第二方向Y之间具有夹角，所述夹角范围为：小于或等于90度。

在本实施例中，所述第一方向X和第二方向Y之间的夹角为90度。

接下来，在初始衬底上形成栅极层；在沟道柱相对的两面形成电容结构和位线结构。所述栅极层、电容结构和位线结构得形成过程请参考图4至图16、或者图17至图21所述的内容，在此不再赘述。

相应地，本发明实施例还提供一种半导体结构，请继续参考图22，图22所述的半导体结构与图15和图16所述半导体结构的区别在于，在本实施例中，所述沟道柱201在初始衬底100第一面的投影形状为椭圆形。

图23是本发明另一实施例中半导体结构的结构示意图。

请参考图23，图23为在图1基础上的结构示意图，刻蚀所述初始衬底100形成若干沟道柱301，所述沟道柱301垂直于初始衬底100表面，若干所述沟道柱301沿第一方向X和第二方向Y阵列分布，所述第一方向X平行于初始衬底100表面，所述第二方向Y平行于初始衬底100表面，所述沟道柱301顶部表面为所述第一面200。

所述沟道柱301在初始衬底100第一面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

在本实施例中，所述沟道柱301在初始衬底100第一面的投影形状为矩形。

所述第一方向X和第二方向Y之间具有夹角，所述夹角范围为：小于或等于90度。

在本实施例中，所述第一方向X和第二方向Y之间的夹角为90度。

接下来，在初始衬底上形成栅极层；在沟道柱相对的两面形成电容结构和位线结构。所述栅极层、电容结构和位线结构得形成过程请参考图4至图16、或者图17至图21所述的内容，在此不再赘述。

相应地，本发明实施例还提供一种半导体结构，请继续参考图23，图23所述的半导体结构与图15和图16所述半导体结构的区别在于，在本实施例中，所述沟道柱301在初始衬底100第一面的投影形状为矩形。

图24是本发明另一实施例中半导体结构的结构示意图。

请参考图24，图24为在图1基础上的结构示意图，刻蚀所述初始衬底100形成若干沟道柱401，所述沟道柱401垂直于初始衬底100表面，若干所述沟道柱401沿第一方向X和第二方向Y阵列分布，所述第一方向X平行于初始衬底100表面，所述第二方向Y平行于初始衬底100表面，所述沟道柱401顶部表面为所述第一面200。

所述沟道柱401在初始衬底100第一面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

在本实施例中，所述沟道柱401在初始衬底100第一面的投影形状为梯形。

所述第一方向X和第二方向Y之间具有夹角，所述夹角范围为：小于或等于90度。

在本实施例中，所述第一方向X和第二方向Y之间的夹角为90度。

接下来，在初始衬底上形成栅极层；在沟道柱相对的两面形成电容结构和位线结构。所述栅极层、电容结构和位线结构得形成过程请参考图4至图16、或者图17至图21所述的内容，在此不再赘述。

相应地，本发明实施例还提供一种半导体结构，请继续参考图24，图24所述的半导体结构与图15和图16所述半导体结构的区别在于，在本实施例中，所述沟道柱401在初始衬底100第一面的投影形状为梯形。

图25是本发明另一实施例中半导体结构的结构示意图。

请参考图25，图25为在图1基础上的结构示意图，刻蚀所述初始衬底100形成若干沟道柱501，所述沟道柱501垂直于初始衬底100表面，若干所述沟道柱501沿第一方向X和第二方向Y阵列分布，所述第一方向X平行于初始衬底100表面，所述第二方向Y平行于初始衬底100表面，所述沟道柱501顶部表面为所述第一面200。

所述沟道柱501在初始衬底100第一面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

在本实施例中，所述沟道柱501在初始衬底100第一面的投影形状为菱形。

所述第一方向X和第二方向Y之间具有夹角，所述夹角范围为：小于或等于90度。

在本实施例中，所述第一方向X和第二方向Y之间的夹角为90度。

接下来，在初始衬底上形成栅极层；在沟道柱相对的两面形成电容结构和位线结构。所述栅极层、电容结构和位线结构得形成过程请参考图4至图16、或者图17至图21所述的内容，在此不再赘述。

相应地，本发明实施例还提供一种半导体结构，请继续参考图25，图25所述的半导体结构与图15和图16所述半导体结构的区别在于，在本实施例中，所述沟道柱501在初始衬底100第一面的投影形状为菱形。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (32)

1.一种半导体结构，其特征在于，包括：

若干沟道柱，若干所述沟道柱沿第一方向和第二方向阵列分布，所述沟道柱垂直于第一方向和第二方向构成的平面表面，不包括初始衬底（100）；

若干栅极层，若干所述栅极层平行于第一方向且沿第二方向排列，所述栅极层环绕在第一方向排列的若干沟道柱侧壁表面，且所述栅极层暴露出所述沟道柱相对的两面；

分别位于沟道柱相对两面的若干电容结构和若干位线结构，各电容结构与一个所述沟道柱电连接，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接。

2.如权利要求1所述的半导体结构，其特征在于，还包括：第一隔离层，所述沟道柱和栅极层位于所述第一隔离层内，所述第一隔离层暴露出所述沟道柱相对的两面。

3.如权利要求1所述的半导体结构，其特征在于，还包括：位于沟道柱侧壁表面的栅介质层，所述栅介质层位于沟道柱和栅极层之间。

4.如权利要求1所述的半导体结构，其特征在于，还包括：分别位于沟道柱相对两面顶部表面的第一掺杂区和第二掺杂区。

5.如权利要求4所述的半导体结构，其特征在于，各电容结构分别与一个第一掺杂区电连接；各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

6.如权利要求5所述的半导体结构，其特征在于，所述电容结构在第一方向和第二方向构成的平面表面的投影至少与部分所述第一掺杂区重合。

7.如权利要求1所述的半导体结构，其特征在于，所述沟道柱在第一方向和第二方向构成的平面表面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

8.如权利要求1所述的半导体结构，其特征在于，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。

9.如权利要求8所述的半导体结构，其特征在于，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于第一方向和第二方向构成的平面表面，所述第三方向平行于第一方向，所述第四方向平行于第二方向。

10.如权利要求1所述的半导体结构，其特征在于，若干所述电容结构的排布方式与沟道柱的排布方式不相同，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于第一方向和第二方向构成的平面，所述第三方向和第四方向之间的夹角为60度。

11.一种半导体结构的形成方法，其特征在于，包括：

提供初始衬底，所述初始衬底包括相对的第一面和第二面；

刻蚀所述初始衬底形成若干沟道柱，所述沟道柱垂直于初始衬底表面，若干所述沟道柱沿第一方向和第二方向阵列分布，所述第一方向平行于初始衬底表面，所述第二方向平行于初始衬底表面，所述沟道柱顶部表面为所述第一面；

在初始衬底上形成若干栅极层，若干所述栅极层平行于第一方向且沿第二方向排列，所述栅极层环绕在第一方向排列的若干沟道柱侧壁表面，且所述栅极层暴露出所述沟道柱顶部表面；

在初始衬底第一面形成若干电容结构，各电容结构与一个所述沟道柱电连接，并对所述初始衬底第二面进行减薄处理直至暴露出所述沟道柱底部表面，在沟道柱底部表面形成若干位线结构，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接，若干所述电容结构和若干所述位线结构分别位于沟道柱相对的两面；

或者，在初始衬底第一面形成若干位线结构，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接，并且刻蚀所述初始衬底，形成若干电容结构，各电容结构与一个所述沟道柱电连接，若干所述位线结构和若干所述电容结构分别位于沟道柱相对的两面。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，在初始衬底上形成若干栅极层之前，还包括：在初始衬底上形成第一隔离层，所述第一隔离层暴露出所述沟道柱顶部表面。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述栅极层的形成方法包括：在第一隔离层内形成若干凹槽，所述凹槽平行于第一方向且沿第二方向排列，所述凹槽暴露出在第一方向排列的若干沟道柱侧壁表面；在所述凹槽内形成初始栅极层；回刻蚀所述初始栅极层，形成所述栅极层，所述栅极层的顶部表面低于所述沟道柱的顶部表面。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述凹槽内形成初始栅极层之前，还包括：在沟道柱侧壁表面和顶部表面形成初始栅介质层。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述初始栅介质层的工艺包括原子层沉积工艺或热氧化工艺。

16.如权利要求14所述的半导体结构的形成方法，其特征在于，形成栅极层之后，还包括：去除沟道柱顶部表面的初始栅介质层，形成栅介质层，所述栅介质层位于沟道柱和栅极层之间；在暴露出的沟道柱顶部表面进行离子注入，在沟道柱顶部表面形成第一掺杂区。

17.如权利要求16所述的半导体结构的形成方法，其特征在于，在初始衬底第一面形成若干电容结构的方法包括：在初始衬底第一面上形成第一介质层，所述第一介质层位于栅极层上和沟道柱上；在第一介质层内形成第一开口，所述第一开口暴露出部分第一掺杂区表面；在第一开口内形成电容结构，各电容结构分别与一个第一掺杂区电连接。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述电容结构在初始衬底表面的投影至少与部分所述第一掺杂区重合。

19.如权利要求17所述的半导体结构的形成方法，其特征在于，对所述初始衬底第二面进行减薄处理的方法包括：对所述初始衬底第二面进行减薄，直至暴露出沟道柱底部表面和第一隔离层表面。

20.如权利要求19所述的半导体结构的形成方法，其特征在于，若干所述位线结构平行于第二方向且沿第一方向排列，各位线结构与在第二方向排列的若干沟道柱电连接，若干所述电容结构和若干所述位线结构分别位于沟道柱相对的两面。

21.如权利要求20所述的半导体结构的形成方法，其特征在于，对所述初始衬底第二面进行减薄之后，在沟道柱底部表面形成若干位线结构之前，还包括：对暴露出的沟道柱底部表面进行离子注入，在暴露出的沟道柱底部表面形成第二掺杂区；各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

22.如权利要求21所述的半导体结构的形成方法，其特征在于，在沟道柱底部表面形成若干位线结构的方法包括：在暴露的沟道柱上和第一隔离层上形成位线材料层；刻蚀所述位线材料层直至暴露出第一隔离层表面，形成所述位线结构，各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

23.如权利要求21所述的半导体结构的形成方法，其特征在于，在沟道柱底部表面形成若干位线结构的方法包括：在沟道柱表面形成第二隔离层；在第二隔离层内形成第二开口，所述第二开口的延伸方向平行于第二方向，且若干第二开口沿第一方向排列，所述第二开口暴露出在第二方向排列的若干沟道柱上的第二掺杂区表面；在所述第二开口内形成位线结构，各位线结构与在第二方向排列的若干沟道柱上的第二掺杂区电连接。

24.如权利要求16所述的半导体结构的形成方法，其特征在于，在初始衬底第一面形成若干位线结构的方法包括：在初始衬底第一面形成第二介质层，所述第二介质层位于栅极层上和沟道柱上；在第二介质层内形成第三开口，所述第三开口的延伸方向平行于第二方向，且若干所述第三开口沿第一方向排列，所述第三开口暴露出在第二方向排列的若干沟道柱上的第一掺杂区表面；在所述第三开口内形成位线结构，各位线结构与在第二方向排列的若干沟道柱上的第一掺杂区电连接。

25.如权利要求24所述的半导体结构的形成方法，其特征在于，刻蚀所述初始衬底形成若干电容结构的方法包括：对所述初始衬底进行刻蚀，形成若干分立的电容柱，各所述电容柱与一个所述沟道柱电连接；在电容柱表面形成介电层和位于介电层上的导电层，形成电容结构，若干所述位线结构和若干所述电容结构分别位于沟道柱相对的两面。

26.如权利要求25所述的半导体结构的形成方法，其特征在于，对所述初始衬底进行刻蚀之前，还包括：对所述初始衬底第二面进行减薄；对减薄后的初始衬底进行刻蚀。

27.如权利要求26所述的半导体结构的形成方法，其特征在于，对所述初始衬底进行刻蚀之前，还包括：对初始衬底第二面进行离子注入，在沟道柱底部表面形成第二掺杂区；各所述电容结构与一个所述第二掺杂区电连接。

28.如权利要求27所述的半导体结构的形成方法，其特征在于，所述电容结构在初始衬底表面的投影至少与部分所述第二掺杂区重合。

29.如权利要求11所述的半导体结构的形成方法，其特征在于，所述沟道柱在初始衬底第一面的投影形状包括：圆形、椭圆形、矩形、梯形或菱形。

30.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。

31.如权利要求30所述的半导体结构的形成方法，其特征在于，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于初始衬底表面，所述第三方向平行于第一方向，所述第四方向平行于第二方向。

32.如权利要求11所述的半导体结构的形成方法，其特征在于，若干所述电容结构的排布方式与沟道柱的排布方式不相同，若干所述电容结构沿第三方向和第四方向阵列排布，所述第三方向和第四方向平行于初始衬底表面，所述第三方向和第四方向之间的夹角为60度。

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