CN115295549A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，结构包括：衬底，包括沿第一方向排布的若干列有源区和第一隔离层；位于衬底内的若干字线栅极结构，所述字线栅极结构沿第一方向贯穿所述有源区，且任一有源层由相邻两个所述字线栅极结构沿第一方向贯穿，第三方向与所述第一方向相互垂直，第三方向与所述第二方向呈锐角夹角；位于有源层内的第二隔离层，第二隔离层沿第一方向贯穿有源层，且第二隔离层位于贯穿有源层的相邻字线栅极结构之间；位于衬底第一面上的若干电容结构，每个有源层与若干电容结构电连接；位于衬底第二面上的若干位线，位线平行于第三方向且沿第一方向排布，各条位线与若干有源层电连接。所述半导体结构的形成工艺得到简化。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。

动态随机存取存储器的基本存储单元由一个存储晶体管和一个存储电容组成，而存储阵列由多个存储单元组成。存储电容器用来存储代表存储信息的电荷，存储晶体管是控制存储电容器的电荷流入和释放的开关，存储晶体管还与存储中的内部电路连接，接收内部电路的控制信号。其中，存储晶体管中形成有源区、漏区和栅极，栅极用于控制源区和漏区之间的电流流动，并连接至字线，漏区用于构成位线接触区，以连接至位线源区用于构成存储节点接触区，以连接至存储电容器。随着集成电路制造技术的不断发展，需要进一步提高存储器芯片的器件密度，以获得更大的数据存储量。

综之，现有的动态随机存取存储器还有待改善。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，提高存储器的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括沿第一方向排布的若干列有源区和第一隔离层，任一列有源区包括若干沿第二方向分立排布的有源层，各有源层在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向，所述第一隔离层位于相邻的有源层之间，相邻两列的有源层垂直于第二方向上的中轴线不重合；位于衬底内的若干第一凹槽，所述第一凹槽自第一面向第二面延伸，所述若干第一凹槽沿第三方向排布，所述第一凹槽沿第一方向贯穿所述有源区，且任一有源层由相邻两个所述第一凹槽沿第一方向贯穿，所述第三方向与所述第一方向相互垂直，所述第三方向与所述第二方向呈锐角夹角；位于第一凹槽内的字线栅极结构；位于有源层内的第二隔离层，所述第二隔离层沿第一方向贯穿所述有源层，且所述第二隔离层位于贯穿所述有源层的相邻字线栅极结构之间；位于衬底第一面上的若干电容结构，若干所述电容结构与对应的有源层电连接；位于衬底第二面上的若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源层电连接。

可选的，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于或等于字线栅极结构的深度。

可选的，所述有源层在第二方向上包括相对的第一端和第二端，一个所述电容结构与所述有源层的第一端或第二端电连接。

可选的，在第一方向上相邻的两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻两个电容结构沿第三方向上的中轴线重合。

可选的，还包括：位于电容结构和有源层之间的电容插塞；在第一方向上相邻两个电容插塞沿第一方向上的中轴线重合，在第三方向上相邻两个电容插塞沿第三方向上的中轴线重合。

可选的，在第三方向上相邻的两个电容结构沿第三方向上的中轴线不重合。

可选的，还包括：位于衬底第一面的有源层内的第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接。

可选的，所述字线栅极结构的顶部表面低于所述衬底第一面表面；所述第一源漏掺杂区的底部表面低于所述字线栅极结构的顶部表面。

可选的，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层距衬底第一面的间距小于所述字线栅极结构距衬底第一面的间距。

可选的，所述衬底第二面暴露出所述第一隔离层底部表面。

可选的，还包括：位于所述衬底第二面的有源层内的第二源漏掺杂区；所述位线与所述第二源漏掺杂区电连接。

可选的，所述第二源漏掺杂区的厚度大于所述字线栅极结构底部的第一隔离层的厚度。

可选的，所述字线栅极结构的深度小于所述第一隔离层的深度。

可选的，还包括：位于位线和有源层之间的位线插塞。

可选的，所述第三方向与所述第二方向的夹角范围为大于等于18度且小于等于20度。

可选的，所述字线栅极结构的材料包括多晶硅。

可选的，所述字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括沿第一方向排布的若干列有源区和第一隔离层，任一列有源区包括若干沿第二方向分立排布的有源层，各有源层在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向，所述第一隔离层位于相邻的有源层之间，相邻两列的有源层垂直于第二方向上的中轴线不重合；在衬底内形成若干第一凹槽，所述第一凹槽自第一面向第二面延伸，所述若干第一凹槽沿第三方向排布，所述第一凹槽沿第一方向贯穿所述有源区，且任一有源层由相邻两个所述第一凹槽沿第一方向贯穿，所述第三方向与所述第一方向相互垂直，所述第三方向与所述第二方向呈锐角夹角；在第一凹槽内形成字线栅极结构；在有源层内形成第二隔离层，所述第二隔离层沿第一方向贯穿所述有源层，且所述第二隔离层位于贯穿所述有源层的相邻字线栅极结构之间；在衬底第一面上形成若干电容结构，若干所述电容结构与对应的有源层电连接；在衬底第二面上形成若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源层电连接。

可选的，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于或等于字线栅极结构的深度。

可选的，所述第二隔离层的形成方法包括：形成字线栅极结构之后，形成电容结构之前，在有源层内形成第四凹槽，所述第四凹槽自衬底第一面向第二面延伸，所述第四凹槽沿垂直于衬底表面的方向贯穿所述有源层，且所述第四凹槽位于贯穿所述有源层的相邻字线栅极结构之间；在所述第四凹槽内形成第二隔离层。

可选的，所述有源层在第二方向上包括相对的第一端和第二端，一个所述电容结构与所述有源层的第一端或第二端电连接。

可选的，在第一方向上相邻的两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻的两个电容结构沿第三方向上的中轴线重合。

可选的，形成电容结构之前，还包括：形成位于电容结构和有源层之间的电容插塞；在第一方向上相邻两个电容插塞沿第一方向上的中轴线重合，在第三方向上相邻两个电容插塞沿第三方向上的中轴线重合。

可选的，在第一方向上相邻的两个电容结构沿第三方向上的中轴线不重合。

可选的，形成字线栅极结构之后，形成电容结构之前，还包括：在衬底第一面的有源层内形成第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接。

可选的，所述字线栅极结构的顶部表面低于所述衬底第一面表面；所述第一源漏掺杂区的底部表面低于所述字线栅极结构的顶部表面。

可选的，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层距衬底第一面的间距小于所述字线栅极结构距衬底第一面的间距。

可选的，所述第二隔离层的形成方法包括：形成字线栅极结构和电容结构之后，在有源层内形成第四凹槽，所述第四凹槽自衬底第二面向第一面延伸，所述第四凹槽沿垂直于衬底表面的方向贯穿所述有源层，且所述第四凹槽位于贯穿所述有源层的相邻字线栅极结构之间；在所述第四凹槽内形成第二隔离层。

可选的，在有源层内形成第四凹槽之前，还包括：减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面。

可选的，所述字线栅极结构的深度小于所述第一隔离层的深度。

可选的，在衬底第二面上形成若干位线之前，还包括：减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面。

可选的，减薄所述衬底第二面之后，还包括：在所述衬底第二面的有源层内形成第二源漏掺杂区；所述位线与所述第二源漏掺杂区电连接。

可选的，所述第二源漏掺杂区的厚度大于所述字线栅极结构底部的第一隔离层的厚度。

可选的，形成位线之前，还包括：形成位于位线和有源层之间的位线插塞。

可选的，所述字线栅极结构的材料包括多晶硅。

可选的，所述字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

可选的，所述第三方向与所述第二方向的夹角范围为大于等于18度且小于等于20度。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明的技术方案，所述字线栅极结构位于衬底内，所述位线与电容结构分别位于衬底的两面，使得所述位线与电容结构的形成工艺难度降低，从而能够简化工艺流程，提升了生产效率。

进一步，在第一方向上相邻的两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻的两个电容结构沿第三方向上的中轴线重合；或者，电容结构和有源层之间具有电容插塞，在第三方向上相邻的两个电容结构沿第三方向上的中轴线不重合。所述电容结构和插塞的多种排列方式使得所述半导体结构的集成度更高，设计更灵活。

附图说明

图1是一实施例中半导体结构的结构示意图；

图2至图16为本发明一实施例中半导体结构形成过程的结构示意图；

图17至图19为本发明另一实施例中半导体结构形成过程的结构示意图。

具体实施方式

如背景技术所述，现有的动态随机存取存储器还有待改善。现结合具体的实施例进行分析说明。

图1是一实施例中半导体结构的结构示意图。

请参考图1，包括：衬底100；位于衬底100内的字线栅极结构101；位于字线栅极结构101两侧衬底100内的源掺杂区103和漏掺杂区102；通过源插塞104与源掺杂区103电连接的位线结构105；通过电容插塞106与漏掺杂区102电连接的电容结构107。

所述半导体结构的形成过程为：先形成源掺杂区103和漏掺杂区102，再在衬底100内形成字线栅极结构101，然后形成源插塞104和位线结构105，再形成电容插塞106，最后形成电容结构107。所述半导体结构的沟道为U型，源掺杂区103和漏掺杂区102在字线栅极结构101的水平两侧。位线结构105和电容结构107在晶体管的同侧，在加工工艺上都位于衬底的上方。电容结构107的电容插塞106需要穿过位线结构105，使得整体的工艺复杂度较高，对于光刻工艺和对准度有极高的要求，不利于芯片的集成化发展。

为解决上述技术问题，本发明技术方案提供一种半导体结构及其形成方法，所述字线栅极结构位于衬底内，所述位线与电容结构分别位于衬底的两面，使得所述位线与电容结构的形成工艺难度降低，从而能够简化工艺流程，提升了生产效率。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图16为本发明一实施例中半导体结构形成过程的结构示意图。

请参考图2至图4，图2为图3和图4的俯视图，图3为图2沿剖面线AA1方向的剖面结构示意图，图4为图2沿剖面线BB1方向的剖面结构示意图，提供衬底200，所述衬底200具有相对的第一面S1和第二面S2，所述衬底200包括沿第一方向X排布的若干列有源区和第一隔离层202，任一列有源区包括若干沿第二方向Y分立排布的有源层201，各有源层201在所述第一面S1或所述第二面S2的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向Y，所述第一隔离层202位于相邻的有源层201之间，相邻两列的有源层201垂直于第二方向Y上的中轴线不重合。

所述长条形具有相互平行的两条长边，所述长条形包括平行四边形或者所述长条形两条短边为弧线。

本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底200的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

本实施例中，所述有源层201在第二方向Y上包括相对的第一端和第二端。

请参考图5至图7，图5为图6和图7的俯视图，图6为图5沿剖面线AA1方向的剖面结构示意图，图7为图5沿剖面线BB1方向的剖面结构示意图，在衬底内形成若干字线栅极结构206，所述第字线栅极结构206自第一面S1向第二面S2延伸，所述若干字线栅极结构206沿第三方向Z排布，所述字线栅极结构206沿第一方向X贯穿所述有源区，且任一有源层201由相邻两个所述字线栅极结构206沿第一方向X贯穿，所述第三方向Z与所述第一方向X相互垂直，所述第三方向Z与所述第二方向Y呈锐角夹角α。

在本实施例中，还包括：形成位于第一凹槽侧壁表面和底部表面的栅介质层(未图示)。

所述字线栅极结构206的形成方法包括：在衬底200内形成若干第一凹槽(未图示)，所述第一凹槽自第一面S1向第二面S2延伸，所述若干第一凹槽沿第三方向Z排布，所述第一凹槽沿第一方向X贯穿所述有源区，且任一有源层201由相邻两个所述第一凹槽沿第一方向X贯穿，所述第三方向Z与所述第一方向X相互垂直，所述第三方向Z与所述第二方向Y呈锐角夹角α；在第一凹槽内和衬底第一面表面形成栅介质材料层(未图示)；在栅介质材料层上形成栅极材料层(未图示)；平坦化所述栅极材料层和栅介质材料层，直至暴露出衬底200第一面S1表面，在第一凹槽内形成初始字线栅极结构；回刻蚀所述初始字线栅极结构，形成所述字线栅极结构206。

在本实施例中，所述第三方向Z与所述第二方向Y的夹角α范围为大于等于18度且小于等于20度。从而使得所述半导体结构的集成密度进一步提升，提高了芯片的集成化水平。

在本实施例中，所述字线栅极结构206的顶部表面低于所述衬底200第一面S1表面。为后续在有源层201第一面S1形成第一源漏掺杂区提供物理空间。

在本实施例中，所述字线栅极结构的深度小于所述第一隔离层202的深度。以为后续在衬底第二面有源层201内形成第二源漏掺杂区留有物理空间。

在本实施例中，所述字线栅极结构206的材料包括多晶硅；所述栅介质层的材料包括氧化硅或低K(K小于3.9)材料。

在另一实施例中，所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述字线栅极结构的材料包括金属，所述金属包括钨。

在其他实施例中，所述字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

请参考图8和图9，图8为图9的俯视图，图9为图8沿剖面线BB1方向的剖面结构示意图，在有源层201内形成第二隔离层207，所述第二隔离层207沿第一方向X贯穿所述有源层201，且所述第二隔离层207位于贯穿所述有源层201的相邻字线栅极结构206之间。

所述第二隔离层207位于贯穿所述有源层201的相邻字线栅极结构206之间，以确保所述第二隔离层207位于所述有源层201的中间位置，以将所述有源层201进行电隔离。

在本实施例中，所述第二隔离层207自衬底200第一面S1向第二面S2延伸；所述第二隔离层207的深度大于或等于字线栅极结构206的深度。

所述第二隔离层207的形成方法包括：在有源层201内形成第四凹槽(未图示)，所述第四凹槽自衬底200第一面S1向第二面S2延伸，所述第四凹槽沿垂直于衬底表面的方向贯穿所述有源层201，且所述第四凹槽位于贯穿所述有源层201的相邻字线栅极结构206之间；在所述第四凹槽内形成第二隔离层207。

所述第二隔离层207的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。

在本实施例中，所述第二隔离层207的材料包括氧化硅。

请参考图10，图10为在图8基础上的结构示意图，在衬底200第一面S1的有源层201内形成第一源漏掺杂区208。

形成第一源漏掺杂区208的工艺包括离子注入工艺。

所述第一源漏掺杂区208内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。

在本实施例中，所述第一源漏掺杂区208的底部表面低于所述字线栅极结构206的顶部表面。从而所述第一源漏掺杂区208能够与字线栅极结构206侧壁的栅介质层接触，从而保证所述第一源漏掺杂区208、沟道和后续形成的第二源漏掺杂区能够导通。

请继续参考图10，在衬底200第一面S1上形成若干电容插塞209，所述电容插塞209与所述第一源漏掺杂区208电连接，所述电容插塞209在衬底200第一面上的投影至少与部分所述第一源漏掺杂区210重合。

在其他实施例中，在第一方向上相邻两个电容插塞沿第一方向上的中轴线重合，在第三方向上相邻两个电容插塞沿第三方向上的中轴线重合。

所述电容插塞209的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

请参考图11和图12，图11为图12的俯视图，图12为图11沿剖面线BB1方向的剖面结构示意图，在衬底200第一面S1上形成若干电容结构210，所述电容结构210位于电容插塞209上，若干所述电容结构210与对应的有源层201电连接。

在本实施例中，一个所述电容结构210与所述有源层201的第一端或第二端电连接。所述电容结构210在衬底200第一面S1上的投影至少与部分所述电容插塞209在衬底200第一面上的投影重合。

在本实施例中，在第一方向X上相邻的两个电容结构210沿第一方向X上的中轴线重合，在第三方向Z上相邻两个电容结构210沿第三方向Z上的中轴线不重合。

所述电容结构210包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。

所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

所述电容插塞209和若干电容结构210的形成方法包括：在衬底200第一面S1上形成第一介质层(未图示)，所述第一介质层位于所述字线栅极结构206上；在第一介质层内形成第一开口(未图示)；在第一开口内形成凹槽(未图示)，所述凹槽暴露出部分第一源漏掺杂区208表面；在凹槽内形成电容插塞209，在第一开口内形成电容结构210，各电容结构210分别与一个第一源漏掺杂区208电连接。

在另一实施例中，能够不形成所述电容插塞，所述电容结构与第一源漏掺杂区直接接触电连接。在第一方向上相邻的两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻的两个电容结构沿第三方向上的中轴线重合。

所述电容结构的形成方法包括：在衬底第一面上形成第一介质层，所述第一介质层位于字线栅极结构上；在第一介质层内形成第一开口，所述第一开口暴露出部分第一源漏掺杂区表面；在第一开口内形成电容结构。

在第一方向上相邻的两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻两个电容结构沿第三方向上的中轴线重合；或者，电容结构和有源层之间具有电容插塞，在第三方向上相邻两个电容结构沿第三方向上的中轴线不重合。所述电容结构和插塞的多种排列方式使得所述半导体结构的集成度更高，设计更灵活。

请参考图13和图14，图13为图14的俯视图，图14为图13沿剖面线BB1方向的剖面结构示意图，减薄所述衬底200第二面S2，直至暴露出所述第一隔离层202底部表面。

减薄所述衬底200第二面S2的方法包括：提供基底(未图示)，所述基底表面与第一介质层表面键合；翻转所述基底和衬底，对衬底200第二面S2进行减薄,直至暴露出所述第一隔离层202底部表面。

对衬底200第二面S2进行减薄的工艺包括化学机械抛光工艺。

请继续参考图13和图14，减薄所述衬底第二面之后，还包括：在衬底200第二面S2的有源层201内形成第二源漏掺杂区211。

所述第二源漏掺杂区211的厚度大于所述字线栅极结构206底部的第一隔离层202的厚度，从而所述第二源漏掺杂区211能够与字线栅极结构206底部的栅介质层接触，从而保证所述第一源漏掺杂区208、沟道和第二源漏掺杂区211能够导通。

所述第二源漏掺杂区211内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。

在本实施例中，所述第二源漏掺杂区211内的掺杂离子导电类型与第一源漏掺杂区208内掺杂离子的导电类型相同。

请参考图15和图16，图15为图16的俯视图，图16为图15沿剖面线BB1方向的剖面结构示意图，在衬底200第二面S2上形成若干位线213，所述位线213平行于第三方向Z且沿第一方向X排布，各条所述位线213与若干有源层201电连接。

在本实施例中，所述位线213与一列所述第二源漏掺杂区211电连接。

在本实施例中，还形成位于所述有源层201和位线213之间的位线插塞212。

所述位线213的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合；所述位线插塞214的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。

在其他实施例中，能够不形成所述位线插塞。

相应地，本发明实施例还提供一种半导体结构，请继续参考图15和图16，包括：

衬底200，所述衬底200具有相对的第一面S1和第二面S2，所述衬底200包括沿第一方向X排布的若干列有源区和第一隔离层202，任一列有源区包括若干沿第二方向Y分立排布的有源层201，各有源层201在所述第一面S1或所述第二面S2的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向Y，所述第一隔离层202位于相邻的有源层201之间，相邻两列的有源层201垂直于第二方向Y上的中轴线不重合；

位于衬底200内的若干第一凹槽，所述第一凹槽自第一面S1向第二面S2延伸，所述若干第一凹槽沿第三方向Z排布，所述第一凹槽沿第一方向X贯穿所述有源区，且任一有源层201由相邻两个所述第一凹槽沿第一方向X贯穿，所述第三方向Z与所述第一方向X相互垂直，所述第三方向Z与所述第二方向Y呈锐角夹角；

位于第一凹槽内的字线栅极结构206；

位于有源层201内的第二隔离层207，所述第二隔离层207沿第一方向X贯穿所述有源层201，且所述第二隔离层207位于贯穿所述有源层201的相邻字线栅极结构206之间；

位于衬底200第一面S1上的若干电容结构210，若干所述电容结构210与对应的有源层201电连接；

位于衬底200第二面S2上的若干位线213，所述位线213平行于第三方向Z且沿第一方向X排布，各条所述位线213与若干有源层201电连接。

所述半导体结构，所述字线栅极结构206位于衬底200内，所述位线213与电容结构210分别位于衬底200的两面，使得所述位线与电容结构的形成工艺难度降低，从而能够简化工艺流程，提升了生产效率。

在本实施例中，所述第二隔离层207自衬底200第一面S1向第二面S2延伸；所述第二隔离层207的深度大于或等于字线栅极结构206的深度。

在本实施例中，所述有源层201在第二方向Y上包括相对的第一端和第二端，一个所述电容结构210与所述有源层201的第一端或第二端电连接。

在本实施例中，还包括：位于电容结构210和有源层201之间的电容插塞209；在第一方向X上相邻两个电容结构210沿第一方向X上的中轴线重合，在第三方向Z上相邻两个电容结构210沿第三方向Z上的中轴线不重合。

在另一实施例中，在第一方向上相邻两个电容插塞沿第一方向上的中轴线重合，在第三方向上沿第三方向上的中轴线重合。

在另一实施例中，不包括所述电容插塞，在第三方向上相邻两个电容结构沿第三方向上的中轴线重合。

在本实施例中，还包括：位于衬底200第一面S1的有源层201内的第一源漏掺杂区208；所述电容结构210与所述第一源漏掺杂区208电连接。

在本实施例中，所述字线栅极结构206的顶部表面低于所述衬底200第一面S1表面；所述第一源漏掺杂区208的底部表面低于所述字线栅极结构206的顶部表面。

在本实施例中，所述衬底200第二面S2暴露出所述第一隔离层202底部表面。

在本实施例中，还包括：位于所述衬底200第二面S2的有源层201内的第二源漏掺杂区211；所述位线213与所述第二源漏掺杂区211电连接。

在本实施例中，所述第二源漏掺杂区211的厚度大于所述字线栅极结构206底部的第一隔离层202的厚度。

在本实施例中，所述字线栅极结构206的深度小于所述第一隔离层202的深度。

在本实施例中，还包括：位于位线213和有源层201之间的位线插塞212。

在本实施例中，所述第三方向Z与所述第二方向Y的夹角范围为大于等于18度且小于等于20度。

在本实施例中，所述字线栅极结构206的材料包括多晶硅。

在其他实施例中，所述字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

图17至图19为本发明另一实施例中半导体结构形成过程的结构示意图。

请参考图17，图17为在图5基础上的结构示意图，形成字线栅极结构206之后，在衬底200第一面S1的有源层201内形成第一源漏掺杂区208；在衬底200第一面S1上形成若干电容插塞309，所述电容插塞309与所述第一源漏掺杂区208电连接；在衬底200第一面S1上形成若干电容结构310，所述电容结构310位于电容插塞209上。

在本实施例中，所述第一源漏掺杂区208的底部表面低于所述字线栅极结构206的顶部表面。

所述第一源漏掺杂区208、电容插塞309和电容结构310的形成过程请参考图10至图12，在此不再赘述。

在另一实施例中，能够不形成所述电容插塞，所述电容结构与第一源漏掺杂区直接接触电连接。在第一方向上相邻两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻两个电容结构沿第三方向上的中轴线重合。

请参考图18和图19，图18为图19的俯视图，图19为图18沿剖面线BB1方向的剖面结构示意图，减薄所述衬底200第二面S2，直至暴露出所述第一隔离层202底部表面；减薄所述衬底200第二面S2之后，在有源层201内形成第二隔离层307，所述第二隔离层307沿第一方向X贯穿所述有源层201，且所述第二隔离层307位于贯穿所述有源层201的相邻字线栅极结构206之间。

在本实施例中，所述第二隔离层307自衬底200第二面S2向第一面S1延伸；所述第二隔离层307距衬底200第一面S1的距离小于所述字线栅极结构206距衬底200第一面S1的距离。

所述第二隔离层307的形成方法包括：在有源层201内形成第四凹槽(未图示)，所述第四凹槽自衬底200第二面S2向第一面S1延伸，所述第四凹槽沿第一方向X贯穿所述有源层201，且所述第四凹槽位于贯穿所述有源层201的相邻字线栅极结构206之间；在所述第四凹槽内形成第二隔离层307。

请继续参考图18和图19，形成第二隔离层307之后，在衬底200第二面S2的有源层201内形成第二源漏掺杂区311；在衬底200第二面S2上形成若干位线313以及位于位线313和第二源漏掺杂区311之间的位线插塞312。

所述第二源漏掺杂区311的形成过程请参考图13和图14，所述位线313和位线插塞312的形成过程请参考图15和图16，在此不再赘述。

在本实施例中，所述位线插塞312位于所述第二隔离层307沿第三方向Z上的两侧。

在其他实施例中，能够不形成所述位线插塞。

相应地，本发明实施例还提供一种半导体结构，请继续参考18和图19，18和图19的半导体结构与图15和图16的半导体结构的区别在于，所述第二隔离层307自衬底200第二面S2向第一面S1延伸；所述第二隔离层307距衬底200第一面S1的距离小于所述字线栅极结构206距衬底200第一面S1的间距。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (37)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底具有相对的第一面和第二面，所述衬底包括沿第一方向排布的若干列有源区和第一隔离层，任一列有源区包括若干沿第二方向分立排布的有源层，各有源层在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向，所述第一隔离层位于相邻的有源层之间，相邻两列的有源层垂直于第二方向上的中轴线不重合；

位于衬底内的若干第一凹槽，所述第一凹槽自第一面向第二面延伸，所述若干第一凹槽沿第三方向排布，所述第一凹槽沿第一方向贯穿所述有源区，且任一有源层由相邻两个所述第一凹槽沿第一方向贯穿，所述第三方向与所述第一方向相互垂直，所述第三方向与所述第二方向呈锐角夹角；

位于第一凹槽内的字线栅极结构；

位于有源层内的第二隔离层，所述第二隔离层沿第一方向贯穿所述有源层，且所述第二隔离层位于贯穿所述有源层的相邻字线栅极结构之间；

位于衬底第一面上的若干电容结构，若干所述电容结构与对应的有源层电连接；

位于衬底第二面上的若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源层电连接。

2.如权利要求1所述的半导体结构，其特征在于，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于或等于字线栅极结构的深度。

3.如权利要求1所述的半导体结构，其特征在于，所述有源层在第二方向上包括相对的第一端和第二端，一个所述电容结构与所述有源层的第一端或第二端电连接。

4.如权利要求3所述的半导体结构，其特征在于，在第一方向上相邻两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻的两个电容结构沿第三方向上的中轴线重合。

5.如权利要求1所述的半导体结构，其特征在于，还包括：位于电容结构和有源层之间的电容插塞；在第一方向上相邻的两个电容插塞沿第一方向上的中轴线重合，在第三方向上相邻的两个电容插塞沿第三方向上的中轴线重合。

6.如权利要求1所述的半导体结构，其特征在于，在第三方向上相邻的两个电容结构沿第三方向上的中轴线不重合。

7.如权利要求1所述的半导体结构，其特征在于，还包括：位于衬底第一面的有源层内的第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接。

8.如权利要求7所述的半导体结构，其特征在于，所述字线栅极结构的顶部表面低于所述衬底第一面表面；所述第一源漏掺杂区的底部表面低于所述字线栅极结构的顶部表面。

9.如权利要求8所述的半导体结构，其特征在于，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层距衬底第一面的间距小于所述字线栅极结构距衬底第一面的间距。

10.如权利要求1所述的半导体结构，其特征在于，所述衬底第二面暴露出所述第一隔离层底部表面。

11.如权利要求10所述的半导体结构，其特征在于，还包括：位于所述衬底第二面的有源层内的第二源漏掺杂区；所述位线与所述第二源漏掺杂区电连接。

12.如权利要求11所述的半导体结构，其特征在于，所述第二源漏掺杂区的厚度大于所述字线栅极结构底部的第一隔离层的厚度。

13.如权利要求1所述的半导体结构，其特征在于，所述字线栅极结构的深度小于所述第一隔离层的深度。

14.如权利要求1所述的半导体结构，其特征在于，还包括：位于位线和有源层之间的位线插塞。

15.如权利要求1所述的半导体结构，其特征在于，所述第三方向与所述第二方向的夹角范围为大于等于18度且小于等于20度。

16.如权利要求1所述的半导体结构，其特征在于，所述字线栅极结构的材料包括多晶硅。

17.如权利要求1所述的半导体结构，其特征在于，所述字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

18.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括沿第一方向排布的若干列有源区和第一隔离层，任一列有源区包括若干沿第二方向分立排布的有源层，各有源层在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向，所述第一隔离层位于相邻的有源层之间，相邻两列的有源层垂直于第二方向上的中轴线不重合；

在衬底内形成若干第一凹槽，所述第一凹槽自第一面向第二面延伸，所述若干第一凹槽沿第三方向排布，所述第一凹槽沿第一方向贯穿所述有源区，且任一有源层由相邻两个所述第一凹槽沿第一方向贯穿，所述第三方向与所述第一方向相互垂直，所述第三方向与所述第二方向呈锐角夹角；

在第一凹槽内形成字线栅极结构；

在有源层内形成第二隔离层，所述第二隔离层沿第一方向贯穿所述有源层，且所述第二隔离层位于贯穿所述有源层的相邻字线栅极结构之间；

在衬底第一面上形成若干电容结构，若干所述电容结构与对应的有源层电连接；

在衬底第二面上形成若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源层电连接。

19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于或等于字线栅极结构的深度。

20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第二隔离层的形成方法包括：形成字线栅极结构之后，形成电容结构之前，在有源层内形成第四凹槽，所述第四凹槽自衬底第一面向第二面延伸，所述第四凹槽沿垂直于衬底表面的方向贯穿所述有源层，且所述第四凹槽位于贯穿所述有源层的相邻字线栅极结构之间；在所述第四凹槽内形成第二隔离层。

21.如权利要求18所述的半导体结构的形成方法，其特征在于，所述有源层在第二方向上包括相对的第一端和第二端，一个所述电容结构与所述有源层的第一端或第二端电连接。

22.如权利要求21所述的半导体结构的形成方法，其特征在于，在第一方向上相邻的两个电容结构沿第一方向上的中轴线重合，在第三方向上相邻的两个电容结构沿第三方向上的中轴线重合。

23.如权利要求21所述的半导体结构的形成方法，其特征在于，形成电容结构之前，还包括：形成位于电容结构和有源层之间的电容插塞；在第一方向上相邻两个电容插塞沿第一方向上的中轴线重合，在第三方向上相邻两个电容插塞沿第三方向上的中轴线重合。

24.如权利要求23所述的半导体结构的形成方法，其特征在于，在第三方向上相邻的两个电容结构沿第三方向上的中轴线不重合。

25.如权利要求18所述的半导体结构的形成方法，其特征在于，形成字线栅极结构之后，形成电容结构之前，还包括：在衬底第一面的有源层内形成第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接。

26.如权利要求25所述的半导体结构的形成方法，其特征在于，所述字线栅极结构的顶部表面低于所述衬底第一面表面；所述第一源漏掺杂区的底部表面低于所述字线栅极结构的顶部表面。

27.如权利要求25所述的半导体结构的形成方法，其特征在于，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层距衬底第一面的间距小于所述字线栅极结构距衬底第一面的间距。

28.如权利要求27所述的半导体结构的形成方法，其特征在于，所述第二隔离层的形成方法包括：形成字线栅极结构和电容结构之后，在有源层内形成第四凹槽，所述第四凹槽自衬底第二面向第一面延伸，所述第四凹槽沿垂直于衬底表面的方向贯穿所述有源层，且所述第四凹槽位于贯穿所述有源层的相邻字线栅极结构之间；在所述第四凹槽内形成第二隔离层。

29.如权利要求28所述的半导体结构的形成方法，其特征在于，在有源层内形成第四凹槽之前，还包括：减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面。

30.如权利要求18所述的半导体结构的形成方法，其特征在于，所述字线栅极结构的深度小于所述第一隔离层的深度。

31.如权利要求30所述的半导体结构的形成方法，其特征在于，在衬底第二面上形成若干位线之前，还包括：减薄所述衬底第二面，直至暴露出所述第一隔离层底部表面。

32.如权利要求31所述的半导体结构的形成方法，其特征在于，减薄所述衬底第二面之后，还包括：在所述衬底第二面的有源层内形成第二源漏掺杂区；所述位线与所述第二源漏掺杂区电连接。

33.如权利要求32所述的半导体结构的形成方法，其特征在于，所述第二源漏掺杂区的厚度大于所述字线栅极结构底部的第一隔离层的厚度。

34.如权利要求18所述的半导体结构的形成方法，其特征在于，形成位线之前，还包括：形成位于位线和有源层之间的位线插塞。

35.如权利要求18所述的半导体结构的形成方法，其特征在于，所述字线栅极结构的材料包括多晶硅。

36.如权利要求18所述的半导体结构的形成方法，其特征在于，所述字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。

37.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第三方向与所述第二方向的夹角范围为大于等于18度且小于等于20度。

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