TWI738076B - 包括垂直電晶體之裝置及其相關方法 - Google Patents

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Abstract

一種裝置包含包括一半導電支柱之一垂直電晶體，該半導電支柱包含一源極區域、一汲極區域及在該源極區域與該汲極區域之間垂直延伸之一通道區域。該通道區域包含氧化物半導體材料。該垂直電晶體進一步包含：至少一閘極電極，其橫向鄰近該半導電支柱；一閘極介電材料，其橫向介於該半導電支柱與該至少一閘極電極之間；及空隙空間，其等垂直鄰近該閘極介電材料且橫向介於該至少一閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。亦揭示相關裝置、電子系統及方法。

Description

包括垂直電晶體之裝置及其相關方法
本發明之實施例係關於半導體裝置設計及製造之領域。更明確言之，本文中所揭示之實施例係關於包括具有在一半導電支柱與一閘極電極之間延伸之實質上無材料之一體積之垂直電晶體的半導體裝置結構，及相關半導體裝置、電子系統及方法。
記憶體裝置通常提供為電腦或其他電子裝置中之內部積體電路。存在諸多類型之記憶體，包括(但不限於)：隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體及電阻可變記憶體。電阻可變記憶體之非限制性實例包括電阻性隨機存取記憶體(ReRAM)、導電橋隨機存取記憶體(導電橋RAM)、磁性隨機存取記憶體(MRAM)、相變材料(PCM)記憶體、相變隨機存取記憶體(PCRAM)、自旋力矩轉移隨機存取記憶體(STTRAM)、基於氧空位之記憶體及可程式化導體記憶體。
一記憶體裝置之一典型記憶體胞元包括至少一存取裝置(諸如一電晶體)及至少一記憶體儲存結構(諸如一電容器)。半導體裝置之現代應用可採用配置於展現記憶體胞元之列及行之記憶體陣列中之大量記憶體胞元。例如，儲存元件可包括一電容器(例如，有時被稱為一「胞元電容器」或一「儲存電容器」)，該電容器經組態以儲存藉由該電容器中之儲存電荷定義之一邏輯狀態(例如，0或1之二進制值)。電晶體在此項技術中可被稱為一「存取電晶體」。電晶體習知地包括介於一對源極/汲極區域之間的一通道區域且進一步包括經組態以透過該通道區域使該等源極/汲極區域彼此電連接之一閘極。該通道區域習知地包括一半導體材料(諸如矽)。
為對電容器充電、放電、讀取電容器或對電容器再充電，將電晶體選擇性地轉變至一「接通」狀態，其中電流透過電晶體之通道區域在源極區域與汲極區域之間流動。可將電晶體選擇性地轉變至一「關斷」狀態，其中實質上停止電流流動。在該「關斷」狀態中，需要電容器保持電荷不變。然而，習知揮發性記憶體胞元之電容器可能會隨時間展現電流之放電及經儲存電荷之一所得損失。因此，即使在未選擇記憶體胞元時之「關斷」狀態中，電流仍可自電容器流動。
半導體行業之一持續目標係增加記憶體裝置之記憶體密度(例如，每記憶體晶粒之記憶體胞元之數目)。雖然包括電晶體之記憶體胞元之記憶體裝置之佔據面積繼續按比例縮小以增加記憶體密度，但減小記憶體胞元之一或多個組件之大小可能會對效能產生負面影響。例如，對於包括由一習知半導體材料(例如，矽、多晶矽)形成之一通道區域之一習知電晶體，減小該通道區域與一閘極電極之間的一閘極介電材料之一厚度可最初減小該電晶體之關斷電流(IOFF )，但達到該閘極介電材料之最小厚度之一限制，在該限制下，關斷電流歸因於習知半導體材料之帶間穿隧及相對較低帶隙而開始非所要地增加。因此，在按比例縮小發生且電晶體結構之大小減小時，將需要不會對效能(諸如切換速度)產生負面影響之用於製造密集堆積之記憶體胞元之改良技術。
在一些實施例中，一種裝置包含一垂直電晶體。該垂直電晶體包含一半導電支柱，該半導電支柱包含一源極區域、一汲極區域及在該源極區域與該汲極區域之間垂直延伸之一通道區域。該通道區域包含具有大於1.65電子伏特之一帶隙之一半導體材料。該垂直電晶體進一步包含：至少一閘極電極，其橫向鄰近該半導電支柱；一閘極介電材料，其橫向介於該半導電支柱與該至少一閘極電極之間；及空隙空間，其等垂直鄰近該閘極介電材料且橫向介於該至少一閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
在額外實施例中，一種電子系統包含一輸入裝置、一輸出裝置、可操作地耦合至該輸入裝置及該輸出裝置之一處理器裝置，及可操作地耦合至該處理器裝置之一記憶體裝置。該記憶體裝置包含至少一垂直電晶體，該至少一垂直電晶體包含：一支柱結構，其包含垂直介於一源極區域與一汲極區域之間的一通道區域；一介電材料，其橫向鄰近該通道區域；及一閘極電極，其橫向鄰近該介電材料且具有大於該支柱結構之該通道區域之高度的一高度。空隙空間橫向介於該閘極電極與該支柱結構之部分之間。該通道區域包含具有大於1.65電子伏特之一帶隙之一半導體材料。
在進一步實施例中，一種製造一裝置之方法包含形成一堆疊，該堆疊包含一第一導電材料、在該第一導電材料上之一半導電材料及在該半導電材料上之一第二導電材料。圖案化該第一導電材料以形成一半導電支柱之一汲極區域，圖案化該半導電材料以形成該半導電支柱之一通道區域，該半導電材料包含具有大於1.65電子伏特之一帶隙之一半導電材料，且圖案化該第二導電材料以形成該半導電支柱之一源極區域。該方法進一步包含：形成一閘極介電材料及一閘極電極以橫向鄰近該半導電支柱，該閘極介電材料介於該閘極電極與該半導電支柱之間；及形成空隙空間，該等空隙空間垂直鄰近該閘極介電材料且橫向介於該閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
在又進一步實施例中，一種操作一裝置之方法包含將小於或等於約1.9 V之一電壓施加至一閘極電極以將一垂直電晶體自一「關斷」狀態切換至一「接通」狀態，該垂直電晶體包含：一半導電支柱，其包含在一源極區域與汲極區域之間垂直延伸之一通道區域，該通道區域包含氧化物半導體材料；該閘極電極，其橫向鄰近該半導電支柱；一閘極介電材料，其橫向介於該半導電支柱與該閘極電極之間；及空隙空間，其等垂直鄰近該閘極介電材料且橫向介於該閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
相關申請案之交叉參考 本申請案主張於2018年10月9日針對「Semiconductor Devices Including Vertical Transistors, and Related Methods」申請之美國臨時專利申請案第62/743,139號之申請日期之權利。
本文所包含之圖解並不意欲為任何特定系統、半導體結構或半導體裝置之實際視圖，而僅為用於描述本文中之實施例之理想化表示。圖中共有之元件及特徵可保持相同數字標識，惟以下情況除外：為便於遵循描述，對於大部分，元件符號以其上引入或最充分描述元件之圖式之編號開始。
以下描述提供特定細節(諸如材料類型、材料厚度及處理條件)以便提供本文中所描述之實施例之一透徹描述。然而，一般技術人員將理解，可在不採用此等特定細節之情況下實踐本文中所揭示之實施例。實際上，可結合半導體行業中所採用之習知製造技術實踐實施例。另外，本文中所提供之描述並未形成一半導體裝置結構之一完整描述或用於製造一半導體裝置之一程序流程之一完整描述。下文描述之結構並未形成完整半導體裝置結構或用於處理半導體裝置結構之系統。下文僅詳細描述理解本文中所描述之實施例所需之該等程序動作及結構。形成一完整半導體裝置結構或用於處理一半導體裝置結構之一系統之額外動作可藉由習知技術來執行。
如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂及包括達到一般技術人員將理解該給定參數、性質或條件符合一差異度(諸如在可接受製造容限內)之一程度。藉由實例，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可滿足至少90.0%、滿足至少95.0%、滿足至少99.0%、甚至滿足至少99.9%或甚至滿足100.0%。
如本文中所使用，關於一特定參數之一數值之術語「大約」或「近似」包括該數值及一般技術人員將理解之在該特定參數之可接受容限內之與該數值之一差異度。例如，關於一數值之「大約」或「近似」可包括在該數值之90.0%至110.0%之一範圍內之額外數值，諸如在數值之95.0%至105.0%之一範圍內、在數值之97.5%至102.5%之一範圍內、在數值之99.0%至101.0%之一範圍內、在數值之99.5%至100.5%之一範圍內或在數值之99.9%至100.1%之一範圍內。
如本文中所使用，空間關係術語(諸如「在…下面」、「在…下方」、「下」、「底部」、「上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者)可為易於描述而用於描述如圖中所繪示之一元件或特徵與另一(些)元件或特徵之關係。除非另有指定，否則該等空間關係術語旨在涵蓋除如圖中所描繪之定向之外之不同材料定向。例如，若將圖中之材料反轉，則描述為在其他元件或特徵「下方」或「下面」或「之下」或「底部上」之元件將接著定向於其他元件或特徵之「上方」或「頂部上」。因此，取決於使用術語之背景內容，術語「下方」可涵蓋上方及下方兩種定向，此對於一般技術者人員係顯而易見的。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉等)且相應地解釋本文中所使用之空間關係描述符。
如本文中所使用，「及/或」包括相關聯列舉項之一或多者之任一組合及全部組合。
如本文中所使用，術語「經組態」係指至少一結構及至少一設備之一或多者以一預定方式促進該結構及該設備之一或多者之操作之一大小、形狀、材料組合物、定向及配置。
如本文中所使用，術語「縱向」、「垂直」、「橫向」及「水平」係關於在其中或其上形成一或多個結構及/或特徵之一基板(例如，基底材料、基底結構、基底構造等)之一主平面且並不一定藉由地球引力場予以定義。一「橫向」或「水平」方向係實質上平行於該基板之主平面之一方向，而一「縱向」或「垂直」方向係實質上垂直於該基板之主平面之一方向。基板之主平面係藉由基板之相較於基板之其他表面具有一相對較大面積之一表面予以界定。
根據本文中所描述之實施例，一種半導體裝置包含一垂直電晶體。該垂直電晶體包含一半導電支柱，該半導電支柱包含一源極區域、一汲極區域及在該源極區域與該汲極區域之間垂直延伸之一通道區域。該通道區域包含具有大於1.65電子伏特(eV)之一帶隙之一半導體材料。該垂直電晶體進一步包含：至少一閘極電極，其橫向鄰近該半導電支柱；一閘極介電材料，其橫向介於該半導電支柱與該至少一閘極電極之間；及空隙空間，其等垂直鄰近該閘極介電材料且橫向介於該至少一閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
根據本文中所描述之額外實施例，一種電子系統包含一輸入裝置、一輸出裝置、可操作地耦合至該輸入裝置及該輸出裝置之一處理器裝置，及可操作地耦合至該處理器裝置之一記憶體裝置。該記憶體裝置包含至少一垂直電晶體，該至少一垂直電晶體包含：一支柱結構，其包含垂直介於一源極區域與一汲極區域之間的一通道區域；一介電材料，其橫向鄰近該通道區域；及一閘極電極，其橫向鄰近該介電材料且具有大於該支柱結構之該通道區域之高度的一高度。空隙空間橫向介於該閘極電極與該支柱結構之部分之間。該通道區域包含具有大於1.65電子伏特(eV)之一帶隙之一半導體材料。
根據本發明之實施例之製造一半導體裝置之方法包括形成一堆疊，該堆疊包含一第一導電材料、在該第一導電材料上之一半導電材料及在該半導電材料上之一第二導電材料。圖案化該第一導電材料以形成一半導電支柱之一汲極區域，圖案化該半導電材料以形成該半導電支柱之一通道區域，該半導電材料包含具有大於1.65電子伏特之一帶隙之一半導電材料，且圖案化該第二導電材料以形成該半導電支柱之一源極區域。該方法進一步包含：形成一閘極介電材料及一閘極電極以橫向鄰近該半導電支柱，該閘極介電材料介於該閘極電極與該半導電支柱之間；及形成空隙空間，該等空隙空間垂直鄰近該閘極介電材料且橫向介於該閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
根據本發明之實施例之操作一半導體裝置之方法包括將在自約1.5 V至約3.5 V延伸之一範圍內之一電壓(諸如約1.9 V之一電壓)施加至一閘極電極以將一垂直電晶體自一「關斷」狀態切換至一「接通」狀態。
圖1A至圖1E繪示製造一半導體裝置結構100 (圖1E)之一方法。圖1A繪示一材料堆疊102，其包括一導電材料104、在導電材料104上之一半導體材料106及在半導體材料106上之另一導電材料108。
接著參考圖1B，可使堆疊102之至少一部分經受至少一材料移除程序(例如，至少一蝕刻程序)以形成一半導電支柱110，半導電支柱110包含一汲極區域116、一源極區域118及在汲極區域116與源極區域118之間垂直延伸之一通道區域120 (圖1C)。汲極區域116可包含導電材料104 (圖1A)之一剩餘(例如，未移除)部分，源極區域118可包含導電材料108 (圖1A)之一剩餘部分，且通道區域120可包含半導體材料106之一剩餘部分。另外，如圖1B中所展示，一數位線122 (例如，資料線、位元線)可包含導電材料104之另一剩餘部分。在額外實施例中，數位線122並非由導電材料104 (圖1A)形成。例如，導電材料104 (圖1A)可形成於數位線122上或上方，使得使用(例如，沈積、蝕刻)導電材料104以形成汲極區域116而非數位線122。半導電支柱110可實質上垂直於數位線122之一上表面112延伸。
半導體材料106可包含經組態以回應於將一合適電壓(例如，一臨限電壓、一設定偏壓電壓、一讀取偏壓電壓)施加至垂直電晶體126 (圖1D)而傳導電流之一材料。例如，半導體材料106可包含具有大於多晶矽之一帶隙(諸如大於1.65電子伏特(eV)之一帶隙)之一半導電材料。具有大於多晶矽之一帶隙可減小包括半導體材料106之一垂直電晶體之關斷狀態電流。例如，半導體材料106可包含氧化物半導體材料，諸如氧化鋅錫(Znx Sny O，通常被稱為「ZTO」)、氧化銦鋅(Inx Zny O，通常被稱為「IZO」)、氧化鎵(GaOx )、氧化鋅(Znx O)、氧化銦鎵(通常被稱為「IGO」)、銦鎵鋅氧化物(Inx Gay Znz O，通常被稱為「IGZO」)、銦鎵矽氧化物(Inx Gay Siz Oa ，通常被稱為「IGSO」)、氧化銦(InOx 、In2 O3 )、氧化錫(Snx O)、氧化鈦(Tix O)、氮氧化鋅(Znx ONz )、氧化鎂鋅(Mgx Zny O)、氧化銦鋅(Inx Zny O)、銦鎵鋅氧化物(Inx Gay Znz O)、鋯銦鋅氧化物(Zrx Iny Znz O)、鉿銦鋅氧化物(Hfx Iny Znz O)、錫銦鋅氧化物(Snx Iny Znz O)、鋁錫銦鋅氧化物(Alx Sny Inz Zna O)、矽銦鋅氧化物(Six Iny Znz O)、氧化鋅錫(Znx Sny O)、鋁鋅錫氧化物(Alx Zny Snz O)、鎵鋅錫氧化物(Gax Zny Snz O)、鋯鋅錫氧化物(Zrx Zny Snz O)、銦鎵矽氧化物(Inx Gay Siz O)或一類似材料。以上包括「x」、「y」、「z」及「a」之至少一者之式(例如，Znx Sny O、Inx Zny O、Inx Gay Znz O、Inx Gay Siz O、Alx Sny Inz Zna O)表示複合材料，該複合材料針對氧(O)之每一個原子含有一個元素之「x」個原子、另一元素(若有)之「y」個原子、一額外元素(若有)之「z」個原子及另一元素(若有)之「d」個原子之一平均比率。在式表示相對原子比而非嚴格化學結構時，半導體材料106可包含一化學計量化合物或一非化學計量化合物，且「x」、「y」、「z」及「a」之值可為整數或可為非整數。如本文中所使用，術語「非化學計量化合物」意謂及包括具有不能藉由明確定義之自然數之一比率表示且違反定比定律之一元素成分之一化學化合物。在其他實施例中，半導體材料106可包含基於硫屬元素之材料。如本文中所使用，術語「硫屬元素」係指元素週期表之VI族之一元素，諸如氧O)、硫(S)、硒(Se)或碲(Te)。藉由非限制性實例，用於半導體材料之基於硫屬元素之材料可包括：As及Te化合物，諸如As2 Te3 ；As及Se化合物，諸如As2 Se3 ；As、Te及Ge化合物，諸如As30 Te45 Ge25 ；As、Se及Ge化合物，諸如As28 Se42 Ge30 ；As、S、Se及Ge化合物，諸如As30 S12 Se33 Ge25 ；及As、Te、Ge、Si、In化合物，諸如As37 Te39 Ge9 Si14 In。在又進一步實施例中，半導體材料106可包含一III-V族半導電材料，其係指元素週期表之III族及V族之元素之半導電化合物，包括(但不限於) GaAs、GaP及GaN。因此，半導體材料106可包含二元化合物、三元化合物或四元化合物。半導體材料106可無摻雜物(例如，無摻雜)。
導電材料104及另一導電材料108可各個別地包含：金屬材料，舉例而言，諸如鎢、鈦、鎳、鉑、銠、釕、鋁、銅、鉬、銥、銀、金、金屬合金；含金屬材料(例如，金屬氮化物、金屬矽化物、金屬碳化物、金屬氧化物)；包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦鋁(TiAlN)、氧化銥(IrOx )、氧化釕(RuOx )、其等之合金之至少一者之材料；導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺等)；多晶矽；展現導電性之其他材料或其等之組合。
繼續參考圖1B，可將半導電支柱110之通道區域120形成至一厚度T120 (例如，橫向尺寸)及至一高度H120 (例如，垂直尺寸)。該高度H120 可在自約300 Å至約2000 Å之一範圍內、在自約500 Å至約1500 Å之一範圍內或在自約300 Å至約500 Å之一範圍內延伸。厚度T120 可在自約500 Å至約2000 Å之一範圍內或在自約1000 Å至約2000 Å之一範圍內延伸。通道區域120之高度H120 可小於一習知裝置之一習知半導電通道區域(例如，一習知多晶矽通道區域)。通道區域120之半導體材料(例如，氧化物半導體材料)之(相較於習知半導體材料)相對較大帶隙促進減小通道區域120之高度H120 (例如，減小汲極區域116與源極區域118之間的距離)，同時相對於習知裝置增加接通電流(ION )且維持(或甚至改良)關斷電流(IOFF )。
接著參考圖1C，可在半導電支柱110之表面(例如，上表面、橫向表面)上方形成(例如，保形地形成)一閘極介電材料123。可在閘極介電材料123之至少一部分上方形成(例如，保形地形成)一閘極電極材料124。閘極介電材料123及閘極電極材料124可藉由(例如)原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、低壓化學氣相沈積(LPCVD)、電漿增強型化學氣相沈積(PECVD)、另一沈積方法或其等之組合來形成。
閘極介電材料123可包含電絕緣材料，諸如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃、二氧化矽、二氧化鈦、二氧化鋯、二氧化鉿、氧化鉭、氧化鎂、氧化鋁、氧化鈮、氧化鉬、氧化鍶、氧化鋇、氧化釔、氮化物材料(例如，氮化矽(Si3 N4 ))、氮氧化物(例如，氮氧化矽)、另一閘極介電材料、介電碳氮化物材料(例如，碳氮化矽(SiCN))、介電碳氮氧化物材料(例如，碳氮氧化矽(SiOCN))、另一材料或其等之組合。
閘極電極材料124可包括導電材料，舉例而言，諸如：鎢、鈦、鎳、鉑、釕、鋁、銅、鉬、金、金屬合金；含金屬材料(例如，金屬氮化物、金屬矽化物、金屬碳化物、金屬氧化物)；包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦鋁(TiAlN)、元素鈦(Ti)、元素鉑(Pt)、元素銠(Rh)、元素釕(Ru)、元素鉬(Mo)、元素銥(Ir)、氧化銥(IrOx )、氧化釕(RuOx )、元素鎢(W)、元素鋁(Al)、元素銅(Cu)、元素金(Au)、元素銀(Ag)、多晶矽、其等之合金之至少一者之材料；導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺等)；多晶矽；展現導電性之其他材料或其等之組合。在一些實施例中，閘極電極材料124包含導電金屬材料。
接著參考圖1D，可使閘極介電材料123及閘極電極材料124之各者之一部分經受至少一材料移除程序(例如，經圖案化)以形成包括半導電支柱110、閘極介電材料123及閘極電極128之一垂直電晶體126。可使用本文中未詳細描述之習知程序(例如，化學機械平坦化程序、濕式蝕刻程序、乾式蝕刻程序)圖案化閘極介電材料123及閘極電極材料124。如圖1D中所展示，閘極介電材料123經圖案化使得閘極介電材料123之一部分保留於半導電支柱110之通道區域120與閘極電極128之間。閘極介電材料123可經形成使得閘極介電材料123具有一高度H123 (例如，垂直尺寸)及一厚度T123 (例如，橫向尺寸)，且閘極電極128可經形成使得閘極電極128具有一厚度T128 (例如，橫向尺寸)及一高度H128 (例如，垂直尺寸)。
可基於通道區域120之半導電材料之組合物及/或基於通道區域120之高度H120 來選擇閘極介電材料123之厚度T123 。閘極介電材料123之厚度T123 可經定製以達成用於操作中之垂直電晶體126之所要電性質，舉例而言，諸如用以將垂直電晶體126切換至「接通」狀態中之一所要驅動電壓(例如，來自一存取線驅動器)。此處，閘極介電材料123之厚度T123 可小於習知裝置之一閘極介電材料之一厚度，因為垂直電晶體126 (其包括包含一相對較大帶隙之通道區域120)之閘極介電材料123由於帶間穿隧而並不展現許多習知裝置(例如，包括習知通道區域組態(諸如具有相對較低帶隙之通道區域)之裝置)所展現之非所要關斷電流行為。閘極介電材料123之厚度T123 可經形成以在自約10 Å至約100 Å (諸如自約20 Å至約50 Å或自約10 Å至約20 Å)之一範圍內延伸。
閘極電極128之厚度T128 可在自約30 Å至約150 Å之一範圍內延伸且可為約90 Å。閘極電極128之高度H128 可在自約100 Å至約1000 Å之一範圍內延伸且可為約650 Å。可至少部分基於閘極電極128之所要電阻率性質來選擇閘極電極128之厚度T128 及高度H128 ，如下文進一步詳細描述。
可圖案化閘極介電材料123使得高度H123 小於閘極電極128之高度H128 。在一些實施例中，閘極介電材料123之高度H123 與閘極電極128之高度H128 之一比率係在自約1:2至約1:10之一範圍內(諸如約1:3)。可至少部分基於閘極電極128與半導電支柱110之間的空隙空間之所要尺寸來選擇閘極介電材料123之高度H123 ，如下文進一步詳細描述。
因為閘極介電材料123之高度H123 小於閘極電極128之高度H128 ，所以在半導電支柱110與閘極電極128之各者之間延伸之體積127之部分實質上無材料。實質上無材料之各體積127之部分可包含在閘極介電材料123上方垂直延伸之一第一部分及在閘極介電材料123下方垂直延伸之一第二部分。體積127之第一部分可在閘極電極128之一上垂直邊界與閘極介電材料123之一上表面之間垂直延伸。另外，體積127之第一部分可在半導電支柱110之一外橫向表面與閘極電極128之面向半導電支柱110之外橫向表面(例如，與該外橫向表面相對)之一內橫向表面之間橫向延伸。體積127之第二部分可在閘極介電材料123之一下表面與數位線122之上表面112之間垂直延伸。體積127之第二部分可在半導電支柱110之外橫向表面與閘極電極128之內橫向表面之間橫向延伸。
可選擇閘極電極128之各者之高度H128 及/或厚度T128 以獲得操作中之垂直電晶體126之所要電性質。閘極電極128之電阻可影響操作中之垂直電晶體126之切換速度。例如，減小閘極電極128之電阻同時亦減小垂直電晶體126之電容(例如，藉助於閘極電極128與半導電支柱110之間的空隙空間，如下文進一步詳細描述)可降低垂直電晶體126之切換速度。可藉由增加閘極電極128之體積來減小各閘極電極128之電阻。因此，可藉由增加閘極電極128之高度H128 及/或厚度T128 來減小各閘極電極128之電阻。
然而，增加閘極電極128之高度H128 增加閘極電極128與半導電支柱110之汲極區域116及源極區域118之重疊，且可因此增加所謂的「重疊電容」。增加該重疊電容可增加垂直電晶體126之總電容。為減小垂直電晶體126之電容，可在閘極電極128與汲極區域116及源極區域118之間形成一絕緣區域，如參考圖1E所描述。
接著參考圖1E，可在閘極電極128及半導電支柱110之部分上方形成(例如，非保形地沈積)一介電材料130以形成一半導體裝置結構134。介電材料130可經形成使得在半導電支柱110與閘極電極128之間延伸之實質上無材料之體積127之部分保持實質上無材料且形成空隙空間132。
一些空隙空間132可在閘極介電材料123上方垂直延伸，且其他空隙空間132可在閘極介電材料123下方垂直延伸。在閘極介電材料123上方垂直延伸之空隙空間132可在閘極電極128之上垂直邊界與閘極介電材料123之上表面之間垂直延伸，且可在半導電支柱110之外橫向表面與閘極電極128之內橫向表面之間橫向延伸。例如，在閘極介電材料123上方垂直延伸之空隙空間132可在閘極電極128與半導電支柱110之源極區域118之間橫向延伸。在一些實施例中，在閘極介電材料123下方垂直延伸之空隙空間132在閘極電極128之下垂直邊界與閘極介電材料123之下表面之間垂直延伸。在此等實施例中，介電材料130可在數位線122之上表面112上方延伸且界定在閘極介電材料123下方垂直延伸之空隙空間132之一下垂直邊界。在其他實施例中，在閘極介電材料123下方垂直延伸之空隙空間132在數位線122之上表面112與閘極介電材料123之下表面之間垂直延伸。在此等實施例中，介電材料130可能不會在半導電支柱110之外橫向表面與閘極電極128之內橫向表面之間橫向延伸，如藉由圖1E中之虛線111所指示。在閘極介電材料123下方垂直延伸之空隙空間132可在半導電支柱110之外橫向表面與閘極電極128之內橫向表面之間橫向延伸。例如，在閘極介電材料123下方垂直延伸之空隙空間132可在閘極電極128與半導電支柱110之汲極區域116之間橫向延伸。
如先前所陳述，可選擇閘極介電材料123之高度H123 使得空隙空間132具有足以有效地減小汲極區域116及源極區域118與閘極電極128之間的總電容之一高度H132 。可選擇閘極介電材料123之高度H123 使得可至少部分基於閘極電極128與半導電支柱110之間的空隙空間132之所要尺寸來選擇各自上空隙空間132及下空隙空間132，如下文進一步詳細描述。在一些實施例中，高度H132 可在自約100 Å延伸至約450 Å之一範圍內。
空隙空間132使垂直電晶體126之汲極區域116及源極區域118之各者與閘極電極128電絕緣。如先前所論述，使汲極區域116及源極區域118之各者與閘極電極128電絕緣減小重疊電容及因此垂直電晶體126之總電容。除了電阻之外，垂直電晶體126之電容亦判定包含垂直電晶體126之一半導體裝置可操作之最大速度。更明確言之，電容愈低，該半導體裝置可操作愈快。因此，包含本發明之垂直電晶體126之一半導體裝置(例如，一記憶體裝置)可在習知驅動電壓(例如，約3 V)下以快於不包括本發明之垂直電晶體126之一習知半導體裝置之一速度操作。
在使用及操作中，可藉由透過與垂直電晶體126相關聯之一列施加一電壓及施加與垂直電晶體126之一行相關聯之一電壓(例如，經由(例如)與(例如)源極區域118相關聯之一源極線)，來存取一陣列內之一個別垂直電晶體126。為存取一特定垂直電晶體126，可對與垂直電晶體126相關聯之閘極電極128提供一電壓。回應於一足夠電壓(例如，具有大於一臨限電壓之一量值之一電壓)，一電流可在一「接通」狀態中在源極區域118與汲極區域116之間的通道區域120中流動。因此，可透過垂直電晶體126回應於使閘極電極128曝露至臨限電壓而存取電容器中之記憶體材料。
在額外實施例中，通道區域120之半導體材料(例如，氧化物半導體材料)之(相較於習知半導體材料)相對較大帶隙及減小通道區域120之高度H120 實現將垂直電晶體126切換至一「接通」狀態所需之電壓(例如，驅動電壓)之減小，同時相對於習知裝置維持垂直電晶體126一電阻及電容。在此等實施例中，垂直電晶體126經組態以在將小於約3 V之一電壓施加至至少一閘極電極128之後切換至一「接通」狀態。在一些實施例中，垂直電晶體126經組態以在施加小於約2 V之一電壓、在自約1 V與2 V之一範圍內之一電壓或小於或等於約1.9 V之一電壓之後切換至一「接通」狀態。在又進一步實施例中，相對於習知裝置，通道區域120之半導體材料(例如，氧化物半導體材料)之(相較於習知半導體材料)相對較大帶隙及減小通道區域120之高度H120 可實現切換垂直電晶體126所需之電壓之減小，而閘極介電材料123及閘極電極128之尺寸可經組態以相對於習知裝置減小垂直電晶體126之有效電阻及電容，如本文中所描述。
總體上，可藉由減小垂直電晶體126之一或多個組件之大小同時積極地影響其效能來使包括垂直電晶體126之記憶體胞元之大小減小。如先前所論述，包含高帶隙材料之通道區域120相對於具有低帶隙材料之一通道區域具有一減小之高度H120 。減小高度H120 提供閘極電極128之高度H128 之一對應減小。雖然閘極電極128之高度H128 可相對於習知裝置減小，但閘極電極128之高度H128 大於通道區域120之高度H120 以減小閘極電極128之電阻。在一些實施例中，通道區域120之高度H120 與閘極電極128之高度H128 之一比率係大於或等於1:2 (諸如在自約1:2延伸至約1:5之一範圍內)且可為約1:3。閘極電極128相對於通道區域120之高度H120 之經增加相對高度H128 可增加垂直電晶體126之電容。因此，在汲極區域116及源極區域118與閘極電極128之間提供空隙空間132以減小垂直電晶體126之電容。鑑於前文，根據本發明之實施例之垂直電晶體126之有效電阻及電容相較於習知裝置可減小達約20%，從而導致相對增加之切換速度。
根據本發明之實施例之包括半導體裝置結構(例如，先前參考圖1A至圖1E所描述之結構100)之半導體裝置(例如，先前參考圖1E所描述之半導體裝置結構134)可用於本發明之電子系統之實施例中。例如，圖2係根據本發明之實施例之一闡釋性電子系統200的一方塊圖。例如，電子系統200可包含(例如)一電腦或電腦硬體組件、一伺服器或其他網路連結硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如，音樂)播放器、一Wi-Fi或具蜂巢式功能之平板電腦(舉例而言，諸如iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統200包括至少一記憶體裝置202。至少一記憶體裝置202可包括(例如)半導體裝置結構(例如，先前參考圖1A至圖1E所描述之結構100)之一實施例。電子系統200可進一步包括至少一電子信號處理器裝置204 (通常被稱為一「微處理器」)。電子系統200可進一步包括用於由一使用者將資訊輸入至電子系統200中之一或多個輸入裝置206，舉例而言，諸如一滑鼠或其他指標裝置、一鍵盤、一觸控墊、一按鈕或一控制面板。電子系統200可進一步包括用於向一使用者輸出資訊(例如，視覺或音訊輸出)之一或多個輸出裝置208，舉例而言，諸如一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置206及輸出裝置208可包含既可用於將資訊輸入至電子系統200亦可向一使用者輸出視覺資訊之一單個觸控螢幕裝置。一或多個輸入裝置206及輸出裝置208可與記憶體裝置202及電子信號處理器裝置204之至少一者電通信。
下文描述本發明之額外非限制實例性實施例。
實施例1：一種裝置，其包含一垂直電晶體，該垂直電晶體包含：一半導電支柱，其包含一源極區域、一汲極區域及在該源極區域與該汲極區域之間垂直延伸之一通道區域，該通道區域包含具有大於1.65電子伏特之一帶隙之一半導電材料；至少一閘極電極，其橫向鄰近該半導電支柱；一閘極介電材料，其橫向介於該半導電支柱與該至少一閘極電極之間；及空隙空間，其等垂直鄰近該閘極介電材料且橫向介於該至少一閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
實施例2：如實施例1之裝置，其中該閘極介電材料在該半導電支柱之該通道區域與該至少一閘極電極之間橫向延伸。
實施例3：如實施例1及2中任一項之裝置，其中該閘極介電材料之一高度與該至少一閘極電極之一高度之一比率係在自約1:2至約1:10之一範圍內。
實施例4：如實施例1及2中任一項之裝置，其中該閘極介電材料之一高度與該至少一閘極電極之一高度之一比率係約1:3。
實施例5：如實施例1至4中任一項之裝置，其進一步包含：一第一空隙空間，其垂直位於該閘極介電材料之一部分上方且橫向介於該源極區域與該至少一閘極電極之間；及一第二空隙空間，其垂直位於閘極介電材料之另一部分下方且橫向介於該汲極區域與該至少一閘極電極之間。
實施例6：如實施例5之裝置，其中該第一空隙空間及該第二空隙空間之各者具有在自約100 Å至約450 Å之一範圍內之一高度。
實施例7：如實施例1至6中任一項之裝置，其中該通道區域之一高度係在自約300 Å至約2000 Å之一範圍內。
實施例8：如實施例1至7中任一項之裝置，其中該通道區域之一高度與該至少一閘極電極之一高度之一比率係大於1:2。
實施例9：如實施例1至8中任一項之裝置，其中該通道區域包含ZTO、IZO、ZnOx 、IGZO、IGSO、InOx 、In2 O3 、SnO2 、TiOx 、Znx Oy Nz 、Mgx Zny Oz 、Inx Zny Oz 、Inx Gay Znz Oa 、Zrx Iny Znz Oa 、Hfx Iny Znz Oa 、Snx Iny Znz Oa 、Alx Sny Inz Zna Od 、Six Iny Znz Oa 、Znx Sny Oz 、Alx Zny Snz Oa 、Gax Zny Snz Oa 、Zrx Zny Snz Oa 及InGaSiO之一或多者。
實施例10：如實施例1至8中任一項之裝置，其中該通道區域包含基於硫屬元素之材料。
實施例11：如實施例1至10中任一項之裝置，其中該通道區域之該半導電材料無摻雜物。
實施例12：如實施例1至11中任一項之裝置，其中該閘極介電材料之一厚度係在自約10 Å至約100 Å之一範圍內。
實施例13：如實施例1至11中任一項之裝置，其中該閘極介電材料之一厚度係在自約20 Å至約50 Å之一範圍內。
實施例14：如實施例1至13中任一項之裝置，其中該垂直電晶體經組態以在小於3 V之一電壓施加至該至少一閘極電極之後切換至一「接通」狀態。
實施例15：如實施例1至13中任一項之裝置，其中該電壓係小於或等於約1.9 V。
實施例16：一種電子系統，其包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置且包含至少一垂直電晶體，該至少一垂直電晶體包含：一支柱結構，其包含垂直介於一源極區域與一汲極區域之間的一通道區域，該通道區域包含具有大於1.65電子伏特之一帶隙之一半導電材料；一介電材料，其橫向鄰近該支柱結構之該通道區域；一閘極電極，其橫向鄰近該介電材料且具有大於該支柱結構之該通道區域之高度的一高度；及空隙空間，其等橫向介於該閘極電極與該支柱結構之部分之間。
實施例17：如實施例16之電子系統，其中一第一空隙空間在該介電材料上方垂直延伸且橫向介於該源極區域與該閘極電極之間且一第二空隙空間在該介電材料下方垂直延伸且橫向介於該汲極區域與該閘極電極之間。
實施例18：如實施例17之電子系統，其中：該記憶體裝置進一步包含一數位線，該至少一垂直電晶體垂直位於該數位線上方；且該第二空隙空間在該介電材料與該數位線之一上表面之間垂直延伸。
實施例19：如實施例17及18中任一項之電子系統，其中：該記憶體裝置進一步包含一數位線，該至少一垂直電晶體垂直位於該數位線上方；且該第二空隙空間在該介電材料與該數位線之一上表面上方之一介電材料之間垂直延伸。
實施例20：如實施例16至19中任一項之電子系統，其中該至少一垂直電晶體經組態以在1.9 V之一臨限電壓下在一「接通」狀態中操作。
實施例21：一種製造一裝置之方法，其包含：形成一堆疊，該堆疊包含一第一導電材料、在該第一導電材料上之一半導電材料及在該半導電材料上之一第二導電材料；圖案化該第一導電材料、該半導電材料及該第二導電材料以分別形成一半導電支柱之一汲極區域、一通道區域及一源極區域，其中該半導電材料包含具有大於1.65電子伏特之一帶隙之一半導電材料；形成一閘極介電材料及一閘極電極以橫向鄰近該半導電支柱，該閘極介電材料介於該閘極電極與該半導電支柱之間；及形成空隙空間，該等空隙空間垂直鄰近該閘極介電材料且橫向介於該閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
實施例22：如實施例21之方法，其中形成在該第一導電材料上包含一半導電材料之一堆疊包含在該第一導電材料上形成氧化物半導體材料。
實施例23：如實施例22之方法，其中在該第一導電材料上形成氧化物半導體材料包含在該第一導電材料上形成Znx Sny O、Inx Zny O、Znx O、Inx Gay Znz O、Inx Gay Siz Oa 、Inx O、Snx O、Tix O、Znx ONz 、Mgx Zny O、Zrx Iny Znz O、Hfx Iny Znz O、Snx Iny Znz O、Alx Sny Inz Zna O、Six Iny Znz O、Alx Zny Snz O、Gax Zny Snz O、Zrx Zny Snz O及Inx Gay Siz O之一或多者。
實施例24：如實施例21至23中任一項之方法，其中形成一閘極介電材料及一閘極電極包含：在該半導電支柱上方形成該閘極介電材料；在該閘極介電材料上方形成一閘極電極材料；及移除該閘極介電材料及該閘極電極材料之至少一部分以形成具有小於該閘極電極之一高度之一高度的該閘極介電材料，其中該閘極介電材料之該高度與該閘極電極之該高度之一比率係在自約1:2至約1:10之一範圍內。
實施例25：如實施例21至24中任一項之方法，其中形成垂直鄰近該閘極介電材料且橫向介於該閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間的空隙空間包含移除該閘極介電材料之至少一部分以具有小於該閘極電極之一高度之一高度。
實施例26：一種操作一記憶體裝置之方法，其包含：將小於或等於約1.9 V之一電壓施加至一閘極電極以將一垂直電晶體自一「關斷」狀態切換至一「接通」狀態，該垂直電晶體包含：一半導電支柱，其包含在一源極區域與一汲極區域之間垂直延伸之一通道區域，該通道區域包含氧化物半導體材料；該閘極電極，其橫向鄰近該半導電支柱；一閘極介電材料，其橫向介於該半導電支柱與該閘極電極之間；及空隙空間，其等垂直鄰近該閘極介電材料且橫向介於該閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
雖然已結合圖描述特定闡釋性實施例，然一般技術人員將認知及瞭解，本發明所涵蓋之實施例並不限於本文中明確展示及描述之該等實施例。實情係，可在不脫離本發明所涵蓋之實施例之範疇(諸如下文所主張之範疇，包括合法等效物)之情況下做出本文中所描述之實施例之許多添加、刪除及修改。另外，來自一所揭示實施例之特徵可與另一所揭示實施例之特徵組合同時仍涵蓋於本發明之範疇內。
100:半導體裝置結構 102:堆疊 104:導電材料 106:半導體材料 108:導電材料 110:半導電支柱 111:虛線 112:上表面 116:汲極區域 118:源極區域 120:通道區域 122:數位線 123:閘極介電材料 124:閘極電極材料 126:垂直電晶體 127:體積 128:閘極電極 130:介電材料 132:空隙空間 134:半導體裝置結構 200:電子系統 202:記憶體裝置 204:電子信號處理器裝置 206:輸入裝置 208:輸出裝置
圖1A至圖1E係繪示根據本發明之實施例之製造一半導體裝置結構之一方法之各種階段的簡化橫截面視圖；及 圖2係繪示根據本發明之實施例之一電子系統的一示意性方塊圖。
100:半導體裝置結構
111:虛線
116:汲極區域
118:源極區域
120:通道區域
122:數位線
123:閘極介電材料
128:閘極電極
130:介電材料
132:空隙空間
134:半導體裝置結構

Claims (18)

  1. 一種半導體裝置，其包含：一垂直電晶體，其包含：一半導電支柱，其包含：一源極區域；一汲極區域；及一通道區域，其在該源極區域與該汲極區域之間垂直延伸，該通道區域包含具有大於1.65電子伏特之一帶隙之一半導電材料；至少一閘極電極，其橫向鄰近該半導電支柱；一閘極介電材料，其橫向介於該半導電支柱與該至少一閘極電極之間，該閘極介電材料之一厚度係在自約10Å至約100Å之一範圍內；及空隙空間，其等垂直鄰近該閘極介電材料且橫向介於該至少一閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
  2. 如請求項1之半導體裝置，其中該閘極介電材料之一高度與該至少一閘極電極之一高度之一比率係在自約1：2至約1：10之一範圍內。
  3. 如請求項1之半導體裝置，其中該閘極介電材料之一高度與該至少一閘極電極之一高度之一比率係約1：3。
  4. 如請求項1之半導體裝置，其中該等空隙空間包含： 一第一空隙空間，其垂直位於該閘極介電材料之一部分上方且橫向介於該源極區域與該至少一閘極電極之間；及一第二空隙空間，其垂直位於閘極介電材料之另一部分下方且橫向介於該汲極區域與該至少一閘極電極之間。
  5. 如請求項4之半導體裝置，其中該等空隙空間之各者具有在自約100Å至約450Å之一範圍內之一高度。
  6. 如請求項1之半導體裝置，其中該通道區域之一高度係在自約300Å至約2000Å之一範圍內。
  7. 如請求項1之半導體裝置，其中該通道區域之一高度與該至少一閘極電極之一高度之一比率係大於1：2。
  8. 如請求項1之半導體裝置，其中該通道區域包含ZTO、IZO、ZnOx、IGZO、IGSO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa及InGaSiO之一或多者。
  9. 如請求項1之半導體裝置，其中該通道區域包含基於硫屬元素之材料。
  10. 如請求項1之半導體裝置，其中該通道區域之該半導電材料無摻雜物。
  11. 如請求項1之半導體裝置，其中該垂直電晶體經組態以在小於或等於約1.9V之一電壓施加至該至少一閘極電極之後切換至一「接通」狀態。
  12. 一種電子系統，其包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及如請求項1之半導體裝置，其可操作地耦合至該處理器裝置。
  13. 如請求項12之電子系統，其中該半導體裝置進一步包含一數位線，垂直電晶體垂直上覆於該數位線。
  14. 一種操作如請求項1之半導體裝置之方法，其包含將小於或等於約1.9V之一電壓施加至至少一閘極電極以將該垂直電晶體自一「關斷」狀態切換至一「接通」狀態。
  15. 一種製造一半導體裝置之方法，其包含：形成一堆疊，該堆疊包含一第一導電材料、在該第一導電材料上之具有大於1.65電子伏特之一帶隙之一半導電材料，及在該半導電材料上之一第二導電材料； 圖案化該第一導電材料、該半導電材料及該第二導電材料以形成包含一汲極區域、一通道區域及一源極區域之一半導電支柱；在該半導電支柱上方形成一閘極介電材料及一閘極電極材料之各者，該閘極介電材料介於該閘極電極材料與該半導電支柱之間並具有在自約10Å至約100Å之一範圍內之一厚度；及移除該閘極介電材料及一閘極電極材料之部分以形成一閘極介電結構及一閘極電極，空隙空間定位成垂直鄰近該閘極介電結構且橫向介於該閘極電極與該半導電支柱之該源極區域及該汲極區域之各者之間。
  16. 如請求項15之方法，其進一步包含選擇該半導電材料以包含氧化物半導體材料。
  17. 如請求項16之方法，其中選擇該半導電材料以包含氧化物半導體材料包含選擇該半導電材料以包含ZnxSnyO、InxZnyO、ZnxO、InxGayZnzO、InxGaySizOa、InxO、SnxO、TixO、ZnxONz、MgxZnyO、ZrxInyZnzO、HfxInyZnzO、SnxInyZnzO、AlxSnyInzZnaO、SixInyZnzO、AlxZnySnzO、GaxZnySnzO、ZrxZnySnzO及InxGaySizO之一或多者。
  18. 如請求項15之方法，其中移除該閘極介電材料及該閘極電極材料之部分以形成該閘極介電結構及該閘極電極包含形成該閘極介電結構及該閘極電極使得該閘極介電結構之高度與該閘極電極之高度之一比率係在自約1：2至約1：10之一範圍內。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11373914B2 (en) * 2020-08-27 2022-06-28 Micron Technology, Inc. Array of vertical transistors, an array of memory cells comprising an array of vertical transistors, and a method used in forming an array of vertical transistors
US11569353B2 (en) * 2021-02-02 2023-01-31 Micron Technology, Inc. Apparatuses including passing word lines comprising a band offset material, and related methods and systems
US11843056B2 (en) 2021-03-30 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230985B1 (en) * 2014-10-15 2016-01-05 Sandisk 3D Llc Vertical TFT with tunnel barrier
US9443982B1 (en) * 2016-02-08 2016-09-13 International Business Machines Corporation Vertical transistor with air gap spacers
TWI556446B (zh) * 2014-06-30 2016-11-01 台灣積體電路製造股份有限公司 垂直電晶體裝置與其形成方法
US20170077230A1 (en) * 2015-09-15 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor device
TWI599038B (zh) * 2015-10-26 2017-09-11 上海新昇半導體科技有限公司 垂直電晶體及其製備方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234892B1 (ko) 1996-08-26 1999-12-15 구본준 액정표시장치의 구조 및 그 제조방법
US7105934B2 (en) 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
US7679118B2 (en) * 2005-06-13 2010-03-16 Micron Technology, Inc. Vertical transistor, memory cell, device, system and method of forming same
TWI406419B (zh) 2009-11-06 2013-08-21 Chunghwa Picture Tubes Ltd 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法
CN103730508B (zh) 2012-10-16 2016-08-03 瀚宇彩晶股份有限公司 显示面板的垂直式薄膜晶体管结构及其制作方法
KR101368191B1 (ko) * 2013-01-03 2014-02-28 한국과학기술원 수직 구조를 갖는 독립적 및 대칭적인 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법
US9246013B2 (en) 2013-12-18 2016-01-26 Intermolecular, Inc. IGZO devices with composite channel layers and methods for forming the same
US9082793B1 (en) 2013-12-19 2015-07-14 Intermolecular, Inc. IGZO devices with reduced threshhold voltage shift and methods for forming the same
US9773888B2 (en) * 2014-02-26 2017-09-26 Micron Technology, Inc. Vertical access devices, semiconductor device structures, and related methods
US9379246B2 (en) * 2014-03-05 2016-06-28 Sandisk Technologies Inc. Vertical thin film transistor selection devices and methods of fabrication
CN104091785A (zh) 2014-07-22 2014-10-08 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板结构
US20160079385A1 (en) 2014-09-16 2016-03-17 Carolyn Rae Ellinger Vertical tft with multilayer passivation
US9397145B1 (en) 2015-05-14 2016-07-19 Micron Technology, Inc. Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
JP6495808B2 (ja) * 2015-11-17 2019-04-03 株式会社東芝 酸化物半導体及び半導体装置
WO2018063308A1 (en) 2016-09-30 2018-04-05 Intel Corporation Two transistor, one resistor non-volatile gain cell memory and storage element
US10319833B1 (en) * 2017-12-04 2019-06-11 International Business Machines Corporation Vertical transport field-effect transistor including air-gap top spacer
US10923493B2 (en) * 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
KR20210056443A (ko) * 2018-10-09 2021-05-18 마이크론 테크놀로지, 인크 디바이스를 형성하는 방법, 및 관련 디바이스 및 전자 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556446B (zh) * 2014-06-30 2016-11-01 台灣積體電路製造股份有限公司 垂直電晶體裝置與其形成方法
US9230985B1 (en) * 2014-10-15 2016-01-05 Sandisk 3D Llc Vertical TFT with tunnel barrier
US20170077230A1 (en) * 2015-09-15 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor device
TWI599038B (zh) * 2015-10-26 2017-09-11 上海新昇半導體科技有限公司 垂直電晶體及其製備方法
US9443982B1 (en) * 2016-02-08 2016-09-13 International Business Machines Corporation Vertical transistor with air gap spacers

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Publication number Publication date
US11476259B2 (en) 2022-10-18
US20220302317A1 (en) 2022-09-22
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US10998440B2 (en) 2021-05-04
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US20200111907A1 (en) 2020-04-09

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