JP6495808B2 - 酸化物半導体及び半導体装置 - Google Patents

酸化物半導体及び半導体装置 Download PDF

Info

Publication number
JP6495808B2
JP6495808B2 JP2015225191A JP2015225191A JP6495808B2 JP 6495808 B2 JP6495808 B2 JP 6495808B2 JP 2015225191 A JP2015225191 A JP 2015225191A JP 2015225191 A JP2015225191 A JP 2015225191A JP 6495808 B2 JP6495808 B2 JP 6495808B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
semiconductor device
oxide
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015225191A
Other languages
English (en)
Other versions
JP2017092432A (ja
Inventor
池田　圭司
圭司 池田
慎太郎 中野
慎太郎 中野
雄也 前田
雄也 前田
上田　知正
知正 上田
健太郎 三浦
健太郎 三浦
信美 斉藤
信美 斉藤
手塚　勉
勉 手塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015225191A priority Critical patent/JP6495808B2/ja
Priority to US15/267,705 priority patent/US9837549B2/en
Publication of JP2017092432A publication Critical patent/JP2017092432A/ja
Application granted granted Critical
Publication of JP6495808B2 publication Critical patent/JP6495808B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の実施形態は、酸化物半導体及び半導体装置に関する。
酸化物半導体を用いたＴＦＴ（Thin Film Transistor）を、ＬＳＩ等のＣＭＯＳ回路に用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含むアモルファス酸化物半導体（ＩｎＧａＺｎＯ：ＩＧＺＯ）を用いたＴＦＴが注目されている。ＣＭＯＳ回路を含む半導体装置の製造プロセスでは、例えば最終工程などにおいて、水素を含む雰囲気中における熱処理（水素シンター）が行われる。この水素シンターによって酸化物半導体の低抵抗化などが生じ、トランジスタの特性が劣化することがある。このため、電気的特性が安定した酸化物半導体が望まれる。
特開２０１４−１４０００５号公報
本発明の実施形態は、電気的特性が安定した酸化物半導体及び半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、インジウムとガリウムとシリコンとを含む酸化物を含む第１領域と、第１方向において前記第１領域と積層され、インジウム、ガリウム及び亜鉛の少なくともいずれかを含む酸化物を含む第２領域と、を含む半導体層と、前記半導体層と前記第１方向において離間した第１導電部と、を含む。前記第１領域におけるシリコンの濃度は、７原子パーセント以上１１原子パーセント以下である。前記半導体層は、インジウムとガリウムとシリコンとを含む酸化物を含む第３領域をさらに含む。前記第２領域は、前記第３領域と前記第１領域との間に位置する。
本発明の実施形態によれば、半導体装置は、半導体層と、第１導電部と、を含む。前記半導体層は、インジウムとガリウムとシリコンとを少なくとも含む酸化物であってシリコンの濃度が亜鉛の濃度よりも高い酸化物を備える第１領域と、第１方向において前記第１領域と積層され、インジウムとガリウムと亜鉛とを少なくとも含む酸化物であって亜鉛の濃度がシリコンの濃度よりも高い酸化物を備える第２領域と、を含む。前記第１導電部は、前記半導体層と前記第１方向において離間する。
第１の実施形態に係る半導体装置を例示する模式的断面図である。 図２（ａ）〜図２（ｅ）は、第１の実施形態に係る半導体装置の特性を例示するグラフ図である。 第１の実施形態に係る半導体装置の特性を例示するグラフ図である。 図４（ａ）及び図４（ｂ）は、投入電力と酸化物半導体の特性との関係を例示するグラフ図である。 図５（ａ）〜図５（ｃ）は、第２の実施形態に係る半導体装置を例示する模式的断面図である。 図６（ａ）〜図６（ｃ）は、第２の実施形態に係る半導体装置の特性を例示するグラフ図である。 図７（ａ）〜図７（ｃ）は、第２の実施形態に係る半導体装置の特性を例示するグラフ図である。 第２の実施形態に係る半導体装置の特性を例示するグラフ図である。 第３の実施形態に係る半導体装置を例示する模式的断面図である。 第４の実施形態に係る撮像装置を例示する模式的断面図である。 図１１（ａ）及び図１１（ｂ）は、第５の実施形態に係る半導体記憶装置を例示する模式図である。 図１２は、第５の実施形態に係る半導体記憶装置を例示する模式図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
第１の実施形態は、酸化物半導体及びその酸化物半導体を用いた半導体装置に係る。
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、第１の実施形態に係る半導体装置２００は、第１半導体層１１と、第１導電部３１と、第２導電部３２と、第３導電部３３と、第１絶縁層４０と、を含む。
半導体装置２００は、例えば、薄膜トランジスタである。
例えば、第１導電部３１はゲート電極であり、第２導電部３２はソース電極であり、第３導電部３３はドレイン電極である。第１半導体層１１は、例えば、トランジスタのチャネルを形成する半導体層であり、第１絶縁層４０は、ゲート絶縁膜である。
この例では、半導体装置２００は、第２半導体層１２（基板）と、第２絶縁層４５と、第３絶縁層１３（アンダーコート層）と、をさらに含む。
本例の場合、第１導電部３１から第１半導体層１１へ向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
第２半導体層１２、第３絶縁層１３、第１導電部３１、第１絶縁層４０及び第１半導体層１１が、Ｚ軸方向において、この順に積層されている。
第２半導体層１２には、例えばシリコン（Ｓｉ）を含む基板が用いられる。第３絶縁層１３（アンダーコート層）の材料には、例えばＳｉＯ２が用いられる。
第１導電部３１には、例えば、Ｗ、ＷＮ、Ｍｏ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ａｌ、ＡｌＮｄ、Ｃｕ、ＩＴＯまたはＩＺＯのいずれかを用いることができる。第１導電部３１には、これらの合金、または、これらの材料の積層構造を用いても良い。この例では、第１導電部３１には、ＭｏＴａが用いられている。
第１半導体層１１は、第１導電部３１とＺ軸方向において離間する。第１半導体層１１の材料として、実施形態に係る酸化物半導体１００が用いられる。
酸化物半導体１００は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及びＳｉを含む酸化物である。例えば、酸化物半導体１００には、ＩｎＧａＳｉＯが用いられる。酸化物半導体１００中のシリコンの濃度（ＩｎＧａＳｉＯのＳｉ組成比）は、７ａｔ％（原子パーセント）以上１１ａｔ％以下が望ましい。酸化物半導体１００中のＳｉの濃度は、酸化物半導体１００中の亜鉛（Ｚｎ）の濃度よりも高い。例えば、酸化物半導体１００は、実質的にＺｎを含まない。
第１半導体層１１は、第１部分１１１（チャネル領域）と、第２部分１１２（ソース領域）と、第３部分１１３（ドレイン領域）と、を含む。第２部分１１２は、Ｘ軸方向において第３部分１１３と離間している。第１部分１１１は、第２部分１１２と第３部分１１３との間に位置する。
第１半導体層１１の厚さ（チャネル領域においてＺ軸方向に沿った長さ）は、例えば、５ナノメートル（ｎｍ）以上１００ｎｍ以下であり、以下の例では３０ｎｍである。
第２導電部３２（ソース電極）は、第２部分１１２と電気的に接続されている。第３導電部３３（ドレイン電極）は、第３部分１１３と電気的に接続されている。第２導電部３２及び第３導電部３３には、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＭｏＮ、ＷＮ、ＩＴＯ、ＩＺＯ、ＩｎＧａＺｎ、ＩｎＧａＺｎＯ:Ｎのいずれかが用いられる。第２導電部３２及び第３導電部３３には、これらの合金、または、これらの材料の膜の積層構造を用いても良い。
第１絶縁層４０（ゲート絶縁膜）は、第１半導体層１１（第１部分１１１）と第１導電部３１との間に設けられる。第１絶縁層４０には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈ ＯｘｙＳｉｌａｎｅ）、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化チタンのいずれか、もしくはこれらの化合物、またはこれらの積層膜が用いられる。
図１に示した半導体装置２００は、例えばボトムゲート／トップコンタクト構造の薄膜トランジスタである。すなわち、第２導電部３２及び第３導電部３３は、第１半導体層１１の上面（第１面ｆ１）において第１半導体層１１と接している。第１絶縁層４０は、第１半導体層１１の下面（Ｚ軸方向において第１面ｆ１と離間する第２面ｆ２）において、第１半導体層１１と接している。上面と基板との間の距離は、下面と基板との間の距離よりも長い。但し、実施形態に係る半導体装置２００は、ボトムゲート／トップコンタクト構造に限られない。
第２絶縁層４５は、第２導電部３２と第３導電部３３との間に設けられ、第２導電部３２と第３導電部３３とを絶縁する。第２絶縁層４５には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳ、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化チタンのいずれかが用いられる。第２絶縁層４５には、これらの混合物、または、これらの材料の膜の積層構造を用いても良い。
第２絶縁層４５は、例えばエッチングストッパ層である。第２絶縁層４５のＸ軸方向に沿った長さが、トランジスタのチャネル長に相当する。換言すると、第１半導体層１１のチャネル領域（第１部分１１１）は、第２絶縁層４５と接する領域であり、ソース領域（第２部分１１２）は、第２導電部３２と接する領域であり、ドレイン領域（第３部分１１３）は、第３導電部３３と接する領域である。
図１に表したような半導体装置をＬＳＩ等のＣＭＯＳ回路の上に積層して用いることができる。ＬＳＩ等の半導体製造プロセスにおいては、例えばその最終工程において、水素シンターが行われる。これにより、半導体層界面における界面準位密度を低減することができる。水素シンターは、例えば３００℃以上４５０℃以下程度の温度で行われる。
薄膜トランジスタのチャネルを形成する半導体層として、単層のＩｎＧａＺｎＯ（ＩＧＺＯ）を用いた参考例の半導体装置がある。この参考例の半導体装置においては、例えば、３８０℃以上の高温で水素シンターを行うと、ＩｎＧａＺｎＯが低抵抗化しやすい。これは、水素シンターによる還元反応に伴いＩｎＧａＺｎＯ中の酸素欠損が増大すること、もしくは酸素欠損に水素が吸着することでドナー準位が形成されること、に起因すると考えられる。酸素欠損に関しても、酸化物半導体中でドナーとして機能するため、高温の水素シンターによって、半導体層が導体化することがある。このため、トランジスタとしての特性が劣化し、スイッチング動作に不具合が生じることがある。Ｚｎと酸素との結合乖離エネルギーは、比較的低い（Ｚｎ−Ｏ：＜２５０ｋＪ／ｍｏｌ）ため、参考例の半導体装置では、水素シンターによってトランジスタ動作を維持出来ない場合がある。
これに対して、第１の実施形態に係る酸化物半導体１００は、ＩｎＧａＳｉＯを含む。Ｓｉと酸素との結合解離エネルギーは、比較的高い（Ｓｉ−Ｏ：７９９ｋＪ／ｍｏｌ）。これにより、酸化物半導体１００に対して高温の水素シンターが行われても酸素欠損が生じにくい。このため、酸化物半導体１００は、低抵抗化しにくく、安定した特性を得ることができる。したがって、このような酸化物半導体１００を用いた半導体装置２００において、耐シンター性が向上し、安定した電気的特性を得ることができる。
図２（ａ）〜図２（ｅ）は、第１の実施形態に係る半導体装置の特性を例示するグラフ図である。
図２（ａ）〜図２（ｅ）は、それぞれ、図１に関して説明した半導体装置２００と同様の半導体装置の、トランジスタ特性を示す。横軸は、ゲート電圧Ｖｇボルト（Ｖ）を表す。縦軸は、ドレイン電流Ｉｄアンペア（Ａ）を表す。また、ゲート長Ｌｇ（第２部分１１２と第３部分１１３との間の距離）が０．３μｍ以上１０μｍ以下である複数の半導体装置の特性を示す。それぞれの半導体装置において、ドレイン電圧は５０ミリボルト（ｍＶ）であり、チャネル幅Ｗ（第１部分１１１のＹ軸方向に沿った長さ）は２００μｍである。各半導体装置には、水素２％の窒素雰囲気における４３０℃１時間の水素シンターが施されている。
図２（ａ）〜図２（ｅ）に示す半導体装置のそれぞれは、酸化物半導体１００中のシリコン濃度において、互いに異なる。図２（ａ）〜図２（ｅ）は、それぞれ、酸化物半導体１００中のシリコン濃度が、５ａｔ％、６ａｔ％、７ａｔ％、９ａｔ％、１１ａｔ％の場合を示す。
図２（ａ）〜図２（ｅ）に示すように、シリコン組成比が７ａｔ％、９ａｔ％及び１１ａｔ％の場合に、良好なトランジスタ動作が得られる。このように、ＩｎＧａＳｉＯを用いた薄膜トランジスタは、４３０℃という高温の水素シンターに対しても、良好な特性を維持することができる。
シリコン濃度が低い領域では、動作不良が生じることがある。例えば、シリコン濃度７ａｔ％の場合に、ゲート長Ｌｇが１μｍ以下の半導体装置において、良好なトランジスタ動作が得られないことがある。シリコン濃度が高い領域（図２（ｅ）のシリコン濃度１１ａｔ％の場合）では、ゲート長Ｌｇ＝１μｍでも良好な特性が得られる。
例えばソース及びドレイン電極との接合界面である、チャネルのソース及びドレイン領域において、ソース及びドレイン電極を触媒として還元反応が生じやすいことがある。このため、ゲート長Ｌｇが短いとソース及びドレイン領域からの導体化領域の広がりの影響が顕著になる場合がある（チャネルショートニング効果）。
図３は、第１の実施形態に係る半導体装置の特性を例示するグラフ図である。
図３は、酸化物半導体１００中のシリコン濃度と、ドレイン電流のオンオフ比と、の関係を示す。
ここでは、例えば、図２（ａ）〜図２（ｅ）に示した半導体装置２００ａ〜２００ｅについての特性を比較する。半導体装置２００ａ〜２００ｅは、図２（ａ）〜図２（ｅ）に示す半導体装置のうち、ゲート長Ｌｇ＝１μｍの半導体装置である。
半導体装置２００ａにおけるＩｎＧａＳｉＯの組成はＩｎ０．２９Ｇａ０．０５Ｓｉ０．０５Ｏ０．６１、
半導体装置２００ｂにおけるＩｎＧａＳｉＯの組成はＩｎ０．２６Ｇａ０．０７Ｓｉ０．０６Ｏ０．６１、
半導体装置２００ｃにおけるＩｎＧａＳｉＯの組成はＩｎ０．２２Ｇａ０．０９Ｓｉ０．０７Ｏ０．６２、
半導体装置２００ｄにおけるＩｎＧａＳｉＯの組成はＩｎ０．１９Ｇａ０．１１Ｓｉ０．０９Ｏ０．６２、
半導体装置２００ｅにおけるＩｎＧａＳｉＯの組成はＩｎ０．１３Ｇａ０．１４Ｓｉ０．１１Ｏ０．６２、である。
図３の縦軸は、ＩｏｎとＩｏｆｆとの比（Ｉｏｎ／Ｉｏｆｆ）を表す。Ｉｏｎは、ドレイン電圧Ｖｄ＝５０ｍＶ、ゲート電圧Ｖｇ＝２０Ｖのときのドレイン電流である。Ｉｏｆｆは、ドレイン電圧Ｖｄ＝５０ｍＶにおける測定下限のドレイン電流（１０−１２Ａ）で定義される。
シリコン濃度が５ａｔ％または６ａｔ％の場合（半導体装置２００ａまたは２００ｂ）においては、Ｉｏｎ／Ｉｏｆｆは、１より小さい。シリコン濃度によってＩｏｎ／Ｉｏｆｆが臨界的に変化し、シリコン濃度が７〜１１ａｔ％の場合には水素シンター後でも良好な特性が得られていることが分かる。例えば、シリコン濃度が７ａｔ％の場合には、１０６よりも大きなＩｏｎ／Ｉｏｆｆを得ることができる。上記の結果から、インジウムとガリウムとシリコンとを含む酸化物半導体において、Ｉｏｎ／Ｉｏｆｆが、シリコンの濃度に強く依存することが分かった。
本願発明者の検討によれば、例えば、ＩｎＧａＳｉＯ中のシリコン濃度を高くすることで、耐シンター性を向上させることができるが、シリコン濃度が高すぎるとＩｎＧａＳｉＯ中のキャリアの移動度が低下する。
ＩｎＧａＳｉＯ（酸化物半導体１００）中のシリコンの濃度は、７ａｔ％以上１１ａｔ％以下が望ましい。これにより、例えば、高いキャリア移動度と高いシンター耐性とを有する酸化物半導体が得られる。例えば、半導体２００ｅにおいては、シリコン濃度が１１ａｔ％であり、このときに、Ｉｏｎ／Ｉｏｆｆは、約４０である。図３から、シリコン濃度が約７ａｔ％のときに、Ｉｏｎ／Ｉｏｆｆは、約１０６である。なお、本実施形態では、例えば酸化物半導体１００中のガリウムの濃度は、９ａｔ％以上１４ａｔ％以下とすることができる。
次に、上述の半導体装置２００ａ〜２００ｂ、及び、これらに用いられる酸化物半導体１００の製造方法を説明する。なお、以下は、実施形態に係る酸化物半導体の製造方法の一例であり、実施形態はこの方法に限られない。
例えば、実施形態に係る酸化物半導体１００の製造には、スパッタ法が用いられる。例えば、２つのターゲットに放電を行うコスパッタ（co-sputter）法を用いることができる。第１のターゲットとして、ＩｎＧａＳｉＯ（Ｉｎ：Ｇａ：Ｓｉ：Ｏ＝１：１：１：５）を用い、第２のターゲットとしてＩｎ２Ｏ３を用いる。Ｉｎ２Ｏ３は、高いキャリア移動度（〜４０ｃｍ２／Ｖｓ）を有する酸化物材料である。
第１のターゲット（ＩｎＧａＳｉＯ）における投入電力（放電パワー）を４００ワット（Ｗ）として、第２のターゲット（Ｉｎ２Ｏ３）の投入電力を変化させる。これにより、酸化物半導体の組成比を変化させることができる。成膜雰囲気は、例えばＡｒ流量５０ｓｃｃｍ、Ｏ２流量１０ｓｃｃｍである。
図４（ａ）及び図４（ｂ）は、投入電力と酸化物半導体の特性との関係を例示するグラフ図である。
図４（ａ）及び図４（ｂ）の横軸は、第２のターゲット（Ｉｎ２Ｏ３）の投入電力を表す。図４（ａ）の縦軸は、形成された酸化物半導体中の各原子の濃度を表す。これは、高分解能ラザフォード後方散乱分光法(High Resolution Rutherford Backscattering Spectrometry：ＨＲ−ＲＢＳ)によって測定できる。
この方法では、第２のターゲット（Ｉｎ２Ｏ３）の投入電力に比例してＩｎ組成は増大し、相対的にＳｉ及びＧａの濃度が低下する。厚さ３０ｎｍの酸化物半導体膜を形成する場合、Ｉｎ２Ｏ３ターゲットへの投入電力が０ＷのときＩｎ０．２９Ｇａ０．０５Ｓｉ０．０５Ｏ０．６１、が得られ、１５０ＷのときＩｎ０．２６Ｇａ０．０７Ｓｉ０．０６Ｏ０．６１が得られ、２００ＷのときＩｎ０．２２Ｇａ０．０９Ｓｉ０．０７Ｏ０．６２が得られ、３００ＷのときＩｎ０．１９Ｇａ０．１１Ｓｉ０．０９Ｏ０．６２が得られ、４００ＷのときＩｎ０．１３Ｇａ０．１４Ｓｉ０．１１Ｏ０．６２、が得られる。この範囲において、シリコン濃度は、１１ａｔ％から５ａｔ％へ低減し、Ｇａ濃度は、１４．１ａｔ％から５．３ａｔ％へ低減している。
図４（ｂ）の縦軸は、形成された酸化物半導体膜の密度を表す。第２のターゲット（Ｉｎ２Ｏ３）の投入電力の増大に伴い、密度が増加する。図４（ｂ）に示す条件の中で最もシリコン濃度の低いＩｎ０．１３Ｇａ０．１４Ｓｉ０．１１Ｏ０．６２においては、密度は、６．７ｇ／ｃｍ３である。酸化物半導体１００の密度は、例えば５．０ｇ／ｃｍ３以上８．０ｇ／ｃｍ３以下が望ましい。以上のようなコスパッタ法によって、低Ｓｉ濃度ＩｎＧａＳｉＯチャネルを形成可能である。
各半導体装置（２００ａ〜２００ｅ）の形成においては、ゲート電極（第１導電部３１）として、厚さ２５ｎｍのＭｏ膜を形成する。その後、ゲート絶縁膜（第１絶縁層４０）として厚さ２０ｎｍのＳｉＯ２膜を形成する。このＳｉＯ２膜は、ＰＥＣＶＤ法によって３５０℃において形成される。そして、その上に上記のコスパッタ法によって、第１半導体層１１として酸化物半導体を形成する。続いて、アクティブ領域をパターニングした後、エッチングストッパ層（第２絶縁層）となるＳｉＯ２膜を形成する。このＳｉＯ２膜は、２５０℃においてＰＥＣＶＤ法によって形成され、厚さは１５０ｎｍである。その後、コンタクトホールを開口し、ソース／ドレイン電極として、厚さ８０ｎｍのＭｏ膜をスパッタによって形成する。その後、反応性イオンエッチング（ＲＩＥ）によって、配線を形成する。以上により、第１の実施形態に係る酸化物半導体及び半導体装置を製造することができる。
（第２の実施形態）
図５（ａ）〜図５（ｃ）は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図５（ａ）〜図５（ｃ）に表した半導体装置２０１〜２０３は、例えば、水素シンター耐性の高いＩｎＧａＳｉＯと、高移動度特性が期待できる酸化物半導体（例えばＩｎＧａＺｎＯ）と、を組み合わせたヘテロチャネルを有する薄膜トランジスタである。
本実施形態に係る半導体装置２０１〜２０３のそれぞれは、第２半導体層１２、、第１導電部３１、第２導電部３２、第３導電部３３、第１絶縁層４０、第２絶縁層４５及び第３絶縁層１３を含む。これらについては、第１の実施形態に係る半導体装置２００と同様の説明を適用できる。
図５（ａ）に表した半導体装置２０１は、第１半導体層１１ａを含む。これ以外については半導体装置２０１は、半導体装置２００と同様である。第１半導体層１１ａは、第１領域ａ１と、第２領域ａ２と、を含む。第２領域ａ２は、第１領域ａ１とＺ軸方向において積層されている。第１領域ａ１は、第１導電部３１と第２領域ａ２との間に設けられる。
第１領域ａ１は、ＩｎとＧａとＳｉとを含む酸化物を含む。第２領域ａ２は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかの酸化物を含む。第１領域ａ１中において、Ｓｉ濃度ａｔ％は、Ｚｎ濃度ａｔ％よりも高く、例えば、第１領域ａ１の材料にはＩｎＧａＳｉＯが用いられる。第２領域ａ２中において、Ｚｎ濃度ａｔ％はＳｉ濃度ａｔ％よりも高く、例えば、第２領域ａ２の材料にはＩｎＧａＺｎＯが用いられる。第１領域ａ１に含まれるＩｎＧａＳｉＯとしては、前述の酸化物半導体１００を用いることが望ましく、第１領域ａ１中のＳｉ濃度は、７ａｔ％以上１１ａｔ％以下が望ましい。
第１領域ａ１中のＺｎ濃度ａｔ％は、第２領域ａ２中のＺｎ濃度ａｔ％よりも低い。第１領域ａ１は、Ｚｎを実質的に含まなくてよい。第２領域ａ２中のＳｉ濃度ａｔ％は、第１領域ａ１中のＳｉ濃度ａｔ％よりも低い。第２領域ａ２は、Ｓｉを実質的に含まなくてよい。第１領域ａ１の厚さは、例えば５ｎｍ以上５０ｎｍ以下であり、第２領域ａ２の厚さは、例えば０．５ｎｍ以上２０ｎｍ以下である。これ以外については、第１半導体層１１ａは、第１の実施形態について説明した第１半導体層１１と同様である。
図５（ｂ）に表した半導体装置２０２は、第１半導体層１１ｂを含む。これ以外については半導体装置２０２は、半導体装置２００と同様である。第１半導体層１１ｂは、第１領域ｂ１と、第２領域ｂ２と、を含む。第２領域ｂ２は、第１領域ｂ１とＺ軸方向において積層されている。第２領域ｂ２は、第１導電部３１と第１領域ｂ１との間に設けられる。
第１領域ｂ１の材料は、図５（ａ）に示した第１領域ａ１の材料に関する説明と同様である。第２領域ｂ２の材料は、図５（ａ）に示した第２領域ａ２の材料に関する説明と同様である。すなわち、例えば、第１領域ｂ１にはＩｎＧａＳｉＯ（例えば酸化物半導体１００）が用いられ、第２領域ｂ２にはＩｎＧａＺｎＯを用いることができる。第１領域ｂ１の厚さは、例えば０．５ｎｍ以上２０ｎｍ以下であり、第２領域ｂ２の厚さは、例えば５ｎｍ以上５０ｎｍ以下である。これ以外については、第１半導体層１１ｂは、第１の実施形態について説明した第１半導体層１１と同様である。
図５（ｃ）に表した半導体装置２０３は、第１半導体層１１ｃを含む。これ以外については半導体装置２０３は、半導体装置２００と同様である。第１半導体層１１ｃは、第１領域ｃ１、第２領域ｃ２及び第３領域ｃ３を含む。第１領域ｃ１、第２領域ｃ２及び第３領域ｃ３は、Ｚ軸方向において、この順に積層されている。すなわち、第１導電部３１と第２領域ｃ２との間に第１領域ｃ１が設けられ、第２領域ｃ２は、第１領域ｃ１と第３領域ｃ３との間に位置する。
第１領域ｃ１の材料および第３領域ｃ３の材料のそれぞれは、図５（ａ）に示した第１領域ａ１の材料に関する説明と同様である。第２領域ｃ２の材料は、図５（ａ）に示した第２領域ａ２の材料に関する説明と同様である。すなわち、例えば、第１領域ｃ１にはＩｎＧａＳｉＯ（例えば酸化物半導体１００）が用いられ、第２領域ｃ２にはＩｎＧａＺｎＯが用いられ、第３領域ｃ３にはＩｎＧａＳｉＯ（酸化物半導体１００）が用いられる。第１領域ｃ１に用いられるＩｎＧａＳｉＯの組成と、第３領域ｃ３に用いられるＩｎＧａＳｉＯの組成とは、互いに同じであっても良いし、異なっていてもよい。半導体装置２０３は、例えばダブルへテロチャネル構造を有する。第１領域ｃ１の厚さは、例えば０．５ｎｍ以上５０ｎｍ以下であり、第２領域ｃ２の厚さは、例えば５ｎｍ以上５０ｎｍ以下であり、第３領域ｃ３の厚さは、例えば０．５ｎｍ以上２０ｎｍ以下である。
以上説明した第１半導体層１１ａ〜１１ｃは、例えば、スパッタ法、前述のコスパッタ法またはこれらの組合せによって形成することができる。このようにして、第２の実施形態では、ＩｎＧａＳｉＯと別の酸化物半導体とが積層される。これにより、高いキャリア移動度と、高い水素シンター耐性と、が得られる。
例えば、図５（ａ）の第１半導体層１１ａでは、ゲート電極側に位置する第１領域ａ１に高い水素シンター耐性を有するＩｎＧａＳｉＯが用いられ、この上に酸化物半導体を含む第２領域ａ２が積層される。これにより、例えば、水素シンターによって酸素が抜けることが抑制される。従って、さらに高い水素シンター耐性が得られる。また、第１領域ａ１に含まれるＩｎＧａＳｉＯ中のシリコン濃度を例えば７ａｔ％以上１１ａｔ％以下とする。これにより、高いキャリア移動度と高いシンター耐性とが得られる。
例えば、図５（ｂ）の第１半導体層１１ｂでは、ゲート電極側に位置する第２領域ｂ２に高いキャリア移動度を有するＩｎＧａＺｎＯが用いられ、この上にＩｎＧａＳｉＯを含む第１領域ｂ１が積層される。また、例えば、図５（ｃ）の第１半導体層１１ｃにおいても、高い水素シンター耐性を有するＩｎＧａＳｉＯ（第１領域ｃ１及び第３領域ｃ３）の間に、高いキャリア移動度を有するＩｎＧａＺｎＯ（第２領域ｃ２）が位置する。ＩｎＧａＳｉＯ中のシリコン濃度は７ａｔ％以上１１ａｔ％以下が望ましい。以上により、高いキャリア移動度と高いシンター耐性とが得られる。
図６（ａ）〜図６（ｃ）、図７（ａ）〜図７（ｃ）及び図８は、第２の実施形態に係る半導体装置の特性を例示するグラフ図である。
これらのグラフは、半導体装置２０１〜２０３のトランジスタ特性を表す。
なお、図６（ａ）〜図６（ｃ）、図７（ａ）〜図７（ｃ）及び図８の測定においては、半導体装置２０１〜２０３の具体的な構造を以下のようにした。
基板（第２半導体層１２）にはシリコン基板を用い、アンダーコート層（第３絶縁層１３）を、熱酸化によって得られるＳｉＯ２とした。第１導電部３１の材料にはＭｏＴａを用いた。第１絶縁層４０及び第２絶縁層４５には酸化シリコンを用い、第１絶縁層４０の厚さを２０ｎｍ、第２絶縁層４５の厚さを１５０ｎｍとした。
半導体装置２０１の第１半導体層１１ａにおいては、第１領域ａ１の厚さを１０ｎｍ、第２領域ａ２の厚さを１０ｎｍとした。半導体装置２０２の第１半導体層１１ｂにおいては、第１領域ｂ１の厚さを１０ｎｍ、第２領域ｂ２の厚さを１０ｎｍとした。半導体装置２０３の第１半導体層１１ｃにおいては、第１領域ｃ１の厚さを５ｎｍ、第２領域ｃ２の厚さを１０ｎｍ、第３領域ｃ３の厚さを５ｎｍとした。また、第１領域ａ１、第１領域ｂ１、第１領域ｃ１、第３領域ｃ３には、上述のコスパッタ法によって形成されるＩｎＧａＳｉＯ（Ｉｎ２Ｏ３ターゲットの投入電力＝３００Ｗ）を用いた。第２領域ａ２、第２領域ｂ２、第２領域ｃ２には、ＩｎＧａＺｎＯを用いた。
図６（ａ）〜図６（ｃ）、図７（ａ）〜図７（ｃ）は、ゲート電圧Ｖｇ（Ｖ）に対するドレイン電流Ｉｄ（Ａ）の特性を示す。各半導体装置において、ゲート長Ｌｇ＝２μｍ、チャネル幅Ｗ＝２μｍである。また各測定において、ドレイン電圧は１Ｖである。
図６（ａ）〜図６（ｃ）は、それぞれ、３００℃１時間の水素シンター（Ｎ２＋Ｈ２（２％）アニール）が実施された半導体装置２０１〜２０３の特性を示す。図７（ａ）〜図７（ｃ）は、それぞれ、３６０℃１時間の水素シンター（Ｎ２＋Ｈ２（２％）アニール）が実施された半導体装置２０１〜２０３の特性を示す。３６０℃１時間の水素シンター後においても、半導体装置２０１〜２０３のすべての半導体装置が望ましいトランジスタ特性を有することが確認できる。
図８は、３６０℃１時間の水素シンター後の半導体装置２０１〜２０３における、チャネル中のキャリアの移動度μｅｆｆ（ｃｍ２／Ｖｓ）とキャリア密度Ｎｓ（ｃｍ−２）との関係を表す。移動度はｓｐｌｉｔ−ＣＶ法によって測定できる。
例えば、半導体装置２０１におけるピーク移動度は、１ｃｍ２／Ｖｓ以下であり、半導体装置２０２におけるピーク移動度は、３ｃｍ２／Ｖｓ以下である。半導体装置２０３におけるピーク移動度は、３０ｃｍ２／Ｖｓ程度である。このように、半導体装置２０３の第１半導体層１１ｃのような構造では、ＩｎＧａＺｎＯの移動度を大きく上回る高移動度を達成することができる。
以上説明したように、本実施形態によれば、高い耐水素シンター性による安定した特性を有し、キャリア移動度が高い半導体装置が提供できる。
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図９に示すように本実施形態に係る半導体装置２０４は、第１半導体層１１ｄと、第２半導体層１２ｄと、絶縁層１３ｄと、第１導電部３１ｄと、第２導電部３２ｄと、第３導電部３３ｄ、と第１絶縁層４０ｄと、を含む。
第２半導体層１２ｄ、絶縁層１３ｄ、第１半導体層１１ｄ、第１絶縁層４０ｄ、第１導電部３１ｄが、Ｚ軸方向（第１導電部３１ｄから第１半導体層１１ｄへ向かう方向）において、この順に積層されている。
第２半導体層１２ｄには、例えばシリコンを含む基板が用いられる。絶縁層１３ｄの材料は、例えば酸化シリコンが用いられる。絶縁層１３ｄは、例えばＢＯＸ（Buried Oxide）層である。
第１半導体層１１ｄは、第１導電部３１とＺ軸方向において離間する。この例では、第１半導体層１１ｄは、第１の実施形態に係る酸化物半導体１００を含む。第１半導体層１１ｄの材料や構成については、第１の実施形態に係る第１半導体層１１と同様の説明を適用できる。
但し、第１半導体層１１ｄは、第２の実施形態において説明した第１半導体層１１ａ、１１ｂ、１１ｃと同様の材料及び積層構造であってもよい。すなわち、例えば、第１半導体層１１ｄは、ＩｎとＧａとＳｉとを含む酸化物を含む第１領域と、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかの酸化物を含む第２領域と、を含み、第１領域及び第２領域は、Ｚ軸方向において積層されていてもよい。
第１半導体層１１ｄは、第１〜３部分１１１ｄ〜１１３ｄを含む。第２部分１１２ｄは、Ｘ軸方向において第３部分１１３ｄと離間している。第１部分１１１ｄは、第２部分１１２ｄと第３部分１１３ｄとの間に位置する。
第２導電部３２ｄは、第２部分１１２ｄと電気的に接続されている。第３導電部３３ｄは、第３部分１１３ｄと電気的に接続されている。第１絶縁層４０ｄは、第１半導体層１１ｄと第１導電部３１ｄとの間に設けられる。なお、用いられる材料については、第１〜３導電部３１ｄ〜３３ｄ、第１絶縁層４０ｄは、それぞれ、第１の実施形態の第１〜３導電部３１〜３３、第１絶縁層４０と同様である。
図９に示した半導体装置２０４は、いわゆるトップゲート／ボトムコンタクト構造の薄膜トランジスタである。すなわち、第２導電部３２ｄ及び第３導電部３３ｄは、第１半導体層１１ｄの下面（第２面Ｆ２）において第１半導体層１１ｄと接している。第１絶縁層４０ｄは、第１半導体層１１ｄの上面（Ｚ軸方向において第２面Ｆ２と離間する第１面Ｆ１）において、第１半導体層１１ｄと接している。
以上説明した半導体装置２０４においても、第１半導体層１１ｄは、前述の第１半導体層１１または第１半導体層１１ａ〜１１ｄと同様の構成及び材料を有する。これにより、半導体装置２０４においても、水素シンター耐性が向上し、安定した特性が得られる。また、キャリアの移動度を向上させることができる。
（第４の実施形態）
図１０は、第４の実施形態に係る撮像装置を例示する模式的断面図である。
本実施形態に係る撮像装置３００は、第１〜第３の実施形態の少なくともいずれか１つの半導体装置を含む。撮像装置３００は、例えば、シリコン基板上にＣＭＯＳプロセスで形成された裏面照射型のＣＭＯＳイメージセンサである。
この例では、撮像装置３００は、基板１７、電極２０、絶縁膜２１、配線２２及び半導体装置２００を含む。撮像装置３００は、半導体装置２０１〜２０４のいずれか１つを含んでもよい。
基板１７は、例えばシリコン基板である。基板１７は、第１部分１８及び第２部分１９を含む。第１部分１８は、第１導電型（例えばｎ型）であり、第２導電型（例えばｐ型）の領域に囲まれている。第２部分１９は、第１部分１８と離間しており、第１導電型である。第１部分１８と第２部分１９との間に位置する基板１７の一部（領域１７ｃ）は、例えば第２導電型である。なお、ｎ型の不純物にはＡｓ及びＰを用いることができ、ｐ型の不純物にはＢを用いることができる。
基板１７の上に絶縁膜２１及び電極２０が設けられる。絶縁膜２１は、領域１７ｃと電極２０との間に設けられ、領域１７ｃ及び電極２０と接している。
基板１７の上に半導体装置２００が設けられる。基板１７と半導体装置２００との間には、絶縁層２５（層間絶縁膜）が設けられる。絶縁層２５には、例えば酸化シリコンを用いることができる。
半導体装置２００の第１導電部３１は、基板１７とＺ軸方向において離間する。基板１７と第１導電部３１との間に絶縁層２５が設けられる。配線２２は、基板１７の第２部分１９と電気的に接続される。また、配線２２は、半導体装置２００に電気的に接続される。この例では、配線２２は、第１導電部３１と電気的に接続されている。
以上のような撮像装置３００において、第１部分１８は、光電変換部（フォトダイオード）として機能する。第１部分１８において、基板１７に入射した光Ｌによって光電変換が生じる。電極２０は、例えば転送ゲートである。電極２０の電位の制御によって、光電変換によって生じた第１部分１８中のキャリアが、第２部分１９へ転送される。
第２部分１９は、例えばフローティングディフュージョンである。転送ゲートによって第２部分１９にキャリアが転送されると、第２部分１９の電位が変化する。これにより、配線２２を介して、半導体装置２００に光Ｌに応じた信号が入力される。この例では、半導体装置２００は、アンプトランジスタとして用いられている。半導体装置２００によって信号が増幅され、増幅された信号が図示しない周辺回路によって処理される。なお、半導体装置２００は、アンプトランジスタでなくてもよい。
このようにシリコン基板に作製された回路の一部に、層間絶縁膜を介して形成された配線層中の積層型ＴＦＴを用いる。これにより、高集積化が可能となり、チップを小さくすることができる。また、イメージセンサの場合には、基板表面にトランジスタを設ける場合に比べて、配線層にトランジスタを設けることにより、基板上のフォトダイオードを大きくすることができる。
一方で、裏面照射型ＣＭＯＳイメージセンサでは、素子形成後に４２０℃程度の高温の水素シンターを行うことが望ましい。これにより、画素欠陥を除去することができる。しかしながら、既に述べた通り、ＩｎＧａＺｎＯ（ＩＧＺＯ）を用いた参考例の半導体装置では、水素シンターによってトランジスタ動作に不具合が生じる。
これに対して、本実施形態に係る撮像装置には、高いシンター耐性を有し、特性が安定した半導体装置２００〜２０４が用いられる。これにより、高温の水素シンターを行うことが可能となり、画質を向上させることができる。
（第５の実施形態）
図１１（ａ）、図１１（ｂ）及び図１２は、第５の実施形態に係る半導体記憶装置を例示する模式図である。
図１１（ａ）は、本実施形態に係る半導体記憶装置３０１を例示する模式的平面図である。図１１（ｂ）は、図１１（ａ）に示す領域Ｒ１を拡大して示す模式的斜視図である。図１２は、図１１（ａ）に示すＡ１−Ａ２線における断面を拡大して示す模式的断面図である。
図１１（ａ）に示すように、半導体記憶装置３０１は、基板３１０を含む。基板３１０は、例えばシリコン基板である。基板３１０は、メモリセル領域Ｒｃ及び周辺回路領域Ｒｐを含む。メモリセル領域Ｒｃには、複数のメモリセルが３次元的に配列されている。周辺回路領域Ｒｐは、メモリセルを駆動する周辺回路を含む。
半導体記憶装置３０１は、基板３１０のメモリセル領域Ｒｃ上に設けられた積層体３２０を含む。図１２に示すように、積層体３２０は、複数の導電膜３１４及び複数の絶縁膜３１５を含む。基板３１０上に、導電膜３１４及び絶縁膜３１５がＺ軸方向に沿って積層されている。１枚の導電膜３１４及び１枚の絶縁膜３１５により、単位構造体が構成されている。導電膜３１４は例えばポリシリコン等の導電性材料によって形成されており、絶縁膜３１５は例えばシリコン酸化物等の絶縁性材料によって形成されている。各導電膜３１４はＸ軸方向に延びる複数のワード線３１４ａに分断されている。
積層体３２０のＸ軸方向における中央部３２０ａにおいては、Ｚ軸方向に延びるシリコンピラー３１６が設けられており、シリコンピラー３１６は積層体３２０を貫いている。シリコンピラー３１６の周囲にはメモリ膜３１７が設けられている。従って、メモリ膜３１７の一部は、シリコンピラー３１６とワード線３１４ａとの間に配置されている。
メモリ膜３１７は電荷を蓄積できる膜である。例えば、メモリ膜３１７においては、シリコンピラー３１６側から、トンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜がこの順に積層されている。積層体３２０のＸ軸方向の中央部３２０ａ上には、Ｙ方向に延びるビット線３１８が設けられている。シリコンピラー３１６の上端は、プラグ３１９を介してビット線３１８に接続されている。また、シリコンピラー３１６の下端は、基板３１０に接続されている。
積層体３２０のＸ軸方向における端部３２０ｂは、絶縁層３３０（層間絶縁膜）によって覆われている。端部３２０ｂの形状は、１枚の導電膜３１４及び１枚の絶縁膜３１５からなる単位構造体毎にテラス３２１が形成された階段状である。
なお、テラス３２１は、単位構造体のＸ軸方向の端部の一部である。テラス３２１は、絶縁層３３０に覆われた単位構造体の側面３２１ｓと、絶縁層３３０に覆われた単位構造体の上面３２１ｕの一部と、を含む。なお、側面とは、Ｘ軸方向に対して交差する面であり、上面とは、Ｚ軸方向に対して交差する面である。１つのテラス３２１は、側面３２１ｓと、側面３２１ｓと連続する上面３２１ｕとを含む。そして、複数のテラス３２１がＺ軸方向に沿って並ぶ。つまり、側面３２１ｓと上面３２１ｕがＺ軸方向に沿って交互に配列されている。
半導体記憶装置３０１は、端部３２０ｂ（テラス３２１）の直上に設けられた半導体装置２００を含む。半導体装置２００は、端部３２０ｂとＺ軸方向において離間する。端部３２０ｂと半導体装置２００との間に絶縁層３３０が配置されている。なお、半導体装置２００は、前述の半導体装置２０１〜２０４のいずれかであってもよい。
半導体装置２００の第１半導体層１１は、テラス３２１とＺ軸方向において離間する。第１半導体層１１とテラス３２１との間に絶縁層３３０が設けられる。Ｚ軸方向に延在するコンタクト３２７は、端部３２０ｂにおいて１つの導電膜３１４（ワード線３１４ａ）と電気的に接続されている。また、コンタクト３２７は、半導体装置２００に電気的に接続されている。この例では、第１半導体層１１は、コンタクト３２７及び第３導電部３３を介して、導電膜３１４と電気的に接続されている。また、第１半導体層１１は、第２導電部３２を介して、配線３２６と電気的に接続されている。配線３２６は、周辺回路に接続される。
このように半導体記憶装置においても、層間絶縁膜を介して形成された配線層に半導体装置２００〜２０４を設けてもよい。これにより、高集積化が可能となり、チップを小さくすることができる。なお、上記では、一例として、撮像装置または半導体記憶装置について説明したが、実施形態に係る酸化物半導体及び半導体装置は、上記以外の回路の一部にも用いることが可能である。
なお、本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。
実施形態によれば、電気的特性が安定した酸化物半導体及び半導体装置が提供できる。
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体層、第１〜３導電部、第１〜３領域などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した酸化物半導体及び半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての酸化物半導体及び半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１、１１ａ〜１１ｄ…第１半導体層、 １２、１２ｄ…第２半導体層、 １３…第３絶縁層、 １３ｄ…絶縁層、 １７…基板、 １７ｃ…領域、 １８…第１部分、 １９…第２部分、 ２０…電極、 ２１…絶縁膜、 ２２…配線、 ２５…絶縁層、 ３１、３１ｄ…第１導電部、 ３２、３２ｄ…第２導電部、 ３３、３３ｄ…導電部、 ４０、４０ｄ…第１絶縁層、 ４５…第２絶縁層、 １００…酸化物半導体、 １１１、１１１ｄ…第１部分、 １１２、１１２ｄ…第２部分、 １１３、１１３ｄ…第３部分、 ２００、２００ａ〜２００ｅ、２０１〜２０４…半導体装置、 ３００…撮像装置、 ３０１…半導体記憶装置、 ３１０…基板、 ３１４…導電膜、 ３１４ａ…ワード線、 ３１５…絶縁膜、 ３１６…シリコンピラー、 ３１７…メモリ膜、 ３１８…ビット線、 ３１９…プラグ、 ３２０…積層体、 ３２０ａ…中央部、 ３２０ｂ…端部、 ３２１…テラス、 ３２１ｓ…側面、 ３２１ｕ…上面、 ３２６…配線、 ３２７…コンタクト、 ３３０…絶縁層、 Ｆ１…第１面、 Ｆ２…第２面、 Ｌ…光、 Ｒ１…領域、 Ｒｃ…メモリセル領域、 Ｒｐ…周辺回路領域、 ａ１、ｂ１、ｃ１…第１領域、 ａ２、ｂ２、ｃ２…第２領域、 ｃ３…第３領域、 ｆ１…第１面、 ｆ２…第２面

Claims (6)

  1. インジウムとガリウムとシリコンとを含む酸化物を含む第１領域と、
    第１方向において前記第１領域と積層され、インジウム、ガリウム及び亜鉛の少なくともいずれかを含む酸化物を含む第２領域と、
    を含む半導体層と、
    前記半導体層と前記第１方向において離間した第１導電部と、
    を備え、
    前記第１領域におけるシリコンの濃度は、７原子パーセント以上１１原子パーセント以下であり、
    前記半導体層は、インジウムとガリウムとシリコンとを含む酸化物を含む第３領域をさらに含み、
    前記第２領域は、前記第３領域と前記第１領域との間に位置する、半導体装置。
  2. 前記第１領域は、前記第１導電部と前記第２領域との間に位置する請求項１記載の半導体装置。
  3. 前記第３領域におけるシリコンの濃度は、７原子パーセント以上１１原子パーセント以下である請求項１または２に記載の半導体装置。
  4. インジウムとガリウムとシリコンとを少なくとも含む酸化物であってシリコンの濃度が亜鉛の濃度よりも高い酸化物を備える第１領域と、
    第１方向において前記第１領域と積層され、インジウムとガリウムと亜鉛とを少なくとも含む酸化物であって亜鉛の濃度がシリコンの濃度よりも高い酸化物を備える第２領域と、
    を備える半導体層と、
    前記半導体層と前記第１方向において離間した第１導電部と、
    を備えた半導体装置。
  5. 前記半導体層は、インジウムとガリウムとシリコンとを少なくとも含む酸化物であってシリコンの濃度が亜鉛の濃度よりも高い酸化物を備える第３領域をさらに備え、
    前記第２領域は、前記第３領域と前記第１領域との間に位置する請求項４記載の半導体装置。
  6. 第２導電部と、
    第３導電部と、
    をさらに備え、
    前記半導体層は、
    第１部分と、
    前記第２導電部と電気的に接続された第２部分と、
    前記第１方向と交差する第２方向において前記第２部分と離間し、前記第３導電部と電気的に接続された第３部分と、
    をさらに含み、
    前記第１部分は、前記第２部分と前記第３部分との間に設けられた、請求項１〜５のいずれか１つに記載の半導体装置。
JP2015225191A 2015-11-17 2015-11-17 酸化物半導体及び半導体装置 Active JP6495808B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015225191A JP6495808B2 (ja) 2015-11-17 2015-11-17 酸化物半導体及び半導体装置
US15/267,705 US9837549B2 (en) 2015-11-17 2016-09-16 Oxide semiconductor and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015225191A JP6495808B2 (ja) 2015-11-17 2015-11-17 酸化物半導体及び半導体装置

Publications (2)

Publication Number Publication Date
JP2017092432A JP2017092432A (ja) 2017-05-25
JP6495808B2 true JP6495808B2 (ja) 2019-04-03

Family

ID=58690262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015225191A Active JP6495808B2 (ja) 2015-11-17 2015-11-17 酸化物半導体及び半導体装置

Country Status (2)

Country Link
US (1) US9837549B2 (ja)
JP (1) JP6495808B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7137913B2 (ja) * 2017-06-23 2022-09-15 株式会社半導体エネルギー研究所 半導体装置
US11152514B2 (en) * 2017-09-29 2021-10-19 Intel Corporation Multi-layer crystalline back gated thin film transistor
WO2020076732A1 (en) * 2018-10-09 2020-04-16 Micron Technology, Inc. Devices including vertical transistors, and related methods
WO2020076850A1 (en) * 2018-10-09 2020-04-16 Micron Technology, Inc. Devices including vertical transistors, and related methods
US11985806B2 (en) 2018-12-26 2024-05-14 Micron Technology, Inc. Vertical 2-transistor memory cell
KR20210046929A (ko) 2019-10-21 2021-04-29 삼성전자주식회사 이미지 센서

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2486569B1 (en) 2009-10-09 2019-11-20 Semiconductor Energy Laboratory Co., Ltd. Shift register and display device
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8901557B2 (en) * 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014140005A (ja) 2012-12-20 2014-07-31 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタおよびその製造方法
JP2014241402A (ja) * 2013-05-17 2014-12-25 出光興産株式会社 酸化物半導体薄膜
TWI567995B (zh) 2013-06-27 2017-01-21 友達光電股份有限公司 薄膜電晶體及其製造方法
JP2015103646A (ja) 2013-11-25 2015-06-04 出光興産株式会社 電界効果型トランジスタ、発振回路、ドライバ回路、半導体装置及び電界効果型トランジスタの製造方法
JP6241848B2 (ja) 2014-01-31 2017-12-06 国立研究開発法人物質・材料研究機構 薄膜トランジスタの構造、薄膜トランジスタの製造方法および半導体装置

Also Published As

Publication number Publication date
US9837549B2 (en) 2017-12-05
US20170141230A1 (en) 2017-05-18
JP2017092432A (ja) 2017-05-25

Similar Documents

Publication Publication Date Title
JP6495808B2 (ja) 酸化物半導体及び半導体装置
US10644165B2 (en) Thin-film transistor, method of fabricating thin-film transistor, and display device
JP6165502B2 (ja) 測定装置
JPWO2013108593A1 (ja) 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
JP2016072498A (ja) 半導体装置
US9893193B2 (en) Thin-film transistor including a gate electrode with a side wall insulating layer and display device
JP2023073250A (ja) 撮像装置
JP2009176997A5 (ja)
JPWO2021094878A5 (ja)
US11799010B2 (en) Transistor including electride electrode
KR102311676B1 (ko) 접착층을 포함하는 전극 연결 구조체 및 이를 포함하는 전자 소자
WO2014115305A1 (ja) 半導体装置
JP2011198963A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2007221143A (ja) 合金から形成されたゲート電極層を含む半導体メモリ素子
JP2014170841A (ja) 半導体装置及びその製造方法
US10847649B2 (en) Semiconductor device
US7956415B2 (en) SOI transistor having a carrier recombination structure in a body
US10692979B2 (en) Method of manufacturing semiconductor device
JP6790808B2 (ja) 半導体装置およびその製造方法
US20150187835A1 (en) Transistor, image sensor including the same and method for fabricating the same
JP2006319082A (ja) 不揮発性半導体メモリデバイス
US20220020683A1 (en) Semiconductor device
JP2009290172A (ja) 半導体装置およびその製造方法
JP2018046152A (ja) 酸化物半導体、半導体装置、半導体記憶装置及び固体撮像装置
JP6087058B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190307

R150 Certificate of patent or registration of utility model

Ref document number: 6495808

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150