JP2009290172A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】炭化珪素酸化時の炭素の発生を抑制し、良好な炭化珪素/シリコン酸化膜界面を得る。
【解決手段】まず、炭化珪素基板１上に１０ｎｍ以下のアモルファスシリコン膜２、キャップとなるシリコン酸化膜３を形成する。次いで前記シリコン酸化膜３で表面を保護した状態でアモルファスシリコン膜２を熱酸化することで、炭化珪素基板１上に熱酸化膜４を形成する。
【選択図】図１

Description

本発明は、半導体材料として炭化珪素を用いた半導体装置およびその製造方法に適用して有効な技術に関する。

炭化珪素半導体（ＳｉＣ）は、シリコン半導体と比べてバンドギャップが大きく、絶縁破壊電界も１桁程度大きいという特徴がある。このため、次世代のパワーデバイスとして有望視され、ダイオードやトランジスタなど様々なデバイスの研究がなされている。ところが、ＭＯＳトランジスタを製造する際には、炭化珪素特有の大きな課題があることが知られている。

シリコン半導体でＭＯＳトランジスタを製造する際、通常、シリコン基板を熱酸化してシリコン酸化膜を形成し、ゲート絶縁膜とする。炭化珪素基板においても同様に熱酸化してシリコン酸化膜を形成することはできるが、酸化によって発生する炭素が起因し、シリコン半導体の場合と比べて桁違いに大きな界面準位を有する。このため、炭化珪素基板の熱酸化によるシリコン酸化膜をゲート絶縁膜に用いた場合、ＭＯＳトランジスタのしきい値電圧の変動やチャネル移動度の低下など、種々の問題を発生する。

別の課題として、炭化珪素半導体は結晶面によって熱酸化の速度が大きく異なる点が上げられる。チャネル移動度の点から、基板上に設けられた溝（トレンチ）の側壁にチャネルを形成するトレンチＭＯＳトランジスタが研究されているが、この場合基板表面とトレンチ側壁とで熱酸化の速度が大きく異なる。

そこで、炭化珪素半導体を熱酸化する量を極力減らすための検討が行われている。特開２００３−２４３６５３（特許文献１）では、熱酸化の厚さを薄く抑え、熱酸化後に絶縁膜を追加することで界面準位密度を低減する方法が記載されている。また、特開２００６−２６９９２４（特許文献２）では、炭化珪素基板上にアモルファスシリコン膜を５０ｎｍ成膜し、このアモルファスシリコンを熱酸化することで炭化珪素の面方位に依存しないシリコン酸化膜の形成方法が記載されている。

特開２００３−２４３６５３号公報 特開２００６−２６９９２４号公報

しかしながら、上述の方法を用いても、炭化珪素半導体の熱酸化量の低減は不十分だと言える。つまり、熱酸化の厚さを薄く抑え、ゲート絶縁膜としての膜厚不足分を追加する方法を用いる場合、結局のところ炭化珪素半導体を直接熱酸化することになる。また、炭化珪素基板上にアモルファスシリコン膜を成膜し、これを熱酸化する方法の場合、熱酸化するアモルファスシリコン膜が厚いため、アモルファスシリコン膜を完全に熱酸化するのに余裕を持って行う必要があることから、結果として炭化珪素基板が熱酸化されてしまう。例えば、４Ｈ−ＳｉＣの（０００１）面上に成膜した５０ｎｍのアモルファスシリコン膜を熱酸化して１００ｎｍ程度のシリコン酸化膜を形成する際、例えば１０％の余裕をもって余分に酸化を行うと、１ｎｍ程度は炭化珪素基板が酸化される。トレンチ側壁の場合、（０００１）面と比べて熱酸化が数倍速いことから、炭化珪素基板は数ｎｍ程度酸化される。このため、膜厚が面方位に依存しないゲート絶縁膜の形成は可能であるが、界面準位を低減するために炭化珪素の酸化を抑える方法としては不十分であると言える。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置の製造方法は、まず、炭化珪素基板上に１０ｎｍ以下のアモルファスシリコン膜、キャップとなるシリコン酸化膜を形成する。次いで前記シリコン酸化膜で表面を保護した状態でアモルファスシリコン膜を熱酸化することで、炭化珪素上に熱酸化膜を形成する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

本発明によれば、実質上炭化珪素を酸化しない条件で炭化珪素上に成膜したシリコンを酸化することで、炭化珪素酸化時の炭素の発生を抑制し、良好な炭化珪素/シリコン酸化膜界面を得られる。

以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施例間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。

（実施例１）
図１（ａ）−（ｃ）は本発明の実施例１における半導体装置の製造工程の一部の断面構造を示す説明図である。
本実施例１による半導体装置は、図１（ａ）に示すように、例えばｎ型の導電型からなる炭化珪素基板１に、ｎ型としたい領域およびｐ型としたい領域に各々不純物打ち込みを行い、不純物活性化用のアニールを行う。ここで、ｎ型としたい領域へ注入する不純物は、例えば窒素を、ｐ型としたい領域へ注入する不純物は、例えばアルミを用いる。
続いて、図１（ｂ）に示すように、炭化珪素基板１上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって５ｎｍ程度の厚さのイントリンシックのアモルファスシリコン膜２および、例えば４０ｎｍ程度の厚さのシリコン酸化膜３を堆積する。ここで堆積されるアモルファスシリコン膜２は非晶質であるため結晶粒が存在せず、また１０ｎｍ以下と非常に薄膜であるため膜厚の均一性に優れる。

さらに、図１（ｃ）に示すように、アモルファスシリコン膜２を１０００℃以下のドライＯ_２雰囲気で熱酸化してシリコン酸化膜４とすることで、シリコン酸化膜４とＣＶＤ法で形成したシリコン酸化膜３の積層構造を形成する。
例えば、９００℃のドライＯ_２雰囲気でアモルファスシリコン膜を熱酸化し、シリコン酸化膜を形成する。このとき形成されるシリコン酸化膜は、アモルファスシリコン膜のおよそ２倍の膜厚となるため、１０ｎｍ程度となる。余裕を見て、熱酸化膜が１２ｎｍ程度形成される時間で熱酸化を行うと、最大でシリコン酸化膜が２ｎｍ程度形成される熱酸化を炭化珪素基板に行うことになる。４Ｈ−ＳｉＣの（０００１）面の場合、熱酸化の速度はシリコンと比べておおむね１／１０倍程度である。このため、炭化珪素基板上に形成される熱酸化膜は最大で０．２ｎｍ程度となり、実質的に炭化珪素基板１を酸化することなく、アモルファスシリコン膜２のみを酸化することができる。

非特許文献（Shiro Hino, Tomohiro Hatayama, Jun Kato, Naruhisa Miura, Tatsuo Oomori, Eisuke Tokumitsu, “Anomalously high channel mobility in SiC-MOSFETs with Al₂O₃/SiOx/SiC gate structure”, International Conference Silicon Carbide and Related Materials 2007, We18-We19.）では、炭化珪素基板表面の酸化を１ｎｍ以下に抑えることで、良好な炭化珪素/シリコン酸化膜界面が得られると述べられている。このため、製造工程上の余裕を見て炭化珪素基板表面に形成されるシリコン酸化膜の膜厚を０．５ｎｍ以下に抑えると設定すると、アモルファスシリコン膜２の膜厚を１０ｎｍ程度以下に制御する必要がある。

このように、本実施例１で示す半導体装置の製造工程において、薄く堆積したアモルファスシリコン膜２上にＣＶＤシリコン酸化膜３を堆積してから、実質的に炭化珪素基板１を酸化しない条件でアモルファスシリコン膜２の酸化を行うことによって、炭化珪素を酸化することなく炭化珪素/シリコン酸化膜界面を得られる。また、ＣＶＤシリコン酸化膜３をアモルファスシリコン膜２上に堆積してから酸化を行うため、アモルファスシリコン膜２の凝集を抑え、均一な膜厚のシリコン酸化膜４を得ることができる。
本実施例１では、炭化珪素基板１がｎ型の導電型の場合について説明したが、ｐ型の導電型としてもよい。

本実施例１では、炭化珪素基板１上に堆積したアモルファスシリコン膜２を熱酸化することでシリコン酸化膜３を形成したが、熱酸化の実施前にアニールを行い、アモルファスシリコン膜２を結晶化しても良い。この場合、１０ｎｍ程度以上の厚膜アモルファスシリコンを結晶化する温度よりも高い温度、例えば９００℃程度のアニールを行う必要がある。薄いアモルファスシリコン膜２の表面にシリコン酸化膜３をキャップとして堆積しているため、シリコン原子の移動、結晶化を抑制していると考えられる。シリコン酸化膜３のキャップ効果により、アニールによって結晶化した多結晶シリコン膜は、アモルファス状態の膜同様に均一性に優れている。

本実施の形態１では、アモルファスシリコン膜２上のシリコン酸化膜３をＣＶＤ法によって形成したが、均一なシリコン酸化膜を得られるのであれば、例えばスパッタ堆積法などの他の堆積法を用いてもよい。

（実施例２）
本実施例２では、図２Ａ−Ｃに示すような、いわゆるＭＯＳ（Metal-Oxide-Semiconductor）構造を備えた半導体装置について説明する。なお、この半導体装置では、前記実施例１で述べた炭化珪素/シリコン酸化膜構造を、ＭＯＳ構造のゲート絶縁膜として使用することになる。

図２Ａ−ＣにＭＯＳ構造を備えた半導体装置への適用例を示す。図２Ａはソース６とドレイン７を基板表面と平行な方向に配置した（以下、横ＭＯＳ）構造、図２Ｂはソース６とドレイン７を基板表面と垂直な方向に配置した（以下、縦ＭＯＳ）構造、図２Ｃはソース６とドレイン７を基板表面と垂直な方向に配置し、電流経路となるチャネルが基板に形成した溝の側壁に形成される（以下、トレンチＭＯＳ）構造である。

以下は、図２Ｂに示した縦ＭＯＳ構造への適用について述べる。図３から図７は、本実施例２の縦ＭＯＳトランジスタを製造する際の各工程における断面図である。
なお、前記断面図は、煩雑さを避けるため、当該工程における主要部位の構成のみを示すもので、正確な断面図には相当しない。
まず、例えば高濃度ｎ型（ｎ＋）炭化珪素単結晶/低濃度ｎ型（ｎ）炭化珪素単結晶の積層構造を有する半導体基板を用意し、所望の領域に不純物をイオン打ち込みして、さらにアニールを行うことで、ｐ型領域、ｎ＋領域を形成する。例えば図３ではｐ型領域の内部にトランジスタのソース６となるｎ＋領域が形成されている。
所定の洗浄を行った後、図４に示すように、前記半導体基板上に例えば５ｎｍ程度のアモルファスシリコン膜２、例えば２０ｎｍ程度の厚さからなるＣＶＤシリコン酸化膜３を堆積する。

続いて、図５に示すように、９００℃のドライＯ_２雰囲気でアモルファスシリコン膜２の酸化を行う。この時、アモルファスシリコン膜２の表面にはシリコン酸化膜３をキャップとして堆積しているため、シリコンの凝集による膜厚不均一は起こらず、均一な膜厚のシリコン酸化膜４が得られる。
続いて、図６に示すように、２００ｎｍ程度の厚さのｎ型多結晶シリコン膜からなるゲート材料膜５を堆積する。

続いて、図７に示すように、レジストをマスクにゲート材料膜５をエッチングし、ＭＯＳトランジスタのゲート８を形成する。
続いて、通常のシリサイド電極工程、層間絶縁膜形成工程、ソース６およびゲート８へのコンタクトを形成する工程、配線を形成する工程を行い半導体装置が完成する。
上記のように、通常のＭＯＳトランジスタを製造する工程において、ゲート絶縁膜の形成方法だけを変更することで、実質的に炭化珪素を酸化することなく、良質なシリコン酸化膜４を得る事ができる。また、このことから図８Ａ−Ｃに示した各ＭＯＳ構造についても、ゲート絶縁膜の形成方法を変更することで、同様に適用することができる。このため、図８Ｃに示したトレンチＭＯＳ構造に適用した場合において、炭化珪素の結晶方位の違いによる熱酸化速度の違いを考慮することなく、熱酸化したシリコン酸化膜を炭化珪素基板１上に形成することができる。

本実施例２では、ｎ型炭化珪素単結晶の半導体基板を用いたが、直接半導体基板を熱酸化するわけではないため、例えばｐ型炭化珪素基板を用いても良い。この場合は、ＭＯＳ構造を形成するための各領域への不純物イオン打ち込みの極性を逆にすることでＭＯＳ構造を形成することができる。

また、本実施例２では、ゲート材料膜５としてｎ型多結晶シリコン膜を用いたが、例えばｐ型多結晶シリコン膜や金属をゲートに適用した場合でも、前述したゲート材料膜５として有効である。この場合、ＭＯＳトランジスタのしきい値電圧が変動するため、所望のしきい値電圧となる材料を選択することができる。

（ａ）、（ｂ）、（ｃ）は、本実施例１における半導体装置の製造工程中の断面構造を示す説明図である。 本実施例２における半導体装置の断面構造（横ＭＯＳ構造の場合）を示す説明図である。 本実施例２における半導体装置の断面構造（縦ＭＯＳ構造の場合）を示す説明図である。 本実施例２における半導体装置の断面構造（トレンチＭＯＳ構造）を示す説明図である。 本実施例２における半導体装置の製造工程中の断面構造を示す説明図である。 図３に続く半導体装置の製造工程中の断面構造を示す説明図である。 図４に続く半導体装置の製造工程中の断面構造を示す説明図である。 図５に続く半導体装置の製造工程中の断面構造を示す説明図である。 図６に続く半導体装置の製造工程中の断面構造を示す説明図である。 従来の半導体装置の断面構造を示す説明図である。 従来の半導体装置の断面構造を示す説明図である。 従来の半導体装置の断面構造を示す説明図である。

符号の説明

１…炭化珪素基板、
２…アモルファスシリコン膜、
３…シリコン酸化膜、
４…アモルファスシリコン膜を酸化したシリコン酸化膜、
５…ゲート材料膜、
６…ソース、
７…ドレイン、
８…ゲート。

Claims (5)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法；
   （ａ）炭化珪素基板上にアモルファスシリコン膜を形成する工程、
   （ｂ）前記アモルファスシリコン膜上に堆積法によってシリコン酸化膜を形成する工程、
   （ｃ）前記アモルファスシリコン膜を酸化処理し、前記アモルファスシリコン膜からシリコン酸化膜を形成する工程。
2. 前記堆積法にＣＶＤ法、あるいはスパッタ法を用いることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記工程（ａ）で形成するアモルファスシリコン膜の膜厚が、１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記工程（ａ）では、膜厚が１０ｎｍ以下からなるアモルファスシリコン膜を形成し、
   前記工程（ｃ）の前に、前記アモルファスシリコン膜をアニール処理し、前記アモルファスシリコン膜を結晶化することを特徴とする請求項１記載の半導体装置の製造方法。
5. 請求項１から４のいずれか一つの半導体装置の製造方法で形成したシリコン酸化膜をゲート絶縁膜として用いることを特徴とする炭化珪素半導体装置。

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