JP2015103646A - 電界効果型トランジスタ、発振回路、ドライバ回路、半導体装置及び電界効果型トランジスタの製造方法 - Google Patents
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Abstract
【課題】発熱による劣化を抑制でき、性能及び信頼性を向上させることができる、電界効果型トランジスタ、発振回路、ドライバ回路、半導体装置及び電界効果型トランジスタの製造方法を提供することを目的とする。
【解決手段】電界効果型トランジスタは、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下である。
【選択図】 図２
【解決手段】電界効果型トランジスタは、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下である。
【選択図】 図２
Description
本発明は、電界効果型トランジスタと、前記電界効果型トランジスタを備える発振回路と、前記電界効果型トランジスタを備えるドライバ回路と、前記電界効果型トランジスタ、前記発振回路又は前記ドライバ回路を備える半導体装置と、前記電界効果型トランジスタの製造方法とに関する。
近年、酸化物半導体を用いた液晶ディスプレイや有機ＥＬディスプレイの技術が広まっている。
この酸化物半導体は、通常、パネルに形成される表示用の電界効果型トランジスタに適用されるが、これに限定されるものではない。すなわち、酸化物半導体は、その移動度の高さを利用することによって、低温ポリシリコン（ＬＴＰＳ）と同様に、映像信号を制御するドライバ回路（ゲートドライバ、デマルチプレクサ、シグナルドライバなど）、あるいはタッチセンサー等のドライバ回路にも適用されている。このようにすると、パネルの軽量化や生産工程の簡略化を図ることができる。
この酸化物半導体は、通常、パネルに形成される表示用の電界効果型トランジスタに適用されるが、これに限定されるものではない。すなわち、酸化物半導体は、その移動度の高さを利用することによって、低温ポリシリコン（ＬＴＰＳ）と同様に、映像信号を制御するドライバ回路（ゲートドライバ、デマルチプレクサ、シグナルドライバなど）、あるいはタッチセンサー等のドライバ回路にも適用されている。このようにすると、パネルの軽量化や生産工程の簡略化を図ることができる。
ところで、酸化物半導体をドライバ回路等の電界効果型トランジスタに適用すると、この電界効果型トランジスタは、表示用の電界効果型トランジスタより速い周波数で動作させられる。これにより、ドライバ回路等の電界効果型トランジスタは、電界が集中する部分（酸化物半導体の部分）が発熱し、酸化物半導体の劣化を招くことがある。また、発熱や劣化によって、ドライバ回路等の電界効果型トランジスタは、Ｏｎ電流の減少や、Ｏｆｆ電流の上昇によるリーク等が発生することがある。
このような現象を防止するために、様々な技術が提案されている。
このような現象を防止するために、様々な技術が提案されている。
たとえば、ドレイン電界の集中を緩和する方法として、チャネル長を長めに設計し、ドレイン電界の集中を緩和する方法（非特許文献１）や、ソース電極及び／又はドレイン電極とゲート電極との位置を構造的にわずかにずらす（オフセットする）方法（特許文献１の「従来の技術」）が知られている。
また、本発明に関連する技術として、特許文献２には、イオン注入によるＬＤＤ（ライトリィ・ドープト・ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ））構造のＭＩＳ半導体装置が開示されている。この技術は、ドレイン電界の集中を緩和することによって、ホットキャリアの発生を少なくする。
ルネサスＲｅｖ．１．００ ２００６．０６．１２ ４−１１ 半導体デバイスの故障メカニズム
しかしながら、上述した非特許文献１のチャネル長を長めに設計する方法は、材料が本来有する高い移動度の特性を損なう短所があった。
また、特許文献１に記載された電極をオフセットする方法は、寄生抵抗による電流の低下や新たなバラツキを招く恐れがあり、信頼性と性能のトレードオフになっていた。
なお、半導体層が酸化物半導体からなる場合には、特許文献２のイオンドーピング技術を適用することは困難であった。
また、特許文献１に記載された電極をオフセットする方法は、寄生抵抗による電流の低下や新たなバラツキを招く恐れがあり、信頼性と性能のトレードオフになっていた。
なお、半導体層が酸化物半導体からなる場合には、特許文献２のイオンドーピング技術を適用することは困難であった。
本発明は、上記事情に鑑み提案されたものであり、発熱による劣化を抑制でき、性能及び信頼性を向上させることができる、電界効果型トランジスタ、発振回路、ドライバ回路、半導体装置及び電界効果型トランジスタの製造方法を提供することを目的とする。
本発明者らは、上記目的を達成するため鋭意研究を行い、ドライバ回路等のような高い負荷がかかる状態で、酸化物半導体からなる半導体層を使用しても、発熱による劣化を抑制でき、性能及び信頼性を向上させることができる電界効果型トランジスタを提供できることを見出した。
本発明の電界効果型トランジスタは、基板上に、少なくとも半導体層、ソース電極、ドレイン電極、ゲート絶縁膜及びゲート電極を有し、前記ソース電極と前記ドレイン電極が、前記半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間に前記ゲート絶縁膜を有する電界効果型トランジスタであって、前記半導体層が酸化物半導体からなり、前記ソース電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、前記ドレイン電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下である構成としてある。
本発明の電界効果型トランジスタは、基板上に、少なくとも半導体層、ソース電極、ドレイン電極、ゲート絶縁膜及びゲート電極を有し、前記ソース電極と前記ドレイン電極が、前記半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間に前記ゲート絶縁膜を有する電界効果型トランジスタであって、前記半導体層が酸化物半導体からなり、前記ソース電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、前記ドレイン電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下である構成としてある。
また、本発明の発振回路は、上記電界効果型トランジスタを備える構成としてある。
また、本発明のドライバ回路は、上記電界効果型トランジスタを備える構成としてある。
また、本発明の半導体装置は、上記電界効果型トランジスタ、上記発振回路、又は、上記ドライバ回路を備える構成としてある。
また、本発明の電界効果型トランジスタの製造方法は、上記電界効果型トランジスタの製造方法であって、前記電界効果型トランジスタが、トップコンタクト型であり、前記半導体層をアニールした後に、該半導体層上に、前記ソース電極と前記ドレイン電極を形成する方法としてある。
また、本発明の電界効果型トランジスタの製造方法は、上記電界効果型トランジスタの製造方法であって、前記電界効果型トランジスタが、ボトムコンタクト型であり、前記ソース電極及び前記ドレイン電極を酸化処理した後に、該ソース電極及びドレイン電極上に、前記半導体層を積層する方法としてある。
本発明の電界効果型トランジスタによれば、ドライバ回路等のような高い負荷がかかる状態で、酸化物半導体からなる半導体層を使用しても、発熱による劣化を抑制でき、性能及び信頼性を向上させることができる。
また、本発明の発振回路、ドライバ回路及び半導体装置によれば、高速でのスイッチングが可能であり、かつ、長時間に渡って動作させることができる。
また、本発明の電界効果型トランジスタの製造方法によれば、上記特性を有する電界効果型トランジスタを効率よく製造することができる。
また、本発明の発振回路、ドライバ回路及び半導体装置によれば、高速でのスイッチングが可能であり、かつ、長時間に渡って動作させることができる。
また、本発明の電界効果型トランジスタの製造方法によれば、上記特性を有する電界効果型トランジスタを効率よく製造することができる。
［電界効果型トランジスタの実施形態］
本実施形態の電界効果型トランジスタは、図示してないが、基板上に、少なくとも半導体層、ソース電極、ドレイン電極、ゲート絶縁膜及びゲート電極を有し、前記ソース電極と前記ドレイン電極が、前記半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間に前記ゲート絶縁膜を有する構成としてある。
本実施形態の電界効果型トランジスタは、図示してないが、基板上に、少なくとも半導体層、ソース電極、ドレイン電極、ゲート絶縁膜及びゲート電極を有し、前記ソース電極と前記ドレイン電極が、前記半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間に前記ゲート絶縁膜を有する構成としてある。
また、この電界効果型トランジスタは、前記半導体層が酸化物半導体からなり、さらに、前記ソース電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、前記ドレイン電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下である構成としてある。
（１）半導体層（チャネル層）
上記半導体層は、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ），酸化インジウムスズ亜鉛（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ），酸化インジウムスズアルミニウム亜鉛（Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ），酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ），酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ），酸化スズ亜鉛（Ｚｎ−Ｓｎ−Ｏ）及び酸化スズ（ＳｎＯ２）等から選ばれる１つ以上を含むアモルファス酸化物半導体からなる構成としてある。
このようにすると、半導体層が高い移動度を有する材料から形成されることとなり、たとえば、ドレイン電極近傍のホットキャリアを効果的に抑制することができる。これにより、後述する閾値電圧（Ｖｔｈ）及び伝達コンダクタンスなどの特性の経時的な劣化を防止することができ、性能及び信頼性を向上させることができる。
上記半導体層は、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ），酸化インジウムスズ亜鉛（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ），酸化インジウムスズアルミニウム亜鉛（Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ），酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ），酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ），酸化スズ亜鉛（Ｚｎ−Ｓｎ−Ｏ）及び酸化スズ（ＳｎＯ２）等から選ばれる１つ以上を含むアモルファス酸化物半導体からなる構成としてある。
このようにすると、半導体層が高い移動度を有する材料から形成されることとなり、たとえば、ドレイン電極近傍のホットキャリアを効果的に抑制することができる。これにより、後述する閾値電圧（Ｖｔｈ）及び伝達コンダクタンスなどの特性の経時的な劣化を防止することができ、性能及び信頼性を向上させることができる。
さらに、後述する各実施例などにもとづいて、半導体層は、酸化インジウムスズ亜鉛（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ）及び酸化インジウムスズアルミニウム亜鉛（Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ）から選ばれる１つ以上を含むアモルファス酸化物半導体からなる構成としてもよい。このようにすると、上記とほぼ同様の効果を得ることができる。
また、半導体層は、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ），酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ），酸化インジウム（Ｉｎ２Ｏ３）及び酸化亜鉛（ＺｎＯ）等から選ばれる１つ以上を含む結晶酸化物半導体からなる構成としてもよい。
このようにすると、半導体層が高い移動度を有する材料から形成されることとなり、たとえば、ドレイン電極近傍のホットキャリアを効果的に抑制することができる。これにより、後述する閾値電圧（Ｖｔｈ）及び伝達コンダクタンスなどの特性の経時的な劣化を防止することができ、性能及び信頼性を向上させることができる。
このようにすると、半導体層が高い移動度を有する材料から形成されることとなり、たとえば、ドレイン電極近傍のホットキャリアを効果的に抑制することができる。これにより、後述する閾値電圧（Ｖｔｈ）及び伝達コンダクタンスなどの特性の経時的な劣化を防止することができ、性能及び信頼性を向上させることができる。
さらに、後述する各実施例などにもとづいて、半導体層は、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）を含む結晶酸化物半導体からなる構成としてもよい。このようにすると、上記とほぼ同様の効果を得ることができる。
また、半導体層は、Ｉｎ，Ｇａ，Ｓｎ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｉ，Ｇｅ，Ｙ，Ｚｒ，Ｈｆ，Ｃｅ，Ｎｄ，Ｓｍ及びＧｄ等から選ばれる１つ以上の元素を含む構成としてもよい。
このようにすると、半導体層が高い移動度を有する材料から形成されることとなり、上記とほぼ同様の効果を得ることができる。
このようにすると、半導体層が高い移動度を有する材料から形成されることとなり、上記とほぼ同様の効果を得ることができる。
また、半導体層の膜厚は、通常、０．５〜５００ｎｍであるとよい。また、好ましくは１〜１５０ｎｍ、より好ましくは３〜８０ｎｍ、特に好ましくは１０〜６０ｎｍであるとよい。
上記の数値限定の理由は、０．５ｎｍ以上であれば工業的に均一に成膜することができ、また、５００ｎｍ以下であれば成膜時間が長くなり過ぎることもなく、工業的に採用可能であるからである。
また、３ｎｍ以上８０ｎｍ以下の範囲内にあると、移動度やオンオフ比等のＴＦＴ特性が特に良好である。
上記の数値限定の理由は、０．５ｎｍ以上であれば工業的に均一に成膜することができ、また、５００ｎｍ以下であれば成膜時間が長くなり過ぎることもなく、工業的に採用可能であるからである。
また、３ｎｍ以上８０ｎｍ以下の範囲内にあると、移動度やオンオフ比等のＴＦＴ特性が特に良好である。
（２）接触抵抗の調整
本実施形態においては、上述したように、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であるように制御することを必須要件とする。なお、この制御方法（製造方法）については、後述する。
このようにすると、電界効果型トランジスタは、ドライバ回路等のような高い負荷（たとえば、周波数が１Ｋ〜１０ＭＨｚ、かつ、駆動電圧が１〜１５Ｖ）がかかる状態で、酸化物半導体からなる半導体層を使用しても、発熱による劣化を抑制できるので、性能及び信頼性を向上させることができる。
本実施形態においては、上述したように、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であるように制御することを必須要件とする。なお、この制御方法（製造方法）については、後述する。
このようにすると、電界効果型トランジスタは、ドライバ回路等のような高い負荷（たとえば、周波数が１Ｋ〜１０ＭＨｚ、かつ、駆動電圧が１〜１５Ｖ）がかかる状態で、酸化物半導体からなる半導体層を使用しても、発熱による劣化を抑制できるので、性能及び信頼性を向上させることができる。
なお、上述した接触抵抗の数値限定の理由は、接触抵抗が０．５ｍΩｃｍ未満の場合、ホットエレクトロン効果を防止できず、上記の効果を得ることができなくなるからである。
また、接触抵抗が２５０ｍΩｃｍを超えると、寄生抵抗による発振周波数の劣化や性能のバラつきを招く恐れがあるからである。
また、接触抵抗のより好ましい範囲は２．５ｍΩｃｍ以上２５０ｍΩｃｍ以下、さらに好ましくは４ｍΩｃｍ以上１５０ｍΩｃｍ以下である。
また、接触抵抗が２５０ｍΩｃｍを超えると、寄生抵抗による発振周波数の劣化や性能のバラつきを招く恐れがあるからである。
また、接触抵抗のより好ましい範囲は２．５ｍΩｃｍ以上２５０ｍΩｃｍ以下、さらに好ましくは４ｍΩｃｍ以上１５０ｍΩｃｍ以下である。
上記の接触抵抗の測定は、ＴＬＭ（Transmission Line Method、通称ＴＬＭ法）により行うことができる。ＴＬＭ法の基礎となるモデルは、伝送線モデル（Transmission Line Model）である。
ここで、接触抵抗のない理想的なＴＦＴ（薄膜トランジスタ）では、公式に従って正しい移動度を求めることができる。しかし、ソース電極と半導体層との間に、及び、ドレイン電極と半導体層との間に、接触抵抗が存在する場合、あるいは、接触抵抗の存在が疑われる場合、ゲート電圧とチャネル長を変えながらＯｎ抵抗を評価することで、接触抵抗の値や、本来半導体層が有する移動度を求めることができる。
次に、その原理について説明する。
ここで、接触抵抗のない理想的なＴＦＴ（薄膜トランジスタ）では、公式に従って正しい移動度を求めることができる。しかし、ソース電極と半導体層との間に、及び、ドレイン電極と半導体層との間に、接触抵抗が存在する場合、あるいは、接触抵抗の存在が疑われる場合、ゲート電圧とチャネル長を変えながらＯｎ抵抗を評価することで、接触抵抗の値や、本来半導体層が有する移動度を求めることができる。
次に、その原理について説明する。
線形領域において、すなわち低ドレイン電圧（たとえば、０．１〜１０Ｖ）の場合、電界効果移動度をμFEとし、閾値電圧をＶｔｈとし、ＭＯＳＦＥＴのグラジュアル・チャネル近似を用いると、ドレイン電流Ｉｄｓは、下記の式（１）であらわされる。
なお、式（１）において、
Ｃｉｎｓ：絶縁膜の静電容量
Ｗ：チャネル幅
Ｌ：チャネル長
ＶＧ：ゲート電圧（＝Ｖｇ）
Ｖｄｓ：ドレイン電圧
である。
Ｃｉｎｓ：絶縁膜の静電容量
Ｗ：チャネル幅
Ｌ：チャネル長
ＶＧ：ゲート電圧（＝Ｖｇ）
Ｖｄｓ：ドレイン電圧
である。
一方、ＴＦＴのＯｎ抵抗の合計抵抗（ＲＴ）は、下記の式（２）で表すことができる。
なお、式（２）において、
ｒｃｈ：単位チャネル長あたりのチャネル抵抗
Ｒｓ：ソース抵抗
Ｒｄ：ドレイン抵抗
である。
ｒｃｈ：単位チャネル長あたりのチャネル抵抗
Ｒｓ：ソース抵抗
Ｒｄ：ドレイン抵抗
である。
続いて、式（１）と式（２）を用いて、ＴＦＴのＯｎ抵抗の合計抵抗（ＲＴ）は、電界効果移動度μFE及び閾値電圧Ｖｔｈの関数として、下記の式（３）で表すことができる。
また、理想的なＴＦＴに対して、ほぼ同様にして、下記の式（４）を算出する。なお、式（４）において、チャネル抵抗ｒｃｈは、真性電界効果移動度μｉ及び閾値電圧Ｖｔｉ（＝Ｖｔｈ）の関数としてあり、直列抵抗（ソース抵抗Ｒｓ及びドレイン抵抗Ｒｄ）を無視した（すなわち、Ｒｓ＝Ｒｄ＝０とした）コンダクションチャネルに相当する。
上述した式から、ＴＦＴのソース抵抗Ｒｓ、ドレイン抵抗Ｒｄ、真性電界効果移動度μｉ及び閾値電圧Ｖｔｉの関係は、異なるチャネル長を有するＴＦＴを用いて、下記の式（５）のように算出できる。
ここで、式（５）は、ソース抵抗、ドレイン抵抗及びチャネル抵抗の合計で表わされるＴＦＴのＯｎ抵抗の合計抵抗（ＲＴ）が、新たに発生した寄生抵抗によって設計値からのズレを生じることを示している。
具体的には、図２に示すように、チャネル長を横軸に、縦軸に合計抵抗ＲＴをとって測定値をプロットすると、原点を通らない直線となるが、ゲート電圧を変えると共通する１点が現れる。この１点は、Ｌ＝−２ΔＬ、ＲＴ
＝ ２Ｒ０のとき現れ、その座標（ｘ，ｙ）は、（ｘ，ｙ）＝（−２ΔＬ，２Ｒ０ ）と表わされる。このΔＬとＲ０が、寄生抵抗の存在により見かけ上変化した、片チャネル辺りのチャネル長の増減分と、接触抵抗の大きさを示している。なお、測定される接触抵抗は、チャネルの幅Ｗによって変化するが、Ｗを乗じたＲ０Ｗで規格化することで、物質固有の接触抵抗Ｒ（＝Ｒ０Ｗ）として定められる。
なお、式（５）において、Ｒｓ
＝ Ｒｄ ＝Ｒ０としてある。
具体的には、図２に示すように、チャネル長を横軸に、縦軸に合計抵抗ＲＴをとって測定値をプロットすると、原点を通らない直線となるが、ゲート電圧を変えると共通する１点が現れる。この１点は、Ｌ＝−２ΔＬ、ＲＴ
＝ ２Ｒ０のとき現れ、その座標（ｘ，ｙ）は、（ｘ，ｙ）＝（−２ΔＬ，２Ｒ０ ）と表わされる。このΔＬとＲ０が、寄生抵抗の存在により見かけ上変化した、片チャネル辺りのチャネル長の増減分と、接触抵抗の大きさを示している。なお、測定される接触抵抗は、チャネルの幅Ｗによって変化するが、Ｗを乗じたＲ０Ｗで規格化することで、物質固有の接触抵抗Ｒ（＝Ｒ０Ｗ）として定められる。
なお、式（５）において、Ｒｓ
＝ Ｒｄ ＝Ｒ０としてある。
（３）ソース電極及びドレイン電極
本実施形態においては、ソース電極及びドレイン電極は、導電性に優れたものが好ましく、これらの電極の材料としては、Ｃｒ、Ａｌ、Ａｇ、Ｃｕ、Ａｕ、Ｍｏ又はＴｉ等が好ましい。
なお、エッチング加工性や密着性に優れるものとして、低抵抗金属にコンタクト層を設けた構造や、合金などを使用するとより好ましく、たとえば、Ｍｏ／Ａｌ／Ｍｏ、Ｍｏ／Ａｌ−Ｎｄ合金／Ｍｏ、Ｔｉ／Ａｌ／Ｔｉ、Ｃｕ−Ｍｎ合金、Ｔｉ／Ｃｕ／Ｔｉ等が挙げられる。
本実施形態においては、ソース電極及びドレイン電極は、導電性に優れたものが好ましく、これらの電極の材料としては、Ｃｒ、Ａｌ、Ａｇ、Ｃｕ、Ａｕ、Ｍｏ又はＴｉ等が好ましい。
なお、エッチング加工性や密着性に優れるものとして、低抵抗金属にコンタクト層を設けた構造や、合金などを使用するとより好ましく、たとえば、Ｍｏ／Ａｌ／Ｍｏ、Ｍｏ／Ａｌ−Ｎｄ合金／Ｍｏ、Ｔｉ／Ａｌ／Ｔｉ、Ｃｕ−Ｍｎ合金、Ｔｉ／Ｃｕ／Ｔｉ等が挙げられる。
（４）トランジスタの構造
本発明の電界効果型トランジスタは、ボトムゲート、トップゲート、ボトムコンタクト、トップコンタクト等の公知の構造を採用することができる。
なお、本発明の電界効果型トランジスタを周辺回路や集積回路などに適用する場合、寄生容量はできる限り低減する必要がある。この寄生容量は、ゲート電極とソース電極及びドレイン電極との構造上の重なりにより発生する容量成分であり、寄生容量によって、動作時に充放電電流が発生し、動作速度が低下したり、消費電力が増大する。このため、それぞれの電極を同一平面に配置したコプラナ構造や、ゲート電極をマスクにして露光することで、ソース電極及びドレイン電極との重なりを低減する自己整合型などの技術を採用したり、ＴＦＴ自体の大きさを小さく設計するとよい。
本発明の電界効果型トランジスタは、ボトムゲート、トップゲート、ボトムコンタクト、トップコンタクト等の公知の構造を採用することができる。
なお、本発明の電界効果型トランジスタを周辺回路や集積回路などに適用する場合、寄生容量はできる限り低減する必要がある。この寄生容量は、ゲート電極とソース電極及びドレイン電極との構造上の重なりにより発生する容量成分であり、寄生容量によって、動作時に充放電電流が発生し、動作速度が低下したり、消費電力が増大する。このため、それぞれの電極を同一平面に配置したコプラナ構造や、ゲート電極をマスクにして露光することで、ソース電極及びドレイン電極との重なりを低減する自己整合型などの技術を採用したり、ＴＦＴ自体の大きさを小さく設計するとよい。
（５）トランジスタの基板
本発明の電界効果型トランジスタを構成する基板、ゲート電極、及びゲート絶縁膜としては、特に制限はなく、公知の材料が用いられ、厚さ、形状等も、適宜設定される。
本発明の電界効果型トランジスタを構成する基板、ゲート電極、及びゲート絶縁膜としては、特に制限はなく、公知の材料が用いられ、厚さ、形状等も、適宜設定される。
（６）ゲート絶縁膜
ゲート絶縁膜を形成する材料としては、例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３ ，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，Ｓｍ２Ｏ３，ＡｌＮ等の化合物を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，ＨｆＯ２である。
ゲート絶縁膜は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法により形成することができる。
なお、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよく、例えば、ＳｉＯ２でもＳｉＯｘでもよい。
また、ゲート絶縁膜は、異なる材料からなる２層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質又は非晶質であることが好ましい。
ゲート絶縁膜を形成する材料としては、例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３ ，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，Ｓｍ２Ｏ３，ＡｌＮ等の化合物を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，ＨｆＯ２である。
ゲート絶縁膜は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法により形成することができる。
なお、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよく、例えば、ＳｉＯ２でもＳｉＯｘでもよい。
また、ゲート絶縁膜は、異なる材料からなる２層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質又は非晶質であることが好ましい。
（７）ゲート電極
ゲート電極としては、例えば、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ），酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ），酸化亜鉛（ＺｎＯ）又は酸化スズ（ＳｎＯ２）等の透明電極や、Ａｌ，Ａｇ，Ｃｕ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ又はＷ等の金属電極、又はこれらを含む合金の金属電極、さらには、これらから選ばれる金属の積層体を用いることができる。
ゲート電極としては、例えば、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ），酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ），酸化亜鉛（ＺｎＯ）又は酸化スズ（ＳｎＯ２）等の透明電極や、Ａｌ，Ａｇ，Ｃｕ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ又はＷ等の金属電極、又はこれらを含む合金の金属電極、さらには、これらから選ばれる金属の積層体を用いることができる。
（８）保護層及びエッチストッパー層
本実施形態の電界効果型トランジスタは、上記構成要素以外の要素を有していてもよく、この要素として、例えば、半導体層の保護層、エッチストッパー層等が挙げられる。これらの膜厚、サイズ等は、適宜設定される。
また、本実施形態の電界効果型トランジスタは、半導体層上に保護層を備えることが好ましい。
また、上記の保護層は、例えばＳｉＮｘ、ＳｉＯ２，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，Ｓｍ２Ｏ３，ＳｒＴｉＯ３又はＡｌＮ等の酸化物等を含むことができる。
なお、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよく、例えば、ＳｉＯ２でもＳｉＯｘでもよい。
本実施形態の電界効果型トランジスタは、上記構成要素以外の要素を有していてもよく、この要素として、例えば、半導体層の保護層、エッチストッパー層等が挙げられる。これらの膜厚、サイズ等は、適宜設定される。
また、本実施形態の電界効果型トランジスタは、半導体層上に保護層を備えることが好ましい。
また、上記の保護層は、例えばＳｉＮｘ、ＳｉＯ２，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，Ｓｍ２Ｏ３，ＳｒＴｉＯ３又はＡｌＮ等の酸化物等を含むことができる。
なお、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよく、例えば、ＳｉＯ２でもＳｉＯｘでもよい。
以上説明したように、本実施形態の電界効果型トランジスタによれば、高い負荷がかかる状態で、酸化物半導体からなる半導体層を使用しても、発熱による劣化を抑制できるので、性能及び信頼性を向上させることができる。
［発振回路の実施形態］
本実施形態の発振回路は、上述した実施形態の電界効果型トランジスタを備える構成としてある。
この発振回路は、インバータ（ＮＯＴ回路）を奇数個接続した構成（すなわち、リングオシレータ（図４参照））としてあり、これらのインバータには、上記電界効果型トランジスタがＴＦＴとして設けられている。
本実施形態の発振回路は、上述した実施形態の電界効果型トランジスタを備える構成としてある。
この発振回路は、インバータ（ＮＯＴ回路）を奇数個接続した構成（すなわち、リングオシレータ（図４参照））としてあり、これらのインバータには、上記電界効果型トランジスタがＴＦＴとして設けられている。
上記発振回路においては、各インバータの出力がリング状に接続された次のインバータに入力され、最終段のインバータの出力は初段のインバータに入力されており、全体としてリング構造になっている。そして、奇数個のインバータ鎖は、全体として入力の論理否定となる。
また、各インバータは有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。このプロセスが繰り返されることで発振する。
また、各インバータは有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。このプロセスが繰り返されることで発振する。
また、発振周波数は高い方がドライバ回路や集積回路への適用が広がり好ましい。さらに、発振周波数は、チャネルのサイズや寄生容量が同じであれば、酸化物半導体材料の移動度に比例し、酸化物半導体材料として、上記の（１）に記載した材料が適宜用いられる。また、移動度の点からは、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）や酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）が好ましい。
以上説明したように、本実施形態の発振回路によれば、上述した実施形態の電界効果型トランジスタを備えることによって、インバータが高速でのスイッチングが可能であり、また、長時間に渡って動作させることができる。
［ドライバ回路の実施形態］
本実施形態のドライバ回路（図示せず）は、上述した実施形態の電界効果型トランジスタを備える構成としてある。
このドライバ回路は、通常、一又は二以上の電界効果型トランジスタを備えており、該電界効果型トランジスタによるスイッチ回路を有している。
なお、ドライバ回路とは、電子回路で、対象に電力を供給して動かしたり、遮断して止めたりする機能を持った回路をいう。
本実施形態のドライバ回路（図示せず）は、上述した実施形態の電界効果型トランジスタを備える構成としてある。
このドライバ回路は、通常、一又は二以上の電界効果型トランジスタを備えており、該電界効果型トランジスタによるスイッチ回路を有している。
なお、ドライバ回路とは、電子回路で、対象に電力を供給して動かしたり、遮断して止めたりする機能を持った回路をいう。
以上説明したように、本実施形態のドライバ回路によれば、上述した実施形態の電界効果型トランジスタを備えることによって、高速でのスイッチングが可能であり、また、長時間に渡って動作させることができる。
［半導体装置の実施形態］
本実施形態の半導体装置（図示せず）は、上述した実施形態の電界効果型トランジスタ、ドライバ回路、又は、上述した実施形態の発振回路を備える構成としてある。
この半導体装置は、上記電界効果型トランジスタ、ドライバ回路又は発振回路を備えることにより、ドライバ回路等の酸化物半導層に高い負荷がかかる使い方をしても発熱が抑えられるので、耐久性を向上させることができる。
なお、本実施形態の半導体装置は、上記の電界効果型トランジスタを備えていればよく、それ以外の装置構成は特に限定されず、公知の各種の装置構成を採用することができる。
本実施形態の半導体装置（図示せず）は、上述した実施形態の電界効果型トランジスタ、ドライバ回路、又は、上述した実施形態の発振回路を備える構成としてある。
この半導体装置は、上記電界効果型トランジスタ、ドライバ回路又は発振回路を備えることにより、ドライバ回路等の酸化物半導層に高い負荷がかかる使い方をしても発熱が抑えられるので、耐久性を向上させることができる。
なお、本実施形態の半導体装置は、上記の電界効果型トランジスタを備えていればよく、それ以外の装置構成は特に限定されず、公知の各種の装置構成を採用することができる。
以上説明したように、本実施形態の半導体装置によれば、耐久性などを向上させることができる。
［電界効果型トランジスタの製造方法の第一実施形態］
本実施形態の電界効果型トランジスタの製造方法は、上述した実施形態の電界効果型トランジスタの製造方法であって、前記電界効果型トランジスタが、トップコンタクト型であり、前記半導体層をアニールした後に、該半導体層上に、前記ソース電極と前記ドレイン電極を形成する方法としてある。
ここで、上述したように、上記の電界効果型トランジスタは、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であるように制御することを必須要件とする。
次に、この制御方法（製造方法）について説明する。
本実施形態の電界効果型トランジスタの製造方法は、上述した実施形態の電界効果型トランジスタの製造方法であって、前記電界効果型トランジスタが、トップコンタクト型であり、前記半導体層をアニールした後に、該半導体層上に、前記ソース電極と前記ドレイン電極を形成する方法としてある。
ここで、上述したように、上記の電界効果型トランジスタは、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であるように制御することを必須要件とする。
次に、この制御方法（製造方法）について説明する。
具体的には、ソース電極及びドレイン電極より先に半導体層を形成するトップコンタクト構造の場合、大気圧下であれば、酸素濃度が２０％以上１００％以下の雰囲気で、２００℃以上４５０℃以下、かつ、１５分以上３時間未満の条件でアニールするとよい。
このようにすると、電界効果型トランジスタを効率よく製造することができる。
このようにすると、電界効果型トランジスタを効率よく製造することができる。
なお、上記の数値限定の理由は、酸素濃度が２０％より低いと半導体層から酸素が脱離する。この酸素の脱離は、酸素欠損の発生を招くため、接触抵抗が発生できず、好ましくないからである。
また、アニール温度が２００℃より低いと、酸化が十分に進行せず、接触抵抗が発生せず、好ましくないからである。また、アニール温度が４５０℃を超えると、電極材料によっては劣化が進み、好ましくないからである。
また、アニール温度が２００℃より低いと、酸化が十分に進行せず、接触抵抗が発生せず、好ましくないからである。また、アニール温度が４５０℃を超えると、電極材料によっては劣化が進み、好ましくないからである。
以上説明したように、本実施形態の電界効果型トランジスタの製造方法によれば、性能及び信頼性に優れた電界効果型トランジスタを効率よく製造することができる。
［電界効果型トランジスタの製造方法の第二実施形態］
本実施形態の電界効果型トランジスタの製造方法は、上述した実施形態の電界効果型トランジスタの製造方法であって、前記電界効果型トランジスタが、ボトムコンタクト型であり、前記ソース電極及び前記ドレイン電極を酸化処理した後に、該ソース電極及びドレイン電極上に、前記半導体層を積層する方法としてある。
ここで、上述したように、上記の電界効果型トランジスタは、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であるように制御することを必須要件とする。
次に、この制御方法（製造方法）について説明する。
本実施形態の電界効果型トランジスタの製造方法は、上述した実施形態の電界効果型トランジスタの製造方法であって、前記電界効果型トランジスタが、ボトムコンタクト型であり、前記ソース電極及び前記ドレイン電極を酸化処理した後に、該ソース電極及びドレイン電極上に、前記半導体層を積層する方法としてある。
ここで、上述したように、上記の電界効果型トランジスタは、ソース電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、ドレイン電極と半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であるように制御することを必須要件とする。
次に、この制御方法（製造方法）について説明する。
具体的には、ソース電極及びドレイン電極を形成した後に、半導体層をスパッタ成膜するボトムコンタクト構造の場合、ソース電極及びドレイン電極の表面に酸素プラズマやＵＶオゾンなどを照射し、電極表面を酸化処理するとよい。
なお、真空下であれば、Ｏ２アッシング法や、高酸素濃度下での逆スパッタ法が使用可能である。また、大気圧であれば、一般的なＵＶ洗浄機を用いることができ、ＵＶ洗浄機が酸素供給タイプの場合、より効果的に電極表面を酸化処理することができる。
なお、真空下であれば、Ｏ２アッシング法や、高酸素濃度下での逆スパッタ法が使用可能である。また、大気圧であれば、一般的なＵＶ洗浄機を用いることができ、ＵＶ洗浄機が酸素供給タイプの場合、より効果的に電極表面を酸化処理することができる。
以上説明したように、本実施形態の電界効果型トランジスタの製造方法によれば、性能及び信頼性に優れた電界効果型トランジスタを効率よく製造することができる。
［薄膜トランジスタの作製］
下記の材料及び条件で、ボトムゲート型、かつ、トップコンタクト型の薄膜トランジスタを作製した。
（１）ゲート電極の形成
無アルカリガラス（基板）として、ｅａｇｌｅ２０００（登録商標）を使用し、Ｃｒをスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ゲート電極とした。
下記の材料及び条件で、ボトムゲート型、かつ、トップコンタクト型の薄膜トランジスタを作製した。
（１）ゲート電極の形成
無アルカリガラス（基板）として、ｅａｇｌｅ２０００（登録商標）を使用し、Ｃｒをスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ゲート電極とした。
（２）ゲート絶縁膜の形成
上記ゲート電極が形成された基板をＣＶＤ装置にセットし、ＳｉＯ２の成膜を行った。この成膜は、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ガスを用いたプラズマ化学気相成長（ＰＣＶＤ）にて行い、膜厚５０ｎｍのゲート絶縁膜を形成した。
上記ゲート電極が形成された基板をＣＶＤ装置にセットし、ＳｉＯ２の成膜を行った。この成膜は、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ガスを用いたプラズマ化学気相成長（ＰＣＶＤ）にて行い、膜厚５０ｎｍのゲート絶縁膜を形成した。
（３）チャネル層（半導体層）の成膜
上記ゲート絶縁膜付き基板をスパッタ装置にセットし、上記のゲート絶縁膜付き基板上に、以下の条件でチャネル層（半導体層）を成膜した。
ターゲット：酸化インジウムスズ亜鉛（Ｉｎ：Ｚｎ：Ｓｎ原子比＝０．３６５：０．１５：０．４８５）
基板温度：１５０℃
ガス流量：Ａｒ／Ｏ２＝１５／１５ｓｃｃｍ
成膜圧力：１Ｐａ
スパッタパワー：ＤＣ １００Ｗ／ｃｍ２
膜厚：４５ｎｍ
上記ゲート絶縁膜付き基板をスパッタ装置にセットし、上記のゲート絶縁膜付き基板上に、以下の条件でチャネル層（半導体層）を成膜した。
ターゲット：酸化インジウムスズ亜鉛（Ｉｎ：Ｚｎ：Ｓｎ原子比＝０．３６５：０．１５：０．４８５）
基板温度：１５０℃
ガス流量：Ａｒ／Ｏ２＝１５／１５ｓｃｃｍ
成膜圧力：１Ｐａ
スパッタパワー：ＤＣ １００Ｗ／ｃｍ２
膜厚：４５ｎｍ
（４）チャネル層のパターニング
成膜されたチャネル層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、パターン化したチャネル層（半導体層）を得た。
成膜されたチャネル層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、パターン化したチャネル層（半導体層）を得た。
（５）チャネル層のアニーリング
チャネル層の表層に抵抗層を設けるため、空気中、３００℃、１時間の条件でアニールした。
チャネル層の表層に抵抗層を設けるため、空気中、３００℃、１時間の条件でアニールした。
（６）エッチストッパー膜の形成
上記のパターン化したチャネル層を形成した基板をＣＶＤ装置にセットし、膜厚を２００ｎｍに設定した以外はゲート絶縁膜形成と同じ条件で、ＳｉＯ２を成膜し、エッチストッパー膜とした。
上記のパターン化したチャネル層を形成した基板をＣＶＤ装置にセットし、膜厚を２００ｎｍに設定した以外はゲート絶縁膜形成と同じ条件で、ＳｉＯ２を成膜し、エッチストッパー膜とした。
（７）エッチストッパー膜のパターニング
上記エッチストッパー膜上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、パターン化したエッチストッパー膜を得た。
上記エッチストッパー膜上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、パターン化したエッチストッパー膜を得た。
（８）ソース電極及びドレイン電極の形成
上記パターニングされた基板上にＩＴＯをスパッタ成膜後、フォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ソース電極及びドレイン電極とした。
上記パターニングされた基板上にＩＴＯをスパッタ成膜後、フォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ソース電極及びドレイン電極とした。
（９）保護層の成膜、及びコンタクトホールの作製
さらに、上記ソース電極及びドレイン電極が形成された基板をＣＶＤ装置にセットし、エッチストッパー膜の形成と同じ条件でＳｉＯ２の成膜を行い、チャネル層（半導体層）の保護層とした。
次に、上記保護層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、ソース電極、ドレイン電極、及びゲート電極用のコンタクトホールを作製した。
さらに、上記ソース電極及びドレイン電極が形成された基板をＣＶＤ装置にセットし、エッチストッパー膜の形成と同じ条件でＳｉＯ２の成膜を行い、チャネル層（半導体層）の保護層とした。
次に、上記保護層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、ソース電極、ドレイン電極、及びゲート電極用のコンタクトホールを作製した。
（１０）アニール工程
このようにして得た薄膜トランジスタをオーブンに入れ、窒素中、３５０℃、１時間の条件でアニールした。
このようにして得た薄膜トランジスタをオーブンに入れ、窒素中、３５０℃、１時間の条件でアニールした。
［薄膜トランジスタの特性評価］
このようにして得た薄膜トランジスタを用い、ゲート電圧（Ｖｇｓ）の変化に伴うドレイン電流（Ｉｄｓ）の大きさを測定することにより、その伝達特性の評価を行った。ドレイン電圧（Ｖｄｓ）は２０Ｖに設定し、ゲート電圧は−５Ｖから１０Ｖまで変化させた。結果を図１に示した。なお、図１において、左側のＹ軸はＩｄｓの対数軸を示しており、右側のＹ軸はＩｄｓの平方根軸を示している。
このようにして得た薄膜トランジスタを用い、ゲート電圧（Ｖｇｓ）の変化に伴うドレイン電流（Ｉｄｓ）の大きさを測定することにより、その伝達特性の評価を行った。ドレイン電圧（Ｖｄｓ）は２０Ｖに設定し、ゲート電圧は−５Ｖから１０Ｖまで変化させた。結果を図１に示した。なお、図１において、左側のＹ軸はＩｄｓの対数軸を示しており、右側のＹ軸はＩｄｓの平方根軸を示している。
（電界効果移動度（ｃｍ２／Ｖｓ））
図１において、Ｖｄｓ＝５Ｖと０．１Ｖの時の伝達特性を示している。なお、「←」と対応する二つの線は、対数軸に対する伝達特性を示しており、「→」と対応する二つの線は、平方根軸に対する伝達特性を示している。
ここで、Ｖｄｓ＝５Ｖの伝達特性について、下記の式（６）に従って飽和領域における移動度を導出し、ゲート電圧が０Ｖから１０Ｖの範囲での最大値を選択し、電界効果移動度μとした。
なお、式（６）の添え字の「ｓａｔ」は、「飽和状態における」といった意味である。
また、本実施例の電界効果移動度は、３５ｃｍ２／Ｖｓであった。
図１において、Ｖｄｓ＝５Ｖと０．１Ｖの時の伝達特性を示している。なお、「←」と対応する二つの線は、対数軸に対する伝達特性を示しており、「→」と対応する二つの線は、平方根軸に対する伝達特性を示している。
ここで、Ｖｄｓ＝５Ｖの伝達特性について、下記の式（６）に従って飽和領域における移動度を導出し、ゲート電圧が０Ｖから１０Ｖの範囲での最大値を選択し、電界効果移動度μとした。
また、本実施例の電界効果移動度は、３５ｃｍ２／Ｖｓであった。
[接触抵抗の評価]
上述したＴＬＭ解析を適用した結果を図２に示す。外挿して得られる交点からΔＬとＲ０を求めると、ΔＬは２
μｍであり、Ｒ０にもとづく接触抵抗Ｒは、１００ｍ Ωｃｍとなった。
上述したＴＬＭ解析を適用した結果を図２に示す。外挿して得られる交点からΔＬとＲ０を求めると、ΔＬは２
μｍであり、Ｒ０にもとづく接触抵抗Ｒは、１００ｍ Ωｃｍとなった。
［インバータ回路の作成］
インバータ回路とは、入力信号を反転して出力する回路をいう。酸化物半導体のようなｎ型半導体だけでもインバータ回路を組むことができる。ここでは、Ｐｓｅｕｄｏ ＣＭＯＳ
ＥとＰｓｅｕｄｏ ＣＭＯＳ Ｄといった従来公知の２種類のインバータ回路を作成した。
このインバータは、ＴＦＴ、配線、電極Ｐａｄの組合せで構成され（図３（ａ）、図３（ｃ）参照）、前述のＴＦＴ作製工程と同様の工程で作製した。
インバータ回路とは、入力信号を反転して出力する回路をいう。酸化物半導体のようなｎ型半導体だけでもインバータ回路を組むことができる。ここでは、Ｐｓｅｕｄｏ ＣＭＯＳ
ＥとＰｓｅｕｄｏ ＣＭＯＳ Ｄといった従来公知の２種類のインバータ回路を作成した。
このインバータは、ＴＦＴ、配線、電極Ｐａｄの組合せで構成され（図３（ａ）、図３（ｃ）参照）、前述のＴＦＴ作製工程と同様の工程で作製した。
[インバータ回路の評価]
Ｐｓｅｕｄｏ ＣＭＯＳ ＥとＰｓｅｕｄｏ ＣＭＯＳ
Ｄに対して、それぞれ、図３（ｂ）、図３（ｄ）に示す条件で電圧を印加し、出力特性を測定した。測定した結果として、図３（ｂ）、図３（ｄ）に示すように、Ｐｓｅｕｄｏ ＣＭＯＳ
Ｄの方が回路動作上、急峻なＯｎ−Ｏｆｆ特性が得られるため、出力特性も矩形波に近いことが確認できた。
Ｐｓｅｕｄｏ ＣＭＯＳ ＥとＰｓｅｕｄｏ ＣＭＯＳ
Ｄに対して、それぞれ、図３（ｂ）、図３（ｄ）に示す条件で電圧を印加し、出力特性を測定した。測定した結果として、図３（ｂ）、図３（ｄ）に示すように、Ｐｓｅｕｄｏ ＣＭＯＳ
Ｄの方が回路動作上、急峻なＯｎ−Ｏｆｆ特性が得られるため、出力特性も矩形波に近いことが確認できた。
[リングオシレータの設計]
Ｐｓｅｕｄｏ ＣＭＯＳ Ｄを、図４に示すように、１９段接続してリングオシレータを形成した。このリングオシレータもＴＦＴ、配線、電極Ｐａｄの組合せで構成され、前述のＴＦＴ作製工程と同様の工程で作製した。
Ｐｓｅｕｄｏ ＣＭＯＳ Ｄを、図４に示すように、１９段接続してリングオシレータを形成した。このリングオシレータもＴＦＴ、配線、電極Ｐａｄの組合せで構成され、前述のＴＦＴ作製工程と同様の工程で作製した。
[リングオシレータの評価結果]
リングオシレータのＶｄｄ１に６Ｖ，Ｖｄｄ２に５Ｖ印加し、1時間電圧を印加し続けた。
その結果、発振周波数は当初３００ｋＨｚであり、１時間後は２００ｋＨｚとなった。
すなわち、実施例１の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
リングオシレータのＶｄｄ１に６Ｖ，Ｖｄｄ２に５Ｖ印加し、1時間電圧を印加し続けた。
その結果、発振周波数は当初３００ｋＨｚであり、１時間後は２００ｋＨｚとなった。
すなわち、実施例１の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
［薄膜トランジスタの作製］
チャネル層のアニール条件を、空気中、３００℃、１．５時間とした以外は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝３．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝６００ｋＨｚ、１時間後発振周波数＝４００ｋＨｚ
であった。
すなわち、実施例２の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
チャネル層のアニール条件を、空気中、３００℃、１．５時間とした以外は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝３．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝６００ｋＨｚ、１時間後発振周波数＝４００ｋＨｚ
であった。
すなわち、実施例２の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
［薄膜トランジスタの作製］
チャネル層のアニール条件を、空気中、３００℃、２時間とした以外は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３０ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝７．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１００ｋＨｚ、１時間後発振周波数＝６０ｋＨｚ
であった。
すなわち、実施例３の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
チャネル層のアニール条件を、空気中、３００℃、２時間とした以外は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３０ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝７．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１００ｋＨｚ、１時間後発振周波数＝６０ｋＨｚ
であった。
すなわち、実施例３の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
［薄膜トランジスタの作製］
チャネル層のアニールを空気中２５０℃、１時間の条件で酸化処理した他は、実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１８０ｋＨｚ、１時間後発振周波数＝１５０ｋＨｚ
であった。
すなわち、実施例４の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
チャネル層のアニールを空気中２５０℃、１時間の条件で酸化処理した他は、実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１８０ｋＨｚ、１時間後発振周波数＝１５０ｋＨｚ
であった。
すなわち、実施例４の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
［薄膜トランジスタの作製］
チャネル層のアニールの代わりに、Ｎ２Ｏプラズマ処理を５分行い、表面を強制酸化させた他は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３３ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝２５０ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１８０ｋＨｚ、１時間後発振周波数＝１５０ｋＨｚ
であった。
すなわち、実施例５の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
チャネル層のアニールの代わりに、Ｎ２Ｏプラズマ処理を５分行い、表面を強制酸化させた他は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３３ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝２５０ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１８０ｋＨｚ、１時間後発振周波数＝１５０ｋＨｚ
であった。
すなわち、実施例５の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
[薄膜トランジスタの作製］
チャネル層のアニールの代わりに、アッシング装置（アネルバ製ＤＥＭ−４５１）にセットし、ＲＦ（高周波）電源：１００Ｗ、Ｏ２：１００％、２５Ｐａ、３０秒の条件で酸化処理した他は、実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝８０ｋＨｚ、１時間後発振周波数＝６０ｋＨｚ
であった。
すなわち、実施例６の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
チャネル層のアニールの代わりに、アッシング装置（アネルバ製ＤＥＭ−４５１）にセットし、ＲＦ（高周波）電源：１００Ｗ、Ｏ２：１００％、２５Ｐａ、３０秒の条件で酸化処理した他は、実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝８０ｋＨｚ、１時間後発振周波数＝６０ｋＨｚ
であった。
すなわち、実施例６の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
［薄膜トランジスタの作製］
下記の材料及び条件で、トップゲート型、かつ、ボトムコンタクト型の薄膜トランジスタを作製した。
（１）ソース電極及びドレイン電極の形成
無アルカリガラス（基板）として、ｅａｇｌｅ２０００（登録商標）を使用し、Ｔｉ／Ａｌ／Ｔｉの順にスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ソース電極及びドレイン電極とした。
下記の材料及び条件で、トップゲート型、かつ、ボトムコンタクト型の薄膜トランジスタを作製した。
（１）ソース電極及びドレイン電極の形成
無アルカリガラス（基板）として、ｅａｇｌｅ２０００（登録商標）を使用し、Ｔｉ／Ａｌ／Ｔｉの順にスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ソース電極及びドレイン電極とした。
（２）Ｔｉ表面の酸化
上記ソース電極及びドレイン電極が形成されたガラス基板を、アッシング装置（アネルバ製ＤＥＭ−４５１）にセットし、ＲＦ（高周波）電源：１００Ｗ、Ｏ２：１００％、２５Ｐａ、３０秒の条件で、ソース電極及びドレイン電極を酸化処理した。
上記ソース電極及びドレイン電極が形成されたガラス基板を、アッシング装置（アネルバ製ＤＥＭ−４５１）にセットし、ＲＦ（高周波）電源：１００Ｗ、Ｏ２：１００％、２５Ｐａ、３０秒の条件で、ソース電極及びドレイン電極を酸化処理した。
（３）チャネル層（半導体層）の成膜
上記の酸化処理を施した基板をスパッタ装置にセットし、以下の条件で基板上にチャネル層（半導体層）を成膜した。
ターゲット：酸化インジウムスズアルミニウム亜鉛（Ｉｎ：Ｓｎ：Ａｌ：Ｚｎ原子比＝０．３６５：０．１５：０．１：０．３８５）
基板温度：１５０℃
ガス流量：Ａｒ／Ｏ２＝１５／１５ｓｃｃｍ
成膜圧力：１Ｐａ
スパッタパワー：ＤＣ １００Ｗ／ｃｍ２
膜厚：４５ｎｍ
上記の酸化処理を施した基板をスパッタ装置にセットし、以下の条件で基板上にチャネル層（半導体層）を成膜した。
ターゲット：酸化インジウムスズアルミニウム亜鉛（Ｉｎ：Ｓｎ：Ａｌ：Ｚｎ原子比＝０．３６５：０．１５：０．１：０．３８５）
基板温度：１５０℃
ガス流量：Ａｒ／Ｏ２＝１５／１５ｓｃｃｍ
成膜圧力：１Ｐａ
スパッタパワー：ＤＣ １００Ｗ／ｃｍ２
膜厚：４５ｎｍ
（４）チャネル層（半導体層）のパターニング
成膜されたチャネル層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後レジストを剥離して、パターン化したチャネル層（半導体層）を得た。
成膜されたチャネル層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後レジストを剥離して、パターン化したチャネル層（半導体層）を得た。
（５）ゲート絶縁膜の形成
上記チャネル層が形成された基板をＣＶＤ装置にセットし、ＳｉＯ２の成膜を行った。この成膜は、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ガスを用いたプラズマ化学気相成長（ＰＣＶＤ）にて行い、膜厚５０ｎｍのゲート絶縁膜を形成した。
上記チャネル層が形成された基板をＣＶＤ装置にセットし、ＳｉＯ２の成膜を行った。この成膜は、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ガスを用いたプラズマ化学気相成長（ＰＣＶＤ）にて行い、膜厚５０ｎｍのゲート絶縁膜を形成した。
（６）ゲート電極の形成
上記ゲート絶縁膜付基板にＣｒをスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ゲート電極とした。
上記ゲート絶縁膜付基板にＣｒをスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ゲート電極とした。
（７）保護層の成膜、及びコンタクトホールの作製
上記基板をＣＶＤ装置にセットし、ゲート絶縁膜の成膜と同じ条件でＳｉＯ２の成膜を行い、素子全体を保護層で覆った。次に上記保護層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、ソース電極、ドレイン電極、及びゲート電極用のコンタクトホールを作製した。
上記基板をＣＶＤ装置にセットし、ゲート絶縁膜の成膜と同じ条件でＳｉＯ２の成膜を行い、素子全体を保護層で覆った。次に上記保護層上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、ソース電極、ドレイン電極、及びゲート電極用のコンタクトホールを作製した。
（８）アニール工程
このようにして得た薄膜トランジスタをオーブンに入れ、窒素中、３５０℃、１時間の条件でアニールした。
以下、ＴＦＴ作製と同様のプロセスで、マスクを変えて、インバータ及びリングオシレータを作製した。
このようにして得た薄膜トランジスタをオーブンに入れ、窒素中、３５０℃、１時間の条件でアニールした。
以下、ＴＦＴ作製と同様のプロセスで、マスクを変えて、インバータ及びリングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝２５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝２００ｋＨｚ、１時間後発振周波数＝１５０ｋＨｚ
であった。
すなわち、実施例７の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
電界効果移動度：μ＝２５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝２００ｋＨｚ、１時間後発振周波数＝１５０ｋＨｚ
であった。
すなわち、実施例７の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
［薄膜トランジスタの作製］
下記の材料及び条件で、トップゲート型、かつ、トップコンタクト型（コプラナ型）の薄膜トランジスタを作製した。
（１）半導体膜の形成
無アルカリガラス（基板）として、ｅａｇｌｅ２０００（登録商標）を使用し、以下の条件で上記基板上に半導体膜を成膜し、所定の形状に形成した。
ターゲット：Ｉｎ−Ｇａ−Ｏ（Ｉｎ：Ｇａ＝０．９２：０．０８）
基板温度：１５０℃
ガス流量：Ａｒ／Ｏ２＝１５／１５ｓｃｃｍ
成膜圧力：１Ｐａ
スパッタパワー：ＤＣ １００Ｗ／ｃｍ２
膜厚：４５ｎｍ
下記の材料及び条件で、トップゲート型、かつ、トップコンタクト型（コプラナ型）の薄膜トランジスタを作製した。
（１）半導体膜の形成
無アルカリガラス（基板）として、ｅａｇｌｅ２０００（登録商標）を使用し、以下の条件で上記基板上に半導体膜を成膜し、所定の形状に形成した。
ターゲット：Ｉｎ−Ｇａ−Ｏ（Ｉｎ：Ｇａ＝０．９２：０．０８）
基板温度：１５０℃
ガス流量：Ａｒ／Ｏ２＝１５／１５ｓｃｃｍ
成膜圧力：１Ｐａ
スパッタパワー：ＤＣ １００Ｗ／ｃｍ２
膜厚：４５ｎｍ
（２）ゲート絶縁膜の形成
上記半導体膜が形成された基板をＣＶＤ装置にセットし、ＳｉＯ２の成膜を行った。この成膜は、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ガスを用いたプラズマ化学気相成長（ＰＣＶＤ）にて行い、膜厚５０ｎｍのゲート絶縁膜を形成した。
上記半導体膜が形成された基板をＣＶＤ装置にセットし、ＳｉＯ２の成膜を行った。この成膜は、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ガスを用いたプラズマ化学気相成長（ＰＣＶＤ）にて行い、膜厚５０ｎｍのゲート絶縁膜を形成した。
（３）ゲート電極の形成
上記ゲート絶縁膜付基板にＣｒをスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ゲート電極とした。
上記ゲート絶縁膜付基板にＣｒをスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ゲート電極とした。
（４）半導体膜活性化と酸化処理
上記基板をアッシング装置（アネルバ製ＤＥＭ−４５１）にセットし、最初に、ＲＦ（高周波）電源：１００Ｗ、Ａｒ：１００％、２５Ｐａ、６０秒の条件で表面を活性化処理し、次に、ＲＦ（高周波）電源：１００Ｗ、Ｏ２：１００％、２５Ｐａ、３０秒の条件で酸化処理し、ソース電極及びドレイン電極が接続される抵抗層とした。なお、本工程はゲート電極をマスクにした自己整合プロセスで実施した。
上記基板をアッシング装置（アネルバ製ＤＥＭ−４５１）にセットし、最初に、ＲＦ（高周波）電源：１００Ｗ、Ａｒ：１００％、２５Ｐａ、６０秒の条件で表面を活性化処理し、次に、ＲＦ（高周波）電源：１００Ｗ、Ｏ２：１００％、２５Ｐａ、３０秒の条件で酸化処理し、ソース電極及びドレイン電極が接続される抵抗層とした。なお、本工程はゲート電極をマスクにした自己整合プロセスで実施した。
（５）層間絶縁膜の形成
上記基板をＣＶＤ装置にセットし、ゲート絶縁膜の成膜と同じ条件でＳｉＯ２の成膜を行い、素子全体を層間絶縁膜で覆った。次に上記層間絶縁膜上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、ソース電極、ドレイン電極、及びゲート電極用のコンタクトホールを作製した。
上記基板をＣＶＤ装置にセットし、ゲート絶縁膜の成膜と同じ条件でＳｉＯ２の成膜を行い、素子全体を層間絶縁膜で覆った。次に上記層間絶縁膜上にフォトレジストを塗布し、露光、現像及びドライエッチングを行い、最後にレジストを剥離して、ソース電極、ドレイン電極、及びゲート電極用のコンタクトホールを作製した。
（６）ソース電極及びドレイン電極の形成
上記基板に対し、Ｔｉ／Ａｌ／Ｔｉの順にスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ソース電極及びドレイン電極を形成した。
上記基板に対し、Ｔｉ／Ａｌ／Ｔｉの順にスパッタ成膜した。次にフォトレジストを塗布し、露光、現像及びエッチングを行い、最後にレジストを剥離して、ソース電極及びドレイン電極を形成した。
（７）アニール工程
このようにして得た薄膜トランジスタをオーブンに入れ、窒素中、３５０℃、１時間の条件でアニールした。
以下、ＴＦＴ作製と同様のプロセスで、マスクを変えて、インバータ、リングオシレータを作製した。
このようにして得た薄膜トランジスタをオーブンに入れ、窒素中、３５０℃、１時間の条件でアニールした。
以下、ＴＦＴ作製と同様のプロセスで、マスクを変えて、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝２５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝９００ｋＨｚ、１時間後発振周波数＝６００ｋＨｚ
であった。
すなわち、実施例８の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、自己整合プロセスの適用により、ソース部及びドレイン部とゲート電極との重なりが小さいため、９００ｋＨｚでの動作が可能になった。さらに、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
電界効果移動度：μ＝２５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．５ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝９００ｋＨｚ、１時間後発振周波数＝６００ｋＨｚ
であった。
すなわち、実施例８の電界効果型トランジスタ（薄膜トランジスタ）及びリングオシレータは、自己整合プロセスの適用により、ソース部及びドレイン部とゲート電極との重なりが小さいため、９００ｋＨｚでの動作が可能になった。さらに、チャネル層と電極との間の接触抵抗の存在により、長時間の動作によっても移動度の低下を招くことなく、動作し続け、良好な結果であった。
「比較例１」
［薄膜トランジスタの作製］
チャネル層のアニールを行わなかった他は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．４ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝３００ｋＨｚ、１時間後発振周波数＝１０ｋＨｚ
であった。
すなわち、チャネル層と電極との間の接触抵抗が小さいため、ドレイン端の電界の緩和が十分でなく、長時間の動作によって発振周波数の低下を招いたと考えられる。
［薄膜トランジスタの作製］
チャネル層のアニールを行わなかった他は実施例１と同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝３５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝０．４ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝３００ｋＨｚ、１時間後発振周波数＝１０ｋＨｚ
であった。
すなわち、チャネル層と電極との間の接触抵抗が小さいため、ドレイン端の電界の緩和が十分でなく、長時間の動作によって発振周波数の低下を招いたと考えられる。
「比較例２」
［薄膜トランジスタの作製］
チャネル層のアニールを、Ｏ２：１００％中、３００℃、３時間の条件で行った他は実施例１とほぼ同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝２５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝５００ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１０ｋＨｚ、１時間後発振周波数＝９ｋＨｚ
であった。
酸素中の長時間にわたる酸化により、チャネル層と電極の間の接触抵抗が大きくなった。このため、当初発振周波数の大幅な低下をもたらした。
［薄膜トランジスタの作製］
チャネル層のアニールを、Ｏ２：１００％中、３００℃、３時間の条件で行った他は実施例１とほぼ同様にして、ＴＦＴ、インバータ、リングオシレータを作製した。
[ＴＦＴ評価、ＴＬＭ解析、リングオシレータの評価結果]
電界効果移動度：μ＝２５ｃｍ２／Ｖｓ
接触抵抗：Ｒ＝５００ｍΩｃｍ
リングオシレータの評価結果：当初発振周波数＝１０ｋＨｚ、１時間後発振周波数＝９ｋＨｚ
であった。
酸素中の長時間にわたる酸化により、チャネル層と電極の間の接触抵抗が大きくなった。このため、当初発振周波数の大幅な低下をもたらした。
以上、本発明の電界効果型トランジスタ、発振回路、ドライバ回路、半導体装置及び電界効果型トランジスタの製造方法について、好ましい実施形態などを示して説明したが、本発明に係る電界効果型トランジスタ、発振回路、ドライバ回路、半導体装置及び電界効果型トランジスタの製造方法は、上述した実施形態などにのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
Claims (11)
- 基板上に、少なくとも半導体層、ソース電極、ドレイン電極、ゲート絶縁膜及びゲート電極を有し、前記ソース電極と前記ドレイン電極が、前記半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間に前記ゲート絶縁膜を有する電界効果型トランジスタであって、
前記半導体層が酸化物半導体からなり、
前記ソース電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であり、かつ、前記ドレイン電極と前記半導体層との接触により発生する接触抵抗が０．５ｍΩｃｍ以上２５０ｍΩｃｍ以下であることを特徴とする電界効果型トランジスタ。 - 前記半導体層が、Ｉｎ，Ｇａ，Ｓｎ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｉ，Ｇｅ，Ｙ，Ｚｒ，Ｈｆ，Ｃｅ，Ｎｄ，Ｓｍ及びＧｄから選ばれる１つ以上の元素を含むことを特徴とする請求項１に記載の電界効果型トランジスタ。
- 前記半導体層が、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ），酸化インジウムスズ亜鉛（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ），酸化インジウムスズアルミニウム亜鉛（Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ），酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ），酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ），酸化スズ亜鉛（Ｚｎ−Ｓｎ−Ｏ）及び酸化スズ（ＳｎＯ２）から選ばれる１つ以上を含むアモルファス酸化物半導体からなることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
- 前記半導体層が、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ），酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ），酸化インジウム（Ｉｎ２Ｏ３）及び酸化亜鉛（ＺｎＯ）から選ばれる１つ以上を含む結晶酸化物半導体からなることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
- 前記半導体層が、酸化インジウムスズ亜鉛（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ）及び酸化インジウムスズアルミニウム亜鉛（Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ）から選ばれる１つ以上を含むアモルファス酸化物半導体からなることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
- 前記半導体層が、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）を含む結晶酸化物半導体からなることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
- 上記請求項１〜６のいずれか一項に記載の電界効果型トランジスタを備えることを特徴とする発振回路。
- 上記請求項１〜６のいずれか一項に記載の電界効果型トランジスタを備えることを特徴とするドライバ回路。
- 上記請求項１〜６のいずれか一項に記載の電界効果型トランジスタ、上記請求項７に記載の発振回路、又は請求項８に記載のドライバ回路を備えることを特徴とする半導体装置。
- 上記請求項１〜６のいずれか一項に記載の電界効果型トランジスタの製造方法であって、
前記電界効果型トランジスタが、トップコンタクト型であり、
前記半導体層をアニールした後に、該半導体層上に、前記ソース電極と前記ドレイン電極を形成することを特徴とする電界効果型トランジスタの製造方法。 - 上記請求項１〜６のいずれか一項に記載の電界効果型トランジスタの製造方法であって、
前記電界効果型トランジスタが、ボトムコンタクト型であり、
前記ソース電極及び前記ドレイン電極を酸化処理した後に、該ソース電極及びドレイン電極上に、前記半導体層を積層することを特徴とする電界効果型トランジスタの製造方法。
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9837549B2 (en) | 2015-11-17 | 2017-12-05 | Kabushiki Kaisha Toshiba | Oxide semiconductor and semiconductor device |
| JP2018156963A (ja) * | 2017-03-15 | 2018-10-04 | 株式会社リコー | 電界効果型トランジスタ、表示素子、表示装置、システム、及びそれらの製造方法 |
| WO2024116030A1 (ja) * | 2022-11-30 | 2024-06-06 | 株式会社半導体エネルギー研究所 | 半導体装置、及び、半導体装置の作製方法 |
-
2013
- 2013-11-25 JP JP2013242680A patent/JP2015103646A/ja active Pending
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|---|---|---|---|---|
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| WO2024116030A1 (ja) * | 2022-11-30 | 2024-06-06 | 株式会社半導体エネルギー研究所 | 半導体装置、及び、半導体装置の作製方法 |
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