JP6613314B2 - 薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲット - Google Patents

薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲット Download PDF

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Description

本発明は、酸化物半導体からなる活性層を有する薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲットに関する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜（ＩＧＺＯ）を活性層に用いた薄膜トランジスタ（ＴＦＴ：Thin-Film Transistor）は、従来のアモルファスシリコン膜を活性層に用いたＴＦＴと比較して、高移動度を得ることができることから、近年、種々のディスプレイに幅広く適用されている（例えば特許文献１〜３参照）。
例えば特許文献１には、有機ＥＬ素子を駆動するＴＦＴの活性層がＩＧＺＯで構成された有機ＥＬ表示装置が開示されている。特許文献２には、チャネル層（活性層）がａ−ＩＧＺＯで構成され、移動度が５ｃｍ２／Ｖｓ以上の薄膜トランジスタが開示されている。さらに特許文献３には、活性層がＩＧＺＯで構成され、オン／オフ電流比が５桁以上の薄膜トランジスタが開示されている。
特開２００９−３１７５０号公報 特開２０１１−２１６５７４号公報 ＷＯ２０１０／０９２８１０号
近年、各種ディスプレイにおける高解像度化や低消費電力化、高フレームレート化に関する要求から、より高い移動度を示す酸化物半導体への要求が高まっている。しかしながら、活性層にＩＧＺＯを用いる薄膜トランジスタにおいては、移動度で１０ｃｍ２／Ｖｓを超える値を得ることが難しく、より高い移動度を示す薄膜トランジスタ用途の材料の開発が求められている。
以上のような事情に鑑み、本発明の目的は、ＩＧＺＯに代わる高特性の薄膜トランジスタ及びその活性層に用いられる酸化物半導体膜、並びにその成膜に用いられるスパッタリングターゲットを提供することにある。
上記目的を達成するため、本発明の一形態に係る薄膜トランジスタは、ゲート電極と、インジウム、亜鉛及びチタンを含む酸化物半導体膜で構成された活性層と、上記ゲート電極と上記活性層との間に形成されたゲート絶縁膜と、上記活性層と電気的に接続されるソース電極及びドレイン電極とを具備する。
上記薄膜トランジスタは、インジウムを含む酸化物及び亜鉛を含む酸化物にチタンを含む酸化物を添加した酸化物半導体膜を活性層に用いる。
上記酸化物半導体膜を構成するインジウム、亜鉛及びチタンの合計量に占める各元素の原子比は、インジウムが２４原子％以上８０原子％以下、亜鉛が１６原子％以上７０原子％以下、チタンが０．１原子％以上２０原子％以下であってもよい。
これにより、１５ｃｍ２／Ｖｓ以上の移動度と、８桁以上のオン／オフ電流比とを有するトランジスタ特性を得ることができる。
さらに、上記各元素の原子比は、インジウムが３９．５原子％以上５６．５原子％以下、亜鉛が３９原子％以上５６原子％以下、チタンが０．５原子％以上１０原子％以下であってもよい。
これにより、２８ｃｍ２／Ｖｓ以上の移動度と、１０桁以上のオン／オフ電流比とを有するトランジスタ特性を得ることができる。
本発明の一形態に係る酸化物半導体膜は、インジウム、亜鉛及びチタンを含む酸化物で構成される。
これにより、移動度が１５ｃｍ２／Ｖｓ以上であり、オン／オフ電流比が８桁以上のトランジスタ特性を有する薄膜トランジスタの活性層を構成することができる。
上記酸化物を構成するインジウム、亜鉛及びチタンの合計量に占める各元素の原子比は、インジウムが２４原子％以上８０原子％以下、亜鉛が１６原子％以上７０原子％以下、チタンが０．１原子％以上２０原子％以下であってもよい。
さらに、上記各元素の原子比は、インジウムが３９．５原子％以上５６．５原子％以下、亜鉛が３９原子％以上５６原子％以下、チタンが０．５原子％以上１０原子％以下であってもよい。
上記酸化物半導体膜は、１×１０１８／ｃｍ３以下のキャリア濃度を有してもよい。
これにより、１５ｃｍ２／Ｖｓ以上の移動度と、８桁以上のオン／オフ電流比とを有するトランジスタ特性を得ることができる。
本発明の一形態に係るスパッタリングターゲットは、インジウム、亜鉛及びチタンのそれぞれの酸化物の焼結体で構成される。
これにより、移動度が１５ｃｍ２／Ｖｓ以上であり、オン／オフ電流比が８桁以上のトランジスタ特性を有する薄膜トランジスタの活性層を成膜することができる。
上記焼結体を構成するインジウム、亜鉛及びチタンの合計量に占める各元素の原子比は、インジウムが２４原子％以上８０原子％以下、亜鉛が１６原子％以上７０原子％以下、チタンが０．１原子％以上２０原子％以下であってもよい。
さらに、上記各元素の原子比は、インジウムが３９．５原子％以上５６．５原子％以下、亜鉛が３９原子％以上５６原子％以下、チタンが０．５原子％以上１０原子％以下であってもよい。
以上述べたように、本発明によれば、ＩＧＺＯに代わる高特性の薄膜トランジスタを提供することができる。また、当該薄膜トランジスタの活性層に用いられる酸化物半導体膜を提供することができる。さらに、当該酸化物半導体膜の成膜に用いられるスパッタリングターゲットを提供することができる。
本発明の一実施形態に係る薄膜トランジスタの構成を示す概略断面図である。 上記薄膜トランジスタの製造方法を説明する工程断面図である。 上記薄膜トランジスタの製造方法を説明する工程断面図である。 上記薄膜トランジスタの電流特性を示す一実験結果である。 ５ｃｍ２／Ｖｓ以上の移動度と、６桁以上のオン／オフ電流比が得られるＩｎ−Ｔｉ−Ｚｎ−Ｏ膜（あるいはＩｎ−Ｔｉ−Ｚｎ−Ｏターゲット）の組成範囲を示す、Ｉｎ−Ｚｎ−Ｔｉの３元系状態図である。
以下、図面を参照しながら、本発明の実施形態を説明する。
図１は、本発明の一実施形態に係る薄膜トランジスタの構成を示す概略断面図である。本実施形態では、いわゆるボトムゲート型の電界効果型トランジスタを例に挙げて説明する。
［薄膜トランジスタの構成］
本実施形態の薄膜トランジスタ１は、ゲート電極１１と、活性層１５と、ゲート絶縁膜１４と、ソース電極１７Ｓと、ドレイン電極１７Ｄとを有する。
ゲート電極１１は、基材１０の表面に形成された導電膜からなる。基材１０は、典型的には、透明なガラス基板である。ゲート電極１１は、典型的には、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属単層膜あるいは金属多層膜で構成され、例えばスパッタリング法によって形成される。本実施形態では、ゲート電極１１は、モリブデンで構成される。ゲート電極１１の厚さは特に限定されず、例えば、３００ｎｍである。
活性層１５は、トランジスタ１のチャネル層として機能する。活性層１５の膜厚は、例えば３０ｎｍ〜２００ｎｍである。活性層１５は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）及びチタン（Ｔｉ）を含む酸化物半導体膜（以下、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜ともいう）で構成される。
上記酸化物半導体膜を構成するＩｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比は、特に限定されず、本実施形態ではＩｎが２４原子％以上８０原子％以下、Ｚｎが１６原子％以上７０原子％以下、Ｔｉが０．１原子％以上２０原子％以下である。これにより、１５ｃｍ２／Ｖｓ以上の移動度と、８桁以上のオン／オフ電流比とを有するトランジスタ特性を得ることができる。
また、上記各元素の原子比を、Ｉｎが３９．５原子％以上５６．５原子％以下、Ｚｎが３９原子％以上５６原子％以下、Ｔｉが０．５原子％以上１０原子％以下とすることで、２８ｃｍ２／Ｖｓ以上の移動度と、１０桁以上のオン／オフ電流比とを有するトランジスタ特性を得ることができる。
さらに、活性層１５として好適な上記酸化物半導体膜のキャリア濃度は、例えば、１×１０１８／ｃｍ３以下であることが好ましい。キャリア濃度が１×１０１８／ｃｍ３を超えると、オン／オフ電流比が６桁以下となり、安定したスイッチング特性が得られにくくなるおそれがある。活性層１５を構成する酸化物半導体膜のキャリア濃度を１×１０１８／ｃｍ３以下とすることにより、１５ｃｍ２／Ｖｓ以上の移動度と、８桁以上のオン／オフ電流比とを有するトランジスタ特性を安定に確保することができる。
活性層１５は、後に詳述するように、Ｉｎ、Ｚｎ及びＴｉのそれぞれの酸化物の焼結体で構成されたスパッタリングターゲットを用いて成膜された後、所定温度で熱処理（アニール）されることで形成される。上記ターゲットを所定条件下でスパッタリングすることにより、ターゲットの組成と同一又はほぼ同一の組成を有する酸化物半導体膜が形成される。この半導体膜を所定温度でアニール処理することで、例えば、移動度が１５ｃｍ２／Ｖｓ以上であり、オン／オフ電流比が８桁以上のトランジスタ特性を発現させる活性層が形成される。
ゲート絶縁膜１４は、ゲート電極１１と活性層１５の間に形成される。ゲート絶縁膜１４は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）などで構成されるが、これに限らず、金属酸化膜等の種々の電気絶縁膜を用いて形成することができる。成膜方法は特に限定されず、ＣＶＤ法でもよいし、スパッタリング法、蒸着法等であってもよい。ゲート絶縁膜１４の膜厚は特に限定されず、例えば、２００ｎｍ〜４００ｎｍとされる。
ソース電極１７Ｓ及びドレイン電極１７Ｄは、活性層１５の上に相互に離間して形成される。ソース電極１７Ｓ及びドレイン電極１７Ｄは、例えば、アルミニウム、モリブデン、銅、チタンなどの金属単層膜あるいはこれら金属の多層膜で構成することができる。後述するように、ソース電極１７Ｓ及びドレイン電極１７Ｄは、金属膜をパターニングすることで同時に形成することができる。当該金属膜の厚さは、例えば、１００ｎｍ〜５００ｎｍである。
活性層１５の上には、エッチングストッパ層１６が形成されている。エッチングストッパ層１６は、ソース電極１７Ｓ及びドレイン電極１７Ｄのパターンエッチングする際に、エッチャントから活性層１５を保護するために設けられる。エッチングストッパ層１６は、例えば、シリコン酸化膜、シリコン窒化膜またはこれらの積層膜で構成することができる。
ソース電極１７Ｓ及びドレイン電極１７Ｄは、保護膜１９によって被覆される。保護膜１９は、例えばシリコン酸化膜、シリコン窒化膜、またはこれらの積層膜などの電気絶縁性材料で構成される。保護膜１９は、活性層１５を含む素子部を外気から遮蔽するためのものである。保護膜１９の膜厚は特に限定されず、例えば、２００ｎｍ〜５００ｎｍとされる。保護膜１９には適宜の位置にソース／ドレイン電極１７Ｓ、１７Ｄを配線層２１と接続するための層間接続孔が設けられている。配線層２１は、トランジスタ１を図示しない周辺回路へ接続するためのもので、ＩＴＯ等の透明導電膜で構成されている。
［薄膜トランジスタの製造方法］
次に、以上のように構成される本実施形態の薄膜トランジスタ１の製造方法について説明する。図２及び図３は、薄膜トランジスタ１の製造方法を説明する各工程の要部断面図である。
まず、図２Ａに示すように、基材１０の一表面にゲート電極１１を形成する。ゲート電極１１は、基材１０の表面に形成されたゲート電極膜を所定形状にパターニングすることによって形成される。
次に、図２Ｂに示すように、基材１０の表面に、ゲート電極１１を覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜１４の厚さは、例えば、２００ｎｍ〜５００ｎｍである。
続いて、図２Ｃに示すように、ゲート絶縁膜１４の上に、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ系組成を有する薄膜（以下単に「Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜」という。）１５Ｆを形成する。
Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆは、スパッタリング法によって形成される。スパッタリングターゲットとしては、Ｉｎ、Ｚｎ及びＴｉのそれぞれの酸化物を含む焼結体が用いられる。このターゲットを、例えばアルゴン（Ａｒ）と酸素（Ｏ２）との混合ガス雰囲気中でスパッタすることで、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆが形成される。
スパッタ条件は特に限られず、例えば、成膜チャンバ内の圧力（全圧）は、０．１〜５Ｐａの範囲内で制御される。基材１０は、所定温度に加熱した状態で成膜されてもよいし、無加熱状態で成膜されてもよく、基材１０の温度は、例えば、室温〜３００℃とされる。これらの条件下で、パルスＤＣスパッタ法によって、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆが形成される。
なお、スパッタ中の雰囲気も特に限られず、酸素を導入せずにアルゴンのみの雰囲気下でスパッタを行ってもよい。また、スパッタの放電方式としては、ＤＣ放電に限られず、ＡＣ放電、ＲＦ放電等であってもよい。
上記焼結体を構成するＩｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比は、特に限定されず、本実施形態では、Ｉｎが２４原子％以上８０原子％以下、Ｚｎが１６原子％以上７０原子％以下、Ｔｉが０．１原子％以上２０原子％以下である。これにより、１５ｃｍ２／Ｖｓ以上の移動度と、８桁以上のオン／オフ電流比とを有するトランジスタ特性を有する活性層１５を構成することができる。
また、上記各元素の原子比を、Ｉｎが３９．５原子％以上５６．５原子％以下、Ｚｎが３９原子％以上５６原子％以下、Ｔｉが０．５原子％以上１０原子％以下とすることで、２８ｃｍ２／Ｖｓ以上の移動度と、１０桁以上のオン／オフ電流比とを有するトランジスタ特性を得ることができる。
上記スパッタリングターゲットは、Ｉｎ２Ｏ３、ＴｉＯ２及びＺｎＯ等の、Ｉｎ、Ｚｎ及びＴｉのそれぞれの酸化物を原料粉末として、この原料粉末を上記組成比で混合した焼結体で構成することができる。
本実施形態によれば、上記のようなスパッタ条件でスパッタ膜を形成することで、得られたスパッタ膜は、ターゲットの組成と同一またはほぼ同一の組成を有する。
上記のように成分比が規定されたターゲットをスパッタすることで成膜される酸化物半導体膜は、そのままでは所定のトランジスタ特性が得られない。そこで、後に詳述するように、成膜された酸化物半導体膜を所定の温度範囲でアニール（熱処理）することにより、当該酸化物半導体膜の構造緩和が促され、所要のトランジスタ特性を発現させることが可能となる。
次に、図２Ｄに示すように、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆの上にエッチングストッパ層１６を形成する。エッチングストッパ層１６は、後述するソース電極及びドレイン電極を構成する金属膜のパターニング工程、及び、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆの不要領域をエッチング除去する工程において、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜のチャネル領域をエッチャントから保護するエッチング保護層として機能する。
エッチングストッパ層１６は、例えば、シリコン酸化膜、シリコン窒化膜、またはこれらの積層膜で構成される。エッチングストッパ層１６は、例えば、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆの上に成膜されたシリコン酸化膜を所定形状にパターニングすることによって形成される。エッチングストッパ層１６の膜厚は特に限定されず、例えば、３０ｎｍ〜３００ｎｍである。
次に、図２Ｅに示すように、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆ及びエッチングストッパ層１６を覆うように金属膜１７Ｆを形成する。金属膜１７Ｆは、典型的には、モリブデンやチタン、アルミニウム、銅等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。金属膜１７Ｆの厚さは特に限定されず、例えば、１００ｎｍ〜５００ｎｍである。
続いて、図３Ａ及びＢに示すように、金属膜１７Ｆをパターニングする。金属膜１７Ｆのパターニング工程は、レジストマスク１８の形成工程と、金属膜１７Ｆのエッチング工程とを有する。レジストマスク１８は、図３Ａに示されるように、エッチングストッパ層１６の直上領域と、個々のトランジスタの周辺領域とを開口させるマスクパターンを有する。レジストマスク１８の形成後、ウェットエッチング法によって、金属膜１７Ｆがエッチングされる。これにより、金属膜１７Ｆは、活性層１５とそれぞれ電気的に接続されるソース電極１７Ｓとドレイン電極１７Ｄとに分離される（図３Ｂ）。
ソース電極１７Ｓ及びドレイン電極１７Ｄの形成工程において、エッチングストッパ層１６は、金属膜１７Ｆに対するエッチャント（例えばリン酸と硝酸、酢酸の混合液）からＩｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆを保護する機能を有する。このため、エッチングストッパ層１６は、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆのソース電極１７Ｓとドレイン電極１７Ｄとの間に位置する領域（以下「チャネル領域」という。）を覆うように形成されている。したがって、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆのチャネル領域は、金属膜１７Ｆのエッチング工程によっては影響を受けることはない。
次に、図３Ａに示されるレジストマスク１８をマスクとしてＩｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆをエッチングする。エッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。このＩｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆのエッチング工程により、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆは素子単位でアイソレーション化されるとともに、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆからなる活性層１５が形成される（図３Ｂ）。
このとき、エッチングストッパ層１６は、チャネル領域に位置するＩｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆのエッチング保護膜として機能する。すなわち、エッチングストッパ層１６は、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆに対するエッチャント（例えばシュウ酸）からエッチングストッパ層１６直下のチャネル領域を保護する機能を有する。これにより、活性層１５のチャネル領域は、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆのエッチング工程によっては影響を受けることはない。
Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜１５Ｆのパターニング後、レジストマスク１８はアッシング処理等によってソース電極１７Ｓ及びドレイン電極１７Ｄから除去される。
さらに、活性層１５を構成する酸化物半導体膜の構造緩和を目的としたアニール工程（熱処理）が実施される。ここでいう構造緩和とは、成膜後の酸化物半導体膜に存在する電気的、構造的な欠陥を補填することを意味している。これにより、活性層１５のトランジスタ特性を向上させることができる。
アニール工程は、大気中、２００℃以上６００℃以下の温度で実施される。これにより、８桁以上のオン／オフ電流比を有する薄膜トランジスタ１を製造することができる。アニール温度が２００℃未満では、活性層１５の構造緩和作用を促進できず、８桁以上のオン／オフ電流比を確保することが困難となる。また、アニール温度が６００℃を超えると、耐熱性の観点から基材１０や基材１０上に形成される各種機能膜に対して材料的な制約が生じることがある。
なお、活性層１５に対するアニール工程においては、処理雰囲気は大気に限らず、窒素（Ｎ２）置換された大気圧下でもよいし、これに酸素（Ｏ２）を添加してもよい。また、処理雰囲気の圧力も、大気圧に限らず、減圧雰囲気下でもよい。
次に、図３Ｃに示すように、基材１０の表面に、ソース電極１７Ｓ、ドレイン電極１７Ｄ、ストッパ層１６、活性層１５、ゲート絶縁膜１４を被覆するように保護膜（パッシベーション膜）１９が形成される。
保護膜１９は、活性層１５を含むトランジスタ素子を外気から遮断することで、所定の電気的、材料的特性を確保するためのものである。保護膜１９としては、典型的には、シリコン酸化膜、シリコン窒化膜等の酸化膜又は窒化膜、さらにこれらの積層膜等で構成され、例えば、ＣＶＤ法、スパッタリング法によって形成される。保護膜１９の厚さは特に限定されず、例えば、２００ｎｍ〜５００ｎｍである。
続いて、図３Ｃに示すように、保護膜１９にソース／ドレイン電極と連通するコンタクトホール１９ａを形成する。この工程は、保護膜１９の上にレジストマスクを形成する工程と、レジストマスクの開口部から露出する保護膜１９をエッチングする工程と、レジストマスクを除去する工程とを有する。
コンタクトホール１９ａの形成は、ドライエッチング法が採用されるが、ウェットエッチング法が採用されてもよい。また、図示は省略しているが、任意の位置にソース電極１７Ｓと連絡するコンタクトホールも同様に形成される。
次に、図３Ｄに示すように、コンタクトホール１９ａを介してソース／ドレイン電極にコンタクトし配線層として機能する透明導電膜２１を形成する。この工程は、透明導電膜２１を形成する工程と、透明導電膜２１の上にレジストマスクを形成する工程と、レジストマスクで覆われていない透明導電膜２１をエッチングする工程と、レジストマスクを除去する工程とを有する。
透明導電膜２１は、典型的には、ＩＴＯ膜やＩＺＯ膜で構成され、例えば、スパッタ法、ＣＶＤ法によって形成される。透明導電膜２１のエッチングは、ウェットエッチング法が採用されるが、これに限られず、ドライエッチング法が採用されてもよい。
図３Ｄに示す透明導電膜２１の形成された薄膜トランジスタ１は、その後、透明導電膜２１の低抵抗化を目的としたアニール工程（熱処理）が実施される。
アニール工程は、例えば、大気中、２００℃程度の温度で実施される。なお、本アニール工程は、対象が透明導電膜２１に限られるものではなく、より下層の保護膜１９や活性層１５に対しても、電気的、構造的な欠陥を補填する効果を得ることができるように、加熱や雰囲気の条件を適宜変更することが可能である。
以上のように構成される本実施形態の薄膜トランジスタ１は、ソース電極１７Ｓとドレイン電極１７Ｄとの間に一定の順方向電圧（ソース−ドレイン電圧：Ｖｄｓ）が印加される。この状態において、ゲート電極１１とソース電極１７Ｓの間に閾値電圧（Ｖｔｈ）以上のゲート電圧（Ｖｇｓ）が印加されることで、活性層１５中にキャリア（電子、正孔）が生成されるとともに、ソース−ドレイン間の順方向電圧によって、ソース−ドレイン間に電流（ソース−ドレイン電流：Ｉｄｓ）が発生する。ゲート電圧が大きくなるほど、ソース−ドレイン電流（Ｉｄｓ）も大きくなる。
このときのソース−ドレイン電流は、オン電流（on-state current）とも呼ばれ、薄膜トランジスタ１の移動度が高いほど、大きな電流値が得られる。本実施形態では、薄膜トランジスタ１の活性層１５がＩｎ−Ｔｉ−Ｚｎ−Ｏ膜で構成されているため、ＩＧＺＯ膜で構成される活性層を用いた薄膜トランジスタと比較して、より高い移動度が得られる。したがって、本実施形態によれば、オン電流値が高い電界効果トランジスタを得ることができる。
一方、ゲート電極１１への印加電圧が閾値電圧（Ｖｔｈ）よりも小さい場合、ソース−ドレイン間に発生する電流は、ほとんどゼロとなる。このときのソース−ドレイン電流は、オフ電流（off-state current）とも呼ばれる。オフ電流値が小さいほど、オン電流値とオフ電流値との比（オン−オフ電流比）が大きくなるため、トランジスタとしては良好な特性が得られることになる。
図４は、成膜およびパターニングの後、大気中４００℃で１時間、アニール処理したＩｎ−Ｔｉ−Ｚｎ−Ｏ膜を活性層として用いた薄膜トランジスタの伝達特性の一例を示す実験結果であって、ソース−ドレイン電圧（Ｖｄｓ）を５Ｖとしたときの、ゲート電圧（Ｖｇｓ）とソース−ドレイン電流（Ｉｄｓ）との関係を示したものである。得られた結果において、Ｖｇｓが−１５ＶのときのＩｄｓをオフ電流、Ｖｇｓが＋２０ＶのときのＩｄｓをオン電流として、得られたオン電流、オフ電流の比を求めて、オン／オフ電流比とした。
また、比較として、代表的なＩＧＺＯ膜を活性層として用いた薄膜トランジスタの伝達特性の一例を図４に併せて示す。当該ＩＧＺＯ膜は、成分比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩＧＺＯ焼結体で構成されたスパッタリングターゲットを、アルゴンと酸素の混合ガス雰囲気中で、成膜チャンバ内の圧力（全圧）が０．３Ｐａ、酸素濃度が７％のスパッタ条件において、パルスＤＣスパッタ法により成膜し、その後大気中４００℃でアニール処理したものである。
［特性評価］
図４に示すように、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜を活性層として用いた薄膜トランジスタの伝達特性を評価すると、ＩＧＺＯ膜のものと比較して、オン／オフ電流比が高いことが確認される。また、移動度は、ＩＧＺＯ膜を活性層として用いた薄膜トランジスタについては１０ｃｍ２／Ｖｓであったのに対して、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜のものは、３０ｃｍ２／Ｖｓであった。
なお、この時のＩｎ−Ｔｉ−Ｚｎ−Ｏ膜を成膜するために使用したスパッタリングターゲットにおいて、当該ターゲットを構成するＩｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比は、Ｉｎ＝４８．０％、Ｚｎ＝４８．０％、Ｔｉ＝４％であった。この組成比は、後述のサンプル９に相当する（図５、表１）。
一方、本発明者らは、組成比（成分比）が異なる複数のＩｎ−Ｔｉ−Ｚｎ−Ｏターゲットを作製し、その各々を上述の条件でスパッタ成膜することで得られるＩｎ−Ｔｉ−Ｚｎ−Ｏ膜を活性層として図１に示した構造の薄膜トランジスタを作製し、それらの薄膜トランジスタの伝達特性（移動度、オン／オフ電流比）を評価した。各Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜のアニール条件は、大気中４００℃、１時間とした。
各サンプルの移動度、オン／オフ電流比は、図４に示した一例（サンプル９）と同様の方法で評価した。併せて、各Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜のキャリア濃度を、Ｈａｌｌ効果測定器を用いて測定した。
（サンプル１）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：８０原子％、Ｚｎ：１９．９原子％、Ｔｉ：０．１原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、４２ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は８桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１８（１×１０１８）／ｃｍ３以下であった。
（サンプル２）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：６４原子％、Ｚｎ：１６原子％、Ｔｉ：２０原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、３８ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は８桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１８（１×１０１８）／ｃｍ３以下であった。
（サンプル３）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：２４原子％、Ｚｎ：５６原子％、Ｔｉ：２０原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、１５ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は１０桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１８（１×１０１８）／ｃｍ３以下であった。
（サンプル４）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：３０原子％、Ｚｎ：６９．９原子％、Ｔｉ：０．１原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、２０ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は１０桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１８（１×１０１８）／ｃｍ３以下であった。
（サンプル５）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：５６．５原子％、Ｚｎ：４３原子％、Ｔｉ：０．５原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、３８ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は１０桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１７（１×１０１７）／ｃｍ３以下であった。
（サンプル６）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：５１原子％、Ｚｎ：３９原子％、Ｔｉ：１０原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、３４ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は１０桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１７（１×１０１７）／ｃｍ３以下であった。
（サンプル７）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：３９．５原子％、Ｚｎ：５０．５原子％、Ｔｉ：１０原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、２８ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は１０桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１７（１×１０１７）／ｃｍ３以下であった。
（サンプル８）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：４３．５原子％、Ｚｎ：５６原子％、Ｔｉ：０．５原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、３４ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は１０桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１７（１×１０１７）／ｃｍ３以下であった。
（サンプル９）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：４８原子％、Ｚｎ：４８原子％、Ｔｉ：４原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、３０ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は１１桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１７（１×１０１７）／ｃｍ３以下であった。
（サンプル１０）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：３３．３原子％、Ｚｎ：３３．３原子％、Ｔｉ：３３．４原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、１０ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は９桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１６（１×１０１６）／ｃｍ３以下であった。
（サンプル１１）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：８５原子％、Ｚｎ：７原子％、Ｔｉ：８原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、５０ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は６桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１９（１×１０１９）／ｃｍ３以下であった。
（サンプル１２）
Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットとして、Ｉｎ、Ｚｎ及びＴｉの合計量に占める各元素の原子比がそれぞれ、Ｉｎ：１７原子％、Ｚｎ：７５原子％、Ｔｉ：８原子％であるＩｎ−Ｔｉ−Ｚｎ−Ｏ焼結体を用いてスパッタリングターゲットを作製した。当該Ｉｎ−Ｔｉ−Ｚｎ−Ｏターゲットをスパッタすることで成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタの伝達特性を評価した結果、移動度は、５ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は８桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１６（１×１０１６）／ｃｍ３以下であった。
（サンプル１３）
ＩＧＺＯターゲットとして、成分比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩＧＺＯ焼結体を用いてスパッタリングターゲットを作製した。当該ＩＧＺＯターゲットを、アルゴンと酸素の混合ガス雰囲気中で、成膜チャンバ内の圧力（全圧）が０．３Ｐａ、酸素濃度が７％の条件において、パルスＤＣスパッタ法によりスパッタし、これにより成膜される酸化物半導体膜で構成された活性層を有する薄膜トランジスタを作製した。活性層のアニール条件は、大気中４００℃、１時間とした。この薄膜トランジスタの伝達特性を評価したところ、移動度は、１０ｃｍ２／Ｖｓ、オン／オフ電流比（On/Off比）は７桁であった。また、当該酸化物半導体膜のキャリア濃度を測定したところ、１Ｅ１６（１×１０１６）／ｃｍ３以下であった。
サンプル１〜１２の各元素の組成比を表した相図（Ｉｎ−Ｚｎ−Ｔｉ系３元状態図）を図５に、また、サンプル１〜１３の各元素の組成比及びトランジスタ特性を表１に、それぞれ示す。なお図５における丸数字は、それぞれサンプル番号を表しており、黒四角のプロットはサンプル１〜４を示し、黒丸のプロットはサンプル５〜９を示し、黒三角のプロットはサンプル１０〜１２を示している。
Figure 0006613314
活性層にＩｎ−Ｔｉ−Ｚｎ−Ｏ膜を用いたサンプル１〜１２に係る薄膜トランジスタによれば、５ｃｍ２／Ｖｓ以上の移動度と６桁以上のオン／オフ電流比とを有するトランジスタ特性を得られることが確認された。
また、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜を構成する各元素の原子比が、Ｉｎ：２４原子％以上８０原子％以下、Ｚｎ：１６原子％以上７０原子％以下、Ｔｉ：０．１原子％以上２０原子％以下であるサンプル１〜９によれば、１０ｃｍ２／Ｖｓを超える（１５ｃｍ２／Ｖｓ以上の）移動度、８桁以上のオン／オフ電流比、及び、１Ｅ１８（１×１０１８）／ｃｍ３以下のキャリア濃度を安定して得られることが確認された。これは、活性層にＩＧＺＯ膜を用いたサンプル１３に係る薄膜トランジスタよりも高いトランジスタ特性であった。
さらに、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜を構成する各元素の原子比が、Ｉｎ：３９．５原子％以上５６．５原子％以下、Ｚｎ：３９原子％以上５６原子％以下、Ｔｉ：０．５原子％以上１０原子％以下であるサンプル５〜９によれば、２０ｃｍ２／Ｖｓを超える（２８ｃｍ２／Ｖｓ以上の）移動度、１０桁以上のオン／オフ電流比、及び、１Ｅ１７（１×１０１７）／ｃｍ３以下のキャリア濃度を安定して得られることが確認された。
一方、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜を構成する各元素の原子比が、Ｉｎ：３３．３原子％、Ｚｎ：３３．３原子％、Ｔｉ：３３．４原子％であるサンプル１０は、オン／オフ電流比が９桁であり、キャリア濃度も１Ｅ１６（１×１０１６）／ｃｍ３以下と、良好な値が得られたが、移動度は１０ｃｍ２／Ｖｓであり、サンプル１３のＩＧＺＯのものと同程度にとどまる。
また、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜を構成する各元素の原子比が、Ｉｎ：８５原子％、Ｚｎ：７原子％、Ｔｉ：８原子％であるサンプル１１は、移動度が５０ｃｍ２／Ｖｓと、高い値を得ているが、キャリア濃度は１Ｅ１９（１×１０１９）／ｃｍ３以下、オン／オフ電流比は６桁であり、薄膜トランジスタのスイッチング特性に問題がある結果となっている。
さらに、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜を構成する各元素の原子比が、Ｉｎ：１７原子％、Ｚｎ：７５原子％、Ｔｉ：８原子％であるサンプル１２は、サンプル１０と同様、オン／オフ電流比とキャリア濃度は良好な値であると言えるが、移動度は５ｃｍ２／Ｖｓであり、サンプル１３のＩＧＺＯのものよりも劣る結果となった。
以上のように、本実施形態によれば、ＩＧＺＯに代わる高特性の薄膜トランジスタ、その活性層に用いられる酸化物半導体膜、並びに、当該酸化物半導体膜の成膜に用いられるスパッタリングターゲットを提供することができる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば以上の実施形態では、いわゆるボトムゲート型（逆スタガ型）のトランジスタを例に挙げて説明したが、トップゲート型（スタガ型）の薄膜トランジスタにも本発明は適用可能である。
また、上述した薄膜トランジスタは、液晶ディスプレイや有機ＥＬディスプレイ等のアクティブマトリクス型表示パネル用のＴＦＴとして用いることができる。これ以外に、上記トランジスタは、各種半導体装置あるいは電子機器のトランジスタ素子として用いることができる。
さらに以上の実施形態では、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ系酸化物の構成元素として、Ｉｎ、Ｚｎ及びＴｉの金属成分を挙げたが、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）等の他の金属元素あるいは金属酸化物が添加されてもよい。
１…薄膜トランジスタ
１０…基材
１１…ゲート電極
１４…ゲート絶縁膜
１５…活性層
１５Ｆ…Ｉｎ−Ｔｉ−Ｚｎ−Ｏ膜
１６…ストッパ層
１７Ｓ…ソース電極
１７Ｄ…ドレイン電極

Claims (5)

  1. ゲート電極と、
    インジウム、亜鉛及びチタンを含む酸化物半導体膜で構成され、前記酸化物半導体膜を構成するインジウム、亜鉛及びチタンの合計量に占める各元素の原子比は、インジウムが４３．５原子％以上５６．５原子％以下、亜鉛が３９原子％以上５６原子％以下、チタンが０．５原子％以上１０原子％以下であり、移動度が３０ｃｍ２／Ｖｓ以上である活性層と、
    前記ゲート電極と前記活性層との間に形成されたゲート絶縁膜と、
    前記活性層と電気的に接続されるソース電極及びドレイン電極と
    を具備する
    薄膜トランジスタ。
  2. 請求項１に記載の薄膜トランジスタであって、
    前記薄膜トランジスタは、１０桁以上のオン／オフ電流比を有する
    薄膜トランジスタ。
  3. インジウム、亜鉛及びチタンを含む酸化物で構成され、
    前記酸化物を構成するインジウム、亜鉛及びチタンの合計量に占める各元素の原子比は、インジウムが４３．５原子％以上５６．５原子％以下、亜鉛が３９原子％以上５６原子％以下、チタンが０．５原子％以上１０原子％以下であり、
    移動度が３０ｃｍ２／Ｖｓ以上である
    酸化物半導体膜。
  4. 請求項３に記載の酸化物半導体膜であって、
    前記酸化物半導体膜は、１×１０ １７ ／ｃｍ３以下のキャリア濃度を有する
    酸化物半導体膜。
  5. 移動度が３０ｃｍ２／Ｖｓ以上である酸化物半導体薄膜を製造するためのスパッタリングターゲットであって、
    インジウム、亜鉛及びチタンのそれぞれの酸化物の焼結体で構成され、
    前記酸化物を構成するインジウム、亜鉛及びチタンの合計量に占める各元素の原子比は、インジウムが４３．５原子％以上５６．５原子％以下、亜鉛が３９原子％以上５６原子％以下、チタンが０．５原子％以上１０原子％以下である
    スパッタリングターゲット。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102376258B1 (ko) * 2017-11-20 2022-03-17 가부시키가이샤 아루박 산화물 반도체 박막
TWI819633B (zh) * 2022-05-31 2023-10-21 光洋應用材料科技股份有限公司 氧化銦鈦鋅濺鍍靶材、其薄膜及其製法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009031750A (ja) 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
KR101516034B1 (ko) 2007-12-25 2015-05-04 이데미쓰 고산 가부시키가이샤 산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5552440B2 (ja) 2009-02-13 2014-07-16 株式会社アルバック トランジスタの製造方法
JP5168599B2 (ja) 2010-03-31 2013-03-21 独立行政法人科学技術振興機構 薄膜トランジスタの製造方法
JP5491258B2 (ja) 2010-04-02 2014-05-14 出光興産株式会社 酸化物半導体の成膜方法
JP5081959B2 (ja) * 2010-08-31 2012-11-28 Ｊｘ日鉱日石金属株式会社 酸化物焼結体及び酸化物半導体薄膜
KR20120062341A (ko) * 2010-12-06 2012-06-14 한국전자통신연구원 산화인듐아연 투명 도전막 및 이의 제조방법
KR20130097809A (ko) * 2010-12-28 2013-09-03 가부시키가이샤 고베 세이코쇼 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃, 및 박막 트랜지스터
CN102163625A (zh) * 2011-03-17 2011-08-24 复旦大学 用于氧化物薄膜晶体管的半导体层材料铟锌钛氧化物
KR102062243B1 (ko) * 2011-09-27 2020-02-11 도판 인사츠 가부시키가이샤 박막 트랜지스터, 및 화상 표시 장치
JP5318932B2 (ja) * 2011-11-04 2013-10-16 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット、並びにその製造方法
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
TWI614813B (zh) * 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2014175503A (ja) 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
CN103412450A (zh) * 2013-07-26 2013-11-27 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
WO2015093455A1 (ja) * 2013-12-16 2015-06-25 国立大学法人北陸先端科学技術大学院大学 半導体素子及びその製造方法、並びに脂肪族ポリカーボネート
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US10297331B2 (en) * 2015-10-30 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TW202224189A (zh) * 2016-10-21 2022-06-16 日商半導體能源研究所股份有限公司 複合氧化物及電晶體

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