KR20180057678A - 박막 트랜지스터, 산화물 반도체막 및 스퍼터링 타겟 - Google Patents

박막 트랜지스터, 산화물 반도체막 및 스퍼터링 타겟 Download PDF

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유우 카와고에
켄타로 다케스에
마사루 와다
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Abstract

본 발명의 일 형태와 관련되는 박막 트랜지스터는, 게이트 전극과 인듐, 아연 및 티탄을 포함하는 산화물로 구성된 활성층, 상기 게이트 전극과 상기 활성층과의 사이에 형성된 게이트 절연막, 및 상기 활성층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 구비한다. 상기 산화물을 구성하는 인듐, 아연 및 티탄의 합계량에서 차지하는 각 원소의 원자비는, 인듐이 24원자% 이상 80원자% 이하, 아연이 16원자% 이상 70원자% 이하, 티탄이 0.1원자% 이상 20원자% 이하이다.

Description

박막 트랜지스터, 산화물 반도체막 및 스퍼터링 타겟
본 발명은, 산화물 반도체로 이루어지는 활성층을 가지는 박막 트랜지스터, 산화물 반도체막 및 스퍼터링 타겟에 관한 것이다.
In－Ga－Zn－O계 산화물 반도체막(IGZO)을 활성층에 이용한 박막 트랜지스터(TFT：Thin-Film Transistor)는, 종래의 아몰퍼스 실리콘막을 활성층에 이용한 TFT와 비교하여, 고이동도를 얻을 수 있기 때문에, 근년, 여러 가지의 디스플레이에 폭넓게 적용되고 있다(예를 들면 특허 문헌 1~3 참조).
예를 들면 특허 문헌 1에는, 유기 EL소자를 구동하는 TFT의 활성층이 IGZO로 구성된 유기 EL표시장치가 개시되어 있다. 특허 문헌 2에는, 채널층(활성층)이 a－IGZO로 구성되어 이동도가 5 cm2/Vs 이상인 박막 트랜지스터가 개시되어 있다. 나아가, 특허 문헌 3에는, 활성층이 IGZO로 구성되고, 온/오프 전류비가 5자릿수 이상인 박막 트랜지스터가 개시되어 있다.
특허 문헌 1 : 특개 2009－31750호 공보 특허 문헌 2 : 특개 2011－216574호 공보 특허 문헌 3 : WO2010/092810호
최근, 각종 디스플레이에 있어서의 고해상도화나 저소비 전력화, 고프레임레이트(frame rate)화에 관한 요구로부터, 보다 높은 이동도를 나타내는 산화물 반도체까지의 요구가 높아지고 있다. 그렇지만, 활성층에 IGZO를 이용하는 박막 트랜지스터에 있어서는, 이동도로 10 cm2/Vs를 넘는 값을 얻는 것이 어렵고, 보다 높은 이동도를 나타내는 박막 트랜지스터 용도의 재료의 개발이 요구되고 있다.
이상과 같은 사정에 비추어, 본 발명의 목적은, IGZO를 대신하는 고특성의 박막 트랜지스터 및 그 활성층에 이용되는 산화물 반도체막, 및 그 성막에 이용되는 스퍼터링 타겟을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 한 형태와 관련되는 박막 트랜지스터는, 게이트 전극과 인듐, 아연 및 티탄을 포함하는 산화물 반도체막으로 구성된 활성층, 상기 게이트 전극과 상기 활성층과의 사이에 형성된 게이트 절연막(14), 및 상기 활성층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 구비한다.
상기 박막 트랜지스터는, 인듐을 포함하는 산화물 및 아연을 포함하는 산화물에 티탄을 포함하는 산화물을 첨가한 산화물 반도체막을 활성층에 이용한다.
상기 산화물 반도체막을 구성하는 인듐, 아연 및 티탄의 합계량에서 차지하는 각 원소의 원자비는, 인듐이 24원자% 이상 80원자% 이하, 아연이 16원자% 이상 70원자% 이하, 티탄이 0.1원자% 이상 20원자% 이하여도 좋다.
이것에 의해, 15 cm2/Vs 이상의 이동도와 8자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 얻을 수 있다.
게다가, 상기 각 원소의 원자비는, 인듐이 39.5원자% 이상 56.5원자% 이하, 아연이 39원자% 이상 56원자% 이하, 티탄이 0.5원자% 이상 10원자% 이하여도 좋다.
이것에 의해, 28 cm2/Vs 이상의 이동도와 10 자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 얻을 수 있다.
본 발명의 한 형태와 관련되는 산화물 반도체막은, 인듐, 아연 및 티탄을 포함하는 산화물로 구성된다.
이것에 의해, 이동도가 15 cm2/Vs 이상이며, 온/오프 전류비가 8자릿수 이상인 트랜지스터 특성을 가지는 박막 트랜지스터의 활성층을 구성할 수 있다.
상기 산화물을 구성하는 인듐, 아연 및 티탄의 합계량에서 차지하는 각 원소의 원자비는, 인듐이 24원자% 이상 80원자% 이하, 아연이 16원자% 이상 70원자% 이하, 티탄이 0.1원자% 이상 20원자% 이하여도 좋다.
게다가, 상기 각 원소의 원자비는, 인듐이 39.5원자% 이상 56.5원자% 이하, 아연이 39원자% 이상 56원자% 이하, 티탄이 0.5원자% 이상 10원자% 이하여도 좋다.
상기 산화물 반도체막은, 1×1018/cm3 이하의 캐리어 농도를 가져도 좋다.
이것에 의해, 15 cm2/Vs이상의 이동도와 8자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 얻을 수 있다.
본 발명의 한 형태와 관련되는 스퍼터링 타겟은, 인듐, 아연 및 티탄의 각각의 산화물의 소결체로 구성된다.
이것에 의해, 이동도가 15 cm2/Vs 이상이며, 온/오프 전류비가 8자릿수 이상인 트랜지스터 특성을 가지는 박막 트랜지스터의 활성층을 성막 할 수 있다.
상기 소결체를 구성하는 인듐, 아연 및 티탄의 합계량에서 차지하는 각 원소의 원자비는, 인듐이 24원자% 이상 80원자% 이하, 아연이 16원자% 이상 70원자% 이하, 티탄이 0.1원자% 이상 20원자% 이하여도 좋다.
게다가, 상기 각 원소의 원자비는, 인듐이 39.5원자% 이상 56.5원자% 이하, 아연이 39원자% 이상 56원자% 이하, 티탄이 0.5원자% 이상 10원자% 이하여도 좋다.
이상에서 설명한 것처럼, 본 발명에 의하면, IGZO를 대신하는 고특성의 박막 트랜지스터를 제공할 수 있다. 또, 해당 박막 트랜지스터의 활성층에 이용되는 산화물 반도체막을 제공할 수 있다. 게다가, 해당 산화물 반도체막의 성막에 이용되는 스퍼터링 타겟을 제공할 수 있다.
[도 1] 본 발명의 일 실시형태와 관련되는 박막 트랜지스터의 구성을 나타내는 개략 단면도이다.
[도 2] 상기 박막 트랜지스터의 제조 방법을 설명하는 공정 단면도이다.
[도 3] 상기 박막 트랜지스터의 제조 방법을 설명하는 공정 단면도이다.
[도 4] 상기 박막 트랜지스터의 전류 특성을 나타내는 일 실험결과이다.
[도 5] 5cm2/Vs 이상의 이동도와 6자릿수 이상의 온/오프 전류비를 얻을 수 있는 In－Ti－Zn－O막(혹은 In－Ti－Zn－O타겟)의 조성 범위를 나타내는, In－Zn－Ti의 3원계 상태도이다.
이하, 도면을 참조하면서, 본 발명의 실시형태를 설명한다.
도 1은, 본 발명의 일 실시형태와 관련되는 박막 트랜지스터의 구성을 나타내는 개략 단면도이다. 본 실시형태에서는, 이른바 바텀 게이트형의 전계효과형 트랜지스터를 예로 들어 설명한다.
본 실시형태의 박막 트랜지스터(1)는, 게이트 전극(11), 활성층(15), 게이트 절연막(14), 소스 전극(17S), 및 드레인 전극(17D)를 가진다.
게이트 전극(11)은, 기재(10)의 표면에 형성된 도전막으로부터 된다. 기재(10)는, 전형적으로는, 투명 글래스 기판이다. 게이트 전극(11)은, 전형적으로는, 몰리브덴(Mo), 티탄(Ti), 알루미늄(Al), 동(Cu)등의 금속 단층막 혹은 금속 다층막으로 구성되며, 예를 들면 스퍼터링법에 따라 형성된다. 본 실시형태에서는, 게이트 전극(11)은, 몰리브덴으로 구성된다. 게이트 전극(11)의 두께는 특별히 한정되지 않고, 예를 들면, 300 nm이다.
활성층(15)은, 트랜지스터(1)의 채널층으로서 기능한다. 활성층(15)의 막 두께(膜厚)는, 예를 들면 30 nm~200 nm이다. 활성층(15)은, 인듐(In), 아연(Zn) 및 티탄(Ti)을 포함하는 산화물 반도체막(이하, In－Ti－Zn－O막이라고도 한다)으로 구성된다.
상기 산화물 반도체막을 구성하는 In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비는, 특별히 한정되지 않고, 본 실시형태에서는 In가 24원자% 이상 80원자% 이하, Zn가 16원자% 이상 70원자% 이하, Ti가 0.1원자% 이상 20원자% 이하이다. 이것에 의해, 15 cm2/Vs 이상의 이동도와 8자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 얻을 수 있다.
또, 상기 각 원소의 원자비를, In가 39.5원자% 이상 56.5원자% 이하, Zn가 39원자% 이상 56원자% 이하, Ti가 0.5원자% 이상 10원자% 이하로 하는 것으로, 28 cm2/Vs 이상의 이동도와 10 자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 얻을 수 있다.
게다가, 활성층(15)으로서 매우 적합한 상기 산화물 반도체막의 캐리어 농도는, 예를 들면, 1×1018/cm3 이하인 것이 바람직하다. 캐리어 농도가 1×1018/cm3를 넘으면, 온/오프 전류비가 6자릿수 이하가 되어, 안정한 스위칭 특성을 얻기 어려워질 우려가 있다. 활성층(15)을 구성하는 산화물 반도체막의 캐리어 농도를 1×1018/cm3 이하로 하는 것으로써, 15 cm2/Vs 이상의 이동도와 8자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 안정하게 확보할 수 있다.
활성층(15)은, 후에 상술하는 바와 같이, In, Zn 및 Ti의 각각의 산화물의 소결체로 구성된 스퍼터링 타겟을 이용해 성막 된 후, 소정 온도로 열처리(어닐링) 되는 것으로 형성된다. 상기 타겟을 소정 조건하에서 스퍼터링 하는 것에 의해, 타겟의 조성과 동일 또는 거의 동일한 조성을 가지는 산화물 반도체막이 형성된다. 이 반도체막을 소정 온도로 어닐링 처리하는 것으로, 예를 들면, 이동도가 15 cm2/Vs 이상이고, 온/오프 전류비가 8자릿수 이상의 트랜지스터 특성을 발현시키는 활성층이 형성된다.
게이트 절연막(14)은, 게이트 전극(11)과 활성층(15)의 사이에 형성된다. 게이트 절연막(14)은, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx)등에서 구성되지만, 이것에 한하지 않고, 금속 산화막 등의 여러 가지의 전기 절연막을 이용해 형성할 수 있다. 성막 방법은 특별히 한정되지 않고, CVD법이라도 좋고, 스퍼터링법, 증착법 등이어도 좋다. 게이트 절연막(14)의 막후는 특히 한정되지 않고, 예를 들면, 200 nm ~ 400 nm로 된다.
소스 전극(17S) 및 드레인 전극(17D)은, 활성층(15) 위에 상호에 이간(離間)하여 형성된다. 소스 전극(17S) 및 드레인 전극(17D)은, 예를 들면, 알루미늄, 몰리브덴, 동, 티탄 등의 금속 단층막 또는 이들 금속의 다층 막으로 구성할 수 있다. 후술하는 바와 같이, 소스 전극(17S) 및 드레인 전극(17D)은, 금속막을 패터닝 하는 것으로 동시에 형성할 수 있다. 해당 금속막의 두께는, 예를 들면, 100 nm ~ 500 nm이다.
활성층(15) 상에는, 에칭 스토퍼층(16)이 형성되어 있다. 에칭 스토퍼층(16)은, 소스 전극(17S) 및 드레인 전극(17D)의 패턴 에칭하는 경우, 에천트(etchant)로부터 활성층(15)을 보호하기 위해 설치된다. 에칭 스토퍼층(16)은, 예를 들면, 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막으로 구성할 수 있다.
소스 전극(17S) 및 드레인 전극(17D)은, 보호막(19)에 의해 피복 된다. 보호막(19)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 또는 이들의 적층막 등의 전기 절연성 재료로 구성된다. 보호막(19)은, 활성층(15)을 포함하는 소자부를 바깥 공기로부터 차폐하기 위한 것이다. 보호막(19)의 막 두께는 특별히 한정되지 않고, 예를 들면, 200 nm ~ 500 nm로 된다. 보호막(19)에는 적당한 위치에 소스/드레인 전극(17S, 17D)을 배선층(21)으로 접속하기 위한 층간 접속 구멍이 설치되어 있다. 배선층(21)은, 트랜지스터(1)를 도시하지 않는 주변 회로에 접속하기 위한 것으로, ITO 등의 투명 도전막으로 구성되어 있다.
［박막 트랜지스터의 제조 방법］
다음에, 이상과 같이 구성되는 본 실시형태의 박막 트랜지스터(1)의 제조 방법에 대해 설명한다. 도 2 및 도 3은, 박막 트랜지스터(1)의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
우선, 도 2A에 나타낸 바와 같이, 기재(10)의 일 표면에 게이트 전극(11)을 형성한다. 게이트 전극(11)은, 기재(10)의 표면에 형성된 게이트 전극막을 소정 형상으로 패터닝 하는 것에 의해 형성된다.
이어, 도 2B에 나타낸 바와 같이, 기재(10)의 표면에, 게이트 전극(11)을 덮도록 게이트 절연막(14)을 형성한다. 게이트 절연막(14)의 두께는, 예를 들면, 200 nm ~ 500 nm이다.
계속해서, 도 2C에 나타낸 바와 같이, 게이트 절연막(14) 위에, In－Ti－Zn－O계 조성을 가지는 박막(이하 단지 「In－Ti－Zn－O막」이라고 한다.) (15F)을 형성한다.
In－Ti－Zn－O막(15F)은, 스퍼터링법에 의해 형성된다. 스퍼터링 타겟으로는, In, Zn 및 Ti의 각각의 산화물을 포함하는 소결체가 이용된다. 이 타겟을, 예를 들면 아르곤(Ar)과 산소(O2)와의 혼합 가스 분위기 중에서 스퍼터 하는 것으로, In－Ti－Zn－O막(15F)이 형성된다.
스퍼터 조건은 특별히 한정되지 않고, 예를 들면, 성막 챔버 안의 압력(전압)은, 0.1 ~ 5 Pa의 범위 내에서 제어된다. 기재(10)는, 소정 온도에 가열한 상태로 성막 되어도 좋고, 무가열 상태로 성막 되어도 좋고, 기재(10)의 온도는, 예를 들면, 실온 ~ 300℃로 된다. 이러한 조건 하에서, 펄스 DC스퍼터법에 의해서, In－Ti－Zn－O막(15F)이 형성된다.
또한, 스퍼터 중의 분위기도 특별히 한정되지 않고, 산소를 도입하지 않고 아르곤만의 분위기 하에서 스퍼터를 실시해도 좋다. 또, 스퍼터의 방전 방식으로는, DC방전에 한정되지 않고, AC방전, RF방전 등 이어도 좋다.
상기 소결체를 구성하는 In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비는, 특별히 한정되지 않고, 본 실시형태에서는, In가 24원자% 이상 80원자% 이하, Zn가 16원자% 이상 70원자% 이하, Ti가 0.1원자% 이상 20원자% 이하이다. 이것에 의해, 15 cm2/Vs 이상의 이동도와 8자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 가지는 활성층(15)을 구성할 수 있다.
또, 상기 각 원소의 원자비를, In가 39.5원자% 이상 56.5원자% 이하, Zn가 39원자% 이상 56원자% 이하, Ti가 0.5원자% 이상 10원자% 이하로 하는 것으로, 28 cm2/Vs 이상의 이동도와 10 자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 얻을 수 있다.
상기 스퍼터링 타겟은, In2O3, TiO2 및 ZnO등의, In, Zn 및 Ti의 각각의 산화물을 재료 분말로 하여, 이 재료 분말을 상기 조성비로 혼합한 소결체로 구성할 수 있다.
본 실시형태에 의하면, 상기와 같은 스퍼터 조건으로 스퍼터막을 형성하는 것으로, 얻어진 스퍼터막은, 타겟의 조성과 동일 또는 거의 동일한 조성을 가진다.
상기와 같이 성분비가 규정된 타겟을 스퍼터하는 것으로 성막되는 산화물 반도체막은, 그대로는 소정의 트랜지스터 특성을 얻을 수 없다. 여기서, 후에 상술(詳述)하는 바와 같이, 성막된 산화물 반도체막을 소정의 온도 범위에서 어닐링(열처리) 함으로써, 해당 산화물 반도체막의 구조 완화가 촉진되어 소요(所要)의 트랜지스터 특성을 발현시키는 것이 가능해진다.
다음에, 도 2D에 나타낸 바와 같이, In－Ti－Zn－O막(15F) 위에 에칭 스토퍼층(16)을 형성한다. 에칭 스토퍼층(16)은, 후술 하는 소스 전극 및 드레인 전극을 구성하는 금속막의 패터닝 공정, 및, In－Ti－Zn－O막(15F)의 불요 영역을 에칭 제거하는 공정에 있어서, In－Ti－Zn－O막의 채널 영역을 에천트(etchant)로부터 보호하는 에칭 보호층으로서 기능한다.
에칭 스토퍼층(16)은, 예를 들면, 실리콘 산화막, 실리콘 질화막, 또는 이러한 적층막으로 구성된다. 에칭 스토퍼층(16)은, 예를 들면, In－Ti－Zn－O막(15F) 상에 성막된 실리콘 산화막을 소정 형상으로 패터닝 하는 것에 의해 형성된다. 에칭 스토퍼층(16)의 막 두께는 특별히 한정되지 않고, 예를 들면, 30 nm ~ 300 nm이다.
다음에, 도 2E에 나타낸 바와 같이, In－Ti－Zn－O막(15F) 및 에칭 스토퍼층(16)을 덮도록 금속막(17F)을 형성한다. 금속막(17F)은, 전형적으로는, 몰리브덴이나 티탄, 알루미늄, 동 등의 금속 단층막 또는 금속 다층막으로 구성되고, 예를 들면, 스퍼터링법에 따라 형성된다. 금속막(17F)의 두께는 특별히 한정되지 않고, 예를 들면, 100 nm ~ 500 nm이다.
계속해서, 도 3A 및 B에 나타낸 바와 같이, 금속막(17F)를 패터닝 한다. 금속막(17F)의 패터닝 공정은, 레지스트 마스크(18)의 형성 공정과 금속막(17F)의 에칭 공정을 가진다. 레지스트 마스크(18)는, 도 3A에 나타낸 바와 같이, 에칭 스토퍼층(16)의 바로 윗쪽 영역과 개개의 트랜지스터의 주변 영역을 개구(開口) 시키는 마스크 패턴을 가진다. 레지스트 마스크(18)의 형성 후, 습식 에칭법에 의해서, 금속막(17F)가 에칭된다. 이것에 의해, 금속막(17F)은, 활성층(15)과 각각 전기적으로 접속 되는 소스 전극(17S)과 드레인 전극(17D)으로 분리된다(도 3 B).
소스 전극(17S) 및 드레인 전극(17D)의 형성 공정에 있어서, 에칭 스토퍼층(16)은, 금속막(17F)에 대한 에천트(etchant)(예를 들면 인산과 질산, 초산의 혼합유체)로부터 In－Ti－Zn－O막(15F)을 보호하는 기능을 가진다. 이 때문에, 에칭 스토퍼층(16)은, In－Ti－Zn－O막(15F)의 소스 전극(17S)과 드레인 전극(17D)과의 사이에 위치하는 영역(이하 「채널 영역」이라고 한다.)을 가리도록 형성되어 있다. 따라서, In－Ti－Zn－O막(15F)의 채널 영역은, 금속막(17F)의 에칭 공정에 의해서는 영향을 받지 않는다.
다음에, 도 3A에 나타나는 레지스트 마스크(18)를 마스크로 하여 In－Ti－Zn－O막(15F)을 에칭한다. 에칭 방법은 특별히 한정되지 않고, 습식 에칭법이어도 좋고, 드라이 에칭법이어도 좋다. 이 In－Ti－Zn－O막(15F)의 에칭 공정에 의해, In－Ti－Zn－O막(15F)은 소자 단위로 아이솔레이션(isolation)화 되는 것과 동시에, In－Ti－Zn－O막(15F)으로 이루어지는 활성층(15)이 형성된다(도 3 B).
이 때, 에칭 스토퍼층(16)은, 채널 영역에 위치하는 In－Ti－Zn－O막(15F)의 에칭 보호막으로서 기능한다. 즉, 에칭 스토퍼층(16)은, In－Ti－Zn－O막(15F)에 대한 에천트(etchant)(예를 들면 옥살산)로부터 에칭 스토퍼층(16) 바로 아래의 채널 영역을 보호하는 기능을 가진다. 이것에 의해, 활성층(15)의 채널 영역은, In－Ti－Zn－O막(15F)의 에칭 공정에 의해서는 영향을 받지 않는다.
In－Ti－Zn－O막(15F)의 패터닝 후, 레지스트 마스크(18)은 애싱(ashing) 처리 등에 의해 소스 전극(17S) 및 드레인 전극(17D)으로부터 제거된다.
게다가, 활성층(15)을 구성하는 산화물 반도체막의 구조 완화를 목적으로 한 어닐링 공정(열처리)이 실시된다. 여기서 말하는 구조 완화란, 성막 후의 산화물 반도체막에 존재 하는 전기적, 구조적인 결함을 보충하는 것을 의미한다. 이것에 의해, 활성층(15)의 트랜지스터 특성을 향상시킬 수 있다.
어닐링 공정은, 대기 중, 200℃ 이상 600℃ 이하의 온도로 실시 된다. 이것에 의해, 8자릿수 이상의 온/오프 전류비를 가지는 박막 트랜지스터(1)를 제조할 수 있다. 어닐링 온도가 200℃ 미만에서는, 활성층(15)의 구조 완화 작용을 촉진하지 못하고, 8자릿수 이상의 온/오프 전류비를 확보하는 것이 곤란해진다. 또, 어닐링 온도가 600℃을 넘으면, 내열성의 관점으로부터 기재(10)나 기재(10) 상에 형성되는 각종 기능막에 대해 재료적인 제약이 생길 수 있다.
또한, 활성층(15)에 대한 어닐링 공정에 있어서는, 처리 분위기는 대기에 한정하지 않고, 질소(N2) 치환된 대기압 하에서도 좋고, 여기에 산소(O2)를 첨가해도 좋다. 또, 처리 분위기의 압력도, 대기압에 한하지 않고, 감압 분위기 하에서도 좋다.
다음에, 도 3 C에 나타낸 바와 같이, 기재(10)의 표면에, 소스 전극(17S), 드레인 전극(17D), 스토퍼층(16), 활성층(15), 게이트 절연막(14)을 피복하도록 보호 막(패시베이션(passivation)막)(19)이 형성된다.
보호막(19)은, 활성층(15)을 포함하는 트랜지스터 소자를 바깥 공기로부터 차단함으로써, 소정의 전기적, 재료적 특성을 확보하기 위한 것이다. 보호막(19)으로서는, 전형적으로는, 실리콘 산화막, 실리콘 질화막 등의 산화막 또는 질화막, 나아가 이들의 적층막 등으로 구성되고, 예를 들면, CVD법, 스퍼터링법에 의해 형성된다. 보호막(19)의 두께는 특별히 한정되지 않고, 예를 들면, 200 nm ~ 500 nm이다.
계속해서, 도 3 C에 나타낸 바와 같이, 보호막(19)에 소스/드레인 전극과 연통하는 컨택트홀(19a)을 형성한다. 이 공정은, 보호막(19) 위에 레지스트 마스크를 형성하는 공정과 레지스트 마스크의 개구부로부터 노출하는 보호막(19)을 에칭하는 공정과 레지스트 마스크를 제거하는 공정을 가진다.
컨택트홀(19a)의 형성은, 드라이 에칭법이 채용되지만, 습식 에칭법이 채용되어도 좋다. 또, 도시는 생략하고 있지만, 임의의 위치에 소스 전극(17)과 접속하는 컨택트홀도 마찬가지로 형성된다.
다음에, 도 3D에 나타낸 바와 같이, 컨택트홀(19a)을 개재하여 소스/드레인 전극에 컨택트한 배선층으로서 기능하는 투명 도전막(21)을 형성한다. 이 공정은, 투명 도전막(21)을 형성하는 공정과, 투명 도전막(21) 위에 레지스트 마스크를 형성하는 공정과, 레지스트 마스크로 덮이지 않은 투명 도전막(21)을 에칭하는 공정과, 레지스트 마스크를 제거하는 공정을 가진다.
투명 도전막(21)은, 전형적으로는, ITO막이나 IZO막으로 구성되고, 예를 들면, 스퍼터법, CVD법에 의해 형성된다. 투명 도전막(21)의 에칭은, 습식 에칭법이 채용되지만, 이것에 한정되지 않고, 드라이 에칭법이 채용되어도 좋다.
도 3D에 나타내는 투명 도전막(21)이 형성된 박막 트랜지스터(1)는, 그 후, 투명 도전막(21)의 저저항화를 목적으로 한 어닐링 공정(열처리)이 실시된다.
어닐링 공정은, 예를 들면, 대기 중, 200℃ 정도의 온도로 실시된다. 또한, 본 어닐링 공정은, 대상이 투명 도전막(21)에 한정되는 것은 아니고, 보다 하층의 보호막(19)이나 활성층(15)에 대해서도, 전기적, 구조적인 결함을 보충하는 효과를 얻을 수 있도록, 가열이나 분위기의 조건을 적절히 변경하는 것이 가능하다.
이상과 같이 구성되는 본 실시형태의 박막 트랜지스터(1)는, 소스 전극(17S)과 드레인 전극(17D)과의 사이에 일정한 순방향 전압(소스-드레인 전압：Vds)이 인가된다. 이 상태에 있어서, 게이트 전극(11)과 소스 전극(17S)의 사이에 역치 전압(Vth) 이상의 게이트 전압(Vgs)이 인가되는 것으로, 활성층(15) 중에 캐리어(전자, 정공)가 생성되는 것과 동시에, 소스-드레인 사이의 순방향 전압에 의해서, 소스-드레인 사이에 전류(소스-드레인 전류：Ids)가 발생한다. 게이트 전압이 커지는 만큼, 소스-드레인 전류(Ids)도 커진다.
이 때의 소스-드레인 전류는, 온 전류(on-state current)라고도 불리며, 박막 트랜지스터(1)의 이동도가 높을수록, 큰 전류 값을 얻을 수 있다. 본 실시형태에서는, 박막 트랜지스터(1)의 활성층(15이가 In－Ti－Zn－O막으로 구성되어 있기 때문에, IGZO막으로 구성되는 활성층을 이용한 박막 트랜지스터와 비교하여, 보다 높은 이동도를 얻을 수 있다. 따라서, 본 실시형태에 의하면, 온 전류 값이 높은 전계 효과 트랜지스터를 얻을 수 있다.
한편, 게이트 전극(11)에의 인가 전압이 역치 전압(Vth)보다 작은 경우, 소스-드레인 사이에 발생하는 전류는, 거의 제로가 된다. 이 때의 소스-드레인 전류는, 오프 전류(off-state current)라고도 불린다. 오프 전류 값이 작을수록, 온 전류 값과 오프 전류 값과의 비(온-오프 전류비)가 커지기 때문에, 트랜지스터로서는 양호한 특성을 얻을 수 있게 된다.
도 4는, 성막 및 패터닝의 이후, 대기 중 400℃에서 1시간, 어닐링 처리한 In－Ti－Zn－O막을 활성층으로서 이용한 박막 트랜지스터의 전달 특성의 일례를 나타내는 실험결과이며, 소스-드레인 전압(Vds)을 5 V로 했을 때의, 게이트 전압(Vgs)과 소스-드레인 전류(Ids)와의 관계를 나타낸 것이다. 얻어진 결과에 있어서, Vgs가 -15 V 인 때의 Ids를 오프 전류, Vgs가 ＋20 V 인 때의 Ids를 온 전류로 하여, 얻어진 온 전류, 오프 전류의 비를 구하고, 온/오프 전류비로 했다.
또, 비교로서 대표적인 IGZO막을 활성층으로서 이용한 박막 트랜지스터의 전달 특성의 일례를 도 4에 함께 나타낸다. 해당 IGZO막은, 성분비가 In：Ga：Zn=1：1：1인 IGZO 소결체로 구성된 스퍼터링 타겟을, 아르곤과 산소의 혼합가스 분위기 중에서, 성막 챔버 안의 압력(전압)이 0.3 Pa, 산소농도가 7%인 스퍼터 조건에서, 펄스 DC스퍼터법에 의해 성막 하고, 그 후 대기 중 400℃에서 어닐링 처리한 것이다.
［특성 평가］
도 4에 나타낸 바와 같이, In－Ti－Zn－O막을 활성층으로서 이용한 박막 트랜지스터의 전달 특성을 평가하면, IGZO막의 것과 비교하여, 온/오프 전류비가 높은 것이 확인된다. 또, 이동도는, IGZO막을 활성층으로서 이용한 박막 트랜지스터에 대해서는 10 cm2/Vs인 것에 반해, In－Ti－Zn－O막의 것은, 30 cm2/Vs 였다.
또한, 이 때의 In－Ti－Zn－O막을 성막 하기 위해 사용한 스퍼터링 타겟에 있어서, 해당 타겟을 구성하는 In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비는, In=48.0%, Zn=48.0%, Ti=4% 였다. 이 조성비는, 후술의 샘플 9에 상당한다(도 5, 표 1).
한편, 본 발명자 등은, 조성비(성분비)가 다른 복수의 In－Ti－Zn－O타겟을 제작하여, 그 각각을 상술의 조건에서 스퍼터 성막하는 것으로 얻어지는 In－Ti－Zn－O막을 활성층으로서 도 1에 나타낸 구조의 박막 트랜지스터를 제작하고, 그러한 박막 트랜지스터의 전달 특성(이동도, 온/오프 전류비)을 평가했다. 각 In－Ti－Zn－O막의 어닐링 조건은, 대기 중 400℃, 1시간으로 했다.
각 샘플의 이동도, 온/오프 전류비는, 도 4에 나타낸 일례(샘플 9)와 마찬가지의 방법으로 평가했다. 아울러, 각 In－Ti－Zn－O막의 캐리어 농도를, Hall 효과 측정기를 이용해 측정했다.
(샘플 1)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：80원자%, Zn：19.9원자%, Ti：0.1원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 42 cm2/Vs, 온/오프 전류비(On/Off비)는 8자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E18(1×1018)/cm3 이하였다.
(샘플 2)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：64원자%, Zn：16원자%, Ti：20원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 38 cm2/Vs, 온/오프 전류비(On/Off비)는 8자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E18(1×1018)/cm3 이하였다.
(샘플 3)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：24원자%, Zn：56원자%, Ti：20원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 15 cm2/Vs, 온/오프 전류비(On/Off비)는 10 자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E18(1×1018)/cm3 이하였다.
(샘플 4)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：30원자%, Zn：69.9원자%, Ti：0.1원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 20 cm2/Vs, 온/오프 전류비(On/Off비)는 10 자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E18(1×1018)/cm3 이하였다.
(샘플 5)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：56.5원자%, Zn：43원자%, Ti：0.5원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 38 cm2/Vs, 온/오프 전류비(On/Off비)는 10 자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E17(1×1017)/cm3 이하였다.
(샘플 6)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：51원자%, Zn：39원자%, Ti：10원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 34 cm2/Vs, 온/오프 전류비(On/Off비)는 10 자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E17(1×1017)/cm3 이하였다.
(샘플 7)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：39.5원자%, Zn：50.5원자%, Ti：10원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 28 cm2/Vs, 온/오프 전류비(On/Off비)는 10 자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E17(1×1017)/cm3 이하였다.
(샘플 8)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：43.5원자%, Zn：56원자%, Ti：0.5원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 34 cm2/Vs, 온/오프 전류비(On/Off비)는 10 자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E17(1×1017)/cm3 이하였다.
(샘플 9)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：48원자%, Zn：48원자%, Ti：4원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 30 cm2/Vs, 온/오프 전류비(On/Off비)는 11 자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E17(1×1017)/cm3 이하였다.
(샘플 10)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：33.3원자%, Zn：33.3원자%, Ti：33.4원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 10 cm2/Vs, 온/오프 전류비(On/Off비)는 9자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E16(1×1016)/cm3 이하였다.
(샘플 11)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：85원자%, Zn：7원자%, Ti：8원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 50 cm2/Vs, 온/오프 전류비(On/Off비)는 6자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E19(1×1019)/cm3 이하였다.
(샘플 12)
In－Ti－Zn－O타겟으로 하여, In, Zn 및 Ti의 합계량에서 차지하는 각 원소의 원자비가 각각, In：17원자%, Zn：75원자%, Ti：8원자%인 In－Ti－Zn－O 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 In－Ti－Zn－O타겟을 스퍼터 하는 것으로 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달 특성을 평가한 결과, 이동도는, 5 cm2/Vs, 온/오프 전류비(On/Off비)는 8자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E16(1×1016)/cm3 이하였다.
(샘플 13)
IGZO 타겟으로 하여, 성분비가 In：Ga：Zn=1：1：1인 IGZO 소결체를 이용해 스퍼터링 타겟을 제작했다. 해당 IGZO 타겟을, 아르곤과 산소의 혼합가스 분위기 중에서, 성막 챔버 안의 압력(전압)이 0.3 Pa, 산소농도가 7%의 조건에서, 펄스 DC스퍼터법에 의해 스퍼터 하고, 이것에 의해 성막되는 산화물 반도체막으로 구성된 활성층을 가지는 박막 트랜지스터를 제작했다. 활성층의 어닐링 조건은, 대기 중 400℃, 1시간으로 했다. 이 박막 트랜지스터의 전달 특성을 평가했는데, 이동도는, 10 cm2/Vs, 온/오프 전류비(On/Off비)는 7자릿수였다. 또, 해당 산화물 반도체막의 캐리어 농도를 측정했는데, 1 E16(1×1016)/cm3 이하였다.
샘플 1~12의 각 원소의 조성비를 나타낸 상도(相圖)(In－Zn－Ti계 3원 상태도)를 도 5에, 또, 샘플 1~13의 각 원소의 조성비 및 트랜지스터 특성을 표 1에, 각각 나타낸다. 한편 도 5에서의 동그라미 숫자는, 각각 샘플 번호를 나타내고 있고, 검정 사각의 플롯은 샘플 1~4를 나타내고, 검정 동그라미의 플롯은 샘플 5~9를 나타내며, 검정 삼각의 플롯은 샘플 10~12를 나타내고 있다.
Figure pct00001
활성층에 In－Ti－Zn－O막을 이용한 샘플 1~12와 관련되는 박막 트랜지스터에 의하면, 5 cm2/Vs이상의 이동도와 6자릿수 이상의 온/오프 전류비를 가지는 트랜지스터 특성을 얻을 수 있는 것이 확인되었다.
또, In－Ti－Zn－O막을 구성하는 각 원소의 원자비가, In：24원자% 이상 80원자% 이하, Zn：16원자% 이상 70원자% 이하, Ti：0.1원자% 이상 20원자% 이하인 샘플 1~9에 의하면, 10 cm2/Vs를 넘는(15 cm2/Vs 이상의) 이동도, 8자릿수 이상의 온/오프 전류비, 및, 1E18(1×1018)/cm3 이하의 캐리어 농도를 안정하게 얻을 수 있는 것이 확인되었다. 이것은, 활성층에 IGZO막을 이용한 샘플 13에 관련되는 박막 트랜지스터보다 높은 트랜지스터 특성이었다.
게다가, In－Ti－Zn－O막을 구성하는 각 원소의 원자비가, In：39.5원자% 이상 56.5원자% 이하, Zn：39원자% 이상 56원자% 이하, Ti：0.5원자% 이상 10원자% 이하인 샘플 5~9에 의하면, 20 cm2/Vs를 넘는(28 cm2/Vs 이상의) 이동도, 10 자릿수 이상의 온/오프 전류비, 및, 1E17(1×1017)/cm3 이하의 캐리어 농도를 안정하게 얻을 수 있는 것이 확인되었다.
한편, In－Ti－Zn－O막을 구성하는 각 원소의 원자비가, In：33.3원자%, Zn：33.3원자%, Ti：33.4원자%인 샘플 10은, 온/오프 전류비가 9자릿수이며, 캐리어 농도도 1E16(1×1016)/cm3 이하로, 양호한 값을 얻을 수 있었지만, 이동도는 10 cm2/Vs이며, 샘플 13의 IGZO의 것과 동일한 정도에 머무른다.
또, In－Ti－Zn－O막을 구성하는 각 원소의 원자비가, In：85원자%, Zn：7원자%, Ti：8원자%인 샘플 11은, 이동도가 50 cm2/Vs로, 높은 값을 얻고 있지만, 캐리어 농도는 1E19(1×1019)/cm3 이하, 온/오프 전류비는 6자릿수이며, 박막 트랜지스터의 스위칭 특성에 문제가 있는 결과가 되어 있다.
게다가, In－Ti－Zn－O막을 구성하는 각 원소의 원자비가, In：17원자%, Zn：75원자%, Ti：8원자%인 샘플 12는, 샘플 10과 마찬가지로, 온/오프 전류비와 캐리어 농도는 양호한 값이라고 말할 수 있지만, 이동도는 5 cm2/Vs이며, 샘플 13의 IGZO의 것보다 떨어지는 결과가 되었다.
이상과 같이, 본 실시형태에 의하면, IGZO에 대신하는 고특성의 박막 트랜지스터, 그 활성층에 이용되는 산화물 반도체막, 및, 해당 산화물 반도체막의 성막에 이용되는 스퍼터링 타겟을 제공할 수 있다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 상술한 실시형태에만 한정되는 것은 아니고 여러 가지 변경을 더할 수 있는 것은 물론이다.
예를 들면 이상의 실시형태에서는, 이른바 바텀 게이트형(역 스태거(inversely staggered)형)의 트랜지스터를 예로 들어 설명했지만, 탑 게이트형(스태거(staggered)형)의 박막 트랜지스터에도 본 발명은 적용 가능하다.
또, 상술한 박막 트랜지스터는, 액정 디스플레이나 유기 EL디스플레이 등의 액티브 매트릭스형 표시 패널 용의 TFT로서 이용할 수 있다. 이외에, 상기 트랜지스터는, 각종 반도체 장치 혹은 전자 기기의 트랜지스터 소자로서 이용할 수 있다.
더욱 이상의 실시형태에서는, In－Ti－Zn－O계 산화물의 구성원소로서 In, Zn 및 Ti의 금속성분을 언급했지만, 지르코늄(Zr), 하프늄(Hf), 이트륨(Y) 등의 다른 금속원소 또는 금속산화물이 첨가되어도 좋다.
1…박막 트랜지스터
10…기재
11…게이트 전극
14…게이트 절연막
15…활성층
15F…In－Ti－Zn－O막
16…스토퍼층
17S…소스 전극
17D…드레인 전극

Claims (8)

  1. 게이트 전극,
    인듐, 아연 및 티탄을 포함하는 산화물 반도체막으로 구성되고, 상기 산화물 반도체막을 구성하는 인듐, 아연 및 티탄의 합계량에서 차지하는 각 원소의 원자비는, 인듐이 24원자% 이상 80원자% 이하, 아연이 16원자% 이상 70원자% 이하, 티탄이 0.1원자% 이상 20원자% 이하인 활성층,
    상기 게이트 전극과 상기 활성층과의 사이에 형성된 게이트 절연막, 및
    상기 활성층과 전기적으로 접속되는 소스 전극과 드레인 전극을 구비하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 각 원소의 원자비는, 인듐이 39.5원자% 이상 56.5원자% 이하, 아연이 39원자% 이상 56원자% 이하, 티탄이 0.5원자% 이상 10원자% 이하인
    박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 박막 트랜지스터는, 10 cm2/Vs보다 높은 이동도와 8자릿수 이상의 온/오프 전류비를 가지는
    박막 트랜지스터.
  4. 인듐, 아연 및 티탄을 포함하는 산화물로 구성되고,
    상기 산화물을 구성하는 인듐, 아연 및 티탄의 합계량에서 차지하는 각 원소의 원자비는, 인듐이 24원자% 이상 80원자% 이하, 아연이 16원자% 이상 70원자% 이하, 티탄이 0.1원자% 이상 20원자% 이하인
    산화물 반도체막.
  5. 제4항에 있어서,
    상기 각 원소의 원자비는, 인듐이 39.5원자% 이상 56.5원자% 이하, 아연이 39원자% 이상 56원자% 이하, 티탄이 0.5원자% 이상 10원자% 이하인
    산화물 반도체막.
  6. 제4항 또는 제5항에 있어서,
    상기 산화물 반도체막은, 1×1018/cm3 이하의 캐리어 농도를 가지는
    산화물 반도체막.
  7. 인듐, 아연 및 티탄의 각각의 산화물의 소결체로 구성되고,
    상기 산화물을 구성하는 인듐, 아연 및 티탄의 합계량에서 차지하는 각 원소의 원자비는, 인듐이 24원자% 이상 80원자% 이하, 아연이 16원자% 이상 70원자% 이하, 티탄이 0.1 원자%이상 20원자% 이하인
    스퍼터링 타겟.
  8. 제10항에 있어서,
    상기 각 원소의 원자비는, 인듐이 39.5원자% 이상 56.5원자% 이하, 아연이 39원자% 이상 56원자% 이하, 티탄이 0.5원자% 이상 10원자% 이하인
    스퍼터링 타겟.

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