KR102376258B1 - 산화물 반도체 박막 - Google Patents

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Abstract

본 발명의 1형태에 따른 산화물 반도체 박막은 In, Zn, Ti 및 Sn을 포함하는 산화물 반도체로 구성되고, (In+Sn)/(In+Zn+Ti+Sn)의 원자비가 0.36 이상 0.92 이하, Sn/(In+Sn)의 원자비가 0.02 이상 0.46 이하, Sn/(In+Zn+Ti+Sn)의 원자비가 0.01 이상 0.42 이하, Ti/(In+Zn+Ti+Sn)의 원자비가 0.01 이상 0.10 이하이다.

Description

산화물 반도체 박막
본 발명은 In, Zn, Ti 및 Sn을 포함하는 산화물 반도체 박막에 관한 것이다.
In-Ga-Zn-O계 산화물 반도체막(IGZO)을 활성층에 사용한 박막 트랜지스터(TFT: Thin-Film Transistor)는 종래의 아모퍼스 실리콘막을 활성층에 사용한 TFT와 비교해서 고이동도를 얻을 수 있기 때문에 최근, 여러 디스플레이에 폭넓게 적용되고 있다(예를 들면 특허문헌 1∼3참조).
예를 들면 특허문헌 1에는 유기 EL 소자를 구동하는 TFT의 활성층이 IGZO로 구성된 유기 EL 표시장치가 개시되어 있다. 특허문헌 2에는 채널층(활성층)이 a-IGZO로 구성되고, 이동도가 5㎠/Vs 이상의 박막 트랜지스터가 개시되어 있다. 또 특허문헌 3에는 활성층이 IGZO로 구성되고, 온/오프 전류비가 5자리 이상의 박막 트랜지스터가 개시되어 있다.
일본 공개특허공보 2009-31750호 일본 공개특허공보 2011-216574호 WO2010/092810호
최근, 각종 디스플레이에서의 고해상도화나 저소비 전력화, 고프레임 레이트화에 관한 요구로부터, 더 높은 이동도를 나타내는 산화물 반도체에 대한 요구가 높아지고 있다. 그렇지만, 활성층에 IGZO를 사용하는 박막 트랜지스터에서는 이동도로 10㎠/Vs를 넘는 값을 얻는 것이 어렵고, 더 높은 이동도를 나타내는 박막 트랜지스터 용도의 재료 개발이 요구되고 있다.
이상과 같은 사정을 감안하여, 본 발명의 목적은 IGZO를 대신하는 고특성의 박막 트랜지스터 및 그 제조방법, 및 활성층에 사용되는 산화물 반도체 박막을 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명에 1형태에 따른 산화물 반도체 박막은,
In, Zn, Ti 및 Sn을 포함하는 산화물 반도체로 구성되고,
(In+Sn)/(In+Zn+Ti+Sn)의 원자비가 0.36 이상 0.92 이하,
Sn/(In+Sn)의 원자비가 0.02 이상 0.46 이하,
Sn/(In+Zn+Ti+Sn)의 원자비가 0.01 이상 0.42 이하,
Ti/(In+Zn+Ti+Sn)의 원자비가 0.01 이상 0.10 이하이다.
상기 산화물 반도체 박막에 있어서,
(In+Sn)/(In+Zn+Ti+Sn)의 원자비가 0.48 이상 0.72 이하,
Sn/(In+Sn)의 원자비가 0.03 이상 0.29 이하,
Sn/(In+Zn+Ti+Sn)의 원자비가 0.02 이상 0.21 이하,
Ti/(In+Zn+Ti+Sn)의 원자비가 0.03 이상 0.10 이하일 수도 있다.
본 발명에 1형태에 따른 박막 트랜지스터는, 상기 구성의 산화물 반도체 박막으로 이루어지는 활성층을 구비한다.
이것에 의해, 10㎠/Vs 이상의 이동도를 가지는 박막 트랜지스터를 구성할 수 있다.
또, 60℃의 온도하에서, +30V의 게이트 전압을 60분간 계속해서 인가하는 시험의 실시 전후에서의 임계값 전압의 변화량은 0V 이상 2V 이하인 박막 트랜지스터를 얻을 수 있다.
혹은, 60℃의 온도하에서, -30V의 게이트 전압을 60분간 계속해서 인가하는 시험의 실시 전후에서의 임계값 전압의 변화량은 -2V 이상 0V 이하인 박막 트랜지스터를 얻을 수 있다.
본 발명에 1형태에 따른 박막 트랜지스터의 제조방법은, 상기 구성의 산화물 반도체 박막으로 이루어지는 활성층을 구비하는 박막 트랜지스터의 제조방법으로서,
게이트 전극 위에 게이트 절연막을 형성하고,
상기 게이트 절연막 위에 상기 활성층을 스퍼터링법으로 형성하고,
상기 활성층을 하지막으로 하는 금속층을 형성하고,
상기 금속층을 습식 엣칭법으로 패터닝하는 것으로 소스 전극 및 드레인 전극을 형성한다.
활성층은 Sn을 함유하는 산화물 반도체 박막으로 구성되어 있기 때문에, 내약품성이 우수하다. 따라서 활성층을 에칭액으로부터 보호하는 에칭 스토퍼를 형성하지 않고 소스/드레인 전극을 패터닝할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, IGZO를 대신하는 고특성의 박막 트랜지스터를 제공할 수 있다.
도 1은 본 발명에 1실시형태에 따른 박막 트랜지스터의 구성을 나타내는 개략적인 단면도이다.
도 2는 상기 박막 트랜지스터의 작용을 설명하는 도면이다.
이하, 도면을 참조하면서 본 발명의 실시형태를 설명한다.
도 1은 본 발명에 1실시형태에 따른 박막 트랜지스터의 구성을 나타내는 개략적인 단면도이다. 본 실시형태에서는 소위 바텀 게이트형의 전계 효과형 트랜지스터를 예로 들어 설명한다.
[박막 트랜지스터]
본 실시형태의 박막 트랜지스터(100)는 게이트 전극(11)과, 게이트 절연막(12)과, 활성층(13)과, 소스 전극(14S)과, 드레인 전극(14D)을 가진다.
게이트 전극(11)은 기재(10)의 표면에 형성된 도전막으로 이루어진다. 기재(10)는 전형적으로는 투명한 유리기판이다. 게이트 전극(11)은 전형적으로는, 몰리브덴(Mo), 타이타늄(Ti), 알루미늄(Al), 구리(Cu) 등의 금속 단층막 혹은 금속 다층막으로 구성되고, 예를 들면 스퍼터링법에 의해 형성된다. 본 실시형태에서는 게이트 전극(11)은 몰리브덴으로 구성된다. 게이트 전극(11)의 두께는 특별하게 한정되지 않고, 예를 들면 200nm이다. 게이트 전극(11)은 예를 들면 스퍼터법, 진공 증착법 등에 의해 막 형성된다.
활성층(13)은 박막 트랜지스터(100)의 채널층으로서 기능한다. 활성층(12)의 막두께는 예를 들면 10nm∼200nm이다. 활성층(13)은 In(인듐), Zn(아연), Ti(타이타늄) 및 Sn(주석)을 포함하는 In-Sn-Ti-Zn-O계 산화물 반도체 박막으로 구성된다. 활성층(13)은 예를 들면, 스퍼터법에 의해 막 형성된다. 상기 산화물 반도체 박막이 구체적인 조성에 대해서는 후술한다.
게이트 절연막(12)은 게이트 전극(11)과 활성층(13) 사이에 형성된다. 게이트 절연막(12)은 예를 들면, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이것들의 적층막으로 구성된다. 막 형성방법은 특별하게 한정되지 않고, CVD법일 수도 있고, 스퍼터링법, 증착법 등일 수도 있다. 게이트 절연막(12)의 막 두께는 특별하게 한정되지 않고, 예를 들면 200nm∼400nm이다.
소스 전극(14S) 및 드레인 전극(14D)은 활성층(13) 위에 서로 이간해서 형성된다. 소스 전극(14S) 및 드레인 전극(14D)은 예를 들면, 알루미늄, 몰리브덴, 구리, 타이타늄 등의 금속 단층막 혹은 이것들 금속의 다층막으로 구성할 수 있다. 후술하는 바와 같이, 소스 전극(14S) 및 드레인 전극(14D)은 금속막을 패터닝함으로써 동시에 형성할 수 있다. 당해 금속막의 두께는 예를 들면 100nm∼200nm이다. 소스 전극(14S) 및 드레인 전극(14D)은 예를 들면, 스퍼터법, 진공 증착법 등에 의해 막 형성된다.
소스 전극(14S) 및 드레인 전극(14D)은 보호막(15)에 의해 피복된다. 보호막(15)은 예를 들면 실리콘 산화막, 실리콘 질화막, 또는 이것들의 적층막 등의 전기 절연성 재료로 구성된다. 보호막(15)은 활성층(13)을 포함하는 소자부를 외기로부터 차폐하기 위한 것이다. 보호막(15)의 막두께는 특별하게 한정되지 않고, 예를 들면, 100nm∼300nm이다. 보호막(15)은 예를 들면 CVD법에 의해 막 형성된다.
보호막(15) 형성 후, 아닐링 처리가 실시된다. 이것에 의해, 활성층(13)이 활성화된다. 아닐링 조건은 특별하게 한정되지 않고, 본 실시형태에서는 대기 중에서 약 300℃, 1시간 실시된다.
보호막(15)에는 적당한 위치에 소스/드레인 전극(14S, 14D)을 배선층(도시 생략)과 접속하기 위한 층간 접속구멍이 설치되어 있다. 상기 배선층은 박막 트랜지스터(100)를 도면에 나타내지 않은 주변회로에 접속하기 위한 것으로, ITO 등의 투명 도전막으로 구성되어 있다.
[산화물 반도체 박막]
계속해서, 활성층(13)을 구성하는 산화물 반도체 박막에 대해서 설명한다.
활성층(13)은 전술한 바와 같이, In, Zn, Ti 및 Sn을 포함하는 산화물 반도체 박막으로 구성된다.
(In+Sn)/(In+Zn+Ti+Sn)의 원자비(In, Zn, Ti 및 Sn의 총 합계에 대한 In 및 Sn의 합의 원자비)는 0.36 이상 0.92 이하이다.
Sn/(In+Sn)의 원자비(In 및 Sn의 합에 대한 Sn의 원자비)는 0.02 이상 0.46 이하이다.
Sn/(In+Zn+Ti+Sn)의 원자비(In, Zn, Ti 및 Sn의 총 합계에 대한 Sn의 원자비)는 0.01 이상 0.42 이하이다.
Ti/(In+Zn+Ti+Sn)의 원자비(In, Zn, Ti 및 Sn의 총 합계에 대한 Ti의 원자비)는 0.01 이상 0.10 이하이다.
또, 조성의 상한값 및 하한값은 소수 세번째 자리를 사사오입한 값이다(이하 같음).
활성층(13)을 상기 조성범위의 In-Sn-Ti-Zn-O계 산화물 반도체 박막으로 구성하는 것에　의해, 10㎠/Vs 이상의 이동도를 가지는 트랜지스터 특성을 얻을 수 있다.
또 본 실시형태에서는 활성층(13)이 Sn을 포함하는 산화물 반도체 박막으로 구성되어 있기 때문에, 내약품성이 우수한 활성층(13)을 구성할 수 있다. 이 때문에, 소스 전극(14S) 및 드레인 전극(14D)의 패터닝 공정 시에, 활성층을 에칭액으로부터 보호하는 에칭 스토퍼층을 설치하는 필요가 없어진다. 이것에 의해, 활성층(13)을 하지막으로 하는 금속층을 형성한 후, 당해 금속층을 습식 엣칭법으로 패터닝함으로써 소스 전극(14S) 및 드레인 전극(14D)을 용이하게 형성하는 것이 가능하게 된다.
에칭액으로서는 전형적으로는 PAN(Phosphoric Acetic Nitricacid)액(1)(인산≒75%, 질산≒10%, 아세트산≒14%, 물≒1%의 혼합액) 및 PAN액(2)(인산≒73%, 질산≒3%, 아세트산≒7%, 물≒17%의 혼합액) 등을 들 수 있다.
활성층(13)을 구성하는 산화물 반도체 박막에서, (In+Sn)/(In+Zn+Ti+Sn)의 원자비가 0.48 이상 0.72 이하, Sn/(In+Sn)의 원자비가 0.03 이상 0.29 이하, Sn/(In+Zn+Ti+Sn)의 원자비가 0.02 이상 0.21 이하, 그리고 Ti/(In+Zn+Ti+Sn)의 원자비가 0.03 이상 0.10 이하인 것이 더 바람직하다.
이것에 의해, 20㎠/Vs 이상의 이동도를 가지는 트랜지스터 특성을 얻을 수 있다.
상기 조성범위의 산화물 반도체 박막에 의하면, 임계값 전압의 변동을 소정의 전압 이하로 억제할 수 있으므로, 장기에 걸쳐 신뢰성이 높은 스위칭 동작을 확보하는 것이 가능하게 된다. 예를 들면, 박막 트랜지스터의 게이트 전극-소스 전극간(혹은 게이트 전극-소스 전극간 및 드레인 전극-소스 전극간)에 일정 전압을 계속해서 걸고, 그 때의 임계값 전압의 변동을 평가하는 BTS시험에서 PBTS(Positive Bias Temperature Stress) 및 NBTS(Negative Bias Tmperature Stress)의 어느 것에 대해서도 양호한 결과가 수득되는 것이 본 발명자들에 의해 확인되었다.
구체적으로, 60℃의 온도하에서, +30V의 게이트 전압을 60분간 계속해서 인가하는 PBTS시험의 실시 전후에서의 임계값 전압의 변화량은 0V 이상 2V 이하였다.
또, 60℃의 온도하에서, -30V의 게이트 전압을 60분간 계속해서 인가하는 시험의 실시 전후에서의 임계값 전압의 변화량은 -2V 이상 0V 이하였다.
활성층(13)은 In, Zn, Ti 및 Sn의 각각의 산화물의 소결체로 구성된 스퍼터링 타깃을 사용해서 막 형성된 후, 소정의 온도로 열처리(아닐링)됨으로써 형성된다. 상기 타깃을 소정의 조건하에서 스퍼터링하는 것에 의해, 타깃의 조성과 동일 또는 거의 동일한 조성을 가지는 산화물 반도체 박막이 형성된다. 이 반도체막을 소정의 온도로 아닐링 처리함으로써, 예를 들면 이동도가 10㎠/Vs 이상의 트랜지스터 특성을 발현시키는 활성층이 형성된다.
상기 스퍼터링 타깃은 In2O3, TiO2, ZnO 및 SnO2 등의 In, Ti, Zn 및 Sn 각각의 산화물을 원료분말로 사용하고, 이들을 상기 조성비로 혼합한 소결체로 구성할 수 있다.
[특성 평가]
도 2에 나타나 있는 바와 같이, In-Sn-Ti-Zn-SnO막을 활성층으로서 사용한 박막 트랜지스터의 전달특성을 평가하면, In-Ti-Zn-O계 산화물 반도체 박막 및 In-Ga-Zn-O계 산화물 박막의 그것과 비교하고, 이동도 및 온/오프 전류비가 모두 높은 것이 확인된다.
여기에서는, 게이트 전압(Vg)이 -15V일 때의 드레인 전류(Id)를 오프 전류, 게이트 전압(Vg)이 +20V일 때의 드레인 전류(Id)을 온 전류로 하고, 수득된 온 전류의 오프 전류에 대한비를 온/오프 전류비로 했다.
또, 드레인 전류(Id)이 1E-09(1.0×10-9)A가 되는 게이트 전압(Vg)을 임계값 전압(Vth)으로 하면, In-Ga-Zn-O계 산화물 박막에서는 전압 인가시간이 길수록 임계값 전압이 +측으로 시프트(최대로 약 6V)하는 것에 대해서, In-Sn-Ti-Zn-O계 산화물 박막에 있어서는, 그 시프트량은 2V 이하인 것이 확인되었다.
[ 실험예 ]
본 발명자들은, In-Ti-Zn-O계 산화물박막, In-Sn-Ti-Zn-O계 산화물 박막, 및, In-Ga-Zn-O계 산화물 반도체 박막을 스퍼터법으로 각각 형성하고, 이것들의 막을 활성층으로 해서 도 1에 나타낸 구조의 박막 트랜지스터를 제작하고, 각 트랜지스터의 전달특성(이동도, 임계값 전압, PBTS, NBTS)을 평가했다. 또, 상기 산화물 반도체 박막의 막특성(캐리어 밀도, 습식 에칭률)을 각각 평가했다.
임계값 전압(Vth)은 드레인 전류(Id)가 1.0×10-9A가 되는 게이트 전압(Vg)으로 했다.
PBTS(ΔVth)는 60℃의 온도하에서, +30V의 게이트 전압을 60분간 인가한 후의 임계값 전압의 변화량으로 했다.
NBTS(ΔVth)는 60℃의 온도하에서, -30V의 게이트 전압을 60분간 인가한 후의 임계값 전압의 변화량으로 했다.
캐리어 밀도는 막 형성 직후의 산화물 반도체 박막을 350℃에서 1시간, 대기 중에서 아닐링한 후, 막 중의 캐리어 농도를 Hall 효과 측정기로 측정했다.
에칭률의 측정에는 막 형성 직후의 산화물 반도체 박막을 40℃로 관리한 약액(임상 아세트산계 에칭액)에 침지시키는 Dip법을 채용했다.
막 형성 조건으로서는 기판온도는 100℃, 스퍼터 가스는 아르곤 및 산소의 혼합가스(산소 함유 비율 7%), 막 두께는 50nm로 했다.
(샘플 1)
In-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti의 합계량에 차지하는 각 원소의 원자비가 각각, In: 48원자%, Zn:4 8원자%, Ti: 4원자%인 In-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 12㎠/Vs, 임계값 전압(Vth)은 0.4V, PBTS(Vth)는 +3.2V, NBTS(Vth)는 -0.1V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 5.1E+16(5.1×1016)/㎤, 에칭률은 4.7nm/sec이었다.
(샘플 2)
In-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti의 합계량에 차지하는 각 원소의 원자비가 각각 In: 58원자%, Zn: 38원자%, Ti: 4원자%인 In-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 15㎠/Vs, 임계값 전압(Vth)은 0.7V, PBTS(Vth)는 +1.8V, NBTS(Vth)는 -1.2V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 2.5E+17(2.5×1017)/㎤, 에칭률은 2.8nm/sec이었다.
(샘플 3)
In-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti의 합계량에 차지하는 각 원소의 원자비가 각각, In: 85원자%, Zn: 7원자%, Ti: 8원자%인 In-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 50㎠/Vs, 임계값 전압(Vth)은 -5.2V, PBTS(Vth)는 +0.5V, NBTS(Vth)는 -5.0V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 4.1E+19(4.1×1019)/㎤, 에칭률은 0.1nm/sec 미만 (측정한계)이었다.
(샘플 4)
In-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti의 합계량에 차지하는 각 원소의 원자비가 각각, In: 38원자%, Zn: 58원자%, Ti: 4원자%인 In-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 6㎠/Vs, 임계값 전압(Vth)은 0.3V, PBTS(Vth)는 +3.2V, NBTS(Vth)는 -0.9V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 2.5E+16(2.5×1016)/㎤, 에칭률은 13.0nm/sec이었다.
(샘플 5)
In-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti의 합계량에 차지하는 각 원소의 원자비가 각각, In: 17원자%, Zn: 75원자%, Ti: 8원자%인 In-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 5㎠/Vs, 임계값 전압(Vth)은 2.8V, PBTS(Vth)는 +4.5V, NBTS(Vth)는 -0.5V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 4.0E+14(4.0×1014)/㎤, 에칭률은 15.0nm/sec이었다.
(샘플 6)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 35원자%, Zn: 60원자%, Ti: 4원자%, Sn: 1원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 10㎠/Vs, 임계값 전압(Vth)은 1.8V, PBTS(Vth)는 +1.8V, NBTS(Vth)는 -0.4V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 3.5E+17(3.5×1017)/㎤, 에칭률은 10.0nm/sec이었다.
(샘플 7)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 58원자%, Zn: 37원자%, Ti: 4원자%, Sn: 1원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 17㎠/Vs, 임계값 전압(Vth)은 0.7V, PBTS(Vth)는 +0.9V, NBTS(Vth)는 -1.2V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 5.6E+17(5.6×1017)/㎤, 에칭률은 2.6nm/sec이었다.
(샘플 8)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 46원자%, Zn: 48원자%, Ti: 4원자%, Sn: 2원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 20㎠/Vs, 임계값 전압(Vth)은 0.9V, PBTS(Vth)는 +1.5V, NBTS(Vth)는 -0.6V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 4.2E+17(4.2×1017)/㎤, 에칭률은 3.0nm/sec이었다.
(샘플 9)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 56원자%, Zn: 39원자%, Ti: 3원자%, Sn: 2원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 21㎠/Vs, 임계값 전압(Vth)은 0.8V, PBTS(Vth)는 +1.2V, NBTS(Vth)는 -1.0V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 3.5E+17(3.5×1017)/㎤, 에칭률은 2.2nm/sec이었다.
(샘플 10)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 57원자%, Zn: 35원자%, Ti: 3원자%, Sn: 5원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 23㎠/Vs, 임계값 전압(Vth)은 0.6V, PBTS(Vth)는 +1.0V, NBTS(Vth)는 -0.7V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 5.6E+17(5.6×1017)/㎤, 에칭률은 1.0nm/sec이었다.
(샘플 11)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 53원자%, Zn: 30원자%, Ti: 3원자%, Sn: 14원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 26㎠/Vs, 임계값 전압(Vth)은 0.3V, PBTS(Vth)는 +0.7V, NBTS(Vth)는 -0.2V이었다.
상기 산화물 반도체 박막의 막 특성을 평가한 결과, 캐리어 밀도는 2.5E+18(2.5×1018)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 12)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 52원자%, Zn: 28원자%, Ti: 3원자%, Sn: 17원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 27㎠/Vs, 임계값 전압(Vth)은 0.2V, PBTS(Vth)는 +0.6V, NBTS(Vth)는 -1.5V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 4.1E+18(4.1×1018)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 13)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 51원자%, Zn: 25원자%, Ti: 3원자%, Sn: 21원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 28㎠/Vs, 임계값 전압(Vth)은 0.1V, PBTS(Vth)는 +0.6V, NBTS(Vth)는 -2.0V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 4.0E+18(4.0×1018)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 14)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 51원자%, Zn: 18원자%, Ti: 10원자%, Sn: 21원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 20㎠/Vs, 임계값 전압(Vth)은 0.7V, PBTS(Vth)는 +1.1V, NBTS(Vth)는 -0.6V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 6.0E+17(6.0×1017)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 15)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 52원자%, Zn: 5원자%, Ti: 3원자%, Sn: 40원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 29㎠/Vs, 임계값 전압(Vth)은 -3.6V, PBTS(Vth)는 +0.5V, NBTS(Vth)는 -3.4V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 8.5E+18(8.5×1018)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 16)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 50원자%, Zn: 4원자%, Ti: 4원자%, Sn: 42원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 32㎠/Vs, 임계값 전압(Vth)은 -4.6V, PBTS(Vth)는 +0.2V, NBTS(Vth)는, -4.8V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 6.0E+19(6.0×1019)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 17)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 63원자%, Zn: 19원자%, Ti: 4원자%, Sn: 14원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 27㎠/Vs, 임계값 전압(Vth)은 -0.8V, PBTS(Vth)는 +0.6V, NBTS(Vth)는 -2.2V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 5.2E+18(5.2×1018)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 18)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 54원자%, Zn: 32원자%, Ti: 1원자%, Sn: 13원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 25㎠/Vs, 임계값 전압(Vth)은 -4.1V, PBTS(Vth)는 +1.1V, NBTS(Vth)는 -4.2V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 2.8E+19(2.8×1019)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 19)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 53원자%, Zn: 30원자%, Ti: 10원자%, Sn: 7원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 11㎠/Vs, 임계값 전압(Vth)은 2.6V, PBTS(Vth)는 +3.4V, NBTS(Vth)는 -0.6V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 7.0E+16(7.0×1016)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 20)
In-Sn-Ti-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ti, Sn의 합계량에 차지하는 각 원소의 원자비가 각각, In: 40원자%, Zn: 38원자%, Ti: 12원자%, Sn: 10원자%인 In-Sn-Ti-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 8㎠/Vs, 임계값 전압(Vth)은 2.8V, PBTS(Vth)는 +3.1V, NBTS(Vth)는 -0.7V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 3.8E+15(3.8×1016)/㎤, 에칭률은 0.1nm/sec 미만(측정한계)이었다.
(샘플 21)
In-Ga-Zn-O 타깃을 사용하고, 유리기판 위에, In, Zn 및 Ga의 합계량에 차지하는 각 원소의 원자비가 각각, In: 33원자%, Zn: 33원자%, Ga: 33원자%인 In-Ga-Zn-O계 산화물 반도체 박막을 제작했다.
제작한 산화물 반도체 박막으로 구성된 활성층을 가지는 박막 트랜지스터의 전달특성을 평가한 결과, 이동도는 8㎠/Vs, 임계값 전압(Vth)은 3.6V, PBTS(Vth)는 +6.3V, NBTS(Vth)는 0.2V이었다.
상기 산화물 반도체 박막의 막특성을 평가한 결과, 캐리어 밀도는 5.7E+14(5.7×1014)/㎤, 에칭률은 5.3nm/sec이었다.
샘플1∼19에 대해서 아래와 같이 정의되는 원자비 1∼4을 표 1에, 샘플1∼19의 평가결과를 표 2에 정리해서 나타낸다.
원자비 1: (In+Sn)/(In+Zn+Ti+Sn),
원자비 2: Sn/(In+Sn),
원자비 3: Sn/(In+Zn+Ti+Sn),
원자비 4: Ti/(In+Zn+Ti+Sn)
Figure 112020051765886-pct00001
Figure 112020051765886-pct00002
트랜지스터 특성의 관점에서는, In의 함유량이 많을수록 이동도는 높아지는 경향에 있고, In이나 Sn의 함유량이 많을수록 임계값 전압은 마이너스측으로 시프트하는 경향에 있다. In 및 Sn이 적고, Ti가 많으면, 임계값 전압은 높아지고, 이것에 의해 PBTS는 열화되지만, NBTS가 개선되는 경향에 있다. 한편, In 및 Sn이 많고, Ti가 적으면, 임계값 전압은 낮아지고, 이것에 의해 PBTS는 개선되지만, NBTS는 열화되는 경향에 있다.
샘플 21에 따른In-Ga-Zn-O계의 산화물 반도체 박막과 비교하면, 샘플1∼5에 따른 In-Ti-Zn-O계 산화물 반도체 박막은 임계값 전압이 낮고, 이동도가 높은 것에서는 임계값 전압이 낮은 값이 되었다.
이동도에 대해서는 샘플 1∼3에서는 10㎠/Vs 이상이었던 것에 대해서, 샘플 4, 5에서는 샘플 21(In-Ga-Zn-O계)의 이동도보다도 낮은 결과가 되었다.
한편, 샘플 6∼20에 따른 In-Sn-Ti-Zn-O계 산화물 반도체 박막에 의하면, 샘플 21(In-Ga-Zn-O계)보다도 이동도가 높고, 임계값 전압이 낮기 때문에 PBTS/NBTS 특성도 양호했다.
또, Ti 함유량이 비교적 높은 샘플 20에 따른 In-Sn-Ti-Zn-O계 산화물 반도체 박막에 의하면, 샘플 6∼19과 비교해서 이동도가 낮고, PBTS의 열화가 컸다.
즉, 원자비 1이 0.36 이상 0.92이하, 원자비 2가 0.02 이상 0.46 이하, 원자비 3이 0.01 이상 0.42 이하, 그리고 원자비 4가 0.01 이상 0.10 이하인 In-Sn-Ti-Zn-O계 산화물 반도체 박막에 의하면, In-Ga-Zn-O계보다도 이동도가 10㎠/Vs 이상이 높은 트랜지스터 특성을 얻을 수 있다.
또, 원자비 1이 0.48 이상 0.72 이하, 원자비 2가 0.03 이상 0.29 이하, 원자비 3이 0.02 이상 0.21 이하, 그리고 원자비 4가 0.03 이상 0.10 이하인 샘 플8∼14에 따른 In-Sn-Ti-Zn-O계 산화물 반도체 박막에 의하면, 20㎠/Vs 이상의 이동도와, 0V 이상 2V 이하의 PBTS 특성과, -2V 이상 0V 이하의 NBTS 특성과 같은 임계값 전압의 변동이 적은 신뢰성이 우수한 트랜지스터 특성을 얻을 수 있다.
이것들 샘플 8∼14에 따른 In-Sn-Ti-Zn-O계 산화물 반도체 박막은 아닐링 후도 아모르포스인 것이 확인되었다. 산화물 반도체막이 아모르포스 구조를 가짐으로써, 결정 사이즈나 결정립계의 제어가 불필요하게 된다. 이 때문에, 아모르포스 구조의 산화물 반도체막을 활성층으로서 구비하는 박막 트랜지스터에서는 이동도의 불균일이 적고, 대면적화가 용이해진다는 이점이 있다.
활성층이 아모르포스인지의 여부는 X선 회절 패턴이나 전자선 회절 패턴 등에 의해 평가할 수 있다.
또, 샘플 7∼19에 따른 In-Sn-Ti-Zn-O계 산화물 반도체 박막에 의하면, 에칭률을 3nm/sec 이하로 억제할 수 있다. 이것에 의해, 당해 산화물 반도체 박막으로 구성된 활성층을 소스/드레인 전극 형성용의 에칭액으로부터 보호하기 위한 에칭 스토퍼층을 필요로 하는 않고, 박막 트랜지스터를 제조할 수 있다.
이상, 본 발명의 실시형태에 대해서 설명했지만, 본 발명은 상술한 실시형태에만 한정되는 것은 아니고 여러가지로 변경을 부가할 수 있음은 물론이다.
예를 들면 이상의 실시형태에서는 소위 바텀 게이트형(역 스태거형)의 트랜지스터를 예로 들어서 설명했지만, 탑 게이트형(스태거형)의 박막 트랜지스터에도 본 발명은 적용 가능하다.
또, 상기한 박막 트랜지스터는 액정디스플레이나 유기 EL 디스플레이 등의 액티브 매트릭스형 표시 패널용의 TFT로서 사용할 수 있다. 이외에, 상기 트랜지스터는 각종 반도체 장치 혹은 전자기기의 트랜지스터 소자로서 사용할 수 있다.
10: 기판
11: 게이트 전극
12: 게이트 절연막
13: 활성층
14S: 소스 전극
14D: 드레인 전극
15: 보호막

Claims (11)

  1. In, Zn, Ti 및 Sn을 포함하는 산화물 반도체로 구성되고,
    In/(In+Zn+Ti+Sn)의 원자비가 0.46 이상,
    (In+Sn)/(In+Zn+Ti+Sn)의 원자비가 0.48 이상 0.72 이하,
    Sn/(In+Sn)의 원자비가 0.03 이상 0.29 이하,
    Sn/(In+Zn+Ti+Sn)의 원자비가 0.02 이상 0.21 이하,
    Ti/(In+Zn+Ti+Sn)의 원자비가 0.03 이상 0.10 이하,
    캐리어 밀도가 3.5×1017/㎤ 이상 4.1×1018/㎤ 이하,
    이동도가 20㎠/Vs 이상이고,
    인산 아세트산계 에칭액에 대한 에칭률이 3nm/sec 이하인 산화물 반도체 박막.
  2. 제1 항에 있어서,
    (In+Sn)/(In+Zn+Ti+Sn)의 원자비가 0.48 이상 0.69 이하인 산화물 반도체 박막.
  3. 제1 항 또는 제2 항에 있어서,
    상기 산화물 반도체 박막은 산성 에칭액에 대하여 내성을 가지는 산화물 반도체 박막.
  4. 제1 항에 기재된 산화물 반도체 박막으로 이루어지는 활성층을 구비한 박막 트랜지스터.
  5. 제4 항에 있어서,
    60℃의 온도하에서, +30V의 게이트 전압을 60분간 계속해서 인가하는 시험의 실시 전후에서의 임계값 전압의 변화량이 0V 이상 2V 이하인 박막 트랜지스터.
  6. 제4 항 또는 제5 항에 있어서,
    60℃의 온도하에서, -30V의 게이트 전압을 60분간 계속해서 인가하는 시험의 실시 전후에서의 임계값 전압의 변화량이 -2V 이상 0V 이하인 박막 트랜지스터.
  7. 제1 항에 기재된 산화물 반도체 박막으로 이루어지는 활성층을 구비하는 박막 트랜지스터의 제조방법으로서,
    게이트 전극 위에 게이트 절연막을 형성하고,
    상기 게이트 절연막 위에 상기 활성층을 스퍼터링법으로 형성하고,
    상기 활성층을 하지막으로 하는 금속층을 형성하고,
    상기 금속층을 습식 엣칭법으로 패터닝함으로써 소스 전극 및 드레인 전극을 형성하는 박막 트랜지스터의 제조방법.
  8. 제1 항 또는 제2 항에 기재된 산화물 반도체 박막을 형성하기 위한 스퍼터링 타깃.
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