KR101343677B1 - 탑 게이트형의 전계 효과형 트랜지스터 및 그 제조 방법 그리고 그것을 구비한 표시 장치 - Google Patents

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Abstract

(과제) 활성층으로서 In-Ga-Zn-O 계 산화물 반도체를 사용하고, 이동도가 높고, 또한, 제조가 용이한 전계 효과형 트랜지스터 및 그 제조 방법 그리고 그것을 구비한 표시 장치를 제공한다.
(해결 수단) In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층 (12) 과, 상기 활성층을 개재하여 도통 가능한 소스 전극 (16A) 및 드레인 전극 (16B) 과, 상기 활성층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 절연층 (18) 과, 상기 절연층을 개재하여 상기 활성층에 대향 배치된 게이트 전극 (20) 과, 상기 활성층과 상기 절연층 사이에 개재하는 산화 인듐을 함유하는 층 (14) 을 갖는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터 (22). 바람직하게는, 상기 산화 인듐은 활성층으로부터 석출된 것이다.
전계 효과형 트랜지스터, 활성층, 이동도, 탑 게이트

Description

탑 게이트형의 전계 효과형 트랜지스터 및 그 제조 방법 그리고 그것을 구비한 표시 장치{TOP GATE TYPE FIELD EFFECT TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은, 탑 게이트형의 전계 효과형 트랜지스터 및 그 제조 방법 그리고 그것을 구비한 표시 장치에 관한 것이다.
전계 효과형 트랜지스터는 반도체 메모리용 집적 회로의 단위 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등에 사용되고 있고, 특히 박막화된 것은 박막 트랜지스터 (TFT:Thin Film Transistor) 로서 폭넓은 분야에서 사용되고 있다.
전계 효과형 트랜지스터를 구성하는 반도체 채널층 (활성층) 의 재료로는, 실리콘 반도체나 그 화합물이 많이 사용되고 있다. 일반적으로, 고속 동작이 필요한 고주파 증폭 소자, 집적 회로 등에는 단결정 실리콘, 저속 동작으로 충분한 액정 구동 장치용으로는 대면적 형성이 가능한 아모르퍼스 실리콘이 각각 사용되고 있다.
최근, 경량이고 또한 굽힐 수 있는 디스플레이가 주목을 받고 있다. 그러나, 현재의 디스플레이에서 TFT 재료에 있어서 가장 많이 사용되고 있는 아모르 퍼스 실리콘은 통상적인 가열 방법이면 250 ℃ 이상의 가열이 필요하여, 플렉시블 기판에 적용하는 것은 곤란하다.
그러한 배경 중에서, 실온에서 성막 가능하고, 또한, 아모르퍼스로도 반도체로서의 성능을 낼 수 있는 In-Ga-Zn-O 계의 산화물 반도체가 개발되어 주목을 받고 있다 (특허 문헌 1 및 2, 비특허 문헌 1 및 2 참조). 차세대 디스플레이용 TFT 재료로서 매우 유망한 재료로서, 다양한 연구 기관에서 활발하게 개발이 실시되고 있다.
그러나, 전자 이동도의 관점에서는 통상적으로 InGaZnO4 가 9 ㎠/V.S 인 반면, In2O3 이 34 ㎠/V.S, In-Zn-O 계가 33 ㎠/V.S 로 높다. 이것은, In 계 산화물에서는 In 의 6S 궤도가 전도 패스를 담당하고 있고, 이 성분이 많은 것이 고이동도의 산화물막을 형성할 수 있다는 것이 보고되어 있다 (비특허 문헌 3 참조).
InGaO3(ZnO)m 계의 재료에서는 InO2 층과 GaO(ZnO)m 층이 교대로 적층되고, 그 중에서 전자 전도는 InO2 층이 담당하는 것으로 알려져 있다. 예를 들어, 특허 문헌 1 및 비특허 문헌 2 에서는, InGaO3(ZnO)5 를 단결정화했을 때에는 표면에 InO2 층이 형성되어, 고이동도의 활성층을 형성하는 것이 보고되어 있다.
또, In-Ga-Zn-O 계의 아모르퍼스 재료에서는, 조합법이라고 불리는 수법으로 다양한 조성으로 전개된 보텀 게이트형 트랜지스터가 보고되어 있다 (비특허 문헌 4 참조).
[특허 문헌 1] 일본 공개특허공보 2004-103957호
[특허 문헌 2] 일본 공개특허공보 2006-165529호
[비특허 문헌 1] K.Nomura 외; Nature Vol.432 (2004) 488-492 페이지
[비특허 문헌 2] K.Nomura 외; Science Vol.300 (2003) 1269 페이지
[비특허 문헌 3] K, Nomura 외; Japanese Journal of Applied Physics Vol.45 (2006) 4303-4308 페이지
[비특허 문헌 4] T.Iwasaki 외; Applied Physics Letters 90, 242114 (2007)
본 발명은, 활성층으로서 In-Ga-Zn-O 계 산화물 반도체를 사용하고, 이동도가 높고, 또한, 제조가 용이한 전계 효과형 트랜지스터 및 그 제조 방법 그리고 그것을 구비한 표시 장치를 제공하는 것을 주된 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에서는 이하의 탑 게이트형의 전계 효과형 트랜지스터 및 그 제조 방법 그리고 그것을 구비한 표시 장치가 제공된다.
<1> In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층과,
상기 활성층을 개재하여 도통 가능한 소스 전극 및 드레인 전극과,
상기 활성층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 절연층과,
상기 절연층을 개재하여 상기 활성층에 대향 배치된 게이트 전극과,
상기 활성층과 상기 절연층 사이에 개재하는 산화 인듐을 함유하는 층을 갖는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터.
<2> 상기 산화 인듐이, 상기 활성층으로부터 석출된 것인 것을 특징으로 하는 <1> 에 기재된 탑 게이트형의 전계 효과형 트랜지스터.
<3> 상기 산화 인듐을 함유하는 층의 두께가, 상기 활성층의 두께에 대해 1/50 이하인 것을 특징으로 하는 <1> 또는 <2> 에 기재된 탑 게이트형의 전계 효과형 트랜지스터.
<4> 상기 산화 인듐을 함유하는 층이, 상기 소스 전극 및 상기 드레인 전극과 접촉하고, 또한, 오믹 접촉을 형성하고 있는 것을 특징으로 하는 <1> ∼ <3> 중 어느 하나에 기재된 탑 게이트형의 전계 효과형 트랜지스터.
<5> <1> ∼ <4> 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비하고 있는 것을 특징으로 하는 표시 장치.
<6> 기판 상에 In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층을 형성하는 공정과,
상기 활성층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 형성하는 공정과,
상기 활성층의 표면에 산화 인듐을 함유하는 층을 형성하는 공정과,
상기 활성층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 절연층을 형성하는 공정과,
상기 절연층을 개재하여 상기 활성층과 대향하도록 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법.
<7> 상기 활성층을 열처리함으로써 그 활성층의 표층에 상기 산화 인듐을 석출시키는 것을 특징으로 하는 <6> 에 기재된 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법.
<8> 상기 활성층을 600 ∼ 1400 ℃ 에서 열처리하는 것을 특징으로 하는 <7> 에 기재된 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법.
본 발명에 의하면, 활성층으로서 In-Ga-Zn-O 계 산화물 반도체를 사용하고, 이동도가 높고, 또한, 제조가 용이한 전계 효과형 트랜지스터 및 그 제조 방법 그리고 그것을 구비한 표시 장치를 제공할 수 있다.
이하, 첨부된 도면을 참조하면서, 본 발명에 관련된 전계 효과형 트랜지스터 및 그 제조 방법에 대해 구체적으로 설명한다.
전계 효과형 트랜지스터는, 절연체 (게이트 절연막) 와 반도체 (활성층) 의 계면이 전도에 매우 중요하다. 그래서, 본 발명자들은, In-Ga-Zn-O 계 산화물 반도체에 의해 활성층을 형성하여 전계 효과형 트랜지스터를 제조하는 경우에, 활성층의 표면에 산화 인듐층을 형성하고, 그 위에 절연막을 형성하면 이동도의 향상을 도모할 수 있는 것으로 생각하고, 더욱 연구를 거듭한 결과, 이른바 탑 게이트형의 전계 효과형 트랜지스터에 있어서 특정 조성을 갖는 In-Ga-Zn-O 계 산화물 반도체에 의해 활성층을 형성하면, 활성층과 절연층 사이에 산화 인듐을 용이하게 형성하여 이동도를 현저하게 향상시킬 수 있다는 것을 알아냈다.
도 1 은 본 발명에 관련된 전계 효과형 트랜지스터의 구성의 일례 (제 1 실시형태) 를 개략적으로 나타내고 있고, 도 2 는 그 제조 방법의 일례를 나타내고 있다.
본 실시형태에 관련된 전계 효과형 트랜지스터 (22) 는, 활성층 (12), 소스 전극 (16A), 드레인 전극 (16B), 절연층 (게이트 절연막) (18), 및 게이트 전극 (20) 을 갖는 탑 게이트형이고, 활성층 (12) 이 In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지고, 활성층 (12) 과 절연층 (18) 사이에 산화 인듐을 함유하는 층 (14) 이 개재되어 있다.
-기판-
본 발명에 관련된 전계 효과형 트랜지스터 (22) 를 형성하기 위한 기판 (지지체) (10) 으로는, 적어도 전계 효과형 트랜지스터 (22) 를 형성하는 면이 절연 성을 갖고, 치수 안정성, 내용제성, 가공성, 내열성 등을 갖는 것을 사용한다. 또, 최종 제품으로서 예를 들어 유기 EL 디스플레이를 제조하는 경우에는, 수분이나 산소의 투과를 억제하고, 또, 기판 (10) 측으로부터 광을 투과시켜 발광이나 표시를 실시하는 경우에는, 광투과성을 갖는 기판을 사용한다.
상기와 같은 조건을 만족하는 기판 (10) 으로는, 지르코니아 안정화 산화 이트륨 (YSZ), 유리 등의 무기 재료가 바람직하다. 또한, 유리로부터의 용출 이온을 줄이기 위해, 무알칼리 유리를 사용하는 것이 바람직하다. 또, 소다라임 유리를 사용하는 경우에는, 실리카 등의 배리어 코트를 실시한 것을 사용하는 것이 바람직하다.
한편, 기판 (10) 측으로부터 광을 취출할 필요가 없는 경우에는, 예를 들어, 스테인리스, Fe, Al, Ni, Co, Cu 나 이들 합금 등의 금속 기판이나 Si 등의 반도체 기판을 사용하여 기판 (10) 상에 전기 절연성을 확보하기 위한 절연막을 형성해도 된다. 금속제의 기판이면, 저가인 것도 있고, 두께가 얇아도 강도가 높고, 대기 중의 수분이나 산소에 대해 높은 배리어성을 갖는 것이 된다.
또, 후술하는 산화 인듐을 함유하는 층 (14) 의 형성 방법 (열처리 온도 등) 에 따라 다르기도 하지만, 유기 재료로 이루어지는 수지 기판을 사용해도 된다. 예를 들어, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르, 폴리스티렌, 폴리카보네이트, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리이미드, 폴리시클로올레핀, 노르보르넨 수지, 폴리(클로로트리플루오로에틸렌) 등의 합성 수지 등의 유기 재료 등을 들 수 있다.
기판 (10) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적 등 에 따라 적절히 선택할 수 있다. 일반적으로는, 기판 (10) 의 형상으로는, 취급성, 전계 효과형 트랜지스터 (22) 의 형성 용이성 등의 관점에서 판 형상인 것이 바람직하다. 기판 (10) 의 구조는 단층 구조이어도 되고 적층 구조이어도 된다. 또, 기판 (10) 은 단일 부재로 구성되어 있어도 되고, 2 개 이상의 부재로 구성되어 있어도 된다.
-활성층-
기판 (10) 상에 In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층 (12) 을 형성한다 (도 2(A)).
활성층 (12) 은, In, Ga, 및 Zn 을 함유하는 산화물 반도체의 다결정 소결체 를 타깃으로 하여 기상 성막법을 이용하여 성막하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법 및 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하고, 양산성의 관점에서, 스퍼터링법이 특히 바람직하다.
본 발명에 관련된 전계 효과형 트랜지스터 (22) 를 구성하는 활성층 (12) 의 조성은 In2 - XGaXZnO4 에 있어서 0.6<X<0.8 이고, 바람직하게는 0.65
Figure 112009080213186-pat00001
X
Figure 112009080213186-pat00002
0.75 이며, 보다 바람직하게는 0.7
Figure 112009080213186-pat00003
X
Figure 112009080213186-pat00004
0.75 이다. 목표로 하는 조성을 갖는 타깃을 사용하고, 예를 들어, 스퍼터링법 또는 PLD 법에 의해 비정질 또는 다결정의 In2 - XGaXZnO4 (0.6<X<0.8) 의 막 (이하, 「IGZO 막」이라는 경우가 있다.) 을 10 ∼ 150 nm 의 두께로 성막한다.
또한, 성막된 IGZO 막은 X 선 회절법에 의해 결정 상태를 확인할 수 있다. 또, 막두께는, 촉침식 표면 형상 측정에 의해 구할 수 있고, 조성비는 XRF (형광 X 선 분석) 에 의해 구할 수 있다.
IGZO 막을 성막한 후, 활성층 (12) 의 형상으로 패터닝을 실시한다. IGZO 막의 패턴 가공은 포토리소그래피법과 에칭법에 의해 실시할 수 있다. 구체적으로는, 기판 (10) 상에 성막된 IGZO 막을, 활성층 (12) 으로서 잔존시키는 부분에 포토리소그래피에 의해 레지스트 마스크를 패턴 형성하고, 염산, 질산, 묽은 황산, 또는, 인산, 질산, 및 아세트산의 혼합액 (Al 에칭액;칸토 화학 (주) 제조) 등의 산 용액에 의해 에칭함으로써 활성층 (12) 을 형성한다. 특히, 인산, 질산, 및 아세트산을 함유하는 수용액을 사용하면, IGZO 막의 노출 부분을 단시간에 제거할 수 있다.
-산화 인듐을 함유하는 층-
활성층 (12) 을 패턴 가공한 후, 열처리 (어닐) 를 실시함으로써 활성층 (12) 의 표층에 산화 인듐을 석출시킨다 (도 2(B)).
활성층 (12) 의 열처리는, 기판 (10) 전체를 열처리 챔버 내에 투입하고, 기판 (10) 표면의 온도를 활성층 (12) 의 열처리 온도로 간주하여 열처리를 실시하면 된다.
가열 수단은 특별히 한정되지 않고, 적외선 히터, 적외선 램프, 적외 레이저, 저항 가열 히터 등을 사용할 수 있다. 챔버 내의 분위기는 대기, Ar 등의 불활성 가스 분위기, 또는 산소 분위기로 하면 되는데, 활성층 (12) 의 표층에 산화 인듐을 쉽게 석출시키기 위해, 특히, 산소 가스의 존재하에서 열처리를 실시하는 것이 바람직하다.
도 3 은, 세라믹스 고상법에 의해 형성된 벌크 In2 - XGaXZnO4 (X=0.7) 에 대해, 대기 분위기하에서 1350 ℃, 2 시간의 열처리를 실시한 후, X 선 회절에 의한 분석 결과를 나타내고 있다. 이 분석 결과로부터, 표면에 InGaZnO4 와 In2O3 이 존재하고 있다는 것을 알 수 있다.
또, 도 4 는, 벌크 In2 - XGaXZnO4 (X=0.7) 를 성막하여 열처리 (대기 분위기하에서, 1350 ℃ 에서 2 시간) 한 후, 표층부를 연마하여 제거한 후, 다시 열처리한 후의 각각의 X 선 회절에 의한 분석 결과를 나타내고 있다. 연마 후에는 In2O3 은 존재하지 않지만, 그 후의 열처리에 의해 In2 - XGaXZnO4 (X=0.7) 막의 표층에 In2O3 이 석출되어 있다는 것을 알 수 있다.
한편, 도 5 는, In2 - XGaXZnO4 (X=1.0) 막을 열처리 (대기 분위기하에서, 1350 ℃ 에서 2 시간) 한 후의 X 선 회절에 의한 분석 결과를 나타내고 있다. In2 -XGaXZnO4 (X=0.7) 막의 경우와 달리, 열처리 후에서도 In2O3 의 석출은 확인되지 않는다.
상기와 같이 In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층 (12) 을 열처리함으로써, 활성층 (12) 의 표층에 산화 인듐을 석출시킬 수 있다. 이와 같이 활성층 (12) 으로부터 산화 인듐을 자기 조직화하여 형성하면, 산화 인듐이 활성층 (12) 의 표층에 점재되거나, 두께가 매우 얇은 산화 인듐의 층이 형성되어, 캐리어 이동도를 유의하게 향상시킬 수 있다.
또한, In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층 (12) 의 표층에 산화 인듐을 석출시키는 경우, 활성층의 조성이나 열처리 조건에 따라서는 산화 인듐 외에, 예를 들어 InGaZn2O5 가 석출되는 경우가 있다. InGaZn2O5 는, InGaZnO4 보다 전자의 전도 패스를 담당하고 있는 것으로 생각되는 In 의 비율이 적기 때문에, In2O3 만이 석출되는 경우에 비해, TFT 특성 (이동도) 이 저하될 우려가 있다. 그 때문에, In2O3 만이 석출되고, InGaZn2O5 는 석출되지 않도록 활성층의 조성이나 열처리 조건을 선택하는 것이 바람직하다.
열처리의 온도 및 시간은 기판의 내열성 등에 따라 다르기도 하지만, 활성층 (12) 의 표층에 산화 인듐을 석출시키는 관점에서, 바람직하게는 600 ∼ 1400 ℃, 보다 바람직하게는 600 ∼ 1000 ℃ 에서 0.5 ∼ 3 시간 열처리하는 것이 바람직하다.
또, 산화 인듐은 도전성을 쉽게 갖기 때문에, 산화 인듐을 함유하는 층이 지나치게 두꺼우면 소스·드레인 전극간의 반도체 채널층으로서의 기능에 악영향을 끼칠 우려가 있다. 이와 같은 관점에서, 산화 인듐을 함유하는 층의 두께는, 활성층의 두께에 대해 1/50 이하인 것이 바람직하고, 1/100 이하가 보다 바람직하다.
또한, 본 발명자들의 연구에 따르면, 동일한 조건하에서 열처리 (대기 분위기하에서, 1350 ℃ 에서 2 시간) 를 실시한 경우, In2 - XGaXZnO4 (X
Figure 112009080213186-pat00005
0.8) 막에서는 In2O3이 석출되지 않아, 이동도의 향상을 얻지 못하고, 한편, In2 - XGaXZnO4 (X
Figure 112009080213186-pat00006
0.6) 막에서는 In2O3 의 석출이 지나치게 많아 체적 저항률이 현저하게 저하되어 반도체 채널층으로서의 기능을 달성하지 않는다는 것을 알 수 있다.
-소스 전극·드레인 전극-
활성층 (12) 의 표면에 산화 인듐을 함유하는 층 (14) 을 형성한 후, 소스 전극 (16A) 과 드레인 전극 (16B) 을 형성한다 (도 2(C)).
먼저, 활성층 (12) 을 형성한 면에 소스·드레인 전극 (16A, 16B) 을 형성하 기 위한 도전막을 형성한다. 도전막은 전극 및 배선으로서의 도전성을 갖고, 에칭에 의해 패턴 가공할 수 있는 금속에 의해 활성층 (12) 을 덮도록 형성한다. 구체적으로는, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, APC 등의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐주석 (ITO), 산화 아연인듐 (IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기 도전성 화합물, 또는 이들 혼합물을 들 수 있다.
성막법은 특별히 한정되지 않고, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 재료와의 적성을 고려하여 선택한 방법에 따라서 성막하면 된다. 예를 들어, ITO 를 선택하는 경우에는, 직류 혹은 고주파 스퍼터링법, 진공 증착법, 이온 플레이팅법 등에 따라 성막할 수 있다. 또 소스 전극 및 드레인 전극의 재료로서 유기 도전성 화합물을 선택하는 경우에는 습식 성막법에 따라 실시할 수 있다.
도전막 (소스 전극 (16A) 및 드레인 전극 (16B)) 의 두께는, 그 재료, 최종 제품 등에 따라 상이한데, 성막성, 에칭에 의한 패턴 가공성, 도전성 (저저항화) 등을 고려하면, 소스·드레인 전극 (16A, 16B) 및 그것에 접속되는 배선이 되는 도전막의 총 두께는, 10 nm 이상 1000 nm 이하로 하는 것이 바람직하다. 또한, 본 실시형태에서는, 활성층 (12) 을 형성한 후에 소스·드레인 전극 (16A, 16B) 을 형성하기 때문에, 소스·드레인 전극 (16A, 16B) 후에 활성층 (12) 을 형성하는 경우에 비해, 소스·드레인 전극 (16A, 16B) 을 보다 두껍게 형성하여 저저항화를 도 모할 수도 있다.
도전막을 에칭하여 패턴 가공함으로써, 사이에 간극을 갖고, 활성층 (12) 을 개재하여 도통할 수 있도록 소스 전극 (16A) 및 드레인 전극 (16B) 을 형성한다. 패턴 가공은, 도전막을 잔류시키는 부분에 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 예를 들어, 인산 및 질산에 아세트산 또는 황산을 첨가한 산 용액을 사용하여 에칭을 실시하고, 소스 전극 (16A) 및 드레인 전극 (16B) 을 형성한다. 이로써, 활성층 (12) 과 소스·드레인 전극 (16A, 16B) 이 접촉되어, 오믹 접촉을 형성할 수 있다.
또한, 공정의 간략화 등의 관점에서, 소스·드레인 전극 (16A, 16B) 및 이들 전극에 접속되는 배선 (데이터 배선등) 을 동시에 패턴 가공하는 것이 바람직하다.
-게이트 절연막-
기판 (10) 상에, 활성층 (12), 소스 전극 (16A), 및 드레인 전극 (16B) 을 덮도록 절연층 (게이트 절연막) (18) 을 형성한다 (도 2(D)).
게이트 절연막 (18) 으로는, SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연체, 또는 그들 화합물을 2 종 이상 함유하는 절연막으로 해도 된다. 또, 폴리이미드와 같은 고분자 절연체도 게이트 절연막으로서 사용할 수 있다.
또한, 게이트 절연막 (18) 은, 리크 전류의 억제 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 반면, 게이트 절연막 (18) 의 두께가 지나치게 크면 구동 전압의 상승을 초래한다. 게이트 절연막 (18) 의 재질에 따라 다르기도 하지만, 게이트 절연막 (18) 의 막두께는 무기 절연체이면 50 nm ∼ 1000 nm 가 바람직하고, 고분자 절연체이면 0.5 ㎛ ∼ 5 ㎛ 가 바람직하다.
게이트 절연막 (18) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라서 기판 (10) 상에 성막하고, 필요에 따라 포토리소그래피법에 의해 소정의 형상으로 패터닝을 실시한다.
-게이트 전극-
이어서, 게이트 절연막 (18) 을 개재하여 활성층 (12) 에 대향 배치되도록 게이트 절연막 (18) 상에 게이트 전극 (20) 을 형성한다 (도 2(E)).
게이트 전극 (20) 으로는, 예를 들어, Al, Mo, Cr, Ta, Ti, Au, 또는 Ag 등의 금속, Al-Nd, APC 등의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐주석 (ITO), 산화 아연인듐 (IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기 도전성 화합물, 또는 이들 혼합물을 바람직하게 들 수 있다.
예를 들어, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라서 성막한다. 게이트 전극 (20) 의 두께는, 10 nm 이상 1000 nm 이하로 하는 것이 바람직하다.
성막 후, 포토리소그래피법에 의해 소정의 형상으로 패터닝을 실시한다. 이 때, 게이트 전극 (20) 및 게이트 배선 (도시 생략) 을 동시에 패터닝하는 것이 바람직하다.
이상과 같은 공정을 거쳐, 본 실시형태에 관련된 전계 효과형 트랜지스터 (22) 를 제조할 수 있다.
또한, 전계 효과형 트랜지스터를 제조한 후에는, 게이트 전극 (20) 및 게이트 절연막 (18) 상에 층간 절연막을 형성하고, 최종 제품 (표시 장치, 촬상 장치 등) 에 따라 더욱 화소 전극 등을 형성하면 된다. 예를 들어, 유기 EL 디스플레이를 제조하는 경우에는, 화소 전극 상에, 예를 들어, 유기 일렉트로루미네선스층 및 Al 등에 따라 상부 전극 (공통 전극) 을 순차적으로 형성한 후, 유리 등으로 봉지한다.
본 발명에 관련된 전계 효과형 트랜지스터는, 다른 방법에 의해서도 제조할 수 있다. 예를 들어, 도 6(A) ∼ 도 6(C) 는, 본 발명에 관련된 전계 효과형 트랜지스터의 다른 예를 개략적으로 나타내고 있다.
도 6(A) 에 나타나는 전계 효과형 트랜지스터 (22A) 의 제조에서는, 기판 (10) 상에 성막된 In2 - XGaXZnO4 (0.6<X<0.8) 막을 열처리하여 표층에 산화 인듐을 석출시킨 후, 활성층 (12A) 에 패턴 가공한다. 다른 공정에 대해서는 제 1 실시형태와 동일하다.
본 실시형태에 관련된 전계 효과형 트랜지스터 (22A) 도 소스·드레인 전극 (16A, 16B) 사이의 활성층 (12A) 과 절연막 (18) 사이에 산화 인듐을 함유하는 층 (14A) 이 개재되어 있어, 산화 인듐을 함유하는 층 (14A) 이 존재하지 않는 경우에 비해 이동도의 향상을 도모할 수 있다.
도 6(B) 에 나타나는 전계 효과형 트랜지스터 (22B) 의 제조에서는, 기판 (10) 상에 In2 - XGaXZnO4 (0.6<X<0.8) 의 활성층 (12B) 과 소스·드레인 전극 (16A, 16B) 을 순차적으로 형성한 후, 열처리를 실시한다. 이로써, 활성층 (12B) 의 소스·드레인 전극 (16A, 16B) 으로부터 노출되어 있는 부분에 산화 인듐을 석출시킨다. 다른 공정에 대해서는 제 1 실시형태와 동일하다.
본 실시형태에 관련된 전계 효과형 트랜지스터 (22B) 도 소스·드레인 전극 (16A, 16B) 사이의 활성층 (12B) 과 절연막 (18) 사이에 산화 인듐을 함유하는 층 (14B) 이 개재되어 있어, 산화 인듐을 함유하는 층 (14B) 이 존재하지 않는 경우에 비해 이동도의 향상을 도모할 수 있다.
도 6(C) 에 나타나는 전계 효과형 트랜지스터 (22C) 의 제조에서는, 기판 (10) 상에 소스·드레인 전극 (16A, 16B) 을 형성한 후, 소스·드레인 전극 (16A, 16B) 의 각 일부와 그 사이에 In2 - XGaXZnO4 (0.6<X<0.8) 의 활성층 (12C) 을 형성하고, 그 후에, 열처리를 실시함으로써 활성층 (12C) 의 표층에 산화 인듐을 석출시킨다. 다른 공정에 대해서는 제 1 실시형태와 동일하다.
본 실시형태에 관련된 전계 효과형 트랜지스터 (22C) 도 소스·드레인 전극 (16A, 16B) 사이의 활성층 (12C) 과 절연막 (18) 사이에 산화 인듐을 함유하는 층 (14C) 이 개재되어 있어, 산화 인듐을 함유하는 층 (14C) 이 존재하지 않는 경우에 비해 이동도의 향상을 도모할 수 있다.
또, 상기 각 실시형태에서는, 모두 활성층을 열처리함으로써 활성층의 표층에 산화 인듐을 석출 (자기 조직화) 시키지만, 이와 같은 방법에 한정되지 않는다. 예를 들어, In2-XGaXZnO4 (0.6<X<0.8) 의 활성층을 형성한 후, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 등에 의해 활성층의 표면에 산화 인듐을 퇴적시켜도 된다. 단, 산화 인듐은 도전성을 갖기 때문에 산화 인듐층이 지나치게 두꺼우면, 활성층과 산화 인듐층의 평균 체적 저항률의 저하를 초래하여, 반도체 채널층으로서의 기능을 충분히 달성할 수 없게 될 우려가 있다.
한편, In2-XGaXZnO4 (0.6<X<0.8) 의 활성층으로부터 열처리 등에 의해 산화 인듐을 자기 조직적으로 형성하면, 활성층 상에 산화 인듐의 층을 퇴적시키는 경우에 비해, In2 - XGaXZnO4 와 산화 인듐의 계면의 양호한 산화 인듐을 함유하는 층을 용이하게 형성할 수 있어, 체적 저항률의 저하를 억제함과 함께, 이동도의 향상을 도모할 수 있다.
실시예
이하, 실시예를 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
<실시예>
석영 기판 상에 In2 - XGaXZnO4 의 X 가 0.7 이 되는 막을 스퍼터링법에 의해 두께 100 nm 로 성막하였다. 성막 후, 소정의 온도에서 어닐을 실시하였다.
어닐 후, XRF 측정을 실시하고, 추가로 X 선 회절을 실시하였다. 계속해 서, XPS (X 선 광전자 분광) 로 깊이 방향의 In 농도 분포를 측정하였다.
그 후, 소스·드레인 전극으로서 Ti 전극 (두께 : 100 nm), 게이트 절연막으로서 SiO2 층 (두께:200 nm), 게이트 전극으로서 Mo 전극 (두께:50 nm) 을 순차적으로 형성하여 탑 게이트형 박막 트랜지스터를 제조하였다.
<비교예>
석영 기판 상에 In2 - XGaXZnO4 의 X 가 0.6 또는 0.8 이 되도록 각각 조성을 변화시킨 것 이외에는, 실시예와 동일하게 성막, 어닐, 측정, 및 탑 게이트형 박막 트랜지스터의 제조를 실시하였다.
상기와 같이 하여 제조된 탑 게이트형 박막 트랜지스터에 대해 특성 (이동도) 평가를 실시하였다. 이동도는, Agilent 사 제조의 반도체 파라미터 애널라이저 (Agilent4155) 를 사용하여, 프로버에 의해 측정하였다. 측정 결과를 표 1 에 나타낸다.
Figure 112009080213186-pat00007
표 1 에 나타나 있는 바와 같이, 실시예 1 ∼ 8 에서는 활성층의 표면에 산화 인듐 (In2O3) 의 석출이 확인되고, 이동도는 8.9 ∼ 15.6 ㎠/V.S 의 높은 값을 나타냈다.
한편, 비교예 1 ∼ 4, 7 및 8 에서는, 활성층의 표면에 산화 인듐의 석출이 확인되지 않고, 이동도는 5.2 ㎠/V.S 이하로 각 실시예보다 작았다. 또, 비교예 5, 6 에서는 InGaZn2O5 와 함께 In2O3 의 석출도 확인되었으나, In 농도는 표면과 계면에서 동일한 정도이고, 이동도는 4.3 ㎠/V.S 이하로 각 실시예보다 작았다.
이상, 본 발명에 대해 설명했으나, 본 발명은 상기 실시형태 및 비교예에 한정되는 것은 아니다.
예를 들어, 본 발명에 관련된 전계 효과형 트랜지스터는, 유기 EL 디스플레이, 액정 디스플레이 등의 표시 장치 외에, X 선 이미저 등의 촬상 장치에도 적용할 수 있다.
도 1 은 본 발명에 관련된 전계 효과형 트랜지스터의 일례를 나타내는 개략 구성도.
도 2 는 본 발명에 관련된 전계 효과형 트랜지스터의 제조 방법의 일례를 나타내는 공정도.
도 3 은 In2-XGaXZnO4 (X=0.7) 의 막을 열처리한 후의 X 선 회절에 의한 분석 결과를 나타내는 도면.
도 4 는 In2-XGaXZnO4 (X=0.7) 의 막을 열처리한 후, 연마한 후, 및 재열처리한 후의 각각의 X 선 회절에 의한 분석 결과를 나타내는 도면.
도 5 는 In2-XGaXZnO4 (X=1.0) 의 막을 열처리한 후의 X 선 회절에 의한 분석 결과를 나타내는 도면.
도 6 은 본 발명에 관련된 전계 효과형 트랜지스터의 다른 예를 나타내는 개략 구성도이다. (A) 열처리 후, 활성층에 패턴 가공한 경우 (B) 활성층 및 소스·드레인 전극을 형성한 후, 열처리한 경우 (C) 소스·드레인 전극을 형성한 후, 활성층의 형성 및 열처리를 실시한 경우
※도면의 주요 부분에 대한 부호의 설명
10 기판
12 활성층
14 산화 인듐을 함유하는 층
16A 소스 전극
16B 드레인 전극
18 게이트 절연막 (절연층)
20 게이트 전극
22 전계 효과형 트랜지스터

Claims (8)

  1. In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층과,
    상기 활성층을 개재하여 도통 가능한 소스 전극 및 드레인 전극과,
    상기 활성층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 절연층과,
    상기 절연층을 개재하여 상기 활성층에 대향 배치된 게이트 전극과,
    상기 활성층과 상기 절연층 사이에 개재하는 산화 인듐을 함유하는 층을 갖는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 산화 인듐이, 상기 활성층으로부터 석출된 것인 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터.
  3. 제 1 항에 있어서,
    상기 산화 인듐을 함유하는 층의 두께가, 상기 활성층의 두께에 대해 1/50 이하인 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터.
  4. 제 1 항에 있어서,
    상기 산화 인듐을 함유하는 층이, 상기 소스 전극 및 상기 드레인 전극과 접 촉하고, 또한, 오믹 접촉을 형성하고 있는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비하고 있는 것을 특징으로 하는 표시 장치.
  6. 기판 상에 In2 - XGaXZnO4 (0.6<X<0.8) 로 이루어지는 활성층을 형성하는 공정과,
    상기 활성층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 활성층의 표면에 산화 인듐을 함유하는 층을 형성하는 공정과,
    상기 활성층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 절연층을 형성하는 공정과,
    상기 절연층을 개재하여 상기 활성층과 대향하도록 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 활성층을 열처리함으로써 그 활성층의 표층에 상기 산화 인듐을 석출시 키는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 활성층을 600 ∼ 1400 ℃ 에서 열처리하는 것을 특징으로 하는 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법.
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