KR101497878B1 - 박막 전계 효과 트랜지스터 및 디스플레이 - Google Patents

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Abstract

기판상에, 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 포함하는 박막 전계 효과 트랜지스터로서, 활성층과 소스 전극 및 드레인 전극 중 적어도 하나 사이의 전기 접속에 전기 저항층이 제공된다.

Description

박막 전계 효과 트랜지스터 및 디스플레이{THIN FILM FIELD EFFECT TRANSISTOR AND DISPLAY}
본 발명은 박막 전계 효과 트랜지스터 및 이를 이용하는 디스플레이에 관한 것이다. 특히, 본 발명은, 비정질 산화물 반도체가 활성층에 이용되는 박막 전계 효과 트랜지스터 및 이를 이용하는 디스플레이에 관한 것이다.
최근에, 액정 및 일렉트로루미네슨스 (EL) 기술 등에서 이루어진 진보로 인해, 평면 패널 디스플레이 (FPD) 가 실용화되고 있다. 특히, 전류의 인가로 인한 여기에 의해 발광하는 박막 재료를 이용하여 형성된 유기 일렉트로루미네슨스 엘리먼트 (이하, "유기 EL 엘리먼트" 라 칭함) 는 낮은 전압에서 높은 휘도의 발광을 제공할 수 있고, 따라서, 이동 전화 디스플레이, 개인 보조 단말기 (PDA), 컴퓨터 디스플레이, 자동차 정보 디스플레이, TV 모니터, 및 일반 조명을 포함하는 광범위한 애플리케이션에서, 디바이스 두께, 무게, 및 사이즈의 감소, 및 전력 절약 등의 달성이 기대된다.
이들 FPD 는 유리 기판상에 제공된 비정질 실리콘 박막 또는 다결정 실리콘 박막을 활성층으로서 각각 이용하는 전계 효과형 박막 트랜지스터를 포함하는 액티브 매트릭스 회로에 의해 구동된다 (이하 설명에서, 전계 효과형 박막 트랜지스터를 "박막 트랜지스터" 또는 "TFT" 라 때때로 칭한다).
한편, FPD 의 박형화, 경량화, 및 더욱 내파손화시키기 위해, 유리 기판 대신에 경량이고 가요성인 수지 기판을 이용하는 시도가 이루어지고 있다.
그러나, 상술한 실리콘의 박막을 이용하는 트랜지스터의 제조는 비교적 높은 온도에서의 열처리 프로세스를 요구하며, 일반적으로 내열성이 낮은 수지 기판상에 트랜지스터를 직접적으로 형성하는 것이 어렵다.
따라서, 이러한 TFT 는, 일본 공개 특허 공보 제 2006-165529 호 및 IDW/AD'05 페이지 845-846 (2005년 12월 6일) 에 개시되어 있는 바와 같이, 저온에서 형성될 수 있는 In-Ga-Zn-O 계 비정질 산화물과 같은 비정질 산화물의 막을 반도체 박막으로서 이용하여 활발하게 개발되고 있다.
비정질 산화물 반도체로 이루어진 TFT용 막이 실온에서 형성될 수 있기 때문에, TFT 는 막 (가요성 기판) 상에서 제조될 수 있다. 따라서, 최근에는 비정질 산화물 반도체가 막 (가요성) TFT 의 활성층용 재료로서 주목받고 있다. 특히, Tokyo Institute of Technology 의 Prof. Hosono 등은, a-IGZO 를 이용하여 형성된 TFT 가 약 10 cm2/Vs 의 전계 효과 이동도를 PEN 기판상에서도 갖는다고 보고하였으며, 이것은 유리상의 a-Si TFT 의 전계 효과 이동도 보다 높다. 그 후, 비정질 산화물 반도체를 이용하여 형성된 TFT 가 특히 막 TFT 로서 특히 주목을 끌었다 (예를 들어, NATURE, vol. 432, pages 488-492, 2004년 11월 25일 을 참조).
그러나, 예를 들어, 디스플레이의 구동 회로로서, a-IGZO 를 이용하여 형성된 TFT 를 이용하는 경우에서, 이동도가 불충분한 성능을 제공하는 1 cm2/Vs 내지 10 cm2/Vs 의 범위이고, OFF 전류가 높으며, ON-OFF 비율이 낮다는 문제점이 존재한다. 특히, 유기 EL 디바이스를 통합한 디스플레이에 이러한 TFT 를 적용하기 위해, 더 많은 이동도의 향상 및 ON-OFF 비율의 개선이 요구된다.
본 발명은, 상기 상황의 관점에서 이루어졌으며, 아래의 양태를 갖는 박막 전계 효과 트랜지스터 및 이를 이용하는 디스플레이를 제공한다.
본 발명의 제 1 양태는, 기판상에 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 포함하며, 소스 전극 또는 드레인 전극 중 적어도 하나와 활성층 사이에 전기 저항층이 제공되는, 박막 전계 효과 트랜지스터를 제공한다.
본 발명의 제 2 양태는, 제 1 양태에 따른 박막 전계 효과 트랜지스터를 포함하는 디스플레이를 제공한다.
본 발명에 따르면, 높은 전계 효과 이동도 및 큰 ON-OFF 비율을 나타내는 박막 전계 효과 트랜지스터, 및 이러한 박막 전계 효과 트랜지스터를 이용하는 디스플레이를 제공할 수 있다. 특히, 가요성 기판을 이용하는 막 (가요성) TFT 로서 유용한 박막 전계 효과 트랜지스터 및 이러한 박막 전계 효과 트랜지스터를 이용하는 디스플레이를 제공할 수 있다.
도 1 은, 본 발명에 따른 역 스태거 (reversed stagger) 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 2 는, 역 스태거 구조를 갖는 TFT 디바이스의 비교예의 구조를 도시하는 모식도.
도 3 은, 본 발명에 따른 상부 게이트 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 4 는, 상부 게이트 구조를 갖는 TFT 디바이스의 비교예의 구조를 도시하는 모식도.
도 5 는, 수평축이 게이트 전압 (Vg) 을 나타내며, 수직축이 드레인 전류 (Id) 를 나타내는, 역 스태거 구조를 갖는 TFT 디바이스의 전류-전압 특성의 특성 곡선을 도시하는 그래프.
도 6 은, 전기 전도도가 게이트 절연층에 근접한 영역에서 높아지며, 소스 전극 및 드레인 전극에 근접한 전기 저항층의 영역에서 낮아지도록, 활성층의 전기 전도도가 그 층에서 연속적으로 변화하는 역 스태거 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 7 은, 본 발명의 또 다른 실시형태에 따른 역 스태거 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 8 은, 본 발명의 또 다른 실시형태에 따른 역 스태거 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 9 는, 본 발명의 또 다른 실시형태에 따른 역 스태거 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 10 은, 본 발명의 또 다른 실시형태에 따른 역 스태거 구조를 갖는 TFT 디바이스의 구조의 모식도.
도 11 은, 본 발명의 또 다른 실시형태에 따른 상부 게이트 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 12 는, 본 발명의 또 다른 실시형태에 따른 상부 게이트 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 13 은, 본 발명의 또 다른 실시형태에 따른 상부 게이트 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 14 는, 본 발명의 또 다른 실시형태에 따른 상부 게이트 구조를 갖는 TFT 디바이스의 구조를 도시하는 모식도.
도 15 는, 본 발명의 또 다른 실시형태에 따른 역 스태거 구조를 갖는 TFT 디바이스의 구조의 모식도.
도 16 은, 본 발명의 또 다른 실시형태에 따른 역 스태거 구조를 갖는 TFT 디바이스의 구조의 모식도.
도 17 은, 본 발명의 또 다른 실시형태에 따른 상부 게이트 구조를 갖는 TFT 디바이스의 구조의 모식도.
도 18 은, 본 발명의 또 다른 실시형태에 따른 상부 게이트 구조를 갖는 TFT 디바이스의 구조의 모식도.
도 19 는, 본 발명에 따른 TFT 디바이스를 이용하는 액티브 매트릭스 구동형 액정 디스플레이의 등가 회로의 모식도.
도 20 은, 실시예 1 내지 3 의 TFT 디바이스의 단면 구조를 도시하는 모식도.
도 21 은, 실시예 4 의 TFT 디바이스의 단면 구조를 도시하는 모식도.
도 22 는, 실시예 5 의 TFT 디바이스의 단면 구조를 도시하는 모식도.
본 발명의 목적은, 높은 전계 효과 이동도 및 큰 ON-OFF 비율을 갖는 비정질 산화물 반도체를 이용하는 박막 전계 효과 트랜지스터를 제공하며, 특히, 가요성 수지 기판상에서 제조될 수 있는 고성능 박막 전계 효과 트랜지스터를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은, 이러한 박막 전계 효과 트랜지스터를 이용하는 신규한 디스플레이를 제공하는 것이다.
상술된 문제점들은 아래의 수단에 의해 해결된다.
본 발명의 박막 전계 효과 트랜지스터는, 기판상에, 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 포함하며, 전기 저항층이, 소스 전극 또는 드레인 전극 중 적어도 하나와 활성층 사이에 배치되는 것을 특징으로 한다.
바람직하게는, 전기 저항층은 활성층 보다 낮은 전기 전도도를 갖는다.
바람직하게는, 활성층은 게이트 절연층과 접촉하고 있으며, 전기 저항층은 소스 전극 또는 드레인 전극 중 적어도 하나와 접촉하고 있다.
바람직하게는, 전기 저항층은 활성층 보다 두껍다.
바람직하게는, 전기 전도도는 활성층에 있어서의 전기 저항층과 활성층 사이에서 연속적으로 변화한다.
바람직하게는, 활성층은 산화물 반도체를 포함한다. 더욱 바람직하게는, 산화물 반도체는 비정질 산화물 반도체이다.
바람직하게는, 전기 저항층은 산화물 반도체를 포함한다. 더욱 바람직하게는, 산화물 반도체는 비정질 산화물 반도체이다.
바람직하게는, 전기 저항층 및 활성층은 산화물 반도체를 포함한다. 더욱 바람직하게는, 산화물 반도체는 비정질 산화물 반도체이다. 바람직하게는, 활성층은 전기 저항층 보다 산소 농도가 낮다. 바람직하게는, 산화물 반도체는, 인듐, 갈륨 및 아연으로 구성된 그룹으로부터 선택된 적어도 하나의 재료, 또는 인듐, 갈륨 및 아연으로 이루어진 그룹으로부터 선택된 재료의 조성물인 복합 산화물을 포함한다. 더욱 바람직하게는, 산화물 반도체는, 인듐 (In) 및 아연 (Zn) 을 포함하며, 전기 저항층에서의 In 에 대한 Zn 의 조성비 (즉, Zn/In) 는 활성층에서 보다 크다.
바람직하게는, 활성층의 전기 전도도는, 10-1Scm-1 이상 102Scm-1 미만이다.
또한, 전기 저항층의 전기 전도도에 대한 활성층의 전기 전도도의 비율 (즉, 활성층의 전기 전도도/전기 저항층의 전기 전도도) 은, 102 내지 108 이다.
또한, 바람직하게는, 기판은 가요성 수지 기판이다.
기판으로서 가요성 플라스틱 막을 이용하여 TFT 를 제조할 수 있게 하는 비정질 산화물 반도체 막이 실온에서 형성될 수 있기 때문에, TFT 에서 이용된 비정질 산화물 반도체가 막 (가요성) TFT의 활성층용 재료로서 주목을 끌었다. 특히, 일본 공개 특허 공보 제 2006-165529 호에 개시되어 있는 바와 같이, PET 막상에서 형성되며, 10 cm2/Vs 의 전계 효과 이동도 및 103 을 초과하는 ON-OFF 비율과 같은 양호한 성능을 갖는 TFT 가 반도체 층 (즉, 활성층) 으로서 In-Ga-Zn-O 계 산화물을 이용함으로써 달성된다는 것이 보고되어 있다. 그러나, 이러한 TFT 가 디스플레이의 구동 회로에서 이용될 때, 이러한 TFT 의 성능은 이동도 및 ON-OFF 비율에 관하여 구동 회로를 동작시키는데 여전히 불충분하다.
그에 대한 이유는 다음과 같다. 종래 기술에서, OFF 전류를 감소시키기 위해, 활성층에서의 전자 캐리어의 농도가 1018/cm3 미만인 것이 요구된다. 그러나, 활성층에 대해 이용된 비정질 산화물 반도체는, 전자 캐리어의 농도가 감소될 때 낮은 전자 이동도를 갖는 경향이 있어서, 양호한 OFF 특성 및 높은 이동도 양자를 동시에 달성할 수 있는 TFT 를 형성하는 것이 어려웠다.
따라서, 본 발명의 발명자들은 TFT 의 전계 효과 이동도를 증가시키고 ON-OFF 비율을 개선시키는 수단을 찾기 위해 집중적인 연구를 하였다. 그 결과, 적어도, 게이트 전극, 게이트 절연층, 비정질 산화물 반도체를 포함하는 활성층, 소스 전극, 및 드레인 전극이 이 순서로 배열되어, 전기 저항층이 소스 전극 또는 드레인 전극 중 적어도 하나와 활성층 사이에 배치되는 박막 전계 효과 트랜지스터에 의해 상기 문제점들이 해결될 수 있다는 것을 발견하였고, 이에 의해, 발명자들은 본 발명을 달성하였다. 특히, 적어도 전기 저항층 및 활성층이 기판상에서 층을 이루어서, 활성층이 게이트 절연층과 접촉하며, 전기 저항층이 소스 전극 또는 드레인 전극 중 적어도 하나와 접촉하도록 배열된 층 구성이 유효 수단이다는 것을 발견하였다.
본 발명에 따르면, 높은 전계 효과 이동도 및 큰 ON-OFF 비율을 나타내는 박막 전계 효과 트랜지스터, 및 이러한 박막 전계 효과 트랜지스터를 이용하는 디스플레이를 제공할 수 있다. 특히, 가요성 기판을 이용하는 막 (가요성) TFT 로서 유용한 박막 전계 효과 트랜지스터 및 이러한 박막 전계 효과 트랜지스터를 이용하는 디스플레이를 제공할 수 있다.
1. 박막 전계 효과 트랜지스터
본 발명의 박막 전계 효과 트랜지스터는, 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 이러한 순서로 갖고, 활성층을 통과하는 전류가 게이트 전극에 전압을 인가함으로써 제어되는, 소스 전극과 드레인 전극 사이의 전류를 스위칭하는 기능을 갖는 액티브 디바이스이다. TFT 구조로서, 스태거 구조 및 역 스태거 구조 중 하나가 형성될 수도 있다.
본 발명에 따르면, 활성층 및 전기 저항층은 전기적으로 접속되고, 전기 저항층은 소스 전극 또는 드레인 전극 중 적어도 하나와 활성층 사이에 위치되며, 전기 저항층의 전기 전도도는 활성층 보다 낮다.
바람직하게는, 적어도 전기 저항층 및 활성층이 기판상에서 층을 이루며, 활성층은 게이트 절연층과 접촉하며, 전기 저항층은 소스 전극 또는 드레인 전극 중 적어도 하나와 접촉한다.
바람직하게는, 활성층의 전기 전도도는 10-4 Scm-1 이상 102 Scm-1 미만이며, 더욱 바람직하게는, 10-1 Scm-1 이상 102 Scm-1 미만이다. 전기 저항층의 전기 전도도는 활성층의 전기 전도도 보다 낮으며, 바람직하게는, 10-2 Scm-1 이하이고, 더욱 바람직하게는, 10-9Scm-1 이상 10-3 Scm-1 미만이다. 더욱 바람직하게는, 전기 저항층의 전기 전도도에 대한 활성층의 전기 전도도의 비율 (즉, 활성층의 전기 전도도/전기 저항층의 전기 전도도) 은 102 내지 108 이다.
활성층의 전기 전도도가 10-4 Scm-1 미만인 경우에, 높은 전계 효과 이동도가 획득될 수 없다. 반대로, 활성층의 전기 전도도가 102 Scm-1 이상인 경우에, OFF 전류가 증가되며, 따라서, 양호한 ON-OFF 비율이 획득될 수 없다. 따라서, 이들 조건은 바람직하지 못하다.
또한, 동작 안정성의 개선의 관점에서, 전기 저항층이 활성층 보다 두꺼운 것이 바람직하다. 더욱 바람직하게는, 활성층의 두께에 대한 전기 저항층의 두께의 비율은 1 보다 크고 100 이하이며, 더욱 바람직하게는, 이 비율은 1 보다 크고 10 이하이다.
또한, 전기 전도도가 활성층에 있어서의 전기 저항층과 활성층 사이에서 연속적으로 변화하는 또 다른 실시형태가 바람직하다.
또한, 실온에서 활성층 및 전기 저항층을 형성할 수 있다는 관점에서, 이들 층이 산화물 반도체를 포함하는 것이 바람직하다. 더욱 바람직하게는, 이 산화물 반도체는 비정질 상태이다.
바람직하게는, 활성층에 포함된 산화물 반도체는 전기 저항층에 포함된 산화물 반도체 보다 산소 농도가 낮다.
바람직하게는, 산화물 반도체는, 인듐 (In), 갈륨 (Ga) 및 아연 (Zn) 으로 이루어진 그룹으로부터 선택된 적어도 하나의 재료, 또는 인듐 (In), 갈륨 (Ga) 및 아연 (Zn) 으로 이루어진 그룹으로부터 선택된 재료의 조성물인 복합 산화물을 포함한다. 더욱 바람직하게는, 산화물 반도체는, In 및 Zn 을 포함하며, 전기 저항층에서의 인듐에 대한 아연의 조성비 (즉, Zn/In) 는 활성층에서 보다 크다. 바람직하게는, 전기 저항층의 Zn/In 의 비율은 활성층의 Zn/In 비율 보다 3% 이상 크며, 더욱 바람직하게는 10% 이상 크다.
바람직하게는, 기판은 가요성 수지 기판이다.
1) 구조
다음으로, 본 발명에 따른 박막 전계 효과 트랜지스터의 구조를 도면을 참조하여 상세히 설명한다.
도 1 은, 본 발명의 박막 전계 효과 트랜지스터의 역 스태거 구조의 예를 도시하는 모식도이다. 기판 (1) 이 플라스틱 막 등과 같은 가요성 기판으로 이루어진 경우에, 박막 전계 효과 트랜지스터는 기판 (1) 의 일 표면상에 배치된 절연층 (6) 을 갖고, 그 절연층 (6) 상에는, 게이트 전극 (2), 게이트 절연층 (3), 활성층 (4-1), 및 전기 저항층 (4-2) 이 적층된다. 이렇게 구성된 구조의 표면상에, 소스 전극 (5-1) 및 드레인 전극 (5-2) 이 배치된다. 활성층 (4-1) 은 게이트 절연층 (3) 에 접하며, 전기 저항층 (4-2) 은 소스 전극 (5-1) 및 드레인 전극 (5-2) 에 접한다. 게이트 전극에 전압이 인가되지 않을 때, 활성층 (4-1) 의 전기 전도도가 전기 저항층 (4-2) 의 전기 전도도 보다 크도록, 활성층 (4-1) 과 전기 저항층 (4-2) 의 조성이 결정된다. 여기서, 활성층에 있어서, 일본 공개 특허 공보 제 2006-165529 호에 개시된 산화물 반도체, 예를 들어, In-Ga-Zn-O 계 산화물 반도체가 이용된다. 이들 산화물 반도체에서, 전자 캐리어의 농도가 높을수록 전자 이동도가 높다는 것이 공지되어 있다. 다시 말해서, 전기 전도도가 높을수록, 전자 이동도가 높다.
본 발명의 이러한 구조에 따르면, 전압이 게이트 전극에 인가되는 조건하의 ON 상태에 박막 전계 효과 트랜지스터가 있을 때, 채널이 되는 활성층은 높은 전기 전도도를 갖는다. 그 결과, 트랜지스터의 전계 효과 이동도가 증가되며, 큰 ON 전류가 획득될 수 있다. 한편, OFF 상태에서는, 전기 저항층은 그것의 낮은 전기 전도도로 인해 높은 저항을 가지며, OFF 전류가 낮게 유지된다. 따라서, ON-OFF 비율이 현저하게 개선된다.
도 2 는 역 스태거 구조를 갖는 종래의 박막 전계 효과 트랜지스터의 예를 도시하는 모식도이다. 활성층 (4) 은 그것의 두께 방향에서 전기 전도도의 특정 분포를 갖지 않는다. 종래의 구성에서는, 활성층 (4) 의 저항값이 OFF 전류를 감소시키기 위해 낮을 필요가 있으며, 활성층 (4) 의 캐리어 농도를 감소시킬 필요가 있다. 일본 공개 특허 공보 제 2006-165529 호는, 양호한 ON-OFF 비율을 달성하기 위해, 전자 캐리어의 농도가 1018/cm3 보다 작을 필요가 있으며, 더욱 바람직하게는, 활성층 (4) 의 비정질 산화물 반도체의 전기 전도도를 감소시키기 위해 1016/cm3 보다 작을 필요가 있다는 것을 개시한다. 그러나, 일본 공개 특허 공보 제 2006-165529 호의 도 2 에 도시되어 있는 바와 같이, In-Ga-Zn-O 계 산화물 반도체에서, 전자 캐리어의 농도에서의 감소는 막의 전자 이동도의 감소를 초래한다. 이러한 이유로, 10 cm2/Vs 이상의 TFT 의 전계 효과 이동도가 획득될 수 없으며, 충분한 ON 전류를 얻는 것이 불가능하다. 따라서, ON-OFF 비율에 관하여, 충분한 특성이 획득될 수 없다.
한편, 막의 전자 이동도를 증가시키기 위해 활성층 (4) 의 산화물 반도체의 전자 캐리어의 농도를 증가시키는 것은, 활성층 (4) 의 전기 전도도를 증가시키고, OFF 전류를 증가시키며, ON-OFF 비율의 특성을 악화시킨다.
본 발명의 취지는, 게이트 절연층 근처의 전기 전도도가 소스 전극 및 드레인 전극 근처의 전기 전도도 보다 높은 반도체 층 (본 발명에서의 반도체 층은 활성층 및 전기 저항층을 포함하는 층을 의미함) 을 제공하는 것이다. 그러나, 이것은 도면에 도시하지 않았다. 이러한 조건이 달성되는 한은, 이것을 달성하는 수단은 도 1 에 도시되어 있는 바와 같은 복수의 반도체 층을 제공하는 것에 제한되지 않는다. 전기 전도도가 연속적으로 변화될 수도 있다.
도 3 은 본 발명에 따른 박막 전계 효과 트랜지스터의 상부 게이트 구조의 예를 도시하는 모식도이다. 기판 (11) 이 플라스틱 막 등과 같은 가요성 기판으로 이루어진 경우에, 박막 전계 효과 트랜지스터는 기판 (11) 의 일 표면상에 배치된 절연층 (16) 을 갖고, 소스 전극 (5-11) 및 드레인 전극 (5-12) 이 절연층상에 제공되고, 전기 저항층 (4-12) 및 활성층 (4-11) 이 적층된 후, 게이트 절연층 (13) 및 게이트 전극 (12) 이 제공된다. 역 스태거 구조의 경우와 유사하게, (높은 전기 전도도 층인) 활성층 (4-11) 은 게이트 절연층 (13) 에 접하고, (낮은 전기 전도도 층인) 전기 저항층 (4-12) 은 소스 전극 (5-11) 과 드레인 전극 (5-12) 에 접한다. 활성층 (4-11) 과 전기 저항층 (4-12) 의 조성은, 전압이 게이트 전극에 인가되지 않을 때 활성층 (4-11) 의 전기 전도도가 전기 저항층 (4-12) 의 전기 전도도 보다 높도록 결정된다.
도 4 는, 비교를 위한 상부 게이트 구조를 갖는 박막 전계 효과 트랜지스터의 구조의 예를 도시하는 모식도이다. 일본 공개 특허 공보 제 2006-165529 호에 개시되어 있는 바와 같이, 활성층은 고-산소 농도 층 (7) 및 저-산소 농도 층 (8) 으로 이루어진다. 고-산소 농도 층 (7) 은 낮은 전자 캐리어 농도를 갖는 층, 즉, 낮은 전기 전도도를 갖는 층이다. 저-산소 농도 층 (8) 은 높은 전자 캐리어 농도를 갖는 층, 즉, 높은 전기 전도도를 갖는 층이다. 비교를 위한 이러한 구조에서, 채널이 되는 게이트 절연층 (23) 과 접하는 활성층은 전자 캐리어 농도 및 전자 이동도 모두가 낮다. 따라서, 이 구조는 높은 전계 효과 이동도를 달성할 수 없다.
도 6 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 구성의 상부 게이트 구조의 예를 도시하는 모식도이다. 이러한 구조에서, 반도체 층의 전기 전도도는 이 층에서 연속적으로 변화하여, 전기 전도도는 게이트 절연층에 인접한 영역에서 높아지게 되고, 소스 전극 및 드레인 전극에 인접한 영역에서는 낮아지게 된다. 게이트 절연층 (15) 에 인접한 활성층 (4-21) 의 영역은 높은 전기 전도도를 가지며, 소스 전극 (16) 및 드레인 전극 (17) 에 인접한 영역은 낮은 전기 전도도를 가져서, 전기 저항층 (4-22) 을 형성한다. 이러한 구조를 갖는 반도체 층은, 반도체 층의 증착 동안 타겟 화합물의 스퍼터링 조건을 연속적으로 변화시킴으로써 제조될 수 있다.
도 7 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 구성의 역 스태거 구조의 예로서 도시하는 모식도이다. 활성층 (4-31) 이 게이트 절연층 (33) 상에 형성되며, 활성층 (4-31) 상에는, 전기 저항층이 적층된다. 소스 전극 (5-31) 및 드레인 전극 (5-32) 이 제공될 위치에 대응하는 영역에만 전기 저항층 (4-32a 및 4-32b) 이 형성되도록 전기 저항층이 패터닝된다. 게이트 전극으로의 전압의 인가에 의해 채널이 형성되어, 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널을 형성하는 활성층 (4-31) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않으며 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-32a 및 4-32b) 이 활성층 (4-31) 과 소스 전극 (5-31) 및 드레인 전극 (5-32) 모두 사이에 개재되기 때문에 OFF 전류가 낮게 유지 된다. 따라서, ON-OFF 비율이 현저하게 개선된다.
도 8 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예로서 역 스태거 구조를 도시하는 모식도이다. 활성층 (4-41) 이 게이트 절연층 (43) 상에 형성되고, 전기 저항층 (4-42) 이 활성층 (4-41) 상에 적층된다. 소스 전극 (5-41) 이 제공될 위치에 대응하는 영역에만 전기 저항층 (4-42) 이 형성되도록 전기 저항층 (4-42) 이 패터닝된다. 게이트 전극으로의 전압의 인가에 의해 채널이 형성되어, 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-41) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않으며 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-42) 이 소스 전극 (5-41) 과 활성층 (4-41) 사이에 개재되기 때문에, OFF 전류가 낮게 유지된다. 따라서, ON-OFF 비율이 현저하게 개선된다. 또한, 도 8 에 도시된 구조에서의 소스 전극 (5-41) 과 드레인 전극 (5-42) 은 물론 상호교환될 수도 있고, 이러한 경우에, 드레인 전극 (5-42) 은 전기 저항층 (4-42) 과 접속된다.
도 9 는, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 역 스태거 구조를 도시하는 모식도이다. 게이트 절연층 (53) 상에, 소스 전극 (5-51) 및 드레인 전극 (5-52) 이 제공될 위치에 대응하는 영역에 전기 저항층 (4-52a 및 4-52b) 이 배치되며, 전기 저항층 (4-52a 및 4-52b) 사이에 활성층 (4-51) 이 배치되도록 전기 저항층 (4-52a 및 4-52b) 및 활성층 (4-51) 이 패터닝에 의해 적층된다. 다시 말해서, 활성층 (4-51) 은 소스 전극 (5-51) 및 드레인 전극 (5-52) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-52a 및 4-52b) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어, 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-51) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-52a 및 4-52b) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다.
도 10 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 역 스태거 구조를 도시하는 모식도이다. 게이트 절연층 (63) 상에, 전기 저항층 (4-62) 및 활성층 (4-61) 이 패터닝에 의해 형성되어서, 전기 저항층 (4-62) 은 소스 전극 (5-61) 이 제공될 위치에 대응하는 영역에 배치되고, 활성층 (4-61) 은 전기 저항층 (4-62) 이 배치되는 영역 이외의 영역에 위치된다. 이 구성에 따르면, 활성층 (4-61) 은 소스 전극 (5-61) 에 전기적으로 직접 접속되지 않고 전기 저항층 (4-62) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어, 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-61) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-62) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다. 또한, 도 10 에 도시된 구조에서의 소스 전극 (5-61) 및 드레인 전극 (5-62) 은 물론 상호교환가능할 수도 있으며, 이 경우에, 드레인 전극 (5-62) 은 전기 저항층 (4-62) 과 접속된다.
도 11 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 상부 게이트 구조를 도시하는 모식도이다. 절연층 (76) 상에, 전기 저항층 (4-72a 및 4-72b) 및 활성층 (4-71) 이 형성된다. 전기 저항층 (4-72a 및 4-72b) 은, 소스 전극 (5-71) 및 드레인 전극 (5-72) 이 제공될 위치에 대응하는 영역에 배치되도록 패터닝함으로써 형성된다. 활성층 (4-71) 은, 전기 저항층 (4-72a 및 4-72b) 이 배치되는 위치 이외의 영역에 위치되도록 패터닝함으로써 형성된다. 이러한 구성에 따르면, 활성층 (4-71) 은 소스 전극 (5-71) 및 드레인 전극 (5-72) 에 전기적으로 직접 접속되지 않고 전기 저항층 (4-72a 및 4-72b) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어서 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-71) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-72a 및 4-72b) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다.
도 12 는, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 상부 게이트 구조의 예를 도시하는 모식도이다. 소스 전극 (5-81) 이 제공될 위치에 대응하는 영역에 전기 저항층 (4-82) 이 배치되고, 전기 저항층 (4-82) 이 배치되는 위치 이외의 영역에 활성층 (4-81) 이 위치되도록, 전기 저항층 (4-82) 및 활성층 (4-81) 이 패터닝에 의해 형성된다. 이러한 구성에 따르면, 활성층 (4-81) 은 소스 전극 (5-81) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-82) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어서 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-81) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-82) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다. 또한, 도 12 에 도시된 구조에서의 소스 전극 (5-81) 및 드레인 전극 (5-82) 은 물론 상호교환가능할 수도 있고, 이러한 경우에, 드레인 전극 (5-82) 은 전기 저항층 (4-82) 과 접속된다.
도 13 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 상부 게이트 구조의 예를 도시하는 모식도이다. 절연층상에, 전기 저항층 (4-92a 및 4-92b) 및 활성층 (4-91) 이 패터닝에 의해 형성되어, 이들은 소스 전극 (5-91), 전기 저항층 (4-92a), 활성층 (4-91), 전기 저항층 (4-92b), 및 드레인 전극 (5-92) 의 순서로, 기판의 표면과 평행인 방향으로 배열된다. 이러한 구성에 따르면, 활성층 (4-91) 은 소스 전극 (5-91) 및 드레인 전극 (5-92) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-92a 및 4-92b) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어서 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-91) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-92a 및 4-92b) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다.
도 14 는, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 상부 게이트 구조를 도시하는 모식도이다. 절연층상에, 전기 저항층 (4-102) 및 활성층 (4-101) 이 패터닝에 의해 형성되어, 이들은 소스 전극 (5-101), 활성층 (4-101), 전기 저항층 (4-102), 및 드레인 전극 (5-102) 의 순서로, 기판의 표면과 평행인 방향으로 배열된다. 이러한 구성에 따르면, 활성층 (4-101) 은 드레인 전극 (5-102) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-102) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어서 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-101) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-102) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다. 또한, 소스 전극 (5-101) 및 드레인 전극 (5-102) 은 물론 도 14 에 도시된 구조에서 서로 대체될 수도 있고, 이러한 경우에서, 소스 전극 (5-101) 은 전기 저항층 (4-102) 과 접속된다.
도 15 는, 역 스태거 구조의 일 예로서, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 구조를 도시하는 모식도이다. 게이트 절연층 (113) 상에, 전기 저항층 (4-112a 및 4-112b) 및 활성층 (4-111) 이 패터닝에 의해 형성되어, 이들은 소스 전극 (5-111), 전기 저항층 (4-112a), 활성층 (4-111), 전기 저항층 (4-112b), 및 드레인 전극 (5-112) 의 순서로, 기판의 표면과 평행인 방향으로 배열된다. 이러한 구성에 따르면, 활성층 (4-111) 은 소스 전극 (5-111) 및 드레인 전극 (5-112) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-112a 및 4-112b) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-111) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-112a 및 4-112b) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다.
도 16 은, 역 스태거 구조의 일 예로서, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 구조를 도시하는 모식도이다. 게이트 절연층상에, 전기 저항층 (4-122) 및 활성층 (4-121) 이 패터닝에 의해 형성되어, 이들은 소스 전극 (5-121), 전기 저항층 (4-122), 활성층 (4-121), 및 드레인 전극 (5-122) 의 순서로, 기판의 표면과 평행인 방향으로 배열된다. 이러한 구성에 따르면, 활성층 (4-121) 은 소스 전극 (5-121) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-122) 을 통해 간접적으로 접속된다.
게이트 전극으로의 전압의 인가에 의해 채널이 형성되어 트랜지스터가 ON 상태가 되게 할 때, 트랜지스터의 전계 효과 이동도가 더 높아져서, 채널이 되는 활성층 (4-121) 이 높은 전기 전도도를 갖기 때문에 높은 ON 전류가 획득될 수 있다. 전압이 게이트 전극에 인가되지 않고 채널이 형성되지 않는 OFF 상태에서, 높은 전기 저항을 갖는 전기 저항층 (4-122) 은 OFF 전류를 낮게 유지한다. 따라서, ON-OFF 비율이 현저하게 개선된다. 또한, 도 16 에 도시된 구조에서의 소스 전극 (5-121) 과 드레인 전극 (5-122) 은 물론 상호교환될 수도 있고, 이러한 경우에, 드레인 전극 (5-122) 은 전기 저항층 (4-122) 과 접속된다.
도 17 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 상부 게이트 구조를 도시하는 모식도이다. 절연층상에, 활성층 (4-131) 이 형성되며, 전기 저항층 (4-132a 및 4-132b) 이 패터닝에 의해 활성층 (4-131) 상에 형성되어, 전기 저항층 (4-132a) 은 소스 전극 (5-131) 과 활성층 (4-131) 사이에 배치되며, 전기 저항층 (4-132b) 은 드레인 전극 (5-132) 과 활성층 (4-131) 사이에 배치된다. 이러한 구성에 따르면, 활성층 (4-131) 은 소스 전극 (5-131) 및 드레인 전극 (5-132) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-132a 및 4-132b) 을 통해 간접적으로 접속된다. 따라서, 상술한 본 발명의 이점들이 유사한 방식으로 획득될 수 있다.
도 18 은, 본 발명에 따른 박막 전계 효과 트랜지스터의 또 다른 예인 상부 게이트 구조를 도시하는 모식도이다. 절연층상에, 활성층 (4-141) 이 형성되며, 전기 저항층 (4-142) 은, 소스 전극 (5-141) 과 활성층 (4-141) 사이에 배치되도록 패터닝에 의해 활성층 (4-141) 상에 형성된다. 이러한 구성에 따르면, 활성층 (4-141) 은 소스 전극 (5-141) 에 전기적으로 직접 접속되지 않고, 전기 저항층 (4-142) 을 통해 간접적으로 접속된다. 따라서, 상술한 본 발명의 이점들이 유사한 방식으로 획득될 수 있다. 또한, 도 18 에 도시된 구조에서의 소스 전극 (5-141) 및 드레인 전극 (5-142) 은 물론 상호교환될 수도 있고, 이러한 경우에, 드레인 전극 (5-142) 은 전기 저항층 (4-142) 과 접속된다.
도 19 는, 본 발명에 따른 TFT 디바이스를 이용하는 액티브 매트릭스 구동형 액정 디스플레이의 등가 회로의 모식도이다. 본 발명에 따른 디스플레이의 회로는 도 19 에 도시된 회로에 특별하게 한정되지 않는다. 종래에 공지된 회로가 그대로 적용될 수도 있다.
2) 전기 전도도
이제, 본 발명과 관련된 활성층 및 전기 저항층의 전기 전도도를 설명한다.
전기 전도도는, 물질이 얼마나 많은 전기를 전도할 수 있는지를 나타내는 물성값이다. 물질의 캐리어 농도를 n 으로 나타내고, 캐리어 이동도를 μ 으로 나타낼 때, 물질의 전기 전도도 σ 는 다음과 같이 표현된다.
σ = neμ
활성층 또는 전기 저항층이 n-형 반도체로 구성될 때, 캐리어는 전자이다. 이러한 경우에서, 캐리어 농도를 전자 캐리어의 농도라 칭하며, 캐리어 이동도를 전자 이동도라 칭한다. 반대로, 활성층 또는 전기 저항층이 p-형 반도체로 구성될 때, 캐리어는 정공이다. 이러한 경우에서, 캐리어 농도를 정공 캐리어의 농도라 칭하며, 캐리어 이동도를 정공 이동도라 칭한다. 또한, 물질의 캐리어 농도 및 캐리어 이동도는 홀 (Hall) 측정에 의해 결정될 수 있다.
<전기 전도도 결정 방법>
막의 전기 전도도는, 막의 두께가 알려진 경우에, 막의 시트 저항을 측정함으로써 결정될 수 있다. 반도체의 전기 전도도는 온도에 의존하여 변화하며, 본 명세서에 언급하는 전기 전도도는 실온 (20℃) 에서의 전기 전도도를 칭한다.
3) 게이트 절연층
게이트 절연층에 대해, SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등과 같은 절연체, 또는 이들중 적어도 2개를 함유하는 혼합 액정 화합물이 이용된다. 또한, 폴리이미드와 같은 고분자 절연체가 게이트 절연층에 이용될 수도 있다.
바람직하게는, 게이트 절연층은 10 nm 내지 10 ㎛ 의 두께를 갖는다. 누설 전류를 감소시키고 전압 내성을 상승시키기 위해, 게이트 절연층을 특정 범위로 더 두껍게 할 필요가 있다. 그러나, 게이트 절연층의 두께에서의 증가는 TFT 를 구동하는데 필요한 전압에서의 상승을 발생시킨다. 따라서, 바람직하게는, 게이트 절연층의 두께는, 무기 절연체에 대해서는 50 nm 내지 1000 nm 이며, 고분자 절연체에 대해서는 0.5 ㎛ 내지 5 ㎛ 이다. 특히, TFT 가 두껍게 이루어질 때에도 저전압으로 구동될 수 있기 때문에, 게이트 절연층에 대해, HfO2 와 같은 고유전 상수를 갖는 절연체를 이용하는 것이 특히 바람직하다.
4) 활성층 및 전기 저항층
본 발명에서의 활성층 및 전기 저항층에 대해, 바람직하게는, 산화물 반도체를 이용한다. 특히, 비정질 산화물 반도체가 바람직하다. 산화물 반도체, 특히, 비정질 산화물 반도체의 막은 저온에서 형성될 수 있어서, 플라스틱과 같은 수지로 이루어진 가요성 기판상에서 제조될 수 있다. 저온에서 제조될 수 있는 양호한 비정질 산화물 반도체는, 일본 공개 특허 공보 제 2006-165529 호에 개시되어 있는 바와 같은, In 을 함유하는 산화물, In 및 Zn 을 함유하는 산화물, 및 In, Ga 및 Zn 을 함유하는 산화물을 포함한다. 이들의 조성 구조를 고려하면, InGaO3(ZnO)m 의 비정질 산화물 반도체 (m 은 6 미만의 자연수) 가 바람직하다는 것이 알려져 있다. 이들 산화물 반도체는 전자가 캐리어로서 기능하는 n-형 반도체이다. 물론, ZnO/Rh2O3, CuGaO2 및 SrCu2O2 와 같은 p-형 산화물 반도체가 활성층 및 전기 저항층에 이용될 수도 있다.
구체적으로는, 본 발명에 따른 비정질 산화물 반도체는 바람직하게는 In-Ga-Zn-O 를 포함하는 구성을 갖는다. 바람직하게는, 비정질 산화물 반도체는, 결정 상태에서 InGaO3(ZnO)m (m 은 6 미만의 자연수) 의 조성을 갖는 비정질 산화물 반도체이다. 특히, InGaZnO4 가 더욱 바람직하다. 이러한 조성의 비정질 산화물 반도체는, 전자 이동도가 전기 전도도에서의 증가와 함께 증가하는 경향이 있다는 특징을 갖는다. 또한, 전기 전도도의 제어에 관하여, 전기 전도도가 막 형성 동안 산소의 부분 압력을 제어함으로써 제어될 수 있다는 것이 일본 공개 특허 공보 제 2006-165529 호에 개시되어 있다.
물론, 산화물 반도체 뿐만 아니라, Si 및 Ge 와 같은 무기 반도체, GaAs 와 같은 화합물 반도체, 및 펜타신, 폴리티오펜과 같은 유기 반도체 재료, 카본 나노튜브 등이 활성층 및 전기 저항층에 대해 이용될 수 있다.
<활성층 및 전기 저항층의 전기 전도도>
본 발명의 활성층은, 게이트 절연층 근처에 있으며, 그것의 전기 전도도가 소스 전극 및 드레인 전극 근처에 있는 전기 저항층의 전기 전도도 보다 높은 것을 특징으로 한다.
전기 저항층의 전기 전도도에 대한 활성층의 전기 전도도의 비율 (즉, 활성층의 전기 전도도/전기 저항층의 전기 전도도) 은 바람직하게는, 101 내지 1010 이며, 더욱 바람직하게는, 102 내지 108 이다. 활성층의 전기 전도도는 바람직하게는, 10-4 Scm-1 이상 102 Scm-1 미만이며, 더욱 바람직하게는, 10-1 Scm-1 이상 102 Scm-1 미만이다.
전기 저항층의 전기 전도도는 바람직하게는, 10-2 Scm-1 이하, 더욱 바람직하게는, 10-9 Scm-1 이상 10-3 Scm-1 미만이다.
<활성층 및 전기 저항층의 두께>
바람직하게는, 전기 저항층은 활성층 보다 두껍다. 더욱 바람직하게는, 활성층의 두께에 대한 전기 저항층의 두께의 비율은 1 보다 크고 100 이하이며, 더욱 더 바람직하게는, 이 비율은 1 보다 크고 10 이하이다.
바람직하게는, 활성층의 두께는 1 nm 내지 100 nm 이며, 더욱 바람직하게는, 2.5 nm 내지 30 nm 이다. 바람직하게는, 전기 저항층의 두께는 5 nm 내지 500 nm 이며, 더욱 바람직하게는 10 nm 내지 100 nm 이다.
상술한 바와 같이 배열된 활성층 및 전기 저항층의 이용은, 106 이상의 ON-OFF 비율 및 10 cm2/V/sec 이상의 높은 이동도를 특징으로 하는 TFT 를 달성한다.
<전기 전도도를 조정하는 수단>
활성층 및 전기 저항층이 산화물 반도체로 구성되는 경우에, 전기 전도도를 조정하는 수단은 아래의 아이템 (1) 내지 (4) 에 기재된 것이다.
(1) 산소 결함에 의한 조정
산소 결여가 산화물 반도체에서 이루어질 때, 캐리어 전자가 생성되고, 이것은 전기 전도도에서의 증가를 발생시킨다는 것이 공지되어 있다. 따라서, 산화물 반도체의 전기 전도도는 산소 결여의 양을 조정함으로써 제어될 수 있다. 구체적으로는, 산소 결여의 양을 제어하는 수단은, 막 형성 시간 동안의 산소의 부분 압력, 및 막 형성 이후 후처리시의 산소 농도 및 처리 시간을 조정하는 것을 포함한다. 구체적으로는, 이러한 후처리의 예로는, 100 ℃ 이상의 온도에서의 열처리, 산소 플라즈마에 의한 프로세싱, 및 UV 오존 처리를 포함한다. 이들 중에서, 막 형성 시간 동안 산소의 부분 압력을 제어하는 것을 포함하는 방법이 생산성의 관점에서 바람직하다. 일본 공개 특허 공보 제 2006-165529 호에는, 산화물 반도체의 전기 전도도가 막 형성 시간 동안 산소의 부분 압력을 조정함으로써 제어될 수 있다는 것이 개시되어 있으며, 따라서, 이러한 방법을 이용할 수 있다.
(2) 조성비에 의한 조정
산화물 반도체의 금속의 조성비를 변경함으로써 전기 전도도가 변화될 수 있다는 것이 공지되어 있다. 예를 들어, 일본 공개 특허 공보 제 2006-165529 호에는, InGaZn1-xMgxO4 의 경우에서, Mg 의 퍼센티지의 증가와 함께 전기 전도도가 낮아진다는 것이 개시되어 있다. 또한, (In2O3)1-x(ZnO)x 의 산화물의 전기 전도도는, Zn/In 비율이 10% 이상일 때 Zn 의 퍼센티지의 증가와 함께 낮아진다는 것이 보고되었다 ("TOMEI DOUDENMAKU NO SINTENKAI Ⅱ (Developments of Transparent Conductive Films Ⅱ)" pages 34-35, CMC Publishing CO., LTD.). 구체적으로는, 예를 들어, 스퍼터링에 의해 막을 형성하는 방법의 경우에서 조성비를 변경하는 수단은 상이한 조성비를 갖는 타겟을 이용하는 수단을 포함한다. 또 다른 방법으로는, 다중 타겟이 공동 스퍼터링될 수도 있고, 이것은 타겟들에 대한 스퍼터링 레이트를 개별적으로 조정함으로써, 형성된 막의 조성비를 변경시킨다.
(3) 불순물에 의한 조정
일본 공개 특허 공보 제 2006-165529 호에는, La, Na, Mn, Ni, Pd, Cu, Cd, C, N 및 P 와 같은 원소가 불순물로서 산화물 반도체에 선택적으로 첨가될 때, 전자 캐리어의 농도가 감소될 수 있고, 따라서, 전기 전도도가 낮아질 수 있다는 것이 개시되어 있다. 불순물을 첨가하는 수단은, 산화물 반도체 및 불순물의 공-증착, 및 이미 형성된 산화물 반도체 막을 불순물 원소의 이온으로 이온-도핑하는 것을 포함한다.
(4) 산화물 반도체 재료에 의한 조정
상기 아이템 (1) 내지 (3) 에서, 동일한 산화물 반도체 계의 전기 전도도를 조정하는 방법을 설명하였지만, 이 전기 전도도는 산화물 반도체 재료를 변경함으로써 변화될 수 있다. SnO2 계 산화물 반도체의 전기 전도도가 In2O3 계 산화물 반도체 보다 낮다는 것이 공지되어 있다. 이러한 방식으로, 전기 전도도는 산화물 반도체 재료를 변경함으로써 조정될 수 있다. 특히, 낮은 전기 전도도를 갖는 산화물 재료로서, Al2O3, Ga2O3, ZrO2, Y2O3, Ta2O3, MgO, HfO3 등과 같은 산화물 절연체 재료가 공지되어 있으며, 이들 재료를 이용하는 것이 가능하다.
전기 전도도를 조정하는 수단으로서, 상기 (1) 내지 (4) 에서 언급한 수단이 독립적으로 또는 조합하여 이용될 수도 있다.
<활성층 및 전기 저항층 형성 방법>
활성층 및 전기 저항층의 막을 형성하는 수단으로서, 산화물 반도체의 다결정 소결체를 타겟으로서 이용하는 기상 막 형성 방법을 채용하는 것이 적합하다. 기상 막 형성 방법 중에서, 스퍼터링 방법 및 펄스 레이저 증착법 (PLD 법) 이 적합하다. 양산성의 관점에서, 스퍼터링 방법이 바람직하다.
예를 들어, RF 마그네트론 스퍼터링 증착법에 의해, 진공도 및 산소의 유량을 제어하면서 막이 형성될 수 있다. 산소의 유량이 높아질수록, 전기 전도도를 낮아지게 할 수 있다.
종래의 X-레이 회절에 의해, 막이 비정질막이다는 것이 확인될 수 있다.
막의 두께는, 접촉 침형 표면 프로파일 측정법에 의해 결정될 수 있다. 조성비는 RBS (러더퍼드 백스캐터링 분광) 분석법에 의해 결정될 수 있다.
5) 게이트 전극
본 발명에 따르면, Al, Mo, Cr, Ta, Ti, Au, 또는 Ag 와 같은 금속; Al-Nd 또는 APC 와 같은 합금; 예를 들어, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐-주석 (ITO), 또는 산화 인듐-아연 (IZO) 의 금속 산화 도전성 막; 폴리아닐린, 폴리티오펜 또는 폴리피롤과 같은 유기 도전성 화합물, 또는 이들의 혼합물이 게이트 전극에 바람직하다.
게이트 전극의 두께는, 바람직하게는 10 nm 내지 1000 nm 이다.
이 전극을 형성하는 방법은 특별하게 제한되지 않는다. 이 막은, 상술한 재료와의 적합성을 고려하여, 인쇄법 및 코팅법과 같은 습식 방법, 진공 증착법, 스퍼터링법 및 이온 플레이팅법과 같은 물리적 방법, CVD 및 플라즈마 CVD 방법과 같은 화학적 방법 등으로부터 적절하게 선택된 방법에 따라 기판상에 형성될 수 있다. 예를 들어, ITO 가 선택될 때, 막은 DC 또는 RF 스퍼터링법, 진공 증착법, 또는 이온 플레이팅법에 따라 형성될 수 있다. 또한, 유기 도전성 화합물이 게이트 전극의 재료로서 선택되는 경우에, 막 형성은 습식 막 형성 방법에 따라 수행될 수 있다.
6) 소스 전극 및 드레인 전극
본 발명에 따르면, Al, Mo, Cr, Ta, Ti, Au 및 Ag 와 같은 금속; Al-Nd 및 APC 와 같은 합금; 예를 들어, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐-주석 (ITO) 및 산화 인듐-아연 (IZO) 의 금속 산화물 도전성 막; 및 폴리아닐린, 폴리티오펜 및 폴리피롤과 같은 유기 도전성 화합물, 및 이들의 혼합물이 소스 전극 및 드레인 전극의 재료에 적합하다.
소스 전극 및 드레인 전극의 두께는 바람직하게는 10 nm 내지 1000 nm 이다.
이 전극을 형성하는 방법은 특별하게 제한되지 않는다. 이 막은, 상술한 재료와의 적합성을 고려하여, 인쇄법 및 코팅법과 같은 습식 방법, 진공 증착법, 스퍼터링법 및 이온 플레이팅법과 같은 물리적 방법, CVD 및 플라즈마 CVD 방법과 같은 화학적 방법 등으로부터 적절하게 선택된 방법에 따라 기판상에 형성될 수 있다. 예를 들어, ITO 가 선택될 때, 막은 DC 또는 RF 스퍼터링법, 진공 증착법, 이온 플레이팅법 등에 따라 형성될 수 있다. 또한, 유기 도전성 화합물이 소스 전극 및 드레인 전극의 재료로서 선택되는 경우에, 막 형성은 습식 막 형성 방법에 따라 수행될 수 있다.
7) 기판
본 발명에 따르면, 여기에서 사용되는 기판은 특별하게 제한되지 않는다. 예를 들어, YSZ (지르코니아 안정화 이트륨) 및 유리와 같은 무기 재료; 및 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트 및 폴리에틸렌 나프탈레이트와 같은 폴리에스테르, 및 폴리스티렌, 폴리카보네이트, 폴리에테르 술폰, 폴리아릴레이트, 알릴 디글리콜 카보네이트, 폴리이미드, 폴리시클로올레핀, 노르보넨 수지, 및 폴리클로로트리플루오로에틸렌과 같은 합성 수지를 포함하는 유기 재료가 기판에 대해 적합하다. 상술한 유기 재료의 경우에서, 내열성, 치수 안정성, 내용제성, 전기절연성, 가공성, 낮은 가스 투과성, 낮은 흡습성 등에서 우수한 재료가 기판에 바람직하다.
본 발명에 따르면, 가요성 기판을 이용하는 것이 특히 바람직하다. 가요성 기판에 이용된 재료에 대하여, 높은 투과율을 갖는 유기 플라스틱 막이 바람직하다. 예를 들어, 다음의 재료 : 폴리에틸렌 테레프탈레이트, 폴리부틸렌 프탈레이트 및 폴리에틸렌 나프탈레이트와 같은 폴리에스테르; 및 폴리스티렌, 폴리카보네이트, 폴리에테르 술폰, 폴리아릴레이트, 폴리이미드, 폴리시클로올레핀, 노르보넨 수지, 및 폴리클로로트리플루오로에틸렌과 같은 플라스틱 막이 사용될 수 있다. 또한, 이러한 막 형상 플라스틱 기판이, 절연이 불충한 경우에는 절연층, 수분 및 산소가 기판을 투과하는 것을 방지하는 가스 배리어층, 막 형상 플라스틱 기판의 평탄성 및 전극 또는 활성층과의 밀착성을 향상시키는 언더코트 층 등을 갖는 것이 바람직하다.
바람직하게는, 가요성 기판의 두께는 50 ㎛ 내지 500 ㎛ 이다. 이것은, 가요성 기판의 두께가 50 ㎛ 미만일 때, 기판 자체가 충분한 평탄성을 유지하는 것이 어렵고, 가요성 기판이 500 ㎛ 보다 두꺼울 때, 기판 자체를 자유롭게 구부리는 것이 어려워지고, 즉, 기판의 가요성이 불충분하게 되기 때문이다.
8) 보호 절연막
필요한 경우에, TFT 상에 보호 절연막이 제공될 수도 있다.
이 보호 절연막은, 활성층 및 전기 저항층을 포함하는 반도체 층이 공기에 의해 열화되는 것을 방지하며, TFT 상에 형성된 디바이스를 TFT 로부터 절연하는 기능을 갖는다.
보호 절연막에 대한 재료의 특정 예로는, MgO, SiO, SiO2, Al2O3, GeO, NiO, CaO, BaO, Fe2O3, Y2O3, TiO2 등과 같은 금속 산화물; SiNx, SiNxOy 등과 같은 금속 질화물; MgF2, LiF, AlF3, CaF2 등과 같은 금속 플루오르화물; 폴리에틸렌; 폴리프로필렌; 폴리메틸 메타크릴레이트; 폴리이미드; 폴리유레아; 폴리테트라플루오로에틸렌; 폴리클로로트리플루오로에틸렌; 폴리디클로로디플루오로에틸렌; 클로로트리플루오로에틸렌과 디클로로디플루오로에틸렌의 공중합체; 테트라플루오로에틸렌과 적어도 하나의 코모노머를 함유하는 모노머 혼합물을 공중합함으로써 획득된 공중합체; 공중합 주쇄 (main chain) 에서 환상 구조를 각각 갖는 플루오르 함유 공중합체; 1 % 이상의 흡수율을 각각 갖는 흡수성 재료; 0.1 % 이하의 흡수율을 각각 갖는 방습성 물질 등을 포함한다.
보호 절연막을 형성하는 방법에 관하여 특별한 제한이 없다. 예를 들어, 진공 증착법, 스퍼터링 방법, 반응 스퍼터링 방법, MBE (분자 빔 에픽택셜) 방법, 클러스터 이온 빔 방법, 이온 플레이팅 방법, 플라즈마 중합 방법 (고주파 여기 이온 플레이팅 방법), 플라즈마 CVD 방법, 레이저 CVD 방법, 열 CVD 방법, 가스 소스 CVD 방법, 코팅 방법, 인쇄법, 또는 전사법이 적용될 수도 있다.
9) 후처리
필요한 경우에, 열처리가 TFT 에 대한 후처리로서 실시될 수도 있다. 이 열처리는 100 ℃ 이상에서 공기 또는 질소 분위기하에서 수행된다. 이 열처리는, 막 형성 이후에 또는 TFT 제조 단계의 최종 단계에서 실시될 수도 있다. 이 열처리는, TFT 의 세트내의 TFT 특성의 변동이 방지되며, 구동 안정성이 향상된다는 결과를 갖는다.
2. 디스플레이
본 발명에 따른 전계 효과형 박막 트랜지스터는, 바람직하게는, 그 내부에 통합된 액정 또는 EL 디바이스를 이용하는 이미지 디스플레이에 이용되며, 특히 평면 패널 디스플레이 (Flat Panel Display : FPD) 에 이용된다. 더욱 바람직하게는, 유기 플라스틱 막과 같은 가요성 기판이 그 기판으로서 이용되는 가요성 디스플레이에 이용된다. 특히, 본 발명에 따른 전계 효과형 박막 트랜지스터는 높은 이동도를 가지며, 따라서, 유기 EL 디바이스를 통합한 디스플레이, 가요성 유기 EL 디스플레이에 이용되는 것이 가장 바람직하다.
(애플리케이션)
본 발명에 따른 전계 효과형 박막 트랜지스터는, 그 내부에 통합된 액정 또는 EL 디바이스를 이용하는 이미지 디스플레이에 이용될 수 있으며, 특히 FPD 의 스위칭 디바이스 또는 구동 디바이스로서 이용될 수 있다. 가요성 FPD 디바이스의 스위칭 디바이스 또는 구동 디바이스로서 전계 효과형 박막 트랜지스터를 이용하는 것이 적합하다. 또한, 본 발명에 따른 전계 효과형 박막 트랜지스터를 통합한 디스플레이는, 이동 전화 디스플레이, 개인 보조 단말기 (PDA), 컴퓨터 디스플레이, 자동차 정보 디스플레이, TV 모니터, 및 일반 조명과 같은 광범위한 애플리케이션을 갖는다.
디스플레이에 부가하여, 본 발명에 따른 전계 효과형 박막 트랜지스터는, 예를 들어, 전계 효과형 박막 트랜지스터가 유기 플라스틱 막과 같은 가요성 기판상에 형성되는 IC 카드, ID 태그에 광범위하게 적용될 수 있다.
본 명세서에서 언급한 모든 간행물, 특허 출원, 및 기술 표준은, 각각의 개별 간행물, 특허 출원, 또는 기술 표준이 참조로 통합되는 것으로 구체적으로 및 개별적으로 나타냈지만, 동일한 범위로 참조로서 여기에 통합된다.
실시예
이하, 본 발명에 따른 박막 전계 효과 트랜지스터를 실시예들에 기초하여 설명한다. 그러나, 본 발명은 이 실시예들에 한정되지 않는다.
실시예 1
1. 전기 저항층 및 활성층의 제작
<조건 1>
타겟으로서 InGaZnO4 의 조성을 갖는 다결정 소결체를 이용하여, 아르곤 (Ar) 및 산소 (O2) 유량이 각각 12 sccm 및 0.2 sccm 이고, RF 전력이 200 와트이며, 압력이 0.4 Pa 인 조건하에서 RF 마그네트론 스퍼터링 진공 증착을 수행하였다.
<조건 2>
O2 유량이 0.6 sccm 으로 변경된 것을 제외하고는 조건 1 과 유사한 조건하에서 RF 마그네트론 스퍼터링 진공 증착을 수행하였다.
<조건 3>
O2 유량이 1.4 sccm 으로 변경된 것을 제외하고는 조건 1 과 유사한 조건하에서 RF 마그네트론 스퍼터링 진공 증착을 수행하였다.
<조건 4>
O2 유량이 1.5 sccm 으로 변경된 것을 제외하고는 조건 1 과 유사한 조건하에서 RF 마그네트론 스퍼터링 진공 증착을 수행하였다.
<조건 5>
O2 유량이 1.8 sccm 으로 변경된 것을 제외하고는 조건 1 과 유사한 조건하에서 RF 마그네트론 스퍼터링 진공 증착을 수행하였다.
조건 1 내지 5 하에서, 무알카리 유리 기판 (코닝 #1737) 상에 100 nm 의 층을 직접 제공한, 물성 측정용 샘플을 제작하였다. 물성 측정용 샘플을 종래의 X-레이 회절법으로 분석하였다. 그 결과, 형성된 막이 비정질 막이다는 것을 확인하였다. 또한, 물성 측정용 샘플의 전기 전도도를 측정하였고, 홀 측정법에 의해 캐리어 농도 및 조성비를 측정하였다. 표 1 은 그 측정 결과를 나타낸다.
- 전기 전도도 측정 방법 -
물성 측정용 샘플의 전기 전도도를 샘플의 측정된 시트 저항 및 막 두께에 기초한 계산에 의해 결정하였다. 여기서, 시트 저항을 ρ(Ω/□) 로 표현하고, 두께를 d (cm) 로 표현할 때, 전기 전도도 σ (Scm-1) 는 식 σ = 1/(ρ×d) 에 의해 계산된다.
이 실시예에서, 20 ℃ 의 환경에서, 107 (Ω/□) 미만의 시트 저항을 갖는 물성 측정용 샘플의 영역에 대해 Loresta GP (Mitsubishi Chemical Corp 제조) 에 의해 측정을 행하였고, 107 (Ω/□) 이상의 시트 저항의 영역에 대해 Hiresta UP (Mitsubishi Chemical Corp 제조) 에 의해 측정을 행하였다. 물성 측정용 샘플의 막 두께의 측정에 있어서, 접촉 침형 표면 프로파일러 DekTak-6M (ULVAC, Inc 제조) 을 사용하였다.
- 홀 효과 측정법에 의한 캐리어 농도의 측정 -
홀 효과를 측정하기 위해, ResiTest8300 (TOYO Corporation 제조) 를 사용하여 물성 측정용 샘플의 캐리어 농도를 결정하였다. 20 ℃ 의 환경하에서 홀 효과 측정을 수행하였다. 홀 효과 측정을 행함으로써, 캐리어 농도 뿐만 아니라 캐리어의 정공 이동도가 결정될 수 있다.
- 조성비 측정 방법 -
RBS (러더퍼드 백스캐터링 분광) 분석법에 의해 물성 측정용 샘플의 조성비를 결정하였다.
표 1
Figure 112014090440130-pat00001
표 1 로부터, 산화물 반도체 InGaZnO4 의 스퍼터 막에 관하여, 스퍼터링 동안의 산소 유량의 증가, 즉, 스퍼터 막에서의 산소 농도의 증가는 전기 전도도 및 정공 이동도를 감소시킨다는 것을 나타낸다. 또한, 조성비에 관하여, Zn/In 비율의 증가는 전기 전도도 및 정공 이동도를 감소시킨다는 것을 나타낸다.
2. TFT 디바이스의 제작
본 발명의 TFT 디바이스 1 및 2 와 비교 TFT 디바이스 1 및 2 를 제작하였다. 본 발명의 TFT 디바이스 1 및 2 와 비교 TFT 디바이스 1 및 2 의 단면 구조를 도 20 에 도시하였다.
기판으로서, 무알카리 유리판 (코닝 #1737) 을 사용하였다. 이 기판을, 15 분 동안 순수 (pure water) 로, 15 분 동안 아세톤으로, 그리고 15 분 동안 다시 순수로, 이러한 순서로 초음파 세정하였다. 그러한 기판상에, 게이트 전극에 이용된 (30 nm 의 두께를 갖는) ITO 박막을, SnO2 함유율이 10 중량% 인 산화 인듐-주석 (ITO) 타겟 (인듐 : 주석 = 95 : 5 (몰비))을 이용하여 RF 마그네트론 스퍼터링 (43 ℃ 의 막형성 온도; 12 sccm 의 유량을 갖는 Ar 스퍼터 가스; 40 와트의 RF 전력; 및 0.4 Pa 의 막형성 압력의 조건하에서) 에 의해 형성하였다. 게이트 전극에 대한 ITO 의 패터닝을 스퍼터링 동안 새도우 마스크를 이용하여 수행하였다.
다음으로, 게이트 전극상에, 게이트 절연층을 후술하는 바와 같이 형성하였다.
(SiO2 의 타겟; 54 ℃ 의 막형성 온도; 12 sccm 의 유량을 갖는 Ar 스퍼터 가스; 2 sccm 의 유량을 갖는 O2 스퍼터 가스; 400 와트의 RF 전력; 및 0.4 Pa 의 막형성 압력의 조건하에서) 200 nm 의 막을 형성하기 위해 SiO2 의 RF 마그네트론 스퍼터링 진공 증착에 의해 게이트 절연층을 제공하였다. 게이트 절연층에 대한 SiO2 의 패터닝을 스퍼터링 동안 새도우 마스크를 이용하여 수행하였다.
이 위에, InGaZnO4 를 포함하는 전기 저항층 및 활성층의 세트를 제공하였다. 표 2 에, 본 발명의 TFT 디바이스 1 및 2 와 비교 TFT 디바이스 1 및 2 에서의 전기 저항층 및 활성층의 증착 조건과 증착 두께를 나타내었다. 전기 저항층 및 활성층의 증착 조건의 상세를, 상기 "전기 저항층 및 활성층의 제작" 에 설명하였다. 전기 저항층 및 활성층에서의 InGaZnO4 의 패터닝을, 상기 설명한 수단과 유사한 수단에 의해, 즉, 스퍼터링 동안 새도우 마스크를 이용하여 수행하였다.
다음으로, 전기 저항층 및 활성층 상에, 소스 전극 및 드레인 전극에 대한 ITO 를, (막형성 온도 43 ℃; 유량 12 sccm 을 갖는 Ar 스퍼터 가스; RF 전력 40 와트; 및 막형성 압력 0.4 Pa 의 조건하에서) RF 마그네트론 스퍼터링에 의해 40 nm 의 두께로 증착하였다. 소스 전극 및 드레인 전극의 패터닝을 스퍼터링 동안 새도우 마스크를 이용하여 수행하였다. 따라서, 200 ㎛ 의 채널 길이 (L) 와 1000 ㎛ 의 채널 폭 (W) 을 갖는 역 스태거 구조를 각각 갖는 본 발명의 TFT 디바이스 1 및 2 와 비교 TFT 디바이스 1 및 2 를 제작하였다.
3. 성능 평가
이렇게 획득된 TFT 디바이스에 관하여, TFT 의 전계 효과 이동도 및 ON-OFF 비율을 평가하기 위해, 포화 영역 드레인 전압 Vd = 40 V (-20 V ≤ Vg ≤ 40 V 를충족하는 게이트 전압) 에서 TFT 전달 특성의 측정을 수행하였다. TFT 전달 특성의 측정은 반도체 파라미터 분석기 4156C (Agilent Technologies, Inc 제조) 를 이용하여 수행하였다.
도 5 는, 수평축이 게이트 전압 Vg 를 나타내고 수직축이 드레인 전류 Id 를 나타내는, 디바이스의 TFT 전달 특성을 도시하는 전류-전압 특성 곡선을 도시한다.
- 전계 효과 이동도를 계산하는 방법 -
포화 영역에서의 전계 효과 이동도 (μ) 는, 다음의 식에 의해 TFT 전달 특성으로부터 결정될 수 있다.
μ= (2L/W × Cox) × (∂Id1/2/∂Vg)
여기서, L 은 채널 길이를 나타내고, W 는 채널 폭을 나타내고, Cox 는 게이트 절연층의 정전 용량을 나타내며, Id 는 드레인 전류를 나타내며, Vg 는 게이트 전압을 나타낸다.
- ON-OFF 비율을 계산하는 방법 -
ON-OFF 비율을, TFT 전달 특성으로부터, 구체적으로는, 드레인 전류 Id 의 최소값 (Idmin) 에 대한 드레인 전류 Id 의 최대값 (Idmax) 의 비율, 즉, Idmax/Idmin 으로부터 결정하였다.
도 5 에 나타낸 TFT 전달 특성의 측정의 결과로부터 획득된 TFT 특성을 표 2 에 제공하였다. 표 2 에 나타낸 결과로부터, 본 발명의 디바이스 1 및 2 가 높은 전계 효과 이동도 및 높은 ON-OFF 비율을 갖고, 비교용 디바이스 보다 성능에서 우수하다는 것을 나타낸다. 한편, 활성층이 중간 전도도를 갖는 하나의 층으로 이루어진 비교 디바이스 1 은 낮은 전계 효과 이동도를 갖는다. 또한, 활성층 및 전기 저항층이 서로 바뀐, 즉, 낮은 전기 전도도를 갖는 활성층 및 높은 전기 전도도를 갖는 전기 저항층의 비교 디바이스 2 는 극히 낮은 ON-OFF 비율을 갖는다.
상기로부터 명백한 바와 같이, 활성층이 높은 전기 전도도를 갖고 전기 저항층이 낮은 전기 전도도를 갖도록 TFT 디바이스가 본 발명에 따라 구성되는 경우에, 이 디바이스는 높은 전계 효과 이동도 및 큰 ON-OFF 비율을 나타내며, 따라서, 예상할 수 없는 우수한 성능을 갖는다는 것을 발견하였다.
표 2
Figure 112014090440130-pat00002
실시예 2
1. 본 발명의 TFT 디바이스 3 의 제작
게이트 전극을 구성하는 30 nm 두께의 ITO 막을 40 nm 두께의 몰리브덴 막으로 변경하고, 전기 저항층을 실시예 1 의 전기 저항층의 제작에 대한 조건 5에 따라 제작하였다는 것을 제외하고는 본 발명의 TFT 디바이스 1 의 제작에 따라 본 발명의 TFT 디바이스 3 를 제작하였다. 또한, 전기 저항층 및 활성층의 두께를 각각 30 nm 및 20 nm 로 변경하였다. 몰리브덴 막을 (380 와트의 DC 전력; 12 sccm 의 유량을 갖는 Ar 스퍼터 가스; 및 0.4 Pa 의 압력의 스퍼터링 조건하에서) DC 마그네트론 스퍼터링 증착법에 의해 형성하였다.
2. 성능 평가
실시예 1 과 유사한 방식으로 TFT 디바이스 성능에 관하여 디바이스 3를 평가하였다. 그 평가 결과를 표 2 에 제공하였다.
본 발명의 TFT 디바이스 3 이, 여전히 높은 전계 효과 이동도 및 여전히 높은 ON-OFF 비율을 가지며, 본 발명의 TFT 디바이스 1 및 2 보다 우수한 성능을 갖는다는 것을 발견하였다. 그러나, TFT 전달 특성의 측정을 반복적으로 수행할 때, 본 발명의 TFT 디바이스 1 및 2 가 본 발명의 TFT 디바이스 3 보다 ON-OFF 비율에서 더 작은 열화를 가지며 내구성에서 우수하다는 것을 알 수 있었다.
실시예 3
1. 본 발명의 TFT 디바이스 4 의 제작
막의 양면상에 폴리에틸렌 나프탈레이트로 이루어진 배리어 기능을 갖는 절연층을 포함하는 배리어를 갖는 막을 기판으로서 이용하고, 배리어 막상에 형성된 게이트 전극이 되는 30 nm 두께의 ITO 막을 40 nm 두께의 몰리브덴 막으로 변경한 것을 제외하고, 본 발명의 TFT 디바이스 1 의 제작에서의 공정과 유사한 방식으로 본 발명의 TFT 디바이스 4 를 제작하였다. 몰리브덴 막을 실시예 2 와 유사한 조건하에서 형성하였다.
SiON 의 증착을 형성함으로써 절연층을 제공하여 500 nm 두께를 갖는 막을 형성하였다. (Si3N4 의 타겟; 400 와트의 RF 전력; 12 sccm 의 유량을 갖는 Ar 가스; 3 sccm 의 유량을 갖는 O2 가스; 및 0.45 Pa 의 막형성 압력의 조건하에서) RF 마그네트론 스퍼터링법에 의해 SiON 을 증착하였다.
2. 성능 평가
실시예 1 과 유사한 방식으로 TFT 디바이스 성능에 관하여 디바이스 4 를 평가하였다. 그 평가 결과를 표 2 에 나타내었다.
본 발명의 TFT 디바이스 4 는, 유리 기판상에 제작한 본 발명의 TFT 디바이스 1 의 전계 효과 이동도 및 ON-OFF 비율에 필적하는 전계 효과 이동도 및 ON-OFF 비율을 나타내었다. 이러한 사실로부터, 본 발명에 따른 TFT 디바이스가, 유기 플라스틱 막으로 구성된 가요성 기판상에 제공될 때에도 우수한 높은 이동도 및 큰 ON-OFF 비율을 나타낸다는 것을 알 수 있다.
실시예 4
1. 본 발명의 TFT 디바이스의 제작
본 발명에 따른 상부 게이트형 TFT 디바이스를 다음의 절차에 따라 제작하였다. 이 실시예의 TFT 디바이스의 단면 구조를 도 21 에 도시하였다.
무알카리 유리판 (코닝 #1737) 을 실시예 1 에서와 같이 기판으로서 이용하고, 그 위에, 소스 전극 및 드레인 전극에 대한 ITO 막을 (40 nm 두께로) 형성하였다. 실시예 1 과 동일한 조건하에서 ITO 막을 형성하였다. 실시예 1 에서와 같이 새도우 마스크를 이용하여 소스 전극 및 드레인 전극의 패터닝을 수행하였다.
이 위에, 40 nm 의 두께를 갖는 전기 저항층을 조건 4 하에서 제공하였고, 10 nm 의 두께를 갖는 활성층을 실시예 1 의 조건 1 하에서 그 위에 제공하였다. 이들 층의 패터닝을 실시예 1 에서와 같이 새도우 마스크를 이용하여 수행하였다.
이 위에 또한, 200 nm 두께의 SiO2 막을 게이트 절연층으로서 제공하였다. SiO2 막을 실시예 1 과 동일한 조건하에서 형성하였다. 게이트 절연층의 패터닝을 실시예 1 에서와 같이 새도우 마스크를 이용하여 수행하였다.
그 다음에, 30 nm 의 두께를 갖는 ITO 를 게이트 전극으로서 제공하였다. 실시예 1 과 동일한 조건하에서 ITO 막을 형성하였다. 게이트 전극의 패터닝을 실시예 1 에서와 같이 새도우 마스크를 이용하여 수행하였다.
따라서, 200 ㎛ 의 채널 길이 (L) 및 1000 ㎛ 의 채널 폭 (W) 을 갖는 상부 게이트형 TFT 디바이스를 획득하였다.
2. 성능 평가
실시예 1 에서와 같이 TFT 디바이스 성능에 관하여 디바이스를 평가하였다. 그 결과, 전계 효과 이동도는 17.7 cm2/Vs 이었고, ON-OFF 비율은 3 × 106 이었다. 따라서, 상부 게이트형 TFT 의 경우에서도, 우수한 높은 이동도 및 큰 ON-OFF 비율이 달성되었다.
실시예 5
실시예 3 에서의 전기 저항층 및 활성층의 제작을 아래와 같이 변경한 것을 제외하고는, 실시예 1 과 유사한 절차에 의해 TFT 디바이스를 제작하였다. 아래에 제공된 조건에 따라, 게이트 절연층에 인접한 영역에서 활성층의 전기 전도도가 높고, 소스 전극 및 드레인 전극에 인접한 전기 저항층의 영역에서는 전기 전도도가 낮으며, 그 사이의 영역에서 전기 전도도가 연속적으로 변화하는 구조를 갖도록 활성층을 형성하였다. 도 22 는 이 실시예의 TFT 디바이스의 단면 구조를 도시한다.
<전기 저항층 및 활성층을 제작하는 조건>
실시예 1 과 동일한 스퍼터링 시스템을 이용하여 연속 전기 저항층 및 활성층을 제작하기 위해 InGaZnO4 의 타겟을 타겟으로서 이용하였다. 200 와트의 RF 전력, 12 sccm 의 유량을 갖는 Ar 스퍼터 가스, 및 0.4 Pa 의 압력의 스퍼터링 조건하에서, 산소 유량을 0.6 sccm 으로부터 1.8 sccm 으로 연속적으로 변화시키면서 50 nm 의 두께로 층을 형성하였다.
<성능 평가>
그렇게 제작된 TFT 디바이스를 실시예 1 에서와 같이 평가하였다. 그 결과, 디바이스는 우수한 TFT 특성, 즉, 8.9 cm2/Vs 의 이동도, 및 1.0 × 106 의 ON-OFF 비율을 나타내었다.
1 : 기판 2 : 게이트 전극
3 : 게이트 절연층 4-1 : 활성층
4-2 : 전기 저항층 5-1 : 소스 전극
5-2 : 드레인 전극

Claims (11)

  1. 기판상에, 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 포함하는 박막 전계 효과 트랜지스터로서,
    상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나와 상기 활성층 사이에 전기 저항층이 제공되고,
    상기 활성층은 산화물 반도체를 포함하고,
    상기 전기 저항층은 상기 활성층 보다 두껍고,
    상기 전기 저항층은 산화물 반도체를 포함하며,
    상기 활성층의 두께에 대한 상기 전기 저항층의 두께의 비율 (즉, 전기 저항층의 두께/활성층의 두께) 은 1 초과 10 이하이고,
    상기 활성층의 전기 전도도는 10-9 Scm-1 이상 10-3 Scm-1 미만인, 박막 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 활성층은 상기 게이트 절연층과 접촉하며, 상기 전기 저항층은 상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나와 접촉하는, 박막 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 전기 전도도는, 상기 활성층에 있어서의 상기 전기 저항층과 상기 활성층 사이에서 연속적으로 변화하는, 박막 전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 산화물 반도체는 비정질 산화물 반도체를 포함하는, 박막 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 활성층은 상기 전기 저항층의 산소 농도 보다 낮은 산소 농도를 갖는, 박막 전계 효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 산화물 반도체는, 인듐, 갈륨 및 아연으로 이루어진 그룹으로부터 선택된 하나 이상의 재료, 또는 인듐, 갈륨 및 아연으로 이루어진 그룹으로부터 선택된 재료의 조성물인 복합 산화물을 포함하는, 박막 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 산화물 반도체는 인듐 및 아연을 포함하며,
    상기 전기 저항층에서의 인듐 (In) 에 대한 아연 (Zn) 의 조성비, 즉, Zn/In 은 상기 활성층에서의 조성비 (Zn/In) 보다 큰, 박막 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 활성층의 전기 전도도는 10-1 Scm-1 이상 102 Scm-1 미만인, 박막 전계 효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 전기 저항층의 전기 전도도에 대한 상기 활성층의 전기 전도도의 비율 (즉, 활성층의 전기 전도도/전기 저항층의 전기 전도도) 은 102 내지 108 인, 박막 전계 효과 트랜지스터.
  10. 제 1 항에 있어서,
    상기 기판은 가요성 수지 기판인, 박막 전계 효과 트랜지스터.
  11. 제 1 항에 기재된 박막 전계 효과 트랜지스터를 포함하는, 디스플레이.
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