JP2000124456A - 高エネルギーギャップオフセット層構造を有するｔｆｔ素子 - Google Patents
高エネルギーギャップオフセット層構造を有するｔｆｔ素子Info
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Abstract
(57)【要約】
【課題】 ＬＣＤ画面品質を向上しうる高エネルギーギ
ャップオフセット層構造を有するＴＦＴ素子の提供。 【解決手段】 低−高エネルギーギャップ半導体層構造
を有し、上層にゲート電極を有するＴＦＴ素子（以下
に、上層ゲート電極ＴＦＴ素子と略称する）を提供し、
低エネルギーギャップ半導体層を伝導キャリアのチャネ
ル層とし、高エネルギーギャップオフセット層により伝
導キャリアの発生するエネルギーバンドからエネルギー
バンドへのトンネル現象を阻止し、ゲート誘因ドレイン
リーク電流を減らすことで、素子のオンオフ電流比を高
め、それにより大幅にＬＣＤの画面品質を高める効果を
提供する。
ャップオフセット層構造を有するＴＦＴ素子の提供。 【解決手段】 低−高エネルギーギャップ半導体層構造
を有し、上層にゲート電極を有するＴＦＴ素子（以下
に、上層ゲート電極ＴＦＴ素子と略称する）を提供し、
低エネルギーギャップ半導体層を伝導キャリアのチャネ
ル層とし、高エネルギーギャップオフセット層により伝
導キャリアの発生するエネルギーバンドからエネルギー
バンドへのトンネル現象を阻止し、ゲート誘因ドレイン
リーク電流を減らすことで、素子のオンオフ電流比を高
め、それにより大幅にＬＣＤの画面品質を高める効果を
提供する。
Description
【０００１】
【発明の属する技術分野】本発明は一種のＴＦＴ（薄膜
トランジスタ）素子に関し、特にＬＣＤ（液晶ディスプ
レイ）中に応用されて、オンオフ電流比を向上でき、Ｌ
ＣＤの画面品質を向上しうる高エネルギーギャップオフ
セット層構造を有するＴＦＴ素子に関する。
トランジスタ）素子に関し、特にＬＣＤ（液晶ディスプ
レイ）中に応用されて、オンオフ電流比を向上でき、Ｌ
ＣＤの画面品質を向上しうる高エネルギーギャップオフ
セット層構造を有するＴＦＴ素子に関する。
【０００２】
【従来の技術】ＬＣＤの画面品質の善し悪しは、灰階度
と解像度により決定される。灰階度とは同一画素が現出
可能な異なる明るさの程度を示し、解像度は単位面積当
たりの画素数、即ち画素密度を示す。そのうち、灰階度
は極めて重要である。素子をオフに切り換える時、画素
の伝導電流が非常に速いと、該素子が切り換え動作を明
確に行えなくなり、即ち素子が有効にオフとされずに、
ディスプレイに残像が残り画面品質を破壊する。このた
め、いかに素子のオフ電流を最低程度に抑制するかが、
画素灰階度に影響するキーポイントとなった。過去に
は、いずれも水平補償（ｈｏｒｉｚｏｎｔａｌ ｏｆｆ
ｓｅｔ）構造により素子オフ電流過高の問題を解決する
ほか、比較的高い抵抗領域を、ゲート電極辺縁とドレイ
ンコンタクト領域の間に、チャネル層と平行に設けて、
オフ状態にある素子伝導電流を大幅に減らす技術が採用
されており、この構造は多結晶ＴＦＴによく見られる。
総合すると、相当のオン電流を維持しながら、大幅に素
子オフ電流を減らすことにより、素子のオンオフ電流比
を高めて良好な灰階度表現を獲得することができる。
と解像度により決定される。灰階度とは同一画素が現出
可能な異なる明るさの程度を示し、解像度は単位面積当
たりの画素数、即ち画素密度を示す。そのうち、灰階度
は極めて重要である。素子をオフに切り換える時、画素
の伝導電流が非常に速いと、該素子が切り換え動作を明
確に行えなくなり、即ち素子が有効にオフとされずに、
ディスプレイに残像が残り画面品質を破壊する。このた
め、いかに素子のオフ電流を最低程度に抑制するかが、
画素灰階度に影響するキーポイントとなった。過去に
は、いずれも水平補償（ｈｏｒｉｚｏｎｔａｌ ｏｆｆ
ｓｅｔ）構造により素子オフ電流過高の問題を解決する
ほか、比較的高い抵抗領域を、ゲート電極辺縁とドレイ
ンコンタクト領域の間に、チャネル層と平行に設けて、
オフ状態にある素子伝導電流を大幅に減らす技術が採用
されており、この構造は多結晶ＴＦＴによく見られる。
総合すると、相当のオン電流を維持しながら、大幅に素
子オフ電流を減らすことにより、素子のオンオフ電流比
を高めて良好な灰階度表現を獲得することができる。
【０００３】将来の高解像度画質テレビジョンシステム
（ＨＤＴＶ）は、いかに画素の密度を高めて画面をクリ
アにするか、即ち一つの画素の占有面積をいかに小さく
するかがその開発の鍵となる。
（ＨＤＴＶ）は、いかに画素の密度を高めて画面をクリ
アにするか、即ち一つの画素の占有面積をいかに小さく
するかがその開発の鍵となる。
【０００４】従来の低温工程で製造されたＴＦＴに関し
ては、素子駆動電流を高めることがＬＣＤの重要な課題
とされてきた。早期のアモルファスシリコンから最近
の、微結晶シリコン（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎ
ｅ Ｓｉ）、多結晶シリコンＴＦＴと発展してきたが、
微結晶シリコンと多結晶シリコンＴＦＴは、駆動電流を
増加して素子の作業速度を増すことができるが、そのオ
フ電流も相対的に増すため、ＬＣＤの画素の灰階度が低
くなり、全体の画面品質が悪くなった。反スタック式微
結晶シリコントランジスタの研究には、例えばＭａｔ．
Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．第３３６巻第２
５頁（１９９４年）に記載のＧ．Ｌｕｃｏｖｓｋｙ等に
よる研究結果があるが、そのオフ電流過高による制限の
ために、素子のオンオフ電流比を結局高めることはでき
ないので画素の灰階度に厳重な影響が生じることは明ら
かである。ゆえに、駆動電流を高めると共に素子オフ電
流を下げることができて、オンオフ電流比を高めること
ができる素子の開発が必要であった。
ては、素子駆動電流を高めることがＬＣＤの重要な課題
とされてきた。早期のアモルファスシリコンから最近
の、微結晶シリコン（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎ
ｅ Ｓｉ）、多結晶シリコンＴＦＴと発展してきたが、
微結晶シリコンと多結晶シリコンＴＦＴは、駆動電流を
増加して素子の作業速度を増すことができるが、そのオ
フ電流も相対的に増すため、ＬＣＤの画素の灰階度が低
くなり、全体の画面品質が悪くなった。反スタック式微
結晶シリコントランジスタの研究には、例えばＭａｔ．
Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．第３３６巻第２
５頁（１９９４年）に記載のＧ．Ｌｕｃｏｖｓｋｙ等に
よる研究結果があるが、そのオフ電流過高による制限の
ために、素子のオンオフ電流比を結局高めることはでき
ないので画素の灰階度に厳重な影響が生じることは明ら
かである。ゆえに、駆動電流を高めると共に素子オフ電
流を下げることができて、オンオフ電流比を高めること
ができる素子の開発が必要であった。
【０００５】
【発明が解決しようとする課題】本発明は、低−高−低
エネルギーギャップ半導体層構造を有し、上層にゲート
電極を有するＴＦＴ素子（以下に、上層ゲート電極ＴＦ
Ｔ素子と略称する）を提供し、低エネルギーギャップ半
導体層を伝導キャリアのチャネル層とし、高エネルギー
ギャップオフセット層により伝導キャリアの発生するエ
ネルギーバンドからエネルギーバンドへのトンネル現象
を阻止し、ゲート誘因ドレインリーク電流を減らし、も
う一つの低エネルギーギャップ半導体層にオームコンタ
クト領域を形成し、ソースまたはドレインとのコンタク
ト層となして、素子のオンオフ電流比を高め、大幅にＬ
ＣＤの画面品質を高めることを課題としている。
エネルギーギャップ半導体層構造を有し、上層にゲート
電極を有するＴＦＴ素子（以下に、上層ゲート電極ＴＦ
Ｔ素子と略称する）を提供し、低エネルギーギャップ半
導体層を伝導キャリアのチャネル層とし、高エネルギー
ギャップオフセット層により伝導キャリアの発生するエ
ネルギーバンドからエネルギーバンドへのトンネル現象
を阻止し、ゲート誘因ドレインリーク電流を減らし、も
う一つの低エネルギーギャップ半導体層にオームコンタ
クト領域を形成し、ソースまたはドレインとのコンタク
ト層となして、素子のオンオフ電流比を高め、大幅にＬ
ＣＤの画面品質を高めることを課題としている。
【０００６】本発明はさらに、低−高エネルギーギャッ
プ半導体層構造を有する上層ゲート電極ＴＦＴ素子を提
供し、低エネルギーギャップ半導体層を伝導キャリアの
チャネル層となし、高エネルギーギャップオフセット層
で伝導キャリアの発生するエネルギーバンドからエネル
ギーバンドへのトンネル現象を阻止し、ゲート電極誘因
のドレインリーク電流を減らし、素子のオンオフ電流比
を高め、大幅にＬＣＤの画面品質を高めることを課題と
している。
プ半導体層構造を有する上層ゲート電極ＴＦＴ素子を提
供し、低エネルギーギャップ半導体層を伝導キャリアの
チャネル層となし、高エネルギーギャップオフセット層
で伝導キャリアの発生するエネルギーバンドからエネル
ギーバンドへのトンネル現象を阻止し、ゲート電極誘因
のドレインリーク電流を減らし、素子のオンオフ電流比
を高め、大幅にＬＣＤの画面品質を高めることを課題と
している。
【０００７】本発明はさらにまた、一種の低−高−低エ
ネルギーギャップ半導体層構造を有する、底層にゲート
電極を具えたＴＦＴ素子（以下、底層ゲート電極ＴＦＴ
素子と略称する）を提供し、低エネルギーギャップ半導
体層を伝導キャリアのチャネル層とし、高エネルギーギ
ャップオフセット層により伝導キャリアの発生するエネ
ルギーバンドからエネルギーバンドへのトンネル現象を
阻止し、ゲート電極誘因のドレインリーク電流を減ら
し、もう一つの低エネルギーギャップ半導体層にオーム
コンタクト領域を形成し、ソースまたはドレインとのコ
ンタクト層となして、素子のオンオフ電流比を高め、大
幅にＬＣＤの画面品質を高めることを課題としている。
ネルギーギャップ半導体層構造を有する、底層にゲート
電極を具えたＴＦＴ素子（以下、底層ゲート電極ＴＦＴ
素子と略称する）を提供し、低エネルギーギャップ半導
体層を伝導キャリアのチャネル層とし、高エネルギーギ
ャップオフセット層により伝導キャリアの発生するエネ
ルギーバンドからエネルギーバンドへのトンネル現象を
阻止し、ゲート電極誘因のドレインリーク電流を減ら
し、もう一つの低エネルギーギャップ半導体層にオーム
コンタクト領域を形成し、ソースまたはドレインとのコ
ンタクト層となして、素子のオンオフ電流比を高め、大
幅にＬＣＤの画面品質を高めることを課題としている。
【０００８】本発明はさらに、低−高エネルギーギャッ
プ半導体層構造を有する底層ゲート電極ＴＦＴ素子を提
供し、低エネルギーギャップ半導体層を伝導キャリアの
チャネル層となし、高エネルギーギャップオフセット層
で伝導キャリアの発生するエネルギーバンドからエネル
ギーバンドへのトンネル現象を阻止し、ゲート電極誘因
のドレインリーク電流を減らし、素子のオンオフ電流比
を高め、大幅にＬＣＤの画面品質を高めることを課題と
している。
プ半導体層構造を有する底層ゲート電極ＴＦＴ素子を提
供し、低エネルギーギャップ半導体層を伝導キャリアの
チャネル層となし、高エネルギーギャップオフセット層
で伝導キャリアの発生するエネルギーバンドからエネル
ギーバンドへのトンネル現象を阻止し、ゲート電極誘因
のドレインリーク電流を減らし、素子のオンオフ電流比
を高め、大幅にＬＣＤの画面品質を高めることを課題と
している。
【０００９】
【課題を解決するための手段】請求項１の発明は、絶縁
性の基底層７０上に構築されるＴＦＴ素子とされて、該
ＴＦＴ素子は、上から下に配列されたゲート電極１０、
ゲート絶縁層２０、チャネル層３０、オフセット層４
０、ソース・ドレイン６０を包括し、該ゲート絶縁層２
０は高電気抵抗値を有してゲート電極１０とチャネル層
３０を隔離するのに用いられ、該チャネル層３０は比較
的低いエネルギーギャップを有する半導体層とされて該
ゲート絶縁層２０の下に配設され、伝導キャリアのチャ
ネル層とされて該ＴＦＴ素子が導通する時にソースから
ドレインへの電子又は正孔の流れに対する阻止を少なく
して大量の電流を伝導可能で、導通時間を短縮し、該オ
フセット層４０は比較的高いエネルギーギャップを有す
る半導体層とされて垂直にソース・ドレイン６０とチャ
ネル層３０の間に重ねられることで、伝導キャリアがオ
フ時に発生しうるエネルギーバンドからエネルギーバン
ドへのトンネル現象を阻止してゲート誘因のドレインリ
ーク電流を減らし、該ＴＦＴ素子がオフとされる時に非
常に低いオフ電流を有するようにしてあり、この高エネ
ルギーギャップオフセット層がセルフアライン特性を有
すると共に低エネルギーギャップチャネル層の下に重ね
設けられたことで、余分の面積を増加せず、画素の密度
を下げず、オン電流を増加すると共にオフ電流を減少し
てオンオフ電流比を高めるようにしてあり、以上の構成
からなる高エネルギーギャップオフセット層構造を有す
るＴＦＴ素子としている。
性の基底層７０上に構築されるＴＦＴ素子とされて、該
ＴＦＴ素子は、上から下に配列されたゲート電極１０、
ゲート絶縁層２０、チャネル層３０、オフセット層４
０、ソース・ドレイン６０を包括し、該ゲート絶縁層２
０は高電気抵抗値を有してゲート電極１０とチャネル層
３０を隔離するのに用いられ、該チャネル層３０は比較
的低いエネルギーギャップを有する半導体層とされて該
ゲート絶縁層２０の下に配設され、伝導キャリアのチャ
ネル層とされて該ＴＦＴ素子が導通する時にソースから
ドレインへの電子又は正孔の流れに対する阻止を少なく
して大量の電流を伝導可能で、導通時間を短縮し、該オ
フセット層４０は比較的高いエネルギーギャップを有す
る半導体層とされて垂直にソース・ドレイン６０とチャ
ネル層３０の間に重ねられることで、伝導キャリアがオ
フ時に発生しうるエネルギーバンドからエネルギーバン
ドへのトンネル現象を阻止してゲート誘因のドレインリ
ーク電流を減らし、該ＴＦＴ素子がオフとされる時に非
常に低いオフ電流を有するようにしてあり、この高エネ
ルギーギャップオフセット層がセルフアライン特性を有
すると共に低エネルギーギャップチャネル層の下に重ね
設けられたことで、余分の面積を増加せず、画素の密度
を下げず、オン電流を増加すると共にオフ電流を減少し
てオンオフ電流比を高めるようにしてあり、以上の構成
からなる高エネルギーギャップオフセット層構造を有す
るＴＦＴ素子としている。
【００１０】請求項２の発明は、前記チャネル層３０と
前記オフセット層４０の材料の組合せが、Ｇｅ／Ｓｉ、
ＧｅＳｉ／Ｓｉ、Ｓｉ／アモルファスシリコン、Ｓｉ／
アモルファス炭化ケイ素、多結晶シリコン／多結晶シリ
コン、多結晶シリコン／アモルファス炭化ケイ素、微結
晶シリコン／アモルファスシリコン、微結晶シリコン／
アモルファス炭化ケイ素、ＧａＡｓ／ＡｌＧａＡｓ、Ｉ
ｎＳｂ／ＡｌＳｂ、ＩｎＳｂ／ＩｎＡｓ、ＺｎＳｅ／Ｚ
ｎＳ、ＣｄＳｅ／ＺｎＳｅ、ＨｇＣｄＳｂ／ＺｎＳｅ、
ＣｄＳｅ／ＺｎＳ、ＣｄＳ／ＺｎＯ、ＣｄＳｅ／Ｚｎ
Ｓ、及びその他の、低エネルギーギャップ、高エネルギ
ーギャップの順序で組合せられた、ＩＶ−ＩＶ族、ＩＩ
Ｉ−Ｖ族、ＩＩ−ＶＩ族半導体及びその合金薄膜材料、
以上のいずれかとされることを特徴とする、請求項１に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
前記オフセット層４０の材料の組合せが、Ｇｅ／Ｓｉ、
ＧｅＳｉ／Ｓｉ、Ｓｉ／アモルファスシリコン、Ｓｉ／
アモルファス炭化ケイ素、多結晶シリコン／多結晶シリ
コン、多結晶シリコン／アモルファス炭化ケイ素、微結
晶シリコン／アモルファスシリコン、微結晶シリコン／
アモルファス炭化ケイ素、ＧａＡｓ／ＡｌＧａＡｓ、Ｉ
ｎＳｂ／ＡｌＳｂ、ＩｎＳｂ／ＩｎＡｓ、ＺｎＳｅ／Ｚ
ｎＳ、ＣｄＳｅ／ＺｎＳｅ、ＨｇＣｄＳｂ／ＺｎＳｅ、
ＣｄＳｅ／ＺｎＳ、ＣｄＳ／ＺｎＯ、ＣｄＳｅ／Ｚｎ
Ｓ、及びその他の、低エネルギーギャップ、高エネルギ
ーギャップの順序で組合せられた、ＩＶ−ＩＶ族、ＩＩ
Ｉ−Ｖ族、ＩＩ−ＶＩ族半導体及びその合金薄膜材料、
以上のいずれかとされることを特徴とする、請求項１に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
【００１１】請求項３の発明は、前記オフセット層４０
とソース・ドレイン６０の間にさらにオームコンタクト
層５０を有し、該オームコンタクト層５０のエネルギー
ギャップはオフセット層４０より低いことを特徴とす
る、請求項１に記載の高エネルギーギャップオフセット
層構造を有するＴＦＴ素子としている。
とソース・ドレイン６０の間にさらにオームコンタクト
層５０を有し、該オームコンタクト層５０のエネルギー
ギャップはオフセット層４０より低いことを特徴とす
る、請求項１に記載の高エネルギーギャップオフセット
層構造を有するＴＦＴ素子としている。
【００１２】請求項４の発明は、前記ゲート絶縁層２０
とチャネル層３０の間にさらに界面層２４を有し、該界
面層２４のエネルギーギャップはチャネル層３０より高
く、該界面層２４がゲート絶縁層２０とチャネル層３０
の間の界面バッファとされて、もともとチャネル層３０
とゲート絶縁層２０の間に存在しうる界面欠陥を補足し
て素子特性がゲート絶縁層２０の界面特性の影響を直接
受けさせないようにすることを特徴とする、請求項１に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
とチャネル層３０の間にさらに界面層２４を有し、該界
面層２４のエネルギーギャップはチャネル層３０より高
く、該界面層２４がゲート絶縁層２０とチャネル層３０
の間の界面バッファとされて、もともとチャネル層３０
とゲート絶縁層２０の間に存在しうる界面欠陥を補足し
て素子特性がゲート絶縁層２０の界面特性の影響を直接
受けさせないようにすることを特徴とする、請求項１に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
【００１３】請求項５の発明は、前記オフセット層４０
とソース・ドレイン６０の間にさらにオームコンタクト
層５０を有して、該オームコンタクト層５０のエネルギ
ーギャップはオフセット層４０より低いことを特徴とす
る、請求項４に記載の高エネルギーギャップオフセット
層構造を有するＴＦＴ素子としている。
とソース・ドレイン６０の間にさらにオームコンタクト
層５０を有して、該オームコンタクト層５０のエネルギ
ーギャップはオフセット層４０より低いことを特徴とす
る、請求項４に記載の高エネルギーギャップオフセット
層構造を有するＴＦＴ素子としている。
【００１４】請求項６の発明は、絶縁性の基底層７０上
に構築されるＴＦＴ素子とされて、該ＴＦＴ素子は、下
から上に配列されたゲート電極１０、ゲート絶縁層２
０、チャネル層３０、オフセット層４０、ソース・ドレ
イン６０を包括し、該ゲート絶縁層２０は高電気抵抗値
を有してゲート電極１０とチャネル層３０を隔離するの
に用いられ、該チャネル層３０は比較的低いエネルギー
ギャップを有する半導体層とされて該ゲート絶縁層２０
の上に配設され、伝導キャリアのチャネル層とされて該
ＴＦＴ素子が導通する時にソースからドレインへの電子
又は正孔の流れに対する阻止を少なくして大量の電流を
伝導可能で、導通時間を短縮し、該オフセット層４０は
比較的高いエネルギーギャップを有する半導体層とされ
て垂直にソース・ドレイン６０とチャネル層３０の間に
重ねられることで、伝導キャリアがオフ時に発生しうる
エネルギーバンドからエネルギーバンドへのトンネル現
象を阻止してゲート誘因のドレインリーク電流を減ら
し、該ＴＦＴ素子がオフとされる時に非常に低いオフ電
流を有するようにしてあり、この高エネルギーギャップ
オフセット層がセルフアライン特性を有すると共に低エ
ネルギーギャップチャネル層の上に重ね設けられたこと
で、余分の面積を増加せず、画素の密度を下げず、オン
電流を増加すると共にオフ電流を減少してオンオフ電流
比を高めるようにしてあり、以上の構成からなる高エネ
ルギーギャップオフセット層構造を有するＴＦＴ素子と
している。
に構築されるＴＦＴ素子とされて、該ＴＦＴ素子は、下
から上に配列されたゲート電極１０、ゲート絶縁層２
０、チャネル層３０、オフセット層４０、ソース・ドレ
イン６０を包括し、該ゲート絶縁層２０は高電気抵抗値
を有してゲート電極１０とチャネル層３０を隔離するの
に用いられ、該チャネル層３０は比較的低いエネルギー
ギャップを有する半導体層とされて該ゲート絶縁層２０
の上に配設され、伝導キャリアのチャネル層とされて該
ＴＦＴ素子が導通する時にソースからドレインへの電子
又は正孔の流れに対する阻止を少なくして大量の電流を
伝導可能で、導通時間を短縮し、該オフセット層４０は
比較的高いエネルギーギャップを有する半導体層とされ
て垂直にソース・ドレイン６０とチャネル層３０の間に
重ねられることで、伝導キャリアがオフ時に発生しうる
エネルギーバンドからエネルギーバンドへのトンネル現
象を阻止してゲート誘因のドレインリーク電流を減ら
し、該ＴＦＴ素子がオフとされる時に非常に低いオフ電
流を有するようにしてあり、この高エネルギーギャップ
オフセット層がセルフアライン特性を有すると共に低エ
ネルギーギャップチャネル層の上に重ね設けられたこと
で、余分の面積を増加せず、画素の密度を下げず、オン
電流を増加すると共にオフ電流を減少してオンオフ電流
比を高めるようにしてあり、以上の構成からなる高エネ
ルギーギャップオフセット層構造を有するＴＦＴ素子と
している。
【００１５】請求項７の発明は、前記チャネル層３０と
前記オフセット層４０の材料の組合せが、Ｇｅ／Ｓｉ、
ＧｅＳｉ／Ｓｉ、Ｓｉ／アモルファスシリコン、Ｓｉ／
アモルファス炭化ケイ素、多結晶シリコン／多結晶シリ
コン、多結晶シリコン／アモルファス炭化ケイ素、微結
晶シリコン／アモルファスシリコン、微結晶シリコン／
アモルファス炭化ケイ素、ＧａＡｓ／ＡｌＧａＡｓ、Ｉ
ｎＳｂ／ＡｌＳｂ、ＩｎＳｂ／ＩｎＡｓ、ＺｎＳｅ／Ｚ
ｎＳ、ＣｄＳｅ／ＺｎＳｅ、ＨｇＣｄＳｂ／ＺｎＳｅ、
ＣｄＳｅ／ＺｎＳ、ＣｄＳ／ＺｎＯ、ＣｄＳｅ／Ｚｎ
Ｓ、及びその他の、低エネルギーギャップ、高エネルギ
ーギャップの順序で組合せられた、ＩＶ−ＩＶ族、ＩＩ
Ｉ−Ｖ族、ＩＩ−ＶＩ族半導体及びその合金薄膜材料、
以上のいずれかとされることを特徴とする、請求項６に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
前記オフセット層４０の材料の組合せが、Ｇｅ／Ｓｉ、
ＧｅＳｉ／Ｓｉ、Ｓｉ／アモルファスシリコン、Ｓｉ／
アモルファス炭化ケイ素、多結晶シリコン／多結晶シリ
コン、多結晶シリコン／アモルファス炭化ケイ素、微結
晶シリコン／アモルファスシリコン、微結晶シリコン／
アモルファス炭化ケイ素、ＧａＡｓ／ＡｌＧａＡｓ、Ｉ
ｎＳｂ／ＡｌＳｂ、ＩｎＳｂ／ＩｎＡｓ、ＺｎＳｅ／Ｚ
ｎＳ、ＣｄＳｅ／ＺｎＳｅ、ＨｇＣｄＳｂ／ＺｎＳｅ、
ＣｄＳｅ／ＺｎＳ、ＣｄＳ／ＺｎＯ、ＣｄＳｅ／Ｚｎ
Ｓ、及びその他の、低エネルギーギャップ、高エネルギ
ーギャップの順序で組合せられた、ＩＶ−ＩＶ族、ＩＩ
Ｉ−Ｖ族、ＩＩ−ＶＩ族半導体及びその合金薄膜材料、
以上のいずれかとされることを特徴とする、請求項６に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
【００１６】請求項８の発明は、前記オフセット層４０
とソース・ドレイン６０の間にさらにオームコンタクト
層５０を有し、該オームコンタクト層５０のエネルギー
ギャップはオフセット層４０より低いことを特徴とす
る、請求項６に記載の高エネルギーギャップオフセット
層構造を有するＴＦＴ素子としている。
とソース・ドレイン６０の間にさらにオームコンタクト
層５０を有し、該オームコンタクト層５０のエネルギー
ギャップはオフセット層４０より低いことを特徴とす
る、請求項６に記載の高エネルギーギャップオフセット
層構造を有するＴＦＴ素子としている。
【００１７】請求項９の発明は、前記ゲート絶縁層２０
とチャネル層３０の間にさらに界面層２４を有し、該界
面層２４のエネルギーギャップはチャネル層３０より高
く、該界面層２４がゲート絶縁層２０とチャネル層３０
の間の界面バッファとされて、もともとチャネル層３０
とゲート絶縁層２０の間に存在しうる界面欠陥を補足し
て素子特性がゲート絶縁層２０の界面特性の影響を直接
受けさせないようにすることを特徴とする、請求項６に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
とチャネル層３０の間にさらに界面層２４を有し、該界
面層２４のエネルギーギャップはチャネル層３０より高
く、該界面層２４がゲート絶縁層２０とチャネル層３０
の間の界面バッファとされて、もともとチャネル層３０
とゲート絶縁層２０の間に存在しうる界面欠陥を補足し
て素子特性がゲート絶縁層２０の界面特性の影響を直接
受けさせないようにすることを特徴とする、請求項６に
記載の高エネルギーギャップオフセット層構造を有する
ＴＦＴ素子としている。
【００１８】請求項１０の発明は、前記オフセット層４
０とソース・ドレイン６０の間にさらにオームコンタク
ト層５０を有して、該オームコンタクト層５０のエネル
ギーギャップはオフセット層４０より低いことを特徴と
する、請求項９に記載の高エネルギーギャップオフセッ
ト層構造を有するＴＦＴ素子としている。
０とソース・ドレイン６０の間にさらにオームコンタク
ト層５０を有して、該オームコンタクト層５０のエネル
ギーギャップはオフセット層４０より低いことを特徴と
する、請求項９に記載の高エネルギーギャップオフセッ
ト層構造を有するＴＦＴ素子としている。
【００１９】
【発明の実施の形態】図１から図４は、本発明の提供す
る上層ゲート電極ＴＦＴ素子の異なる四つの実施例を示
す。図５から図８は本発明の提供する底層ゲート電極Ｔ
ＦＴ素子の異なる四つの実施例を示す。図１と図５は類
似しており、図２と図６は類似し、図３と図７は類似
し、図４と図８は類似しているが、その区別は基底層よ
り上の各層の配列順序がちょうど反対になっていること
である。
る上層ゲート電極ＴＦＴ素子の異なる四つの実施例を示
す。図５から図８は本発明の提供する底層ゲート電極Ｔ
ＦＴ素子の異なる四つの実施例を示す。図１と図５は類
似しており、図２と図６は類似し、図３と図７は類似
し、図４と図８は類似しているが、その区別は基底層よ
り上の各層の配列順序がちょうど反対になっていること
である。
【００２０】図１に示される本発明の第１実施例の上層
ゲート電極ＴＦＴ素子によると、該上層ゲート電極ＴＦ
Ｔ素子は絶縁された基底層７０上に構築され、該上層ゲ
ート電極ＴＦＴ素子は、一つのゲート電極１０、一つの
ゲート絶縁層２０、一つのチャネル層３０、一つのオフ
セット層４０、一つのソース・ドレイン６０を包括す
る。該ゲート絶縁層２０は、高電気抵抗値を有してゲー
ト電極１０とチャネル層３０を隔離するのに用いられ
る。チャネル層３０は高ドープ濃度の半導体層とされ、
そのエネルギーバンドは比較的低いエネルギーギャップ
（エネルギーギャップ範囲は０．１ｅＶから１．５ｅＶ
とされうる）を有し、ゲート絶縁層２０の下に設けられ
て伝導キャリアのチャネル層とされ、このＴＦＴ素子が
導通する時に、電子（或いは正孔）がソースよりドレイ
ンに流れるときに受ける抵抗を非常に少なくして大量の
電流を伝導することができ、導通時間を短縮できる。オ
フセット層４０（ｏｆｆｓｅｔ Ｌａｙｅｒ）はライト
ドープの半導体層とされ、垂直にソース・ドレイン６０
とチャネル層３０の間に重ねられ、比較的高いエネルギ
ーギャップ（エネルギーギャップ範囲は０．３ｅＶから
１０ｅＶ）を有し、伝導キャリアがオフ時に発生するエ
ネルギーバンドからエネルギーバンドへのトンネル現象
（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）を
阻止し、ゲート誘因のドレインリーク電流（Ｇａｔｅ−
Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ Ｃｕｒ
ｅｎｔ；ＧＩＤＬ）を減らし、ＴＦＴ素子をオフとする
時に非常に低いオフ電流を有するようにする。このほ
か、高エネルギーギャップオフセット層はセルフアライ
ン構造を有し、且つ直接垂直に低エネルギーギャップテ
ャネル層の下に積み重ねられ、余分の面積を増加するこ
とないため、画素の密度を減らすことなく、ＬＣＤ画面
の解像度を高めることができる。導通電流の増加と、オ
フ電流の減少により、オンオフ電流比が高くなり、ＬＣ
Ｄ画面の画素灰階度が高まり、画像品質が大幅に高くな
る。
ゲート電極ＴＦＴ素子によると、該上層ゲート電極ＴＦ
Ｔ素子は絶縁された基底層７０上に構築され、該上層ゲ
ート電極ＴＦＴ素子は、一つのゲート電極１０、一つの
ゲート絶縁層２０、一つのチャネル層３０、一つのオフ
セット層４０、一つのソース・ドレイン６０を包括す
る。該ゲート絶縁層２０は、高電気抵抗値を有してゲー
ト電極１０とチャネル層３０を隔離するのに用いられ
る。チャネル層３０は高ドープ濃度の半導体層とされ、
そのエネルギーバンドは比較的低いエネルギーギャップ
（エネルギーギャップ範囲は０．１ｅＶから１．５ｅＶ
とされうる）を有し、ゲート絶縁層２０の下に設けられ
て伝導キャリアのチャネル層とされ、このＴＦＴ素子が
導通する時に、電子（或いは正孔）がソースよりドレイ
ンに流れるときに受ける抵抗を非常に少なくして大量の
電流を伝導することができ、導通時間を短縮できる。オ
フセット層４０（ｏｆｆｓｅｔ Ｌａｙｅｒ）はライト
ドープの半導体層とされ、垂直にソース・ドレイン６０
とチャネル層３０の間に重ねられ、比較的高いエネルギ
ーギャップ（エネルギーギャップ範囲は０．３ｅＶから
１０ｅＶ）を有し、伝導キャリアがオフ時に発生するエ
ネルギーバンドからエネルギーバンドへのトンネル現象
（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）を
阻止し、ゲート誘因のドレインリーク電流（Ｇａｔｅ−
Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ Ｃｕｒ
ｅｎｔ；ＧＩＤＬ）を減らし、ＴＦＴ素子をオフとする
時に非常に低いオフ電流を有するようにする。このほ
か、高エネルギーギャップオフセット層はセルフアライ
ン構造を有し、且つ直接垂直に低エネルギーギャップテ
ャネル層の下に積み重ねられ、余分の面積を増加するこ
とないため、画素の密度を減らすことなく、ＬＣＤ画面
の解像度を高めることができる。導通電流の増加と、オ
フ電流の減少により、オンオフ電流比が高くなり、ＬＣ
Ｄ画面の画素灰階度が高まり、画像品質が大幅に高くな
る。
【００２１】図２は本発明の第２実施例の上層ゲート電
極ＴＦＴ素子を示す。オフセット層４０とソース・ドレ
イン６０の間のオームコンタクト層５０以外の部分は図
１に示される実施例と同じである。オームコンタクト層
５０は高濃度の半導体層とされ、そのエネルギーギャッ
プは比較的低く、ソース・ドレイン６０を被覆し、ソー
ス・ドレイン６０の伝導特性を高めることができる。
極ＴＦＴ素子を示す。オフセット層４０とソース・ドレ
イン６０の間のオームコンタクト層５０以外の部分は図
１に示される実施例と同じである。オームコンタクト層
５０は高濃度の半導体層とされ、そのエネルギーギャッ
プは比較的低く、ソース・ドレイン６０を被覆し、ソー
ス・ドレイン６０の伝導特性を高めることができる。
【００２２】図３は、本発明の第３実施例の上層ゲート
電極ＴＦＴ素子を示し、ゲート絶縁層２０とチャネル層
３０の間の界面層２４以外は、図１の第１実施例と同じ
である。第３実施例の界面層２４の材料とチャネル層３
０は相似であるがただしそのエネルギーギャップは比較
的高く、ゲート絶縁層２０とチャネル層３０の間の界面
バッファとされ、もともとチャネル層３０とゲート絶縁
層２０の間に存在しうる界面欠陥（Ｉｎｔｅｒｆａｃｅ
Ｄｅｆｅｃｔ）を、この高エネルギーギャップの界面
層２４で補足することで、素子特性がゲート絶縁層２０
の界面特性の直接的な影響を受けないようにしてあり、
これにより素子特性と性能が高められうる。
電極ＴＦＴ素子を示し、ゲート絶縁層２０とチャネル層
３０の間の界面層２４以外は、図１の第１実施例と同じ
である。第３実施例の界面層２４の材料とチャネル層３
０は相似であるがただしそのエネルギーギャップは比較
的高く、ゲート絶縁層２０とチャネル層３０の間の界面
バッファとされ、もともとチャネル層３０とゲート絶縁
層２０の間に存在しうる界面欠陥（Ｉｎｔｅｒｆａｃｅ
Ｄｅｆｅｃｔ）を、この高エネルギーギャップの界面
層２４で補足することで、素子特性がゲート絶縁層２０
の界面特性の直接的な影響を受けないようにしてあり、
これにより素子特性と性能が高められうる。
【００２３】図４は本発明の第４実施例の上層ゲート電
極ＴＦＴ素子を示し、そのオフセット層４０とソース・
ドレイン６０の間のオームコンタクト層５０以外は図３
の第３実施例と同じである。
極ＴＦＴ素子を示し、そのオフセット層４０とソース・
ドレイン６０の間のオームコンタクト層５０以外は図３
の第３実施例と同じである。
【００２４】以上の各実施例中、チャネル層に用いられ
る低エネルギーギャップ材料は、高移動率（Ｍｏｂｉｌ
ｉｔｙ）を有し、μ＝ｅ＜τ＞ｍ* （＜τ＞は平均衝突
時間，ｍ* は有効質量）により、ｍ* の非常に小さい、
例えばＩｎＳｂ、ＨｇＣｄＴｅとされる。しかし、この
ように小さいｍ* はＢＢＴに対して、トンネルリーク電
流が大きすぎるという欠点があるため、高エネルギーギ
ャップ材料を重ねることで、高エネルギー障壁によりリ
ーク電流を圧制する効果を得る。この方法により非常に
高い移動率、（μ＞１０6 ｃｍ2 ／Ｖ）のトランジスタ
を得ることができる。もし高エネルギーギャップ材料の
厚さをｄ、ソース有効断面積をＡとすると、理論的には
ＢＢＴ電流はｅｘｐ〔−２（２ｍ△Ｅｇ）ｄ／〕減少
し、Ｒｓ抵抗は僅かに〔（Ａｑμｎ）-1〕増加する。前
者（ＢＢＴ電流）は厚さに伴い指数の下降（即ちｅｘｐ
（−ｄ））を呈し、後者（Ｒｓ）は厚さに伴い線型増加
する。このことからこの素子の構造の優れた点が分か
る。
る低エネルギーギャップ材料は、高移動率（Ｍｏｂｉｌ
ｉｔｙ）を有し、μ＝ｅ＜τ＞ｍ* （＜τ＞は平均衝突
時間，ｍ* は有効質量）により、ｍ* の非常に小さい、
例えばＩｎＳｂ、ＨｇＣｄＴｅとされる。しかし、この
ように小さいｍ* はＢＢＴに対して、トンネルリーク電
流が大きすぎるという欠点があるため、高エネルギーギ
ャップ材料を重ねることで、高エネルギー障壁によりリ
ーク電流を圧制する効果を得る。この方法により非常に
高い移動率、（μ＞１０6 ｃｍ2 ／Ｖ）のトランジスタ
を得ることができる。もし高エネルギーギャップ材料の
厚さをｄ、ソース有効断面積をＡとすると、理論的には
ＢＢＴ電流はｅｘｐ〔−２（２ｍ△Ｅｇ）ｄ／〕減少
し、Ｒｓ抵抗は僅かに〔（Ａｑμｎ）-1〕増加する。前
者（ＢＢＴ電流）は厚さに伴い指数の下降（即ちｅｘｐ
（−ｄ））を呈し、後者（Ｒｓ）は厚さに伴い線型増加
する。このことからこの素子の構造の優れた点が分か
る。
【００２５】チャネル層とオフセット層の材料の組合せ
は、Ｇｅ／Ｓｉ、ＧｅＳｉ／Ｓｉ、Ｓｉ／アモルファス
シリコン、Ｓｉ／アモルファス炭化ケイ素、多結晶シリ
コン／多結晶シリコン、多結晶シリコン／アモルファス
炭化ケイ素、微結晶シリコン／アモルファスシリコン、
微結晶シリコン／アモルファス炭化ケイ素、ＧａＡｓ／
ＡｌＧａＡｓ、ＩｎＳｂ／ＡｌＳｂ、ＩｎＳｂ／ＩｎＡ
ｓ、ＺｎＳｅ／ＺｎＳ、ＣｄＳｅ／ＺｎＳｅ、ＨｇＣｄ
Ｓｂ／ＺｎＳｅ、ＣｄＳｅ／ＺｎＳ、ＣｄＳ／ＺｎＯ、
ＣｄＳｅ／ＺｎＳ、及びその他の、低エネルギーギャッ
プ、高エネルギーギャップの順序の組合せに符合する、
ＩＶ−ＩＶ族、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族半導体及び
その合金薄膜材料のいずれかとされる。
は、Ｇｅ／Ｓｉ、ＧｅＳｉ／Ｓｉ、Ｓｉ／アモルファス
シリコン、Ｓｉ／アモルファス炭化ケイ素、多結晶シリ
コン／多結晶シリコン、多結晶シリコン／アモルファス
炭化ケイ素、微結晶シリコン／アモルファスシリコン、
微結晶シリコン／アモルファス炭化ケイ素、ＧａＡｓ／
ＡｌＧａＡｓ、ＩｎＳｂ／ＡｌＳｂ、ＩｎＳｂ／ＩｎＡ
ｓ、ＺｎＳｅ／ＺｎＳ、ＣｄＳｅ／ＺｎＳｅ、ＨｇＣｄ
Ｓｂ／ＺｎＳｅ、ＣｄＳｅ／ＺｎＳ、ＣｄＳ／ＺｎＯ、
ＣｄＳｅ／ＺｎＳ、及びその他の、低エネルギーギャッ
プ、高エネルギーギャップの順序の組合せに符合する、
ＩＶ−ＩＶ族、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族半導体及び
その合金薄膜材料のいずれかとされる。
【００２６】図５には本発明の第５実施例の底層ゲート
電極ＴＦＴ素子の構造が示される。それはソース・ドレ
イン６０、オフセット層４０、チャネル層３０、ゲート
絶縁層２０、金属酸化層１２、ゲート電極１０、基底層
７０を包括し、基底層７０より上の各層の配列が図１の
上層ゲート電極ＴＦＴ素子構造と反対となっているだけ
で、その他の機能及び特性は図１のものと同じである。
電極ＴＦＴ素子の構造が示される。それはソース・ドレ
イン６０、オフセット層４０、チャネル層３０、ゲート
絶縁層２０、金属酸化層１２、ゲート電極１０、基底層
７０を包括し、基底層７０より上の各層の配列が図１の
上層ゲート電極ＴＦＴ素子構造と反対となっているだけ
で、その他の機能及び特性は図１のものと同じである。
【００２７】図６、７及び図８はそれぞれ本発明の第
６、７及び第８実施例の底層ゲート電極ＴＦＴ素子の構
造を示し、その構造と図２、３、４に示される第２、
３、４の実施例と類似しているが、その基底層より上の
各層の配列順序が逆となっている。
６、７及び第８実施例の底層ゲート電極ＴＦＴ素子の構
造を示し、その構造と図２、３、４に示される第２、
３、４の実施例と類似しているが、その基底層より上の
各層の配列順序が逆となっている。
【００２８】
【発明の効果】本発明は、低−高エネルギーギャップ半
導体層構造を有し、上層にゲート電極を有するＴＦＴ素
子（以下に、上層ゲート電極ＴＦＴ素子と略称する）を
提供し、低エネルギーギャップ半導体層を伝導キャリア
のチャネル層とし、高エネルギーギャップオフセット層
により伝導キャリアの発生するエネルギーバンドからエ
ネルギーバンドへのトンネル現象を阻止し、ゲート誘因
ドレインリーク電流を減らすことで、素子のオンオフ電
流比を高め、それにより大幅にＬＣＤの画面品質を高め
る効果を提供する。
導体層構造を有し、上層にゲート電極を有するＴＦＴ素
子（以下に、上層ゲート電極ＴＦＴ素子と略称する）を
提供し、低エネルギーギャップ半導体層を伝導キャリア
のチャネル層とし、高エネルギーギャップオフセット層
により伝導キャリアの発生するエネルギーバンドからエ
ネルギーバンドへのトンネル現象を阻止し、ゲート誘因
ドレインリーク電流を減らすことで、素子のオンオフ電
流比を高め、それにより大幅にＬＣＤの画面品質を高め
る効果を提供する。
【図１】本発明の第１実施例の上層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図２】本発明の第２実施例の上層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図３】本発明の第３実施例の上層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図４】本発明の第４実施例の上層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図５】本発明の第５実施例の底層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図６】本発明の第６実施例の底層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図７】本発明の第７実施例の底層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図８】本発明の第８実施例の上層ゲート電極ＴＦＴ素
子の構造を示す断面図である。
子の構造を示す断面図である。
１０ ゲート電極 １２ 金属酸化層 ２０ ゲート絶縁層 ２４ 界面層 ３０ チャネル層 ４０ オフセット層 ５０ オームコンタクト層 ６０ ソース・ドレイン ７０ 基底層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA17 JA24 JA34 JA37 JA41 JA47 KA04 KA05 NA01 NA22 PA01 5C094 AA02 AA05 AA25 AA48 AA53 BA03 BA43 CA19 DA13 EA04 FA01 FA02 FB02 FB03 FB14 GB10 5F110 AA05 CC05 CC07 EE23 GG01 GG02 GG03 GG04 GG13 GG14 GG15 HK00 HM14
Claims (10)
- 【請求項１】 絶縁性の基底層７０上に構築されるＴＦ
Ｔ素子とされて、該ＴＦＴ素子は、上から下に配列され
たゲート電極１０、ゲート絶縁層２０、チャネル層３
０、オフセット層４０、ソース・ドレイン６０を包括
し、該ゲート絶縁層２０は高電気抵抗値を有してゲート
電極１０とチャネル層３０を隔離するのに用いられ、該
チャネル層３０は比較的低いエネルギーギャップを有す
る半導体層とされて該ゲート絶縁層２０の下に配設さ
れ、伝導キャリアのチャネル層とされて該ＴＦＴ素子が
導通する時にソースからドレインへの電子又は正孔の流
れに対する阻止を少なくして大量の電流を伝導可能で、
導通時間を短縮し、該オフセット層４０は比較的高いエ
ネルギーギャップを有する半導体層とされて垂直にソー
ス・ドレイン６０とチャネル層３０の間に重ねられるこ
とで、伝導キャリアがオフ時に発生しうるエネルギーバ
ンドからエネルギーバンドへのトンネル現象を阻止して
ゲート誘因のドレインリーク電流を減らし、該ＴＦＴ素
子がオフとされる時に非常に低いオフ電流を有するよう
にしてあり、この高エネルギーギャップオフセット層が
セルフアライン特性を有すると共に低エネルギーギャッ
プチャネル層の下に重ね設けられたことで、余分の面積
を増加せず、画素の密度を下げず、オン電流を増加する
と共にオフ電流を減少してオンオフ電流比を高めるよう
にしてあり、以上の構成からなる高エネルギーギャップ
オフセット層構造を有するＴＦＴ素子。 - 【請求項２】 前記チャネル層３０と前記オフセット層
４０の材料の組合せが、Ｇｅ／Ｓｉ、ＧｅＳｉ／Ｓｉ、
Ｓｉ／アモルファスシリコン、Ｓｉ／アモルファス炭化
ケイ素、多結晶シリコン／多結晶シリコン、多結晶シリ
コン／アモルファス炭化ケイ素、微結晶シリコン／アモ
ルファスシリコン、微結晶シリコン／アモルファス炭化
ケイ素、ＧａＡｓ／ＡｌＧａＡｓ、ＩｎＳｂ／ＡｌＳ
ｂ、ＩｎＳｂ／ＩｎＡｓ、ＺｎＳｅ／ＺｎＳ、ＣｄＳｅ
／ＺｎＳｅ、ＨｇＣｄＳｂ／ＺｎＳｅ、ＣｄＳｅ／Ｚｎ
Ｓ、ＣｄＳ／ＺｎＯ、ＣｄＳｅ／ＺｎＳ、及びその他
の、低エネルギーギャップ、高エネルギーギャップの順
序で組合せられた、ＩＶ−ＩＶ族、ＩＩＩ−Ｖ族、ＩＩ
−ＶＩ族半導体及びその合金薄膜材料、以上のいずれか
とされることを特徴とする、請求項１に記載の高エネル
ギーギャップオフセット層構造を有するＴＦＴ素子。 - 【請求項３】 前記オフセット層４０とソース・ドレイ
ン６０の間にさらにオームコンタクト層５０を有し、該
オームコンタクト層５０のエネルギーギャップはオフセ
ット層４０より低いことを特徴とする、請求項１に記載
の高エネルギーギャップオフセット層構造を有するＴＦ
Ｔ素子。 - 【請求項４】 前記ゲート絶縁層２０とチャネル層３０
の間にさらに界面層２４を有し、該界面層２４のエネル
ギーギャップはチャネル層３０より高く、該界面層２４
がゲート絶縁層２０とチャネル層３０の間の界面バッフ
ァとされて、もともとチャネル層３０とゲート絶縁層２
０の間に存在しうる界面欠陥を補足して素子特性がゲー
ト絶縁層２０の界面特性の影響を直接受けさせないよう
にすることを特徴とする、請求項１に記載の高エネルギ
ーギャップオフセット層構造を有するＴＦＴ素子。 - 【請求項５】 前記オフセット層４０とソース・ドレイ
ン６０の間にさらにオームコンタクト層５０を有して、
該オームコンタクト層５０のエネルギーギャップはオフ
セット層４０より低いことを特徴とする、請求項４に記
載の高エネルギーギャップオフセット層構造を有するＴ
ＦＴ素子。 - 【請求項６】 絶縁性の基底層７０上に構築されるＴＦ
Ｔ素子とされて、該ＴＦＴ素子は、下から上に配列され
たゲート電極１０、ゲート絶縁層２０、チャネル層３
０、オフセット層４０、ソース・ドレイン６０を包括
し、該ゲート絶縁層２０は高電気抵抗値を有してゲート
電極１０とチャネル層３０を隔離するのに用いられ、該
チャネル層３０は比較的低いエネルギーギャップを有す
る半導体層とされて該ゲート絶縁層２０の上に配設さ
れ、伝導キャリアのチャネル層とされて該ＴＦＴ素子が
導通する時にソースからドレインへの電子又は正孔の流
れに対する阻止を少なくして大量の電流を伝導可能で、
導通時間を短縮し、該オフセット層４０は比較的高いエ
ネルギーギャップを有する半導体層とされて垂直にソー
ス・ドレイン６０とチャネル層３０の間に重ねられるこ
とで、伝導キャリアがオフ時に発生しうるエネルギーバ
ンドからエネルギーバンドへのトンネル現象を阻止して
ゲート誘因のドレインリーク電流を減らし、該ＴＦＴ素
子がオフとされる時に非常に低いオフ電流を有するよう
にしてあり、この高エネルギーギャップオフセット層が
セルフアライン特性を有すると共に低エネルギーギャッ
プチャネル層の上に重ね設けられたことで、余分の面積
を増加せず、画素の密度を下げず、オン電流を増加する
と共にオフ電流を減少してオンオフ電流比を高めるよう
にしてあり、以上の構成からなる高エネルギーギャップ
オフセット層構造を有するＴＦＴ素子。 - 【請求項７】 前記チャネル層３０と前記オフセット層
４０の材料の組合せが、Ｇｅ／Ｓｉ、ＧｅＳｉ／Ｓｉ、
Ｓｉ／アモルファスシリコン、Ｓｉ／アモルファス炭化
ケイ素、多結晶シリコン／多結晶シリコン、多結晶シリ
コン／アモルファス炭化ケイ素、微結晶シリコン／アモ
ルファスシリコン、微結晶シリコン／アモルファス炭化
ケイ素、ＧａＡｓ／ＡｌＧａＡｓ、ＩｎＳｂ／ＡｌＳ
ｂ、ＩｎＳｂ／ＩｎＡｓ、ＺｎＳｅ／ＺｎＳ、ＣｄＳｅ
／ＺｎＳｅ、ＨｇＣｄＳｂ／ＺｎＳｅ、ＣｄＳｅ／Ｚｎ
Ｓ、ＣｄＳ／ＺｎＯ、ＣｄＳｅ／ＺｎＳ、及びその他
の、低エネルギーギャップ、高エネルギーギャップの順
序で組合せられた、ＩＶ−ＩＶ族、ＩＩＩ−Ｖ族、ＩＩ
−ＶＩ族半導体及びその合金薄膜材料、以上のいずれか
とされることを特徴とする、請求項６に記載の高エネル
ギーギャップオフセット層構造を有するＴＦＴ素子。 - 【請求項８】 前記オフセット層４０とソース・ドレイ
ン６０の間にさらにオームコンタクト層５０を有し、該
オームコンタクト層５０のエネルギーギャップはオフセ
ット層４０より低いことを特徴とする、請求項６に記載
の高エネルギーギャップオフセット層構造を有するＴＦ
Ｔ素子。 - 【請求項９】 前記ゲート絶縁層２０とチャネル層３０
の間にさらに界面層２４を有し、該界面層２４のエネル
ギーギャップはチャネル層３０より高く、該界面層２４
がゲート絶縁層２０とチャネル層３０の間の界面バッフ
ァとされて、もともとチャネル層３０とゲート絶縁層２
０の間に存在しうる界面欠陥を補足して素子特性がゲー
ト絶縁層２０の界面特性の影響を直接受けさせないよう
にすることを特徴とする、請求項６に記載の高エネルギ
ーギャップオフセット層構造を有するＴＦＴ素子。 - 【請求項１０】 前記オフセット層４０とソース・ドレ
イン６０の間にさらにオームコンタクト層５０を有し
て、該オームコンタクト層５０のエネルギーギャップは
オフセット層４０より低いことを特徴とする、請求項９
に記載の高エネルギーギャップオフセット層構造を有す
るＴＦＴ素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28949098A JP2000124456A (ja) | 1998-10-12 | 1998-10-12 | 高エネルギーギャップオフセット層構造を有するｔｆｔ素子 |
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1998
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