JP2010245366A - 電子素子及びその製造方法、並びに表示装置 - Google Patents

電子素子及びその製造方法、並びに表示装置 Download PDF

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Abstract

【課題】低温プロセスで製造でき、リーク電流が抑制された電子素子を提供する。
【解決手段】基板10上に、端部断面のテーパー角度が60°以下である下部電極22と、前記下部電極22上に配置され、水素原子の含有率が3原子%以下であり、波長650nmにおける屈折率nが1.475以下であるSiO膜24と、前記SiO膜24上に配置され、前記下部電極22と重なり部を有する上部電極26と、を有する電子素子である。
【選択図】図4

Description

本発明は、電子素子及びその製造方法、並びに表示装置に関する。

薄膜トランジスタ(Thin Film Transistor;TFT)やコンデンサ(キャパシタ)等の電子素子は、一般に、絶縁膜を介して設けられた少なくとも2つの電極を有して構成される。
近年、前記絶縁膜や前記薄膜トランジスタ(Thin Film Transistor;TFT)に関し、種々の検討が行われている。

例えば、薄膜トランジスタにおけるリーク電流を低減できるゲート絶縁膜として、層厚方向に対して傾斜した柱状組織を有するゲート絶縁膜が知られている(例えば、特許文献1参照)。

また、プラスチック基板にスパッタ成膜による絶縁膜を形成してTFTの特性を向上させることを目的として、絶縁表面上に半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電層を形成する工程とを有し、前記ゲート絶縁膜を形成する工程は、スパッタ法により、ターゲットにSiもしくはSiOを用い、Si、酸素、窒素を主成分とし、水素を0.4〜1.6atomic%の濃度で含有する第1絶縁膜を形成する第一の段階と、Si、酸素を主成分とし、水素を0.2atomic%以下の濃度で含有する第2絶縁膜を形成する第二の段階とを有する半導体装置の作製方法が知られている(例えば、特許文献2参照)。

また、チャネル層との界面やゲート電極との界面が良好な、薄膜トランジスタのゲート絶縁膜として、Inと、Znと、Oと、Ga,Al,Fe,Sn,Mg,Ca,Si,Geのうち少なくとも1種と、を含み、その抵抗値が1011Ω・cm以上であるアモルファス酸化物絶縁膜が知られている(例えば、特許文献3参照)。

また、酸化物半導体を用いた薄膜トランジスタのゲート絶縁膜であって、酸化物半導体との界面が良好なゲート絶縁膜として、少なくともOとNとを含むアモルファスシリコンであり、且つ酸化物半導体層の界面側で酸素濃度が高く、ゲート電極側に向かって酸素濃度が減少するような酸素濃度の分布を持つゲート絶縁膜が知られている(例えば、特許文献4参照)。

また、より安定な記憶保持が行えるメモリが実現できるようにすることを目的として、基板の上に形成された第1電極と、この第1電極の上に形成された金属酸化物層と、この金属酸化物層の上に形成された第2電極とを少なくとも備え、前記金属酸化物層は、少なくとも第1金属,及び酸素から構成された基部層と、前記第1金属,第2金属,及び酸素から構成されて前記基部層の中に分散された複数の微粒子とから構成される金属酸化物素子が知られている(例えば、特許文献5参照)。

特開2007−258223号公報 特開2002−246602号公報 特開2007−73701号公報 特開2007−250982号公報 特開2007−335472号公報

近年、フレキシブル(可撓性)デバイス実現に向け、例えば、プラスチック基板(フレキシブル基板)上に、低温で電子素子を製造する技術が求められている。
しかしながら、特に、低温で電子素子を形成する場合、上記従来の絶縁膜ではリーク電流を抑制できないことがある。
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、低温プロセスで製造でき、リーク電流が抑制された電子素子及びその製造方法を提供することにある。
また、本発明の目的は、低温プロセスで製造でき、表示品質に優れた表示装置を提供することにある。

前記課題を解決するための具体的手段は以下のとおりである。
<1> 基板上に、端部断面のテーパー角度が60°以下である下部電極と、前記下部電極上に配置され、水素原子の含有率が3原子%以下であり、波長650nmにおける屈折率nが1.475以下であるSiO膜と、前記SiO膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する電子素子である。

<2> 前記下部電極が、酸化物導電膜である<1>に記載の電子素子である。

<3> 基板上に、端部断面のテーパー角度が60°以下である下部電極を形成する下部電極形成工程と、前記下部電極上に絶縁膜をスパッタにより形成する絶縁膜形成工程と、前記絶縁膜上に上部電極を、前記下部電極と重なり部を有するように形成する上部電極形成工程と、を有する電子素子の製造方法である。

<4> 前記絶縁膜形成工程は、基板温度200℃以下の条件で前記絶縁膜を形成する<3>に記載の電子素子の製造方法である。
<5> 前記絶縁膜は、波長650nmにおける屈折率nが1.475以下のSiO膜である<3>又は<4>に記載の電子素子の製造方法である。

<6> 前記下部電極が、酸化物導電膜である<3>〜<5>のいずれか1つに記載の電子素子の製造方法である。

<7> <1>又は<2>に記載の電子素子を備えた表示装置である。

本発明によれば、低温プロセスで製造でき、リーク電流が抑制された電子素子及びその製造方法を提供することができる。
また、本発明によれば、低温プロセスで製造でき、表示品質に優れた表示装置を提供することができる。

下部電極の端部断面のテーパー角度の一例を示す図である。 下部電極の端部断面のテーパー角度の別の一例を示す図である。 下部電極の端部断面のテーパー角度の別の一例を示す図である。 第一の実施形態に係る電子素子の概略断面図である。 第二の実施形態に係る電子素子の概略断面図である。 第三の実施形態に係る電子素子の概略断面図である。 第四の実施形態に係る電子素子の概略断面図である。 第五の実施形態に係る電子素子の概略断面図である。 本発明の表示装置の一例を示す概略構成図である。

≪電子素子及びその製造方法≫
本発明の電子素子は、基板上に、端部断面のテーパー角度が60°以下である下部電極と、前記下部電極上に配置され、水素原子の含有率が3原子%以下であり、波長650nmにおける屈折率nが1.475以下であるSiO膜と、前記SiO膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する。
また、本発明の電子素子の製造方法は、基板上に、端部断面のテーパー角度が60°以下である下部電極を形成する下部電極形成工程と、前記下部電極上に絶縁膜をスパッタにより形成する絶縁膜形成工程と、前記絶縁膜上に上部電極を、前記下部電極と重なり部を有するように形成する上部電極形成工程と、を有する。

一般に、コンデンサ(キャパシタ)や薄膜トランジスタ(Thin Film Transistor;TFT)等の電子素子は、絶縁膜を介して設けられた上部電極及び下部電極を有して構成される。近年では、フレキシブル(可撓性)デバイス実現に向け、プラスチック基板(フレキシブル基板)上に電子素子を形成するために、300℃以上の高温条件を必要とするCVD(Chemical vapor deposition)に代えて、室温から200℃以下の低温条件にてスパッタにより絶縁膜を形成することの検討が行われている。
しかしながら、本発明者の検討により、以下の事実が明らかとなった。
即ち、例えば200℃以下の低温でスパッタにより形成された絶縁膜は、CVDにより形成された絶縁膜に比べ、下部電極の端部(パターンエッジ付近)に対するカバレッジ(被覆性)が悪い。このため、特に、下部電極の端部が切り立った形状(後述する下部電極端部断面のテーパー角度が60°を超える場合)である場合において、該下部電極の端部に対する絶縁膜のカバレッジが悪くなり、該端部付近における絶縁膜に空洞やクラックが生じ、その結果としてリーク電流が増大することがある。
一方、後述する下部電極端部断面のテーパー角度が60°以下である場合であっても、絶縁膜の膜質によっては、やはりリーク電流が増大することがある。
そこで、電子素子を上記本発明の構成とすることにより、電子素子における絶縁膜のリーク電流が抑制される。

また、本発明における、水素原子の含有率が3原子%以下であるSiO膜は、スパッタにより形成できる。このため、本発明におけるSiO膜(絶縁膜)は、CVDに比べて低温(例えば、200℃以下)で形成できる。
従って、本発明によれば、低温(例えば、200℃以下)プロセスで製造でき、リーク電流が抑制された電子素子が提供される。

更に、本発明の電子素子は低温で製造できるため、例えば、ポリエチレンナフタレート(PEN)やポリエチレンテレフタレート(PET)のようなプラスチック基板(フレキシブル基板)上に設けることができる。
即ち、本発明によれば、プラスチック基板上に設けられ、リーク電流が抑制された電子素子が提供される。

本発明において、下部電極の「端部断面のテーパー角度」とは、下部電極における下面と側面とのなす角度を指す。
また、本発明において下部電極の「下面」とは、下部電極の面のうち、基板との接触面を指す。
また、本発明において下部電極の「上面」とは、下部電極の面のうち、下面と平行な面であって、基板から離れた側の面を指す。
また、本発明において下部電極の「側面」とは、下部電極の面のうち、上面にも下面にも該当しない面を指す。

また、本発明において、下部電極の「パターンエッジ」とは、基板法線方向下部電極形成面側からみたときの、下部電極と該下部電極が形成された基板との境界線をいう。本発明においては、下部電極の「パターンエッジ」を下部電極の「下端」ともいう。
また、本発明において、下部電極の「上端」とは、下部電極上面と下部電極側面との境界線を指す。

以下、下部電極の端部断面のテーパー角度について、図1〜図3を参照して更に詳しく説明する。
図1〜図3は、基板10上に下部電極12が設けられた様子を模式的に示した断面図である。
詳しくは、図1〜図3は、下部電極を、パターンエッジに直交し、かつ、基板法線方向に平行な平面で切断したときの切断面を示している。
図1に示すように、下部電極12の端部断面のテーパー角度θは、下部電極12における下面と側面とのなす角度であり、詳しくは、下部電極12の上端Pと下端Qとを結ぶ直線と、該下部電極12下面に相当する直線と、のなす角度である。

上記図1では、下部電極の側面が平面である場合の一例であるが、下部電極の側面が曲面である場合(例えば、下記図2及び図3の場合)にも同様にしてテーパー角度が定義される。
図2は、下部電極の側面が、下部電極の外側に向かって張り出した曲面である場合の例であり、図3は、下部電極の側面が、下部電極の内側に向かってえぐれた曲面である場合の例である。
図2及び図3においても、下部電極12の端部断面のテーパー角度θは、下部電極12の上端Pと下端Qとを結ぶ直線(一点鎖線)と、該下部電極12下面に相当する直線と、のなす角度である。

本発明においては、前記下部電極の端部断面のテーパー角度が60°を超えると、絶縁膜のリーク電流が増大する。
前記下部電極の端部断面のテーパー角度としては、リーク電流抑制の観点からは、45°以下であることが好ましく、30°以下であることがより好ましい。

<基板>
本発明における基板としては特に限定はなく、例えば、YSZ(ジルコニア安定化イットリウム)、ガラス等の無機基板;ポリエチレンテレフタレート(PET)、ポリブチレンテレフタレート、ポリエチレンナフタレート(PEN)等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ(クロロトリフルオロエチレン)等の合成樹脂等の有機基板(本発明ではこれらの有機基板を、「プラスチック基板」や「フレキシブル基板」ともいう);等を用いることができる。
中でも、低温で絶縁膜を形成する場合に本発明による効果がより効果的に奏される点を考慮すると、プラスチック基板が好ましい。

また、前記プラスチック基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。しかし、一般的に、プラスチック基板は耐熱性に乏しいため、プラスチック基板上にデバイスを作製する場合には、プロセス温度を、好ましくは200℃以下、より好ましくは150℃以下、特に好ましくは100℃以下にする。
前記プラスチック基板は、水分や酸素の透過を防止するためのガスバリア層や、プラスチック基板の平坦性や下部電極との密着性を向上するためのアンダーコート層、等を備えていてもよい。

また、本発明における基板の厚みは、50μm以上500μm以下が好ましい。
前記厚みが50μm以上であると、基板自体の平坦性がより向上する。
また、前記厚みが500μm以下であると、基板自体の可撓性がより向上し、フレキシブル基板としての使用がより容易となる。

<下部電極>
本発明の電子素子は、端部断面のテーパー角度が60°以下である下部電極を有する。
本発明における下部電極の具体的形態は、例えば、(1)本発明の電子素子がコンデンサである場合には、該コンデンサにおける一方の電極であり、(2)本発明の電子素子がボトムゲート型の薄膜トランジスタである場合には、該薄膜トランジスタにおけるゲート電極であり、(3)本発明の電子素子がトップゲート型の薄膜トランジスタである場合には該薄膜トランジスタにおけるソース電極若しくはドレイン電極である。

前記下部電極の材質には特に限定はないが、例えば、Al、Mo、Cr、Ta、Ti、Au、またはAg等の金属;Al−Nd、APC、Mo−Nb等の合金;酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の酸化物導電膜;ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物;またはこれらの混合物;等が挙げられる。
上記の中でも、下部電極の端部断面のテーパー角度を60°以下に調整し易い点で、Mo−Nb又は酸化物導電膜が好ましく、酸化物導電膜がより好ましい。
前記酸化物導電膜は、IZO等のアモルファス酸化物導電膜であることがより好ましい。
また、IZOを用いた場合には、下部電極端部が自然酸化して絶縁化される。
このため、後述する下部電極の実効面積拡大の抑制や、下部電極端部への電界集中の抑制の観点からも、下部電極としてIZOを用いることが好ましい。

また、下部電極の膜厚は、絶縁膜におけるリーク電流低減の観点からは、20nm〜500nmが好ましく、30nm〜200nmがより好ましい。

下部電極の成膜方法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタ法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ITOやIZOを選択する場合には、直流あるいは高周波スパッタ法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。また下部電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。

下部電極をパターニングする方法(加工方法)には特に限定はなく、前述のようにして成膜された下部電極膜(ベタ膜)をフォトリソグラフィー及びエッチング(ウェットエッチング又はドライエッチング)により加工するフォトエッチング法であってもよいし、レジストパターン形成、下部電極膜成膜、レジスト剥離をこの順に行うリフトオフ法であってもよい。また、成膜時にシャドウマスクを用い、成膜とパターニングとを同時に行うシャドウマスク法であってもよい。

また、下部電極の端部断面のテーパー角度を60°以下とする方法(以下、単に「テーパー化」ともいう)には特に限定はないが、例えば、下部電極成膜後、フォトエッチング法にて下部電極を加工する際のエッチング条件を調節することにより行うことができる。
具体的には、例えば、ウェットエッチングの場合にはエッチング液を希釈して用いる方法が挙げられる。エッチング液の濃度が低い程、エッチング速度が低下し、テーパー角度が小さくなる傾向がある。
また、レジストパターン(フォトレジストを用いて形成されたレジストパターン)との密着性を調整し、テーパー角度を調節する方法がある。レジストパターンとの密着性が悪い方がテーパー角度を小さくできる。レジストパターンとの密着性は、レジストパターンのポストベークの温度で調整できる(例えば、ポストベーク温度が低い程、密着性が悪化する傾向がある)。
ドライエッチングの場合は、エッチングガスに酸素を混ぜることにより、エッチングによりレジストパターンを後退させながら下部電極膜をエッチングできるので、下部電極膜のテーパー角度を上記範囲に容易に調整できる。

(酸化処理)
また、本発明における下部電極は、端部(特に下部電極側面)が酸化処理されていることが好ましい。
これにより、端部が絶縁化されるので、テーパー角度を60°以下としたことにより生じることがある、下部電極の実効面積の拡大を抑制できる。更に、テーパー角度を60°以下としたことにより生じることがある、下部電極下端への電界の集中を抑制できる。
但し、前述のとおり、下部電極の材料としてIZOを用いた場合には、下部電極端部が自然酸化して絶縁化される。この点を考慮すると、前記酸化処理は、下部電極の材料としてIZO以外の材料(例えば、金属又は合金)を用いた場合に特に効果的である。

酸化処理の方法には特に限定はないが、例えば、酸素プラズマ処理やUVオゾン処理を用いることができる。これらの処理を組み合わせて用いてもよい。

酸素プラズマ処理の条件としては特に限定はないが、例えば、酸素圧力0.5〜50Pa、RFパワー50W〜1000Wの状態で10秒間〜2分間実施すると良い。

UVオゾン処理の条件としては特に限定はないが、UVオゾン処理に用いるUV(紫外線)の波長は、180nm〜300nmが好ましい。

前記酸化処理は、下部電極の端部に対し選択的に行うことがより好ましい。
下部電極端部への選択的な酸化処理は、例えば、以下のようにして行うことができる。
まず、下部電極膜を例えばスパッタにより成膜し、成膜された下部電極膜上にフォトレジストを用いてレジストパターンを形成し、形成されたレジストパターンをエッチングマスクとして下部電極膜をエッチングする。このとき、下部電極は端部(側面)のみが露出した状態となる。この状態のときであってレジストパターンを剥離する前に酸化処理を行うことで、下部電極端部の選択的な酸化処理を行うことができる。その後、公知のレジスト剥離液により、レジストパターンを剥離する。

<絶縁膜>
本発明の電子素子は、前記下部電極上に配置された絶縁膜を有する。
本発明における絶縁膜としては、水素原子の含有率が3原子%以下であり、波長650nmにおける屈折率nが1.475以下であるSiO膜が好適である。
本発明における絶縁膜の具体的形態は、例えば、(1)本発明の電子素子がコンデンサである場合には、該コンデンサにおける誘電体であり、(2)本発明の電子素子がボトムゲート型の薄膜トランジスタである場合には、該薄膜トランジスタにおけるゲート絶縁膜であり、(3)本発明の電子素子がトップゲート型の薄膜トランジスタである場合には該薄膜トランジスタにおけるゲート絶縁膜である。

一般に、水素原子の含有率が3原子%以下となる、スパッタで形成されたSiO膜を電子素子に用いた場合、リーク電流が増大し易い。従って、水素原子の含有率が3原子%以下となる、スパッタで形成されたSiO膜を電子素子に用いた場合に、本発明のリーク電流抑制効果が顕著に奏される。
ここで、SiO膜の水素原子含有率は、HFS分析(水素前方散乱分析)により測定された値を指す。
SiO膜の水素原子の含有率を3原子%以下とする方法としては、例えば、(CVDではなく)スパッタにより成膜する方法が挙げられる。

また、本発明においては、前記波長650nmにおける屈折率nが1.475を超えるとリーク電流が増大する。
ここで、SiO膜の波長650nmにおける屈折率は、分光エリプソメーターにより測定された値を指す。

前記波長650nmにおける屈折率nを1.475以下とする方法としては、例えば、低圧条件下(例えば、スパッタ時の圧力が0.05Pa〜0.3Pa(より好ましくは0.1Pa〜0.2Pa)の条件下)でSiO膜を成膜する方法が挙げられる。
またスパッタ時の酸素濃度は3%以上50%以下が好ましい、より好ましくは5%以上20%以下である。

以上のように、本発明におけるSiO膜は、前述の水素原子含有率及び前述の屈折率を達成する観点から、スパッタ時の圧力0.05Pa〜0.3Pa(より好ましくは0.1Pa〜0.2Pa)の条件で、スパッタにより形成されることが好ましい。
また、前記スパッタ時の基板温度の上限は、基板としてプラスチック基板を用いる場合の該プラスチック基板の損傷抑制の点からは、200℃以下が好ましく、150℃以下がより好ましく、100℃以下が更に好ましい。
上記範囲の中でも、75℃以下が更に好ましく、50℃以下が特に好ましい。
なお、本発明において、スパッタ時の基板温度は、基板にサーモラベルを添付して測定された値を指す。

以下、前述の水素原子含有率及び前述の屈折率を達成する観点からみた、更に好ましいスパッタ条件の一例について説明するが本発明はこれらの条件に限定されることはない。
前記スパッタとしては、RFマグネトロンスパッタが好適である。
また、ターゲットとしては、SiOターゲット、Siターゲットのいずれを用いてもよい(Siターゲットを用いる場合には、酸素ガスを導入しながら行う反応性スパッタによりSiO膜を形成する)。
また、スパッタ電力としては、0.05W/mm〜2.0W/mmが好ましく、0.1W/mm〜1.0W/mmがより好ましい。

また、本発明における絶縁膜(例えばSiO膜)の膜厚は、リーク電流低減の観点からは、50nm〜1000nmが好ましく、80nm〜500nmがより好ましく、80nm〜400nmが特に好ましい。
また、本発明において、リーク電流を特に低減させる観点からは、絶縁膜(例えばSiO膜)の膜厚が80nm〜500nmであって、下部電極の膜厚が20nm〜500nmである組み合わせが好ましく、絶縁膜(例えばSiO膜)の膜厚が80nm〜400nmであって、下部電極の膜厚が30nm〜200nmである組み合わせがより好ましい。

また、本発明における絶縁膜(例えばSiO膜)は、基板上の少なくとも前記下部電極上の領域に設けられていればよく、基板上の前記下部電極以外の領域には設けられていても設けられていなくてもよい。
本発明における絶縁膜の形態の一例としては、例えば、基板上の下部電極上の領域(電圧印加用の端子部を除く)及び下部電極以外の領域に渡って全面に設けられた形態が挙げられる。前記端子部においては、絶縁膜が形成されず、下部電極が露出されている。この下部電極の露出は、例えば、フォトエッチング法、リフトオフ法、シャドウマスク法等により絶縁膜を形成(加工)することにより行うことができる。

<上部電極>
本発明の電子素子は、前記絶縁膜上に配置され、前記下部電極と重なり部を有する上部電極を有する。
本発明における上部電極の具体的形態は、例えば、(1)本発明の電子素子がコンデンサである場合には、該コンデンサにおける一方の電極(前記下部電極に対する対向電極)であり、(2)本発明の電子素子がボトムゲート型トランジスタである場合には、該ボトムゲート型トランジスタにおけるソース電極若しくはドレイン電極であり、(3)本発明の電子素子がトップゲート型トランジスタである場合にはゲート電極である。

上部電極の材質には特に限定はないが、例えば、Al、Mo、Cr、Ta、Ti、Au、またはAg等の金属;Al−Nd、APC等の合金;酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の酸化物導電膜;ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物;またはこれらの混合物;を好適に挙げることができる。
中でも、抵抗率が低いという点からは、金属又は合金が好ましく、Al、Al−Nd、Moがより好ましい。

また、上部電極の膜厚は、20nm〜1000nmが好ましく、50nm〜500nmがより好ましい。

上部電極の成膜方法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタ法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、金属又は合金を選択する場合には、直流あるいは高周波スパッタ法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。また上部電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。

上部電極は、必要に応じパターニングされていてもよい。
パターニングの方法としては、前述の、フォトエッチング法、リフトオフ法、シャドウマスク法等を特に制限無く用いることができる。

また、本発明における上部電極は、基板上の少なくとも前記絶縁膜上の領域に配置されていればよく、基板上の前記絶縁膜以外の領域には配置されていても配置されていなくてもよい。

また、本発明における上部電極は、前記下部電極と重なり部を有するものである。
即ち、本発明における上部電極は、基板法線方向上部電極形成面側からみたときに、前記下部電極と重なる領域を有して配置される。
このような上部電極の形態の一例としては、基板法線方向上部電極形成面側からみたときに、下部電極と交差するパターンとしてパターニングされている形態が挙げられる。

<その他の要素>
本発明の電子素子は、前記基板、前記下部電極、前記絶縁膜、及び前記上部電極以外にも、その他の要素を備えていてもよい。
該その他の要素は、基板と下部電極との間、下部電極と絶縁膜との間、絶縁膜と上部電極との間、上部電極の更に上(基板から離れた側)のどの位置に備えられていてもよい。
その他の要素としては、例えば、保護膜、本発明の電子素子がトランジスタである場合の半導体層、等が挙げられる。

前記半導体層としては、低温成膜が可能という観点から、酸化物半導体を含有する層が好ましい。特に、酸化物半導体はアモルファス状態であることがさらに好ましい。
前記酸化物半導体としては、In、GaおよびZnからなる群より選ばれる少なくとも1種若しくはこれらの複合酸化物を含む酸化物半導体が好ましい。特に好ましくは、例えば特開2006−165529号公報等に記載されているアモルファス酸化物半導体(例えば、IGZO)である。

<実施形態>
次に、本発明の電子素子の好ましい実施形態について、図4〜図8を用いて説明するが、本発明はこれらの実施形態に限定されることはない。

図4は、第一の実施形態に係る電子素子であるコンデンサ20の概略断面図である。
図4に示すように、コンデンサ20は、基板10上に、下部電極22と、前記下部電極22上に配置されたSiO膜24と、前記SiO膜24上に配置され、前記下部電極22と重なり部を有する上部電極26と、を備えている。
コンデンサ20では、上部電極26と下部電極22との間に電圧が印加され、SiO膜24の、上部電極26と下部電極22との重なり部に相当する部分に、容量が蓄積される。この際、前述の上部電極の端部断面のテーパー角度と、前述のSiO膜の屈折率nと、により、上部電極26と下部電極22との間のリーク電流が抑制される。

図5は、第二の実施形態に係る電子素子である、ボトムゲート型(逆スタガ型)の薄膜トランジスタ30の概略断面図である。
図5に示すように、薄膜トランジスタ30は、基板10上に、ゲート電極である下部電極32Gと、前記下部電極32G上に配置される、ゲート絶縁膜であるSiO膜34と、SiO膜34上に島状(アイランド状)にパターニングされた半導体層38を備えている。薄膜トランジスタ30は、半導体層38上に更に、前記下部電極32Gと重なり部を有する、ソース電極である上部電極36Sとドレイン電極である上部電極36Dと、をそれぞれ備えている。
薄膜トランジスタ30によれば、上部電極36S及び/又は上部電極36Dと、下部電極32Gと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流/オフ電流〕が高い良好なトランジスタ特性が得られる。

図6は、第三の実施形態に係る電子素子である、ボトムゲート型(逆スタガ型)の薄膜トランジスタ40の概略断面図である。
図6に示すように、薄膜トランジスタ40は、基板10上に、ゲート電極である下部電極42Gと、前記下部電極42G上に配置される、ゲート絶縁膜であるSiO膜44と、前記SiO膜44上に配置され、前記下部電極42Gと重なり部を有する、ソース電極である上部電極46Sとドレイン電極である上部電極46Dと、をそれぞれ備えている。薄膜トランジスタ40は、更に、上部電極46S、上部電極46D、上部電極46Sと上部電極46Dとの間のSiO膜44を覆うように、島状(アイランド状)にパターニングされた半導体層48を備えている。
薄膜トランジスタ40によれば、上部電極46S及び/又は上部電極46Dと、下部電極42Gと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流/オフ電流〕が高い良好なトランジスタ特性が得られる。

図7は、第四の実施形態に係る電子素子である、トップゲート型(スタガ型)の薄膜トランジスタ50の概略断面図である。
図7に示すように、薄膜トランジスタ50は、基板10上に、島状(アイランド状)にパターニングされた半導体層58を備えており、半導体層58上に、ソース電極である下部電極56Sと、ドレイン電極である下部電極56Dと、をそれぞれ備えている。薄膜トランジスタ50は、更に、下部電極56S、下部電極56D、及び、半導体層58上の下部電極56Sと下部電極56Dとの間の領域(チャネル領域)を覆うように、島状にパターニングされたゲート絶縁膜であるSiO膜54が備えられている。更に、SiO膜54上には、下部電極56S及び下部電極56Dに対して重なり部を有するようにして、ゲート電極である上部電極52Gが備えられている。
薄膜トランジスタ50によれば、下部電極56S及び/又は下部電極56Dと、上部電極52Gと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流/オフ電流〕が高い良好なトランジスタ特性が得られる。

図8は、第五の実施形態に係る電子素子である、トップゲート型(スタガ型)の薄膜トランジスタ60の概略断面図である。
図8に示すように、薄膜トランジスタ60は、基板10上に、ソース電極である下部電極66Sと、ドレイン電極である下部電極66Dと、を備えている。更に、下部電極66S、下部電極66D、及び、基板10上の下部電極66Sと下部電極66Dとの間の領域(チャネル領域)を覆うように、島状にパターニングされた半導体層68が備えられ、半導体層68上に、同様に島状にパターニングされたゲート絶縁膜であるSiO膜64が備えられている。更に、SiO膜64上には、下部電極66S及び下部電極66Dに対して重なり部を有するようにして、ゲート電極である上部電極62Gが備えられている。
薄膜トランジスタ60によれば、下部電極66S又は下部電極66Dと、上部電極62Gと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流/オフ電流〕が高い良好なトランジスタ特性が得られる。

以上、本発明の電子素子の実施形態(第一〜第五の実施形態)について説明したが、本発明の電子素子は上記実施形態に限定されることはない。

また、以上で説明した本発明の電子素子の用途には特に限定はなく、例えば、表示装置、X線センサー、コンデンサー等の用途に用いることができる。特に、表示装置(例えば、液晶表示装置、有機EL表示装置等)に好適に用いられる。
以下、前述の本発明の電子素子を備えて構成された、本発明の表示装置について説明する。
図9は、本発明の表示装置の一例である液晶表示装置200を示す概略構成図である。
図9に示すように、液晶表示装置200は、互いに平行な複数のゲート配線210と、該ゲート配線210と交差する、互いに平行なドレイン配線220と、を備えている。ここで、ゲート配線210とドレイン配線220とは電気的に絶縁されている。ゲート配線210とドレイン配線220との交差部付近には、薄膜トランジスタ230が備えられている。
薄膜トランジスタ230のゲート電極は、ゲート配線210に接続されており、薄膜トランジスタ230のドレイン電極は、ドレイン配線220に接続されている。また、薄膜トランジスタ230のソース電極は、画素電極に接続されており、該画素電極と図示しない対向電極との間には液晶250が保持されている。更に、該画素電極は、接地された対向電極とともにコンデンサ240を構成している。

本発明の電子素子は、例えば、前記コンデンサ240や前記薄膜トランジスタ230として好適に用いられるものである。これにより、前記コンデンサ240や前記薄膜トランジスタ230におけるリーク電流が抑制されるので、表示品質が向上する。
また、本発明によると、プロセス温度を200℃以下に下げることができる為に、表示品質が良いフレキシブルな液晶表示装置や、表示品質が良いフレキシブルな有機EL表示装置を提供できる。

以下、本発明を実施例により更に具体的に説明するが、本発明は以下の実施例に限定されるものではない。なお、特に断りのない限り、「部」及び「%」は質量基準である。

〔実施例1〕
≪電子素子の作製≫
<下部電極の形成>
(IZO膜の成膜)
厚さ150μmのPENフイルム(帝人デュポン社製Q65FA)基板上に、下記条件のスパッタにより膜厚100nmのIZO膜を形成した。
なお、下記条件において、基板温度は、基板のIZO成膜面側にサーモラベルを添付して測定した(後述のSiOスパッタ及びAlスパッタにおける基板温度の測定も同様である)。
また、以下において、「sccm」は「standard cc/min」の略であり、1分間にスパッタ装置に導入される気体の体積(cc)を、標準状態(1013.25hPa(1気圧)、0℃)に換算した値である。例えば、本発明において「1sccm」は、1013.25hPa(1気圧)、0℃における気体の流量が、1cm/minに相当することをいう。

〜IZO膜スパッタ条件〜
・スパッタ装置: DCマグネトロンスパッタ装置
・ターゲット: 出光興産製の3インチIZOターゲット(純度4N)
・基板温度: 室温(20℃以上37℃以下)
・スパッタ電力: DC電源100W
・圧力(ガス導入時): 0.4Pa
・導入ガス及び流量: Ar=97sccm、O=3.0sccm

(IZO膜のパターニング)
次に、上記で形成されたIZO膜上に、フォトレジストAZ―5124E(クラリアント・ジャパン製)を用いて下部電極形成用のレジストパターンを形成した。
レジストパターンは、線幅200μmの直線状パターンとした。

次に、エッチャントとして、ウェットエッチング液ITO−6N(関東化学)の2倍希釈液を用い、上記形成されたレジストパターンをマスクとして、IZO膜のウェットエッチングを行った。
IZO膜のウェットエッチングは、液温27℃で行った。
上記ITO−6Nは、シュウ酸水溶液である。

次に、レジスト剥離液AZ−リムーバー(クラリアント・ジャパン製)を用い、レジストパターンを剥離した。
以上により、パターニングされたIZO膜(以下、「IZOパターン」ともいう)である下部電極を形成した。
下部電極は、膜厚100nm、線幅200μmの直線状のIZOパターンであった。

<SiO膜の形成>
次に、前記基板の下部電極形成面側に、下記条件のスパッタにより膜厚200nmのSiO膜を形成した。
SiO膜は下部電極のほぼ全面を覆うように形成したが、シャドウマスクを用いたスパッタにより一部(電圧印加用の端子部)のみ露出させた。

〜SiOスパッタ条件〜
・スパッタ装置: RFマグネトロンスパッタ装置
・ターゲット: フルウチ化学製の3インチSiOターゲット(純度4N)
・基板温度: 43℃
・スパッタ電力: RF電源200W
・圧力(ガス導入時): 0.16Pa
・導入ガス及び流量: Ar=40sccm,O=4.5sccm

<上部電極の形成>
(Al膜の形成)
次に、前記基板のSiO膜形成面側に、下記条件のスパッタにより膜厚200nmのAl膜を形成した。

〜Al膜スパッタ条件〜
・スパッタ装置: DCマグネトロンスパッタ装置
・ターゲット: フルウチ化学製の3インチAlターゲット(純度4N)
・基板温度: 室温(20℃以上37℃以下)
・スパッタ電力: DC電源400W
・圧力(ガス導入時): 0.34Pa
・導入ガス及び流量: Ar=15sccm

(Al膜のパターニング)
次に、上記で形成されたAl膜上に、フォトレジストAZ―5124E(クラリアント・ジャパン製)を用いて上部電極形成用のレジストパターンを形成した。
レジストパターンは、下部電極の直線状パターンに直交する、線幅200μmの直線状パターンとした。

次に、エッチャントとして、ウェットエッチング液(関東化学社製Alエッチング液)を用い、形成されたレジストパターンをマスクとして、液温43℃にてAl膜のウェットエッチングを行った。

次に、レジスト剥離液AZ−リムーバー(クラリアント・ジャパン製)を用い、レジストパターンを剥離した。
以上により、パターニングされたAl膜である上部電極を形成した。
上部電極は、膜厚200nm、線幅200μmの直線状のAlパターンであり、下部電極と直交するパターン(即ち、下部電極と重なり部を有するパターン)であった。

以上により、基板上に、下部電極と、前記下部電極上に配置されたSiO膜と、前記SiO膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する電子素子を得た。

≪測定及び評価≫
上記で得られた電子素子について、以下の測定及び評価を行った。
測定及び評価の結果を下記表1に示す。

<下部電極端部のテーパー角度の測定>
上記で得られた電子素子を、基板に垂直かつ下部電極端(パターンエッジ)に垂直な平面で切断し、下部電極一端部の断面を透過型電子顕微鏡(TEM;倍率400,000倍)により撮影した。
撮影されたTEM写真を用い、下部電極の一端部の断面のテーパー角度を測定した。
ここで、テーパー角度は、下部電極の上端と下端とを結ぶ直線と、下部電極の基板との接触面に相当する直線と、のなす角度とした。

<SiO膜の水素原子含有率の測定>
上記で得られた電子素子のSiO膜の水素原子含有率を、HFS分析により測定した。
測定結果を下記表1に示す。

<SiO膜の屈折率の測定>
上記で得られた電子素子のSiO膜の波長650nmにおける屈折率を、分光エリプソメーター(ファイブラボ社MASS−104FH)により測定した。
測定結果を下記表1に示す。

<リーク電流の測定>
上記で得られた電子素子のリーク電流を、アジレントテクノロジー社半導体パラメータアナライザー4155Cを用いて測定した。
ここで、リーク電流は、上部電極と下部電極との間に10Vの電圧を印加したときに両電極間に流れる電流密度値(A/cm)とした。
なお、本条件下では、リーク電流は、1.0×10−9A/cm以下であれば実用上の許容範囲内である。

〔実施例2〕
下部電極を、膜厚40nmのMoNb膜である下部電極に変更した以外は実施例1と同様に電子素子を作製し、実施例1と同様の測定及び評価を行った。
測定及び評価の結果を下記表1に示す。
実施例2の下部電極の形成方法の詳細を以下に示す。

<下部電極(MoNb)の形成>
(MoNb膜の成膜)
厚さ150μmのPENフイルム(帝人デュポン社製Q65FA)基板上に、下記条件のスパッタにより膜厚40nmのMoNb膜を形成した。
基板温度の測定方法は、実施例1(IZO膜)と同様である。

〜MoNb膜スパッタ条件〜
・スパッタ装置: DCマグネトロンスパッタ装置
・ターゲット: 日立金属 純度3Nの120mmΦMoNb(Nb5質量%添加)ターゲット
・基板温度: 室温(20℃以上37℃以下)
・スパッタ電力: DC電源300W
・圧力(ガス導入時): 0.2Pa
・導入ガス及び流量: Ar=58.5sccm

(MoNb膜のパターニング)
次に、上記で形成されたMoNb膜上に、フォトレジストAZ―5124E(クラリアント・ジャパン製)を用いて下部電極形成用のレジストパターンを形成した。
レジストパターンは、線幅200μmの直線状パターンとした。

次に、エッチャントとして、Moエッチング液TSL(林純薬)を用い、上記形成されたレジストパターンをマスクとして、MoNb膜のウェットエッチングを行った。
MoNb膜のウェットエッチングは、液温25℃で行った。

次に、レジスト剥離液AZ−リムーバー(クラリアント・ジャパン製)を用い、レジストパターンを剥離した。
以上により、パターニングされたMoNb膜(以下、「MoNbパターン」ともいう)である下部電極を形成した。
下部電極は、膜厚40nm、線幅200μmの直線状のMoNbパターンであった。

〔比較例1〕
実施例1において、IZO膜のウェットエッチングに用いたエッチング液を、ITO−02(関東化学)の2倍希釈液に変更した以外は実施例1と同様にして電子素子を作製し、実施例1と同様の測定及び評価を行った。
測定及び評価の結果を下記表1に示す。
上記ITO−02は、硝酸と塩酸との混合水溶液である。

〔比較例2〕
実施例1において、SiOスパッタ条件における圧力(ガス導入時)を0.16Paから0.4Paに変更した以外は実施例1と同様にして電子素子を作製し、実施例1と同様の測定及び評価を行った。
測定及び評価の結果を下記表1に示す。

〔比較例3〕
実施例1において、IZO膜のウェットエッチングに用いたエッチング液を、ITO−02(関東化学)の2倍希釈液に変更し、更に、SiOスパッタ条件における圧力(ガス導入時)を0.16Paから0.4Paに変更した以外は実施例1と同様にして電子素子を作製し、実施例1と同様の測定及び評価を行った。
測定及び評価の結果を下記表1に示す。

表1に示すように、下部電極の端部断面のテーパー角度が60°以下であり、かつ、SiO膜の波長650nmにおける屈折率nが1.475以下である実施例1及び2では、リーク電流が低減されていた。
一方、下部電極の端部断面のテーパー角度が60°を超える比較例1、SiO膜の波長650nmにおける屈折率nが1.475を超える比較例2、及び、下部電極の端部断面のテーパー角度が60°を超え、かつ、SiO膜の波長650nmにおける屈折率nが1.475を超える比較例3では、いずれもリーク電流が増大した。

以上の実施例では、電子素子の一例として、下部電極と上部電極とによりSiO膜を挟んだ構造のコンデンサの例を説明したが、本発明の電子素子はコンデンサに限定されることはない。
例えば、下部電極をゲート電極とし、上部電極をソース電極及びドレイン電極とし、SiO膜と上部電極との間(又はSiO膜及び上部電極の更に上)に半導体層を設けることで、ボトムゲート型の薄膜トランジスタを作製することができる。
また、下部電極をソース電極及びドレイン電極とし、上部電極をゲート電極とし、下部電極とSiO膜との間(又は下部電極及びSiO膜の更に下(基板側))に半導体層を設けることで、トップゲート型の薄膜トランジスタを作製することができる。
いずれの場合においても、リーク電流(オフ電流)が抑制され、オンオフ比〔オン電流/オフ電流〕が高い良好なトランジスタ特性を有する薄膜トランジスタを得ることができる。

更には、上記薄膜トランジスタや上記コンデンサを一部材として用いることで、リーク電流が抑制され、表示品質に優れた表示装置を作製できる。
更に、本発明では、プラスチック基板上に形成可能な温度である200℃以下の低温でも、リーク電流が抑制された電子素子を作製できるので、リーク特性に優れたフレキシブル電子素子の作製が可能となる。
また、TFTの下部電極とゲート絶縁膜と上部電極とに、本発明を適用することにより、プラスチック基板上に表示品質に優れた液晶表示装置や有機EL表示装置を作製できる。
即ち、本発明によれば、プラスチック基板を用いたフレキシブル表示装置を作製できる。

10 基板
12、22、32G、42G、56S、56D、66S、66D 下部電極
20、240 コンデンサ
24、34、44、54、64、 SiO
26、36S、36D、46S、46D、52G、62G 上部電極
30、40、50、60、230 薄膜トランジスタ
38、48、58、68 半導体層
200 液晶表示装置
210 ゲート配線
220 ドレイン配線
250 液晶
P 上端
Q 下端
θ テーパー角度

Claims (7)

  1. 基板上に、
    端部断面のテーパー角度が60°以下である下部電極と、
    前記下部電極上に配置され、水素原子の含有率が3原子%以下であり、波長650nmにおける屈折率nが1.475以下であるSiO膜と、
    前記SiO膜上に配置され、前記下部電極に対して重なり部を有する上部電極と、
    を有する電子素子。
  2. 前記下部電極は、酸化物導電膜である請求項1に記載の電子素子。
  3. 基板上に、端部断面のテーパー角度が60°以下である下部電極を形成する下部電極形成工程と、
    前記下部電極上に絶縁膜をスパッタにより形成する絶縁膜形成工程と、
    前記絶縁膜上に上部電極を、前記下部電極に対して重なり部を有するように形成する上部電極形成工程と、
    を有する電子素子の製造方法。
  4. 前記絶縁膜形成工程は、基板温度200℃以下の条件で前記絶縁膜を形成する請求項3に記載の電子素子の製造方法。
  5. 前記絶縁膜は、波長650nmにおける屈折率nが1.475以下のSiO膜である請求項3又は請求項4に記載の電子素子の製造方法。
  6. 前記下部電極が、酸化物導電膜である請求項3〜請求項5のいずれか1項に記載の電子素子の製造方法。
  7. 請求項1又は請求項2に記載の電子素子を備えた表示装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014225625A (ja) * 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
WO2015083037A1 (en) * 2013-12-03 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2018011072A (ja) * 2011-01-28 2018-01-18 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5694840B2 (ja) * 2011-04-20 2015-04-01 富士フイルム株式会社 有機撮像素子および有機撮像素子の製造方法
CN103715266A (zh) * 2013-12-25 2014-04-09 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板的制造方法及显示器件
US9496415B1 (en) 2015-12-02 2016-11-15 International Business Machines Corporation Structure and process for overturned thin film device with self-aligned gate and S/D contacts

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165679A (en) * 1990-10-29 1992-06-11 Semiconductor Energy Lab Co Ltd Insulating gate type semiconductor device
JPH0653504A (ja) 1992-07-27 1994-02-25 Tdk Corp 薄膜トランジスタ及びその製造方法
JPH0864829A (ja) * 1994-08-24 1996-03-08 Hitachi Ltd 半導体装置とこれを用いた液晶表示装置
JPH11212116A (ja) * 1998-01-26 1999-08-06 Hitachi Ltd 液晶表示装置およびその製造方法
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2003086715A (ja) 2001-09-10 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005036250A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd スパッタ装置
JP2005285830A (ja) * 2004-03-26 2005-10-13 Dainippon Printing Co Ltd ゲート絶縁膜の形成方法及び薄膜トランジスタの製造方法並びに薄膜トランジスタ
JP2007095989A (ja) * 2005-09-29 2007-04-12 Dainippon Printing Co Ltd 薄膜トランジスタの製造方法
JP2008205098A (ja) 2007-02-19 2008-09-04 Canon Inc アモルファス絶縁体膜及び薄膜トランジスタ

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3037744A1 (de) * 1980-10-06 1982-05-19 Siemens Ag Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik
JPS5833870A (en) * 1981-08-24 1983-02-28 Hitachi Ltd Semiconductor device
JPH0322695B2 (ja) * 1982-08-19 1991-03-27 Nippon Electric Co
JP2513023B2 (ja) * 1988-10-24 1996-07-03 三菱電機株式会社 電界効果型半導体装置およびその製造方法
EP0459763B1 (en) * 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
TW321731B (ja) * 1994-07-27 1997-12-01 Hitachi Ltd
JPH10125906A (ja) * 1996-10-18 1998-05-15 Rohm Co Ltd 半導体装置及びその製造方法
US6445004B1 (en) * 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
US6015991A (en) * 1997-03-12 2000-01-18 International Business Machines Corporation Asymmetrical field effect transistor
JPH10256394A (ja) * 1997-03-12 1998-09-25 Internatl Business Mach Corp <Ibm> 半導体構造体およびデバイス
TW490713B (en) * 1999-07-22 2002-06-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6211040B1 (en) * 1999-09-20 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Two-step, low argon, HDP CVD oxide deposition process
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4663139B2 (ja) 2001-02-16 2011-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6800563B2 (en) * 2001-10-11 2004-10-05 Ovonyx, Inc. Forming tapered lower electrode phase-change memories
US6731064B2 (en) * 2001-11-20 2004-05-04 International Business Machines Corporation Yield enchancement pixel structure for active matrix organic light-emitting diode displays
JP2003298059A (ja) * 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
DE60324625D1 (de) * 2002-04-04 2008-12-24 Tosoh Corp Thermisch-gespritzte Quarzglasteile und Herstellungsverfahren
KR100741962B1 (ko) * 2003-11-26 2007-07-23 삼성에스디아이 주식회사 평판표시장치
KR20050052029A (ko) * 2003-11-28 2005-06-02 삼성에스디아이 주식회사 박막트랜지스터
US7512167B2 (en) * 2004-09-24 2009-03-31 Sanyo Electric Co., Ltd. Integrated semiconductor laser device and method of fabricating the same
US7274040B2 (en) * 2004-10-06 2007-09-25 Philips Lumileds Lighting Company, Llc Contact and omnidirectional reflective mirror for flip chipped light emitting devices
JP4959147B2 (ja) * 2005-04-13 2012-06-20 富士フイルム株式会社 画像表示装置
US7968888B2 (en) * 2005-06-08 2011-06-28 Panasonic Corporation Solid-state image sensor and manufacturing method thereof
JP5207583B2 (ja) * 2005-07-25 2013-06-12 キヤノン株式会社 放射線検出装置および放射線検出システム
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7582969B2 (en) * 2005-08-26 2009-09-01 Innovative Micro Technology Hermetic interconnect structure and method of manufacture
WO2007026783A1 (ja) * 2005-09-01 2007-03-08 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及び透明電極
JP4981283B2 (ja) 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP2007200976A (ja) * 2006-01-24 2007-08-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5084160B2 (ja) 2006-03-20 2012-11-28 キヤノン株式会社 薄膜トランジスタ及び表示装置
JP2007335472A (ja) 2006-06-12 2007-12-27 Nippon Telegr & Teleph Corp <Ntt> 金属酸化物素子及びその製造方法
US20080173903A1 (en) * 2006-12-28 2008-07-24 Fujifilm Corporation Solid-state image pickup element
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100809440B1 (ko) * 2007-03-09 2008-03-05 한국전자통신연구원 n-형 및 p-형 CIS를 포함하는 박막트랜지스터 및 그제조방법
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR20100106309A (ko) * 2007-10-15 2010-10-01 이 아이 듀폰 디 네모아 앤드 캄파니 용액 처리된 전자 소자
US7635864B2 (en) * 2007-11-27 2009-12-22 Lg Electronics Inc. Organic light emitting device
JP5288823B2 (ja) * 2008-02-18 2013-09-11 キヤノン株式会社 光電変換装置、及び光電変換装置の製造方法
TWI373680B (en) * 2008-10-06 2012-10-01 Au Optronics Corp Fabricating method of pixel structure
US8604405B2 (en) * 2009-03-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated image sensor device with refractive index dependent layer thicknesses and method of forming the same
CN102884638A (zh) * 2010-05-07 2013-01-16 应用材料公司 用于太阳能电池的背侧反射器的氧化物-氮化物堆栈

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165679A (en) * 1990-10-29 1992-06-11 Semiconductor Energy Lab Co Ltd Insulating gate type semiconductor device
JPH0653504A (ja) 1992-07-27 1994-02-25 Tdk Corp 薄膜トランジスタ及びその製造方法
JPH0864829A (ja) * 1994-08-24 1996-03-08 Hitachi Ltd 半導体装置とこれを用いた液晶表示装置
JPH11212116A (ja) * 1998-01-26 1999-08-06 Hitachi Ltd 液晶表示装置およびその製造方法
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2003086715A (ja) 2001-09-10 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005036250A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd スパッタ装置
JP2005285830A (ja) * 2004-03-26 2005-10-13 Dainippon Printing Co Ltd ゲート絶縁膜の形成方法及び薄膜トランジスタの製造方法並びに薄膜トランジスタ
JP2007095989A (ja) * 2005-09-29 2007-04-12 Dainippon Printing Co Ltd 薄膜トランジスタの製造方法
JP2008205098A (ja) 2007-02-19 2008-09-04 Canon Inc アモルファス絶縁体膜及び薄膜トランジスタ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018011072A (ja) * 2011-01-28 2018-01-18 株式会社半導体エネルギー研究所 表示装置
JP2014225625A (ja) * 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
WO2015083037A1 (en) * 2013-12-03 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

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Publication number Publication date
TW201041145A (en) 2010-11-16
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