JP2010245366A - 電子素子及びその製造方法、並びに表示装置 - Google Patents
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Abstract
【課題】低温プロセスで製造でき、リーク電流が抑制された電子素子を提供する。
【解決手段】基板１０上に、端部断面のテーパー角度が６０°以下である下部電極２２と、前記下部電極２２上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜２４と、前記ＳｉＯ２膜２４上に配置され、前記下部電極２２と重なり部を有する上部電極２６と、を有する電子素子である。
【選択図】図４
【解決手段】基板１０上に、端部断面のテーパー角度が６０°以下である下部電極２２と、前記下部電極２２上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜２４と、前記ＳｉＯ２膜２４上に配置され、前記下部電極２２と重なり部を有する上部電極２６と、を有する電子素子である。
【選択図】図４
Description
本発明は、電子素子及びその製造方法、並びに表示装置に関する。
薄膜トランジスタ（Thin Film Transistor；TFT）やコンデンサ（キャパシタ）等の電子素子は、一般に、絶縁膜を介して設けられた少なくとも２つの電極を有して構成される。
近年、前記絶縁膜や前記薄膜トランジスタ（Thin Film Transistor；TFT）に関し、種々の検討が行われている。
近年、前記絶縁膜や前記薄膜トランジスタ（Thin Film Transistor；TFT）に関し、種々の検討が行われている。
例えば、薄膜トランジスタにおけるリーク電流を低減できるゲート絶縁膜として、層厚方向に対して傾斜した柱状組織を有するゲート絶縁膜が知られている（例えば、特許文献１参照）。
また、プラスチック基板にスパッタ成膜による絶縁膜を形成してＴＦＴの特性を向上させることを目的として、絶縁表面上に半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電層を形成する工程とを有し、前記ゲート絶縁膜を形成する工程は、スパッタ法により、ターゲットにＳｉもしくはＳｉＯ２を用い、Ｓｉ、酸素、窒素を主成分とし、水素を０．４〜１．６ａｔｏｍｉｃ％の濃度で含有する第１絶縁膜を形成する第一の段階と、Ｓｉ、酸素を主成分とし、水素を０．２ａｔｏｍｉｃ％以下の濃度で含有する第２絶縁膜を形成する第二の段階とを有する半導体装置の作製方法が知られている（例えば、特許文献２参照）。
また、チャネル層との界面やゲート電極との界面が良好な、薄膜トランジスタのゲート絶縁膜として、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、その抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物絶縁膜が知られている（例えば、特許文献３参照）。
また、酸化物半導体を用いた薄膜トランジスタのゲート絶縁膜であって、酸化物半導体との界面が良好なゲート絶縁膜として、少なくともＯとＮとを含むアモルファスシリコンであり、且つ酸化物半導体層の界面側で酸素濃度が高く、ゲート電極側に向かって酸素濃度が減少するような酸素濃度の分布を持つゲート絶縁膜が知られている（例えば、特許文献４参照）。
また、より安定な記憶保持が行えるメモリが実現できるようにすることを目的として、基板の上に形成された第１電極と、この第１電極の上に形成された金属酸化物層と、この金属酸化物層の上に形成された第２電極とを少なくとも備え、前記金属酸化物層は、少なくとも第１金属，及び酸素から構成された基部層と、前記第１金属，第２金属，及び酸素から構成されて前記基部層の中に分散された複数の微粒子とから構成される金属酸化物素子が知られている（例えば、特許文献５参照）。
近年、フレキシブル（可撓性）デバイス実現に向け、例えば、プラスチック基板（フレキシブル基板）上に、低温で電子素子を製造する技術が求められている。
しかしながら、特に、低温で電子素子を形成する場合、上記従来の絶縁膜ではリーク電流を抑制できないことがある。
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、低温プロセスで製造でき、リーク電流が抑制された電子素子及びその製造方法を提供することにある。
また、本発明の目的は、低温プロセスで製造でき、表示品質に優れた表示装置を提供することにある。
しかしながら、特に、低温で電子素子を形成する場合、上記従来の絶縁膜ではリーク電流を抑制できないことがある。
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、低温プロセスで製造でき、リーク電流が抑制された電子素子及びその製造方法を提供することにある。
また、本発明の目的は、低温プロセスで製造でき、表示品質に優れた表示装置を提供することにある。
前記課題を解決するための具体的手段は以下のとおりである。
＜１＞ 基板上に、端部断面のテーパー角度が６０°以下である下部電極と、前記下部電極上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜と、前記ＳｉＯ２膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する電子素子である。
＜１＞ 基板上に、端部断面のテーパー角度が６０°以下である下部電極と、前記下部電極上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜と、前記ＳｉＯ２膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する電子素子である。
＜２＞ 前記下部電極が、酸化物導電膜である＜１＞に記載の電子素子である。
＜３＞ 基板上に、端部断面のテーパー角度が６０°以下である下部電極を形成する下部電極形成工程と、前記下部電極上に絶縁膜をスパッタにより形成する絶縁膜形成工程と、前記絶縁膜上に上部電極を、前記下部電極と重なり部を有するように形成する上部電極形成工程と、を有する電子素子の製造方法である。
＜４＞ 前記絶縁膜形成工程は、基板温度２００℃以下の条件で前記絶縁膜を形成する＜３＞に記載の電子素子の製造方法である。
＜５＞ 前記絶縁膜は、波長６５０ｎｍにおける屈折率ｎが１．４７５以下のＳｉＯ２膜である＜３＞又は＜４＞に記載の電子素子の製造方法である。
＜５＞ 前記絶縁膜は、波長６５０ｎｍにおける屈折率ｎが１．４７５以下のＳｉＯ２膜である＜３＞又は＜４＞に記載の電子素子の製造方法である。
＜６＞ 前記下部電極が、酸化物導電膜である＜３＞〜＜５＞のいずれか１つに記載の電子素子の製造方法である。
＜７＞ ＜１＞又は＜２＞に記載の電子素子を備えた表示装置である。
本発明によれば、低温プロセスで製造でき、リーク電流が抑制された電子素子及びその製造方法を提供することができる。
また、本発明によれば、低温プロセスで製造でき、表示品質に優れた表示装置を提供することができる。
また、本発明によれば、低温プロセスで製造でき、表示品質に優れた表示装置を提供することができる。
≪電子素子及びその製造方法≫
本発明の電子素子は、基板上に、端部断面のテーパー角度が６０°以下である下部電極と、前記下部電極上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜と、前記ＳｉＯ２膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する。
また、本発明の電子素子の製造方法は、基板上に、端部断面のテーパー角度が６０°以下である下部電極を形成する下部電極形成工程と、前記下部電極上に絶縁膜をスパッタにより形成する絶縁膜形成工程と、前記絶縁膜上に上部電極を、前記下部電極と重なり部を有するように形成する上部電極形成工程と、を有する。
本発明の電子素子は、基板上に、端部断面のテーパー角度が６０°以下である下部電極と、前記下部電極上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜と、前記ＳｉＯ２膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する。
また、本発明の電子素子の製造方法は、基板上に、端部断面のテーパー角度が６０°以下である下部電極を形成する下部電極形成工程と、前記下部電極上に絶縁膜をスパッタにより形成する絶縁膜形成工程と、前記絶縁膜上に上部電極を、前記下部電極と重なり部を有するように形成する上部電極形成工程と、を有する。
一般に、コンデンサ（キャパシタ）や薄膜トランジスタ（Thin Film Transistor；TFT）等の電子素子は、絶縁膜を介して設けられた上部電極及び下部電極を有して構成される。近年では、フレキシブル（可撓性）デバイス実現に向け、プラスチック基板（フレキシブル基板）上に電子素子を形成するために、３００℃以上の高温条件を必要とするＣＶＤ（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）に代えて、室温から２００℃以下の低温条件にてスパッタにより絶縁膜を形成することの検討が行われている。
しかしながら、本発明者の検討により、以下の事実が明らかとなった。
即ち、例えば２００℃以下の低温でスパッタにより形成された絶縁膜は、ＣＶＤにより形成された絶縁膜に比べ、下部電極の端部（パターンエッジ付近）に対するカバレッジ（被覆性）が悪い。このため、特に、下部電極の端部が切り立った形状（後述する下部電極端部断面のテーパー角度が６０°を超える場合）である場合において、該下部電極の端部に対する絶縁膜のカバレッジが悪くなり、該端部付近における絶縁膜に空洞やクラックが生じ、その結果としてリーク電流が増大することがある。
一方、後述する下部電極端部断面のテーパー角度が６０°以下である場合であっても、絶縁膜の膜質によっては、やはりリーク電流が増大することがある。
そこで、電子素子を上記本発明の構成とすることにより、電子素子における絶縁膜のリーク電流が抑制される。
しかしながら、本発明者の検討により、以下の事実が明らかとなった。
即ち、例えば２００℃以下の低温でスパッタにより形成された絶縁膜は、ＣＶＤにより形成された絶縁膜に比べ、下部電極の端部（パターンエッジ付近）に対するカバレッジ（被覆性）が悪い。このため、特に、下部電極の端部が切り立った形状（後述する下部電極端部断面のテーパー角度が６０°を超える場合）である場合において、該下部電極の端部に対する絶縁膜のカバレッジが悪くなり、該端部付近における絶縁膜に空洞やクラックが生じ、その結果としてリーク電流が増大することがある。
一方、後述する下部電極端部断面のテーパー角度が６０°以下である場合であっても、絶縁膜の膜質によっては、やはりリーク電流が増大することがある。
そこで、電子素子を上記本発明の構成とすることにより、電子素子における絶縁膜のリーク電流が抑制される。
また、本発明における、水素原子の含有率が３原子％以下であるＳｉＯ２膜は、スパッタにより形成できる。このため、本発明におけるＳｉＯ２膜（絶縁膜）は、ＣＶＤに比べて低温（例えば、２００℃以下）で形成できる。
従って、本発明によれば、低温（例えば、２００℃以下）プロセスで製造でき、リーク電流が抑制された電子素子が提供される。
従って、本発明によれば、低温（例えば、２００℃以下）プロセスで製造でき、リーク電流が抑制された電子素子が提供される。
更に、本発明の電子素子は低温で製造できるため、例えば、ポリエチレンナフタレート（ＰＥＮ）やポリエチレンテレフタレート（ＰＥＴ）のようなプラスチック基板（フレキシブル基板）上に設けることができる。
即ち、本発明によれば、プラスチック基板上に設けられ、リーク電流が抑制された電子素子が提供される。
即ち、本発明によれば、プラスチック基板上に設けられ、リーク電流が抑制された電子素子が提供される。
本発明において、下部電極の「端部断面のテーパー角度」とは、下部電極における下面と側面とのなす角度を指す。
また、本発明において下部電極の「下面」とは、下部電極の面のうち、基板との接触面を指す。
また、本発明において下部電極の「上面」とは、下部電極の面のうち、下面と平行な面であって、基板から離れた側の面を指す。
また、本発明において下部電極の「側面」とは、下部電極の面のうち、上面にも下面にも該当しない面を指す。
また、本発明において下部電極の「下面」とは、下部電極の面のうち、基板との接触面を指す。
また、本発明において下部電極の「上面」とは、下部電極の面のうち、下面と平行な面であって、基板から離れた側の面を指す。
また、本発明において下部電極の「側面」とは、下部電極の面のうち、上面にも下面にも該当しない面を指す。
また、本発明において、下部電極の「パターンエッジ」とは、基板法線方向下部電極形成面側からみたときの、下部電極と該下部電極が形成された基板との境界線をいう。本発明においては、下部電極の「パターンエッジ」を下部電極の「下端」ともいう。
また、本発明において、下部電極の「上端」とは、下部電極上面と下部電極側面との境界線を指す。
また、本発明において、下部電極の「上端」とは、下部電極上面と下部電極側面との境界線を指す。
以下、下部電極の端部断面のテーパー角度について、図１〜図３を参照して更に詳しく説明する。
図１〜図３は、基板１０上に下部電極１２が設けられた様子を模式的に示した断面図である。
詳しくは、図１〜図３は、下部電極を、パターンエッジに直交し、かつ、基板法線方向に平行な平面で切断したときの切断面を示している。
図１に示すように、下部電極１２の端部断面のテーパー角度θは、下部電極１２における下面と側面とのなす角度であり、詳しくは、下部電極１２の上端Ｐと下端Ｑとを結ぶ直線と、該下部電極１２下面に相当する直線と、のなす角度である。
図１〜図３は、基板１０上に下部電極１２が設けられた様子を模式的に示した断面図である。
詳しくは、図１〜図３は、下部電極を、パターンエッジに直交し、かつ、基板法線方向に平行な平面で切断したときの切断面を示している。
図１に示すように、下部電極１２の端部断面のテーパー角度θは、下部電極１２における下面と側面とのなす角度であり、詳しくは、下部電極１２の上端Ｐと下端Ｑとを結ぶ直線と、該下部電極１２下面に相当する直線と、のなす角度である。
上記図１では、下部電極の側面が平面である場合の一例であるが、下部電極の側面が曲面である場合（例えば、下記図２及び図３の場合）にも同様にしてテーパー角度が定義される。
図２は、下部電極の側面が、下部電極の外側に向かって張り出した曲面である場合の例であり、図３は、下部電極の側面が、下部電極の内側に向かってえぐれた曲面である場合の例である。
図２及び図３においても、下部電極１２の端部断面のテーパー角度θは、下部電極１２の上端Ｐと下端Ｑとを結ぶ直線（一点鎖線）と、該下部電極１２下面に相当する直線と、のなす角度である。
図２は、下部電極の側面が、下部電極の外側に向かって張り出した曲面である場合の例であり、図３は、下部電極の側面が、下部電極の内側に向かってえぐれた曲面である場合の例である。
図２及び図３においても、下部電極１２の端部断面のテーパー角度θは、下部電極１２の上端Ｐと下端Ｑとを結ぶ直線（一点鎖線）と、該下部電極１２下面に相当する直線と、のなす角度である。
本発明においては、前記下部電極の端部断面のテーパー角度が６０°を超えると、絶縁膜のリーク電流が増大する。
前記下部電極の端部断面のテーパー角度としては、リーク電流抑制の観点からは、４５°以下であることが好ましく、３０°以下であることがより好ましい。
前記下部電極の端部断面のテーパー角度としては、リーク電流抑制の観点からは、４５°以下であることが好ましく、３０°以下であることがより好ましい。
＜基板＞
本発明における基板としては特に限定はなく、例えば、ＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機基板；ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機基板（本発明ではこれらの有機基板を、「プラスチック基板」や「フレキシブル基板」ともいう）；等を用いることができる。
中でも、低温で絶縁膜を形成する場合に本発明による効果がより効果的に奏される点を考慮すると、プラスチック基板が好ましい。
本発明における基板としては特に限定はなく、例えば、ＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機基板；ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機基板（本発明ではこれらの有機基板を、「プラスチック基板」や「フレキシブル基板」ともいう）；等を用いることができる。
中でも、低温で絶縁膜を形成する場合に本発明による効果がより効果的に奏される点を考慮すると、プラスチック基板が好ましい。
また、前記プラスチック基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。しかし、一般的に、プラスチック基板は耐熱性に乏しいため、プラスチック基板上にデバイスを作製する場合には、プロセス温度を、好ましくは２００℃以下、より好ましくは１５０℃以下、特に好ましくは１００℃以下にする。
前記プラスチック基板は、水分や酸素の透過を防止するためのガスバリア層や、プラスチック基板の平坦性や下部電極との密着性を向上するためのアンダーコート層、等を備えていてもよい。
前記プラスチック基板は、水分や酸素の透過を防止するためのガスバリア層や、プラスチック基板の平坦性や下部電極との密着性を向上するためのアンダーコート層、等を備えていてもよい。
また、本発明における基板の厚みは、５０μｍ以上５００μｍ以下が好ましい。
前記厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。
また、前記厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブル基板としての使用がより容易となる。
前記厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。
また、前記厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブル基板としての使用がより容易となる。
＜下部電極＞
本発明の電子素子は、端部断面のテーパー角度が６０°以下である下部電極を有する。
本発明における下部電極の具体的形態は、例えば、（１）本発明の電子素子がコンデンサである場合には、該コンデンサにおける一方の電極であり、（２）本発明の電子素子がボトムゲート型の薄膜トランジスタである場合には、該薄膜トランジスタにおけるゲート電極であり、（３）本発明の電子素子がトップゲート型の薄膜トランジスタである場合には該薄膜トランジスタにおけるソース電極若しくはドレイン電極である。
本発明の電子素子は、端部断面のテーパー角度が６０°以下である下部電極を有する。
本発明における下部電極の具体的形態は、例えば、（１）本発明の電子素子がコンデンサである場合には、該コンデンサにおける一方の電極であり、（２）本発明の電子素子がボトムゲート型の薄膜トランジスタである場合には、該薄膜トランジスタにおけるゲート電極であり、（３）本発明の電子素子がトップゲート型の薄膜トランジスタである場合には該薄膜トランジスタにおけるソース電極若しくはドレイン電極である。
前記下部電極の材質には特に限定はないが、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属；Ａｌ−Ｎｄ、ＡＰＣ、Ｍｏ−Ｎｂ等の合金；酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の酸化物導電膜；ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物；またはこれらの混合物；等が挙げられる。
上記の中でも、下部電極の端部断面のテーパー角度を６０°以下に調整し易い点で、Ｍｏ−Ｎｂ又は酸化物導電膜が好ましく、酸化物導電膜がより好ましい。
前記酸化物導電膜は、ＩＺＯ等のアモルファス酸化物導電膜であることがより好ましい。
また、ＩＺＯを用いた場合には、下部電極端部が自然酸化して絶縁化される。
このため、後述する下部電極の実効面積拡大の抑制や、下部電極端部への電界集中の抑制の観点からも、下部電極としてＩＺＯを用いることが好ましい。
上記の中でも、下部電極の端部断面のテーパー角度を６０°以下に調整し易い点で、Ｍｏ−Ｎｂ又は酸化物導電膜が好ましく、酸化物導電膜がより好ましい。
前記酸化物導電膜は、ＩＺＯ等のアモルファス酸化物導電膜であることがより好ましい。
また、ＩＺＯを用いた場合には、下部電極端部が自然酸化して絶縁化される。
このため、後述する下部電極の実効面積拡大の抑制や、下部電極端部への電界集中の抑制の観点からも、下部電極としてＩＺＯを用いることが好ましい。
また、下部電極の膜厚は、絶縁膜におけるリーク電流低減の観点からは、２０ｎｍ〜５００ｎｍが好ましく、３０ｎｍ〜２００ｎｍがより好ましい。
下部電極の成膜方法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタ法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯやＩＺＯを選択する場合には、直流あるいは高周波スパッタ法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。また下部電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
下部電極をパターニングする方法（加工方法）には特に限定はなく、前述のようにして成膜された下部電極膜（ベタ膜）をフォトリソグラフィー及びエッチング（ウェットエッチング又はドライエッチング）により加工するフォトエッチング法であってもよいし、レジストパターン形成、下部電極膜成膜、レジスト剥離をこの順に行うリフトオフ法であってもよい。また、成膜時にシャドウマスクを用い、成膜とパターニングとを同時に行うシャドウマスク法であってもよい。
また、下部電極の端部断面のテーパー角度を６０°以下とする方法（以下、単に「テーパー化」ともいう）には特に限定はないが、例えば、下部電極成膜後、フォトエッチング法にて下部電極を加工する際のエッチング条件を調節することにより行うことができる。
具体的には、例えば、ウェットエッチングの場合にはエッチング液を希釈して用いる方法が挙げられる。エッチング液の濃度が低い程、エッチング速度が低下し、テーパー角度が小さくなる傾向がある。
また、レジストパターン（フォトレジストを用いて形成されたレジストパターン）との密着性を調整し、テーパー角度を調節する方法がある。レジストパターンとの密着性が悪い方がテーパー角度を小さくできる。レジストパターンとの密着性は、レジストパターンのポストベークの温度で調整できる（例えば、ポストベーク温度が低い程、密着性が悪化する傾向がある）。
ドライエッチングの場合は、エッチングガスに酸素を混ぜることにより、エッチングによりレジストパターンを後退させながら下部電極膜をエッチングできるので、下部電極膜のテーパー角度を上記範囲に容易に調整できる。
具体的には、例えば、ウェットエッチングの場合にはエッチング液を希釈して用いる方法が挙げられる。エッチング液の濃度が低い程、エッチング速度が低下し、テーパー角度が小さくなる傾向がある。
また、レジストパターン（フォトレジストを用いて形成されたレジストパターン）との密着性を調整し、テーパー角度を調節する方法がある。レジストパターンとの密着性が悪い方がテーパー角度を小さくできる。レジストパターンとの密着性は、レジストパターンのポストベークの温度で調整できる（例えば、ポストベーク温度が低い程、密着性が悪化する傾向がある）。
ドライエッチングの場合は、エッチングガスに酸素を混ぜることにより、エッチングによりレジストパターンを後退させながら下部電極膜をエッチングできるので、下部電極膜のテーパー角度を上記範囲に容易に調整できる。
（酸化処理）
また、本発明における下部電極は、端部（特に下部電極側面）が酸化処理されていることが好ましい。
これにより、端部が絶縁化されるので、テーパー角度を６０°以下としたことにより生じることがある、下部電極の実効面積の拡大を抑制できる。更に、テーパー角度を６０°以下としたことにより生じることがある、下部電極下端への電界の集中を抑制できる。
但し、前述のとおり、下部電極の材料としてＩＺＯを用いた場合には、下部電極端部が自然酸化して絶縁化される。この点を考慮すると、前記酸化処理は、下部電極の材料としてＩＺＯ以外の材料（例えば、金属又は合金）を用いた場合に特に効果的である。
また、本発明における下部電極は、端部（特に下部電極側面）が酸化処理されていることが好ましい。
これにより、端部が絶縁化されるので、テーパー角度を６０°以下としたことにより生じることがある、下部電極の実効面積の拡大を抑制できる。更に、テーパー角度を６０°以下としたことにより生じることがある、下部電極下端への電界の集中を抑制できる。
但し、前述のとおり、下部電極の材料としてＩＺＯを用いた場合には、下部電極端部が自然酸化して絶縁化される。この点を考慮すると、前記酸化処理は、下部電極の材料としてＩＺＯ以外の材料（例えば、金属又は合金）を用いた場合に特に効果的である。
酸化処理の方法には特に限定はないが、例えば、酸素プラズマ処理やＵＶオゾン処理を用いることができる。これらの処理を組み合わせて用いてもよい。
酸素プラズマ処理の条件としては特に限定はないが、例えば、酸素圧力０．５〜５０Ｐａ、ＲＦパワー５０Ｗ〜１０００Ｗの状態で１０秒間〜２分間実施すると良い。
ＵＶオゾン処理の条件としては特に限定はないが、ＵＶオゾン処理に用いるＵＶ（紫外線）の波長は、１８０ｎｍ〜３００ｎｍが好ましい。
前記酸化処理は、下部電極の端部に対し選択的に行うことがより好ましい。
下部電極端部への選択的な酸化処理は、例えば、以下のようにして行うことができる。
まず、下部電極膜を例えばスパッタにより成膜し、成膜された下部電極膜上にフォトレジストを用いてレジストパターンを形成し、形成されたレジストパターンをエッチングマスクとして下部電極膜をエッチングする。このとき、下部電極は端部（側面）のみが露出した状態となる。この状態のときであってレジストパターンを剥離する前に酸化処理を行うことで、下部電極端部の選択的な酸化処理を行うことができる。その後、公知のレジスト剥離液により、レジストパターンを剥離する。
下部電極端部への選択的な酸化処理は、例えば、以下のようにして行うことができる。
まず、下部電極膜を例えばスパッタにより成膜し、成膜された下部電極膜上にフォトレジストを用いてレジストパターンを形成し、形成されたレジストパターンをエッチングマスクとして下部電極膜をエッチングする。このとき、下部電極は端部（側面）のみが露出した状態となる。この状態のときであってレジストパターンを剥離する前に酸化処理を行うことで、下部電極端部の選択的な酸化処理を行うことができる。その後、公知のレジスト剥離液により、レジストパターンを剥離する。
＜絶縁膜＞
本発明の電子素子は、前記下部電極上に配置された絶縁膜を有する。
本発明における絶縁膜としては、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜が好適である。
本発明における絶縁膜の具体的形態は、例えば、（１）本発明の電子素子がコンデンサである場合には、該コンデンサにおける誘電体であり、（２）本発明の電子素子がボトムゲート型の薄膜トランジスタである場合には、該薄膜トランジスタにおけるゲート絶縁膜であり、（３）本発明の電子素子がトップゲート型の薄膜トランジスタである場合には該薄膜トランジスタにおけるゲート絶縁膜である。
本発明の電子素子は、前記下部電極上に配置された絶縁膜を有する。
本発明における絶縁膜としては、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜が好適である。
本発明における絶縁膜の具体的形態は、例えば、（１）本発明の電子素子がコンデンサである場合には、該コンデンサにおける誘電体であり、（２）本発明の電子素子がボトムゲート型の薄膜トランジスタである場合には、該薄膜トランジスタにおけるゲート絶縁膜であり、（３）本発明の電子素子がトップゲート型の薄膜トランジスタである場合には該薄膜トランジスタにおけるゲート絶縁膜である。
一般に、水素原子の含有率が３原子％以下となる、スパッタで形成されたＳｉＯ２膜を電子素子に用いた場合、リーク電流が増大し易い。従って、水素原子の含有率が３原子％以下となる、スパッタで形成されたＳｉＯ２膜を電子素子に用いた場合に、本発明のリーク電流抑制効果が顕著に奏される。
ここで、ＳｉＯ２膜の水素原子含有率は、ＨＦＳ分析（水素前方散乱分析）により測定された値を指す。
ＳｉＯ２膜の水素原子の含有率を３原子％以下とする方法としては、例えば、（ＣＶＤではなく）スパッタにより成膜する方法が挙げられる。
ここで、ＳｉＯ２膜の水素原子含有率は、ＨＦＳ分析（水素前方散乱分析）により測定された値を指す。
ＳｉＯ２膜の水素原子の含有率を３原子％以下とする方法としては、例えば、（ＣＶＤではなく）スパッタにより成膜する方法が挙げられる。
また、本発明においては、前記波長６５０ｎｍにおける屈折率ｎが１．４７５を超えるとリーク電流が増大する。
ここで、ＳｉＯ２膜の波長６５０ｎｍにおける屈折率は、分光エリプソメーターにより測定された値を指す。
ここで、ＳｉＯ２膜の波長６５０ｎｍにおける屈折率は、分光エリプソメーターにより測定された値を指す。
前記波長６５０ｎｍにおける屈折率ｎを１．４７５以下とする方法としては、例えば、低圧条件下（例えば、スパッタ時の圧力が０．０５Ｐａ〜０．３Ｐａ（より好ましくは０．１Ｐａ〜０．２Ｐａ）の条件下）でＳｉＯ２膜を成膜する方法が挙げられる。
またスパッタ時の酸素濃度は３％以上５０％以下が好ましい、より好ましくは５％以上２０％以下である。
またスパッタ時の酸素濃度は３％以上５０％以下が好ましい、より好ましくは５％以上２０％以下である。
以上のように、本発明におけるＳｉＯ２膜は、前述の水素原子含有率及び前述の屈折率を達成する観点から、スパッタ時の圧力０．０５Ｐａ〜０．３Ｐａ（より好ましくは０．１Ｐａ〜０．２Ｐａ）の条件で、スパッタにより形成されることが好ましい。
また、前記スパッタ時の基板温度の上限は、基板としてプラスチック基板を用いる場合の該プラスチック基板の損傷抑制の点からは、２００℃以下が好ましく、１５０℃以下がより好ましく、１００℃以下が更に好ましい。
上記範囲の中でも、７５℃以下が更に好ましく、５０℃以下が特に好ましい。
なお、本発明において、スパッタ時の基板温度は、基板にサーモラベルを添付して測定された値を指す。
また、前記スパッタ時の基板温度の上限は、基板としてプラスチック基板を用いる場合の該プラスチック基板の損傷抑制の点からは、２００℃以下が好ましく、１５０℃以下がより好ましく、１００℃以下が更に好ましい。
上記範囲の中でも、７５℃以下が更に好ましく、５０℃以下が特に好ましい。
なお、本発明において、スパッタ時の基板温度は、基板にサーモラベルを添付して測定された値を指す。
以下、前述の水素原子含有率及び前述の屈折率を達成する観点からみた、更に好ましいスパッタ条件の一例について説明するが本発明はこれらの条件に限定されることはない。
前記スパッタとしては、ＲＦマグネトロンスパッタが好適である。
また、ターゲットとしては、ＳｉＯ２ターゲット、Ｓｉターゲットのいずれを用いてもよい（Ｓｉターゲットを用いる場合には、酸素ガスを導入しながら行う反応性スパッタによりＳｉＯ２膜を形成する）。
また、スパッタ電力としては、０．０５Ｗ／ｍｍ２〜２．０Ｗ／ｍｍ２が好ましく、０．１Ｗ／ｍｍ２〜１．０Ｗ／ｍｍ２がより好ましい。
前記スパッタとしては、ＲＦマグネトロンスパッタが好適である。
また、ターゲットとしては、ＳｉＯ２ターゲット、Ｓｉターゲットのいずれを用いてもよい（Ｓｉターゲットを用いる場合には、酸素ガスを導入しながら行う反応性スパッタによりＳｉＯ２膜を形成する）。
また、スパッタ電力としては、０．０５Ｗ／ｍｍ２〜２．０Ｗ／ｍｍ２が好ましく、０．１Ｗ／ｍｍ２〜１．０Ｗ／ｍｍ２がより好ましい。
また、本発明における絶縁膜（例えばＳｉＯ２膜）の膜厚は、リーク電流低減の観点からは、５０ｎｍ〜１０００ｎｍが好ましく、８０ｎｍ〜５００ｎｍがより好ましく、８０ｎｍ〜４００ｎｍが特に好ましい。
また、本発明において、リーク電流を特に低減させる観点からは、絶縁膜（例えばＳｉＯ２膜）の膜厚が８０ｎｍ〜５００ｎｍであって、下部電極の膜厚が２０ｎｍ〜５００ｎｍである組み合わせが好ましく、絶縁膜（例えばＳｉＯ２膜）の膜厚が８０ｎｍ〜４００ｎｍであって、下部電極の膜厚が３０ｎｍ〜２００ｎｍである組み合わせがより好ましい。
また、本発明において、リーク電流を特に低減させる観点からは、絶縁膜（例えばＳｉＯ２膜）の膜厚が８０ｎｍ〜５００ｎｍであって、下部電極の膜厚が２０ｎｍ〜５００ｎｍである組み合わせが好ましく、絶縁膜（例えばＳｉＯ２膜）の膜厚が８０ｎｍ〜４００ｎｍであって、下部電極の膜厚が３０ｎｍ〜２００ｎｍである組み合わせがより好ましい。
また、本発明における絶縁膜（例えばＳｉＯ２膜）は、基板上の少なくとも前記下部電極上の領域に設けられていればよく、基板上の前記下部電極以外の領域には設けられていても設けられていなくてもよい。
本発明における絶縁膜の形態の一例としては、例えば、基板上の下部電極上の領域（電圧印加用の端子部を除く）及び下部電極以外の領域に渡って全面に設けられた形態が挙げられる。前記端子部においては、絶縁膜が形成されず、下部電極が露出されている。この下部電極の露出は、例えば、フォトエッチング法、リフトオフ法、シャドウマスク法等により絶縁膜を形成（加工）することにより行うことができる。
本発明における絶縁膜の形態の一例としては、例えば、基板上の下部電極上の領域（電圧印加用の端子部を除く）及び下部電極以外の領域に渡って全面に設けられた形態が挙げられる。前記端子部においては、絶縁膜が形成されず、下部電極が露出されている。この下部電極の露出は、例えば、フォトエッチング法、リフトオフ法、シャドウマスク法等により絶縁膜を形成（加工）することにより行うことができる。
＜上部電極＞
本発明の電子素子は、前記絶縁膜上に配置され、前記下部電極と重なり部を有する上部電極を有する。
本発明における上部電極の具体的形態は、例えば、（１）本発明の電子素子がコンデンサである場合には、該コンデンサにおける一方の電極（前記下部電極に対する対向電極）であり、（２）本発明の電子素子がボトムゲート型トランジスタである場合には、該ボトムゲート型トランジスタにおけるソース電極若しくはドレイン電極であり、（３）本発明の電子素子がトップゲート型トランジスタである場合にはゲート電極である。
本発明の電子素子は、前記絶縁膜上に配置され、前記下部電極と重なり部を有する上部電極を有する。
本発明における上部電極の具体的形態は、例えば、（１）本発明の電子素子がコンデンサである場合には、該コンデンサにおける一方の電極（前記下部電極に対する対向電極）であり、（２）本発明の電子素子がボトムゲート型トランジスタである場合には、該ボトムゲート型トランジスタにおけるソース電極若しくはドレイン電極であり、（３）本発明の電子素子がトップゲート型トランジスタである場合にはゲート電極である。
上部電極の材質には特に限定はないが、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属；Ａｌ−Ｎｄ、ＡＰＣ等の合金；酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の酸化物導電膜；ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物；またはこれらの混合物；を好適に挙げることができる。
中でも、抵抗率が低いという点からは、金属又は合金が好ましく、Ａｌ、Ａｌ−Ｎｄ、Ｍｏがより好ましい。
中でも、抵抗率が低いという点からは、金属又は合金が好ましく、Ａｌ、Ａｌ−Ｎｄ、Ｍｏがより好ましい。
また、上部電極の膜厚は、２０ｎｍ〜１０００ｎｍが好ましく、５０ｎｍ〜５００ｎｍがより好ましい。
上部電極の成膜方法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタ法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、金属又は合金を選択する場合には、直流あるいは高周波スパッタ法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。また上部電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
上部電極は、必要に応じパターニングされていてもよい。
パターニングの方法としては、前述の、フォトエッチング法、リフトオフ法、シャドウマスク法等を特に制限無く用いることができる。
パターニングの方法としては、前述の、フォトエッチング法、リフトオフ法、シャドウマスク法等を特に制限無く用いることができる。
また、本発明における上部電極は、基板上の少なくとも前記絶縁膜上の領域に配置されていればよく、基板上の前記絶縁膜以外の領域には配置されていても配置されていなくてもよい。
また、本発明における上部電極は、前記下部電極と重なり部を有するものである。
即ち、本発明における上部電極は、基板法線方向上部電極形成面側からみたときに、前記下部電極と重なる領域を有して配置される。
このような上部電極の形態の一例としては、基板法線方向上部電極形成面側からみたときに、下部電極と交差するパターンとしてパターニングされている形態が挙げられる。
即ち、本発明における上部電極は、基板法線方向上部電極形成面側からみたときに、前記下部電極と重なる領域を有して配置される。
このような上部電極の形態の一例としては、基板法線方向上部電極形成面側からみたときに、下部電極と交差するパターンとしてパターニングされている形態が挙げられる。
＜その他の要素＞
本発明の電子素子は、前記基板、前記下部電極、前記絶縁膜、及び前記上部電極以外にも、その他の要素を備えていてもよい。
該その他の要素は、基板と下部電極との間、下部電極と絶縁膜との間、絶縁膜と上部電極との間、上部電極の更に上（基板から離れた側）のどの位置に備えられていてもよい。
その他の要素としては、例えば、保護膜、本発明の電子素子がトランジスタである場合の半導体層、等が挙げられる。
本発明の電子素子は、前記基板、前記下部電極、前記絶縁膜、及び前記上部電極以外にも、その他の要素を備えていてもよい。
該その他の要素は、基板と下部電極との間、下部電極と絶縁膜との間、絶縁膜と上部電極との間、上部電極の更に上（基板から離れた側）のどの位置に備えられていてもよい。
その他の要素としては、例えば、保護膜、本発明の電子素子がトランジスタである場合の半導体層、等が挙げられる。
前記半導体層としては、低温成膜が可能という観点から、酸化物半導体を含有する層が好ましい。特に、酸化物半導体はアモルファス状態であることがさらに好ましい。
前記酸化物半導体としては、Ｉｎ、ＧａおよびＺｎからなる群より選ばれる少なくとも１種若しくはこれらの複合酸化物を含む酸化物半導体が好ましい。特に好ましくは、例えば特開２００６−１６５５２９号公報等に記載されているアモルファス酸化物半導体（例えば、ＩＧＺＯ）である。
前記酸化物半導体としては、Ｉｎ、ＧａおよびＺｎからなる群より選ばれる少なくとも１種若しくはこれらの複合酸化物を含む酸化物半導体が好ましい。特に好ましくは、例えば特開２００６−１６５５２９号公報等に記載されているアモルファス酸化物半導体（例えば、ＩＧＺＯ）である。
＜実施形態＞
次に、本発明の電子素子の好ましい実施形態について、図４〜図８を用いて説明するが、本発明はこれらの実施形態に限定されることはない。
次に、本発明の電子素子の好ましい実施形態について、図４〜図８を用いて説明するが、本発明はこれらの実施形態に限定されることはない。
図４は、第一の実施形態に係る電子素子であるコンデンサ２０の概略断面図である。
図４に示すように、コンデンサ２０は、基板１０上に、下部電極２２と、前記下部電極２２上に配置されたＳｉＯ２膜２４と、前記ＳｉＯ２膜２４上に配置され、前記下部電極２２と重なり部を有する上部電極２６と、を備えている。
コンデンサ２０では、上部電極２６と下部電極２２との間に電圧が印加され、ＳｉＯ２膜２４の、上部電極２６と下部電極２２との重なり部に相当する部分に、容量が蓄積される。この際、前述の上部電極の端部断面のテーパー角度と、前述のＳｉＯ２膜の屈折率ｎと、により、上部電極２６と下部電極２２との間のリーク電流が抑制される。
図４に示すように、コンデンサ２０は、基板１０上に、下部電極２２と、前記下部電極２２上に配置されたＳｉＯ２膜２４と、前記ＳｉＯ２膜２４上に配置され、前記下部電極２２と重なり部を有する上部電極２６と、を備えている。
コンデンサ２０では、上部電極２６と下部電極２２との間に電圧が印加され、ＳｉＯ２膜２４の、上部電極２６と下部電極２２との重なり部に相当する部分に、容量が蓄積される。この際、前述の上部電極の端部断面のテーパー角度と、前述のＳｉＯ２膜の屈折率ｎと、により、上部電極２６と下部電極２２との間のリーク電流が抑制される。
図５は、第二の実施形態に係る電子素子である、ボトムゲート型（逆スタガ型）の薄膜トランジスタ３０の概略断面図である。
図５に示すように、薄膜トランジスタ３０は、基板１０上に、ゲート電極である下部電極３２Ｇと、前記下部電極３２Ｇ上に配置される、ゲート絶縁膜であるＳｉＯ２膜３４と、ＳｉＯ２膜３４上に島状（アイランド状）にパターニングされた半導体層３８を備えている。薄膜トランジスタ３０は、半導体層３８上に更に、前記下部電極３２Ｇと重なり部を有する、ソース電極である上部電極３６Ｓとドレイン電極である上部電極３６Ｄと、をそれぞれ備えている。
薄膜トランジスタ３０によれば、上部電極３６Ｓ及び／又は上部電極３６Ｄと、下部電極３２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
図５に示すように、薄膜トランジスタ３０は、基板１０上に、ゲート電極である下部電極３２Ｇと、前記下部電極３２Ｇ上に配置される、ゲート絶縁膜であるＳｉＯ２膜３４と、ＳｉＯ２膜３４上に島状（アイランド状）にパターニングされた半導体層３８を備えている。薄膜トランジスタ３０は、半導体層３８上に更に、前記下部電極３２Ｇと重なり部を有する、ソース電極である上部電極３６Ｓとドレイン電極である上部電極３６Ｄと、をそれぞれ備えている。
薄膜トランジスタ３０によれば、上部電極３６Ｓ及び／又は上部電極３６Ｄと、下部電極３２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
図６は、第三の実施形態に係る電子素子である、ボトムゲート型（逆スタガ型）の薄膜トランジスタ４０の概略断面図である。
図６に示すように、薄膜トランジスタ４０は、基板１０上に、ゲート電極である下部電極４２Ｇと、前記下部電極４２Ｇ上に配置される、ゲート絶縁膜であるＳｉＯ２膜４４と、前記ＳｉＯ２膜４４上に配置され、前記下部電極４２Ｇと重なり部を有する、ソース電極である上部電極４６Ｓとドレイン電極である上部電極４６Ｄと、をそれぞれ備えている。薄膜トランジスタ４０は、更に、上部電極４６Ｓ、上部電極４６Ｄ、上部電極４６Ｓと上部電極４６Ｄとの間のＳｉＯ２膜４４を覆うように、島状（アイランド状）にパターニングされた半導体層４８を備えている。
薄膜トランジスタ４０によれば、上部電極４６Ｓ及び／又は上部電極４６Ｄと、下部電極４２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
図６に示すように、薄膜トランジスタ４０は、基板１０上に、ゲート電極である下部電極４２Ｇと、前記下部電極４２Ｇ上に配置される、ゲート絶縁膜であるＳｉＯ２膜４４と、前記ＳｉＯ２膜４４上に配置され、前記下部電極４２Ｇと重なり部を有する、ソース電極である上部電極４６Ｓとドレイン電極である上部電極４６Ｄと、をそれぞれ備えている。薄膜トランジスタ４０は、更に、上部電極４６Ｓ、上部電極４６Ｄ、上部電極４６Ｓと上部電極４６Ｄとの間のＳｉＯ２膜４４を覆うように、島状（アイランド状）にパターニングされた半導体層４８を備えている。
薄膜トランジスタ４０によれば、上部電極４６Ｓ及び／又は上部電極４６Ｄと、下部電極４２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
図７は、第四の実施形態に係る電子素子である、トップゲート型（スタガ型）の薄膜トランジスタ５０の概略断面図である。
図７に示すように、薄膜トランジスタ５０は、基板１０上に、島状（アイランド状）にパターニングされた半導体層５８を備えており、半導体層５８上に、ソース電極である下部電極５６Ｓと、ドレイン電極である下部電極５６Ｄと、をそれぞれ備えている。薄膜トランジスタ５０は、更に、下部電極５６Ｓ、下部電極５６Ｄ、及び、半導体層５８上の下部電極５６Ｓと下部電極５６Ｄとの間の領域（チャネル領域）を覆うように、島状にパターニングされたゲート絶縁膜であるＳｉＯ２膜５４が備えられている。更に、ＳｉＯ２膜５４上には、下部電極５６Ｓ及び下部電極５６Ｄに対して重なり部を有するようにして、ゲート電極である上部電極５２Ｇが備えられている。
薄膜トランジスタ５０によれば、下部電極５６Ｓ及び／又は下部電極５６Ｄと、上部電極５２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
図７に示すように、薄膜トランジスタ５０は、基板１０上に、島状（アイランド状）にパターニングされた半導体層５８を備えており、半導体層５８上に、ソース電極である下部電極５６Ｓと、ドレイン電極である下部電極５６Ｄと、をそれぞれ備えている。薄膜トランジスタ５０は、更に、下部電極５６Ｓ、下部電極５６Ｄ、及び、半導体層５８上の下部電極５６Ｓと下部電極５６Ｄとの間の領域（チャネル領域）を覆うように、島状にパターニングされたゲート絶縁膜であるＳｉＯ２膜５４が備えられている。更に、ＳｉＯ２膜５４上には、下部電極５６Ｓ及び下部電極５６Ｄに対して重なり部を有するようにして、ゲート電極である上部電極５２Ｇが備えられている。
薄膜トランジスタ５０によれば、下部電極５６Ｓ及び／又は下部電極５６Ｄと、上部電極５２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
図８は、第五の実施形態に係る電子素子である、トップゲート型（スタガ型）の薄膜トランジスタ６０の概略断面図である。
図８に示すように、薄膜トランジスタ６０は、基板１０上に、ソース電極である下部電極６６Ｓと、ドレイン電極である下部電極６６Ｄと、を備えている。更に、下部電極６６Ｓ、下部電極６６Ｄ、及び、基板１０上の下部電極６６Ｓと下部電極６６Ｄとの間の領域（チャネル領域）を覆うように、島状にパターニングされた半導体層６８が備えられ、半導体層６８上に、同様に島状にパターニングされたゲート絶縁膜であるＳｉＯ２膜６４が備えられている。更に、ＳｉＯ２膜６４上には、下部電極６６Ｓ及び下部電極６６Ｄに対して重なり部を有するようにして、ゲート電極である上部電極６２Ｇが備えられている。
薄膜トランジスタ６０によれば、下部電極６６Ｓ又は下部電極６６Ｄと、上部電極６２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
図８に示すように、薄膜トランジスタ６０は、基板１０上に、ソース電極である下部電極６６Ｓと、ドレイン電極である下部電極６６Ｄと、を備えている。更に、下部電極６６Ｓ、下部電極６６Ｄ、及び、基板１０上の下部電極６６Ｓと下部電極６６Ｄとの間の領域（チャネル領域）を覆うように、島状にパターニングされた半導体層６８が備えられ、半導体層６８上に、同様に島状にパターニングされたゲート絶縁膜であるＳｉＯ２膜６４が備えられている。更に、ＳｉＯ２膜６４上には、下部電極６６Ｓ及び下部電極６６Ｄに対して重なり部を有するようにして、ゲート電極である上部電極６２Ｇが備えられている。
薄膜トランジスタ６０によれば、下部電極６６Ｓ又は下部電極６６Ｄと、上部電極６２Ｇと、の間のリーク電流が抑制され、オフ電流が低減されるので、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性が得られる。
以上、本発明の電子素子の実施形態（第一〜第五の実施形態）について説明したが、本発明の電子素子は上記実施形態に限定されることはない。
また、以上で説明した本発明の電子素子の用途には特に限定はなく、例えば、表示装置、Ｘ線センサー、コンデンサー等の用途に用いることができる。特に、表示装置（例えば、液晶表示装置、有機ＥＬ表示装置等）に好適に用いられる。
以下、前述の本発明の電子素子を備えて構成された、本発明の表示装置について説明する。
図９は、本発明の表示装置の一例である液晶表示装置２００を示す概略構成図である。
図９に示すように、液晶表示装置２００は、互いに平行な複数のゲート配線２１０と、該ゲート配線２１０と交差する、互いに平行なドレイン配線２２０と、を備えている。ここで、ゲート配線２１０とドレイン配線２２０とは電気的に絶縁されている。ゲート配線２１０とドレイン配線２２０との交差部付近には、薄膜トランジスタ２３０が備えられている。
薄膜トランジスタ２３０のゲート電極は、ゲート配線２１０に接続されており、薄膜トランジスタ２３０のドレイン電極は、ドレイン配線２２０に接続されている。また、薄膜トランジスタ２３０のソース電極は、画素電極に接続されており、該画素電極と図示しない対向電極との間には液晶２５０が保持されている。更に、該画素電極は、接地された対向電極とともにコンデンサ２４０を構成している。
以下、前述の本発明の電子素子を備えて構成された、本発明の表示装置について説明する。
図９は、本発明の表示装置の一例である液晶表示装置２００を示す概略構成図である。
図９に示すように、液晶表示装置２００は、互いに平行な複数のゲート配線２１０と、該ゲート配線２１０と交差する、互いに平行なドレイン配線２２０と、を備えている。ここで、ゲート配線２１０とドレイン配線２２０とは電気的に絶縁されている。ゲート配線２１０とドレイン配線２２０との交差部付近には、薄膜トランジスタ２３０が備えられている。
薄膜トランジスタ２３０のゲート電極は、ゲート配線２１０に接続されており、薄膜トランジスタ２３０のドレイン電極は、ドレイン配線２２０に接続されている。また、薄膜トランジスタ２３０のソース電極は、画素電極に接続されており、該画素電極と図示しない対向電極との間には液晶２５０が保持されている。更に、該画素電極は、接地された対向電極とともにコンデンサ２４０を構成している。
本発明の電子素子は、例えば、前記コンデンサ２４０や前記薄膜トランジスタ２３０として好適に用いられるものである。これにより、前記コンデンサ２４０や前記薄膜トランジスタ２３０におけるリーク電流が抑制されるので、表示品質が向上する。
また、本発明によると、プロセス温度を２００℃以下に下げることができる為に、表示品質が良いフレキシブルな液晶表示装置や、表示品質が良いフレキシブルな有機ＥＬ表示装置を提供できる。
また、本発明によると、プロセス温度を２００℃以下に下げることができる為に、表示品質が良いフレキシブルな液晶表示装置や、表示品質が良いフレキシブルな有機ＥＬ表示装置を提供できる。
以下、本発明を実施例により更に具体的に説明するが、本発明は以下の実施例に限定されるものではない。なお、特に断りのない限り、「部」及び「％」は質量基準である。
〔実施例１〕
≪電子素子の作製≫
＜下部電極の形成＞
（ＩＺＯ膜の成膜）
厚さ１５０μｍのＰＥＮフイルム（帝人デュポン社製Ｑ６５ＦＡ）基板上に、下記条件のスパッタにより膜厚１００ｎｍのＩＺＯ膜を形成した。
なお、下記条件において、基板温度は、基板のＩＺＯ成膜面側にサーモラベルを添付して測定した（後述のＳｉＯ２スパッタ及びＡｌスパッタにおける基板温度の測定も同様である）。
また、以下において、「ｓｃｃｍ」は「ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ」の略であり、１分間にスパッタ装置に導入される気体の体積（ｃｃ）を、標準状態（１０１３．２５ｈＰａ（１気圧）、０℃）に換算した値である。例えば、本発明において「１ｓｃｃｍ」は、１０１３．２５ｈＰａ（１気圧）、０℃における気体の流量が、１ｃｍ３／ｍｉｎに相当することをいう。
≪電子素子の作製≫
＜下部電極の形成＞
（ＩＺＯ膜の成膜）
厚さ１５０μｍのＰＥＮフイルム（帝人デュポン社製Ｑ６５ＦＡ）基板上に、下記条件のスパッタにより膜厚１００ｎｍのＩＺＯ膜を形成した。
なお、下記条件において、基板温度は、基板のＩＺＯ成膜面側にサーモラベルを添付して測定した（後述のＳｉＯ２スパッタ及びＡｌスパッタにおける基板温度の測定も同様である）。
また、以下において、「ｓｃｃｍ」は「ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ」の略であり、１分間にスパッタ装置に導入される気体の体積（ｃｃ）を、標準状態（１０１３．２５ｈＰａ（１気圧）、０℃）に換算した値である。例えば、本発明において「１ｓｃｃｍ」は、１０１３．２５ｈＰａ（１気圧）、０℃における気体の流量が、１ｃｍ３／ｍｉｎに相当することをいう。
〜ＩＺＯ膜スパッタ条件〜
・スパッタ装置： ＤＣマグネトロンスパッタ装置
・ターゲット： 出光興産製の３インチＩＺＯターゲット（純度４Ｎ）
・基板温度： 室温（２０℃以上３７℃以下）
・スパッタ電力： ＤＣ電源１００Ｗ
・圧力（ガス導入時）： ０．４Ｐａ
・導入ガス及び流量： Ａｒ＝９７ｓｃｃｍ、Ｏ２＝３．０ｓｃｃｍ
・スパッタ装置： ＤＣマグネトロンスパッタ装置
・ターゲット： 出光興産製の３インチＩＺＯターゲット（純度４Ｎ）
・基板温度： 室温（２０℃以上３７℃以下）
・スパッタ電力： ＤＣ電源１００Ｗ
・圧力（ガス導入時）： ０．４Ｐａ
・導入ガス及び流量： Ａｒ＝９７ｓｃｃｍ、Ｏ２＝３．０ｓｃｃｍ
（ＩＺＯ膜のパターニング）
次に、上記で形成されたＩＺＯ膜上に、フォトレジストＡＺ―５１２４Ｅ（クラリアント・ジャパン製）を用いて下部電極形成用のレジストパターンを形成した。
レジストパターンは、線幅２００μｍの直線状パターンとした。
次に、上記で形成されたＩＺＯ膜上に、フォトレジストＡＺ―５１２４Ｅ（クラリアント・ジャパン製）を用いて下部電極形成用のレジストパターンを形成した。
レジストパターンは、線幅２００μｍの直線状パターンとした。
次に、エッチャントとして、ウェットエッチング液ＩＴＯ−６Ｎ（関東化学）の２倍希釈液を用い、上記形成されたレジストパターンをマスクとして、ＩＺＯ膜のウェットエッチングを行った。
ＩＺＯ膜のウェットエッチングは、液温２７℃で行った。
上記ＩＴＯ−６Ｎは、シュウ酸水溶液である。
ＩＺＯ膜のウェットエッチングは、液温２７℃で行った。
上記ＩＴＯ−６Ｎは、シュウ酸水溶液である。
次に、レジスト剥離液ＡＺ−リムーバー（クラリアント・ジャパン製）を用い、レジストパターンを剥離した。
以上により、パターニングされたＩＺＯ膜（以下、「ＩＺＯパターン」ともいう）である下部電極を形成した。
下部電極は、膜厚１００ｎｍ、線幅２００μｍの直線状のＩＺＯパターンであった。
以上により、パターニングされたＩＺＯ膜（以下、「ＩＺＯパターン」ともいう）である下部電極を形成した。
下部電極は、膜厚１００ｎｍ、線幅２００μｍの直線状のＩＺＯパターンであった。
＜ＳｉＯ２膜の形成＞
次に、前記基板の下部電極形成面側に、下記条件のスパッタにより膜厚２００ｎｍのＳｉＯ２膜を形成した。
ＳｉＯ２膜は下部電極のほぼ全面を覆うように形成したが、シャドウマスクを用いたスパッタにより一部（電圧印加用の端子部）のみ露出させた。
次に、前記基板の下部電極形成面側に、下記条件のスパッタにより膜厚２００ｎｍのＳｉＯ２膜を形成した。
ＳｉＯ２膜は下部電極のほぼ全面を覆うように形成したが、シャドウマスクを用いたスパッタにより一部（電圧印加用の端子部）のみ露出させた。
〜ＳｉＯ２スパッタ条件〜
・スパッタ装置： ＲＦマグネトロンスパッタ装置
・ターゲット： フルウチ化学製の３インチＳｉＯ２ターゲット（純度４Ｎ）
・基板温度： ４３℃
・スパッタ電力： ＲＦ電源２００Ｗ
・圧力（ガス導入時）： ０．１６Ｐａ
・導入ガス及び流量： Ａｒ＝４０ｓｃｃｍ，Ｏ２＝４．５ｓｃｃｍ
・スパッタ装置： ＲＦマグネトロンスパッタ装置
・ターゲット： フルウチ化学製の３インチＳｉＯ２ターゲット（純度４Ｎ）
・基板温度： ４３℃
・スパッタ電力： ＲＦ電源２００Ｗ
・圧力（ガス導入時）： ０．１６Ｐａ
・導入ガス及び流量： Ａｒ＝４０ｓｃｃｍ，Ｏ２＝４．５ｓｃｃｍ
＜上部電極の形成＞
（Ａｌ膜の形成）
次に、前記基板のＳｉＯ２膜形成面側に、下記条件のスパッタにより膜厚２００ｎｍのＡｌ膜を形成した。
（Ａｌ膜の形成）
次に、前記基板のＳｉＯ２膜形成面側に、下記条件のスパッタにより膜厚２００ｎｍのＡｌ膜を形成した。
〜Ａｌ膜スパッタ条件〜
・スパッタ装置： ＤＣマグネトロンスパッタ装置
・ターゲット： フルウチ化学製の３インチＡｌターゲット（純度４Ｎ）
・基板温度： 室温（２０℃以上３７℃以下）
・スパッタ電力： ＤＣ電源４００Ｗ
・圧力（ガス導入時）： ０．３４Ｐａ
・導入ガス及び流量： Ａｒ＝１５ｓｃｃｍ
・スパッタ装置： ＤＣマグネトロンスパッタ装置
・ターゲット： フルウチ化学製の３インチＡｌターゲット（純度４Ｎ）
・基板温度： 室温（２０℃以上３７℃以下）
・スパッタ電力： ＤＣ電源４００Ｗ
・圧力（ガス導入時）： ０．３４Ｐａ
・導入ガス及び流量： Ａｒ＝１５ｓｃｃｍ
（Ａｌ膜のパターニング）
次に、上記で形成されたＡｌ膜上に、フォトレジストＡＺ―５１２４Ｅ（クラリアント・ジャパン製）を用いて上部電極形成用のレジストパターンを形成した。
レジストパターンは、下部電極の直線状パターンに直交する、線幅２００μｍの直線状パターンとした。
次に、上記で形成されたＡｌ膜上に、フォトレジストＡＺ―５１２４Ｅ（クラリアント・ジャパン製）を用いて上部電極形成用のレジストパターンを形成した。
レジストパターンは、下部電極の直線状パターンに直交する、線幅２００μｍの直線状パターンとした。
次に、エッチャントとして、ウェットエッチング液（関東化学社製Ａｌエッチング液）を用い、形成されたレジストパターンをマスクとして、液温４３℃にてＡｌ膜のウェットエッチングを行った。
次に、レジスト剥離液ＡＺ−リムーバー（クラリアント・ジャパン製）を用い、レジストパターンを剥離した。
以上により、パターニングされたＡｌ膜である上部電極を形成した。
上部電極は、膜厚２００ｎｍ、線幅２００μｍの直線状のＡｌパターンであり、下部電極と直交するパターン（即ち、下部電極と重なり部を有するパターン）であった。
以上により、パターニングされたＡｌ膜である上部電極を形成した。
上部電極は、膜厚２００ｎｍ、線幅２００μｍの直線状のＡｌパターンであり、下部電極と直交するパターン（即ち、下部電極と重なり部を有するパターン）であった。
以上により、基板上に、下部電極と、前記下部電極上に配置されたＳｉＯ２膜と、前記ＳｉＯ２膜上に配置され、前記下部電極と重なり部を有する上部電極と、を有する電子素子を得た。
≪測定及び評価≫
上記で得られた電子素子について、以下の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
上記で得られた電子素子について、以下の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
＜下部電極端部のテーパー角度の測定＞
上記で得られた電子素子を、基板に垂直かつ下部電極端（パターンエッジ）に垂直な平面で切断し、下部電極一端部の断面を透過型電子顕微鏡（ＴＥＭ；倍率４００，０００倍）により撮影した。
撮影されたＴＥＭ写真を用い、下部電極の一端部の断面のテーパー角度を測定した。
ここで、テーパー角度は、下部電極の上端と下端とを結ぶ直線と、下部電極の基板との接触面に相当する直線と、のなす角度とした。
上記で得られた電子素子を、基板に垂直かつ下部電極端（パターンエッジ）に垂直な平面で切断し、下部電極一端部の断面を透過型電子顕微鏡（ＴＥＭ；倍率４００，０００倍）により撮影した。
撮影されたＴＥＭ写真を用い、下部電極の一端部の断面のテーパー角度を測定した。
ここで、テーパー角度は、下部電極の上端と下端とを結ぶ直線と、下部電極の基板との接触面に相当する直線と、のなす角度とした。
＜ＳｉＯ２膜の水素原子含有率の測定＞
上記で得られた電子素子のＳｉＯ２膜の水素原子含有率を、ＨＦＳ分析により測定した。
測定結果を下記表１に示す。
上記で得られた電子素子のＳｉＯ２膜の水素原子含有率を、ＨＦＳ分析により測定した。
測定結果を下記表１に示す。
＜ＳｉＯ２膜の屈折率の測定＞
上記で得られた電子素子のＳｉＯ２膜の波長６５０ｎｍにおける屈折率を、分光エリプソメーター（ファイブラボ社ＭＡＳＳ−１０４ＦＨ）により測定した。
測定結果を下記表１に示す。
上記で得られた電子素子のＳｉＯ２膜の波長６５０ｎｍにおける屈折率を、分光エリプソメーター（ファイブラボ社ＭＡＳＳ−１０４ＦＨ）により測定した。
測定結果を下記表１に示す。
＜リーク電流の測定＞
上記で得られた電子素子のリーク電流を、アジレントテクノロジー社半導体パラメータアナライザー４１５５Ｃを用いて測定した。
ここで、リーク電流は、上部電極と下部電極との間に１０Ｖの電圧を印加したときに両電極間に流れる電流密度値（Ａ／ｃｍ２）とした。
なお、本条件下では、リーク電流は、１．０×１０−９Ａ／ｃｍ２以下であれば実用上の許容範囲内である。
上記で得られた電子素子のリーク電流を、アジレントテクノロジー社半導体パラメータアナライザー４１５５Ｃを用いて測定した。
ここで、リーク電流は、上部電極と下部電極との間に１０Ｖの電圧を印加したときに両電極間に流れる電流密度値（Ａ／ｃｍ２）とした。
なお、本条件下では、リーク電流は、１．０×１０−９Ａ／ｃｍ２以下であれば実用上の許容範囲内である。
〔実施例２〕
下部電極を、膜厚４０ｎｍのＭｏＮｂ膜である下部電極に変更した以外は実施例１と同様に電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
実施例２の下部電極の形成方法の詳細を以下に示す。
下部電極を、膜厚４０ｎｍのＭｏＮｂ膜である下部電極に変更した以外は実施例１と同様に電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
実施例２の下部電極の形成方法の詳細を以下に示す。
＜下部電極（ＭｏＮｂ）の形成＞
（ＭｏＮｂ膜の成膜）
厚さ１５０μｍのＰＥＮフイルム（帝人デュポン社製Ｑ６５ＦＡ）基板上に、下記条件のスパッタにより膜厚４０ｎｍのＭｏＮｂ膜を形成した。
基板温度の測定方法は、実施例１（ＩＺＯ膜）と同様である。
（ＭｏＮｂ膜の成膜）
厚さ１５０μｍのＰＥＮフイルム（帝人デュポン社製Ｑ６５ＦＡ）基板上に、下記条件のスパッタにより膜厚４０ｎｍのＭｏＮｂ膜を形成した。
基板温度の測定方法は、実施例１（ＩＺＯ膜）と同様である。
〜ＭｏＮｂ膜スパッタ条件〜
・スパッタ装置： ＤＣマグネトロンスパッタ装置
・ターゲット： 日立金属 純度３Ｎの１２０ｍｍΦＭｏＮｂ（Ｎｂ５質量％添加）ターゲット
・基板温度： 室温（２０℃以上３７℃以下）
・スパッタ電力： ＤＣ電源３００Ｗ
・圧力（ガス導入時）： ０．２Ｐａ
・導入ガス及び流量： Ａｒ＝５８．５ｓｃｃｍ
・スパッタ装置： ＤＣマグネトロンスパッタ装置
・ターゲット： 日立金属 純度３Ｎの１２０ｍｍΦＭｏＮｂ（Ｎｂ５質量％添加）ターゲット
・基板温度： 室温（２０℃以上３７℃以下）
・スパッタ電力： ＤＣ電源３００Ｗ
・圧力（ガス導入時）： ０．２Ｐａ
・導入ガス及び流量： Ａｒ＝５８．５ｓｃｃｍ
（ＭｏＮｂ膜のパターニング）
次に、上記で形成されたＭｏＮｂ膜上に、フォトレジストＡＺ―５１２４Ｅ（クラリアント・ジャパン製）を用いて下部電極形成用のレジストパターンを形成した。
レジストパターンは、線幅２００μｍの直線状パターンとした。
次に、上記で形成されたＭｏＮｂ膜上に、フォトレジストＡＺ―５１２４Ｅ（クラリアント・ジャパン製）を用いて下部電極形成用のレジストパターンを形成した。
レジストパターンは、線幅２００μｍの直線状パターンとした。
次に、エッチャントとして、Ｍｏエッチング液ＴＳＬ（林純薬）を用い、上記形成されたレジストパターンをマスクとして、ＭｏＮｂ膜のウェットエッチングを行った。
ＭｏＮｂ膜のウェットエッチングは、液温２５℃で行った。
ＭｏＮｂ膜のウェットエッチングは、液温２５℃で行った。
次に、レジスト剥離液ＡＺ−リムーバー（クラリアント・ジャパン製）を用い、レジストパターンを剥離した。
以上により、パターニングされたＭｏＮｂ膜（以下、「ＭｏＮｂパターン」ともいう）である下部電極を形成した。
下部電極は、膜厚４０ｎｍ、線幅２００μｍの直線状のＭｏＮｂパターンであった。
以上により、パターニングされたＭｏＮｂ膜（以下、「ＭｏＮｂパターン」ともいう）である下部電極を形成した。
下部電極は、膜厚４０ｎｍ、線幅２００μｍの直線状のＭｏＮｂパターンであった。
〔比較例１〕
実施例１において、ＩＺＯ膜のウェットエッチングに用いたエッチング液を、ＩＴＯ−０２（関東化学）の２倍希釈液に変更した以外は実施例１と同様にして電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
上記ＩＴＯ−０２は、硝酸と塩酸との混合水溶液である。
実施例１において、ＩＺＯ膜のウェットエッチングに用いたエッチング液を、ＩＴＯ−０２（関東化学）の２倍希釈液に変更した以外は実施例１と同様にして電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
上記ＩＴＯ−０２は、硝酸と塩酸との混合水溶液である。
〔比較例２〕
実施例１において、ＳｉＯ２スパッタ条件における圧力（ガス導入時）を０．１６Ｐａから０．４Ｐａに変更した以外は実施例１と同様にして電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
実施例１において、ＳｉＯ２スパッタ条件における圧力（ガス導入時）を０．１６Ｐａから０．４Ｐａに変更した以外は実施例１と同様にして電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
〔比較例３〕
実施例１において、ＩＺＯ膜のウェットエッチングに用いたエッチング液を、ＩＴＯ−０２（関東化学）の２倍希釈液に変更し、更に、ＳｉＯ２スパッタ条件における圧力（ガス導入時）を０．１６Ｐａから０．４Ｐａに変更した以外は実施例１と同様にして電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
実施例１において、ＩＺＯ膜のウェットエッチングに用いたエッチング液を、ＩＴＯ−０２（関東化学）の２倍希釈液に変更し、更に、ＳｉＯ２スパッタ条件における圧力（ガス導入時）を０．１６Ｐａから０．４Ｐａに変更した以外は実施例１と同様にして電子素子を作製し、実施例１と同様の測定及び評価を行った。
測定及び評価の結果を下記表１に示す。
表１に示すように、下部電極の端部断面のテーパー角度が６０°以下であり、かつ、ＳｉＯ２膜の波長６５０ｎｍにおける屈折率ｎが１．４７５以下である実施例１及び２では、リーク電流が低減されていた。
一方、下部電極の端部断面のテーパー角度が６０°を超える比較例１、ＳｉＯ２膜の波長６５０ｎｍにおける屈折率ｎが１．４７５を超える比較例２、及び、下部電極の端部断面のテーパー角度が６０°を超え、かつ、ＳｉＯ２膜の波長６５０ｎｍにおける屈折率ｎが１．４７５を超える比較例３では、いずれもリーク電流が増大した。
一方、下部電極の端部断面のテーパー角度が６０°を超える比較例１、ＳｉＯ２膜の波長６５０ｎｍにおける屈折率ｎが１．４７５を超える比較例２、及び、下部電極の端部断面のテーパー角度が６０°を超え、かつ、ＳｉＯ２膜の波長６５０ｎｍにおける屈折率ｎが１．４７５を超える比較例３では、いずれもリーク電流が増大した。
以上の実施例では、電子素子の一例として、下部電極と上部電極とによりＳｉＯ２膜を挟んだ構造のコンデンサの例を説明したが、本発明の電子素子はコンデンサに限定されることはない。
例えば、下部電極をゲート電極とし、上部電極をソース電極及びドレイン電極とし、ＳｉＯ２膜と上部電極との間（又はＳｉＯ２膜及び上部電極の更に上）に半導体層を設けることで、ボトムゲート型の薄膜トランジスタを作製することができる。
また、下部電極をソース電極及びドレイン電極とし、上部電極をゲート電極とし、下部電極とＳｉＯ２膜との間（又は下部電極及びＳｉＯ２膜の更に下（基板側））に半導体層を設けることで、トップゲート型の薄膜トランジスタを作製することができる。
いずれの場合においても、リーク電流（オフ電流）が抑制され、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性を有する薄膜トランジスタを得ることができる。
例えば、下部電極をゲート電極とし、上部電極をソース電極及びドレイン電極とし、ＳｉＯ２膜と上部電極との間（又はＳｉＯ２膜及び上部電極の更に上）に半導体層を設けることで、ボトムゲート型の薄膜トランジスタを作製することができる。
また、下部電極をソース電極及びドレイン電極とし、上部電極をゲート電極とし、下部電極とＳｉＯ２膜との間（又は下部電極及びＳｉＯ２膜の更に下（基板側））に半導体層を設けることで、トップゲート型の薄膜トランジスタを作製することができる。
いずれの場合においても、リーク電流（オフ電流）が抑制され、オンオフ比〔オン電流／オフ電流〕が高い良好なトランジスタ特性を有する薄膜トランジスタを得ることができる。
更には、上記薄膜トランジスタや上記コンデンサを一部材として用いることで、リーク電流が抑制され、表示品質に優れた表示装置を作製できる。
更に、本発明では、プラスチック基板上に形成可能な温度である２００℃以下の低温でも、リーク電流が抑制された電子素子を作製できるので、リーク特性に優れたフレキシブル電子素子の作製が可能となる。
また、ＴＦＴの下部電極とゲート絶縁膜と上部電極とに、本発明を適用することにより、プラスチック基板上に表示品質に優れた液晶表示装置や有機ＥＬ表示装置を作製できる。
即ち、本発明によれば、プラスチック基板を用いたフレキシブル表示装置を作製できる。
更に、本発明では、プラスチック基板上に形成可能な温度である２００℃以下の低温でも、リーク電流が抑制された電子素子を作製できるので、リーク特性に優れたフレキシブル電子素子の作製が可能となる。
また、ＴＦＴの下部電極とゲート絶縁膜と上部電極とに、本発明を適用することにより、プラスチック基板上に表示品質に優れた液晶表示装置や有機ＥＬ表示装置を作製できる。
即ち、本発明によれば、プラスチック基板を用いたフレキシブル表示装置を作製できる。
１０ 基板
１２、２２、３２Ｇ、４２Ｇ、５６Ｓ、５６Ｄ、６６Ｓ、６６Ｄ 下部電極
２０、２４０ コンデンサ
２４、３４、４４、５４、６４、 ＳｉＯ２膜
２６、３６Ｓ、３６Ｄ、４６Ｓ、４６Ｄ、５２Ｇ、６２Ｇ 上部電極
３０、４０、５０、６０、２３０ 薄膜トランジスタ
３８、４８、５８、６８ 半導体層
２００ 液晶表示装置
２１０ ゲート配線
２２０ ドレイン配線
２５０ 液晶
Ｐ 上端
Ｑ 下端
θ テーパー角度
１２、２２、３２Ｇ、４２Ｇ、５６Ｓ、５６Ｄ、６６Ｓ、６６Ｄ 下部電極
２０、２４０ コンデンサ
２４、３４、４４、５４、６４、 ＳｉＯ２膜
２６、３６Ｓ、３６Ｄ、４６Ｓ、４６Ｄ、５２Ｇ、６２Ｇ 上部電極
３０、４０、５０、６０、２３０ 薄膜トランジスタ
３８、４８、５８、６８ 半導体層
２００ 液晶表示装置
２１０ ゲート配線
２２０ ドレイン配線
２５０ 液晶
Ｐ 上端
Ｑ 下端
θ テーパー角度
Claims (7)
- 基板上に、
端部断面のテーパー角度が６０°以下である下部電極と、
前記下部電極上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ２膜と、
前記ＳｉＯ２膜上に配置され、前記下部電極に対して重なり部を有する上部電極と、
を有する電子素子。 - 前記下部電極は、酸化物導電膜である請求項１に記載の電子素子。
- 基板上に、端部断面のテーパー角度が６０°以下である下部電極を形成する下部電極形成工程と、
前記下部電極上に絶縁膜をスパッタにより形成する絶縁膜形成工程と、
前記絶縁膜上に上部電極を、前記下部電極に対して重なり部を有するように形成する上部電極形成工程と、
を有する電子素子の製造方法。 - 前記絶縁膜形成工程は、基板温度２００℃以下の条件で前記絶縁膜を形成する請求項３に記載の電子素子の製造方法。
- 前記絶縁膜は、波長６５０ｎｍにおける屈折率ｎが１．４７５以下のＳｉＯ２膜である請求項３又は請求項４に記載の電子素子の製造方法。
- 前記下部電極が、酸化物導電膜である請求項３〜請求項５のいずれか１項に記載の電子素子の製造方法。
- 請求項１又は請求項２に記載の電子素子を備えた表示装置。
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