KR100809440B1 - ｎ-형 및 ｐ-형 ＣＩＳ를 포함하는 박막트랜지스터 및 그제조방법 - Google Patents

ｎ-형 및 ｐ-형 ＣＩＳ를 포함하는 박막트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명은, 다이오드 정류기능 및 전기적, 광학적 스위칭 기능을 가질 수 있는 칼코젠 계열의 원소 중 Se를 포함하는 CIS(CuInSe2)를 이용하여 형성한 n-형 CIS막과 p-형 CIS 막을 포함하고, 게이트전극에 전압을 인가하여 또는 광조사에 의하여 전기적인 스위칭이 가능한 박막트랜지스터 및 그 제조방법을 개시한다. 본 발명에 따른 박막트랜지스터는 기판, 기판의 일부 영역 상에 형성되어 있는 게이트 전극, 기판과 게이트 전극을 덮는 절연막, 게이트 전극이 형성된 영역 상을 덮도록 절연막 상에 형성된 복수의 CIS(CuInSe2)막들, 및 복수의 CIS막의 표면의 일부를 노출하는 트렌치를 포함하도록 분리되어 형성된 소스/드레인 영역을 포함한다.
CIS(CuInSe2), n-형 CIS, p-형 CIS, 박막트랜지스터(thin film transistor, TFT)

Description

ｎ-형 및 ｐ-형 ＣＩＳ를 포함하는 박막트랜지스터 및 그 제조방법{Thin film transistor having n-type and p-type CIS thin films and the method of manufacturing the same}
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 박막 트랜지스터(thin film transistor, TFT)를 제조공정에 따라 도시한 단면도들이다.
도 2a 및 도 2b는 p-형 CIS(CuInSe2)와 n-형 CIS의 접합 전과 후의 에너지 대역을 개략적으로 도시한다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시하는 단면도이다.
도 4는 본 발명의 다른 실시예에 따라 형성한 p-형 CIS와 n-형 CIS를 이용한 다이오드의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 n-형 CIS층 및 p-형 CIS층의 제조방법의 흐름도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 110: 제1 도전층
110a: 게이트 전극 120: 절연층
130: n-형 CIS층 130a, 130b: n-형 CIS막
140: p-형 CIS층 140a, 140b: p-형 CIS막
150: 제2 도전층 150a: 소스/드레인 영역
160: 패시베이션층
본 발명은 박막트랜지스터(Thin Film Transistor, TFT)에 관한 것으로서, 더욱 상세하게는, n-형과 p-형 CIS(CuInSe2)를 이용하여 다이오드 정류기능 및 전기적, 광학적 스위칭 기능을 제공할 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.
주기율표상의 VIB족에 해당하는 칼코젠(Chalcogee) 계열의 원소 중에 셀레늄(Se)을 포함하는 CIS(CuInSe2)는 일반적으로 칼코피라이트(chalcopyrite) 계열 소재로 분류되며, 우수한 광 효율성으로 인해 주로 태양광 소자, 예를 들어 태양전지소자의 분야에서 널리 활용되어 왔다. 또한 CIS를 이용한 비 에너지 소자도 연구되어 왔다. 그러나, 비 에너지 소자는 주로 다이오드 소자에 관한 연구에 국한되어 왔고, 그 예로서 초기의 쇼트키 다이오드(Schottky-diode)로부터 최근에 보고된 CuSe와의 이종 접합에 의한 광 반응성 다이오드가 있다. 그러나, CIS의 우수한 광 효율성을 고려하면, 광 트랜지스터와 같은 스위칭 소자로도 충분히 적용 가능하다.
이하에서는, 전기적 정류소자인 다이오드 기술분야에서 CIS를 이용한 종래 기술들에 대해서 살펴보도록 한다.
[종래기술1]
신 외, "CuInSe2 박막 상의 쇼트키 정션," (I. Shin, C. X. Qiu, S. N. Qiu, and J. F. Huang, "Schottky junctions on CuInSe2 films," Journal of Applied Physics Vol 63, No. 2, 439-441, 1988)
종래기술1에는 알루미늄(Al)과 p-형의 다결정 CIS과의 접합에 의해 형성한 쇼트키 다이오드를 개시한다. 또한, 상기 다이오드를 대기 중에서 200℃ 로 열처리 하면, 대기 중의 산소의 영향으로 인해 CIS의 p-형 농도가 더 높아진다. 이와는 달리, 본 발명은 n-형과 p-형의 접합에 의하여 스위칭 트랜지스터의 형성도 가능성을 개시한다.
[종래기술2]
이상수, 김경암, 조두희, 송기봉, "n-type CIS와 p-type CuSe를 이용한 이종접합구조에서의 전류특성 및 광특성 측정," Optical Society of Korea Summer Meeting, 2006.
종래기술2에는 n-형 CIS와 p-형 CuSe의 이종접합에 의한 다이오드 구조를 개시하며, 상기 다이오드 구조의 전기적, 광학적 정류 특성을 측정하였다. 이와는 달리, 본 발명은 CIS만을 이용한 접합을 제안하며, 또한 다이오드 기능 및 트랜지스터의 구조도 또한 개시한다.
[종래기술3]
라마나탄 외, 미국특허 제5948176호 "CuInSe를 위한 카드뮴이 없는 정션 제조프로세스, 서브 2, 박막 태양전지," (Kannan V. Ramanathan, Miguel A. Contreras, Raghu N. Bhattacharya, James Keane, Rommel Noufi, "Cadmium-free junction fabrication process for CuInSe.sub.2 thin film solar cells,")
종래기술3에는 CdS와 n-형 CIS를 이용하여 제조하는 일반적인 태양전지와는 다른 카드뮴(Cd)을 사용하지 않고 p-형 CIS와 아연 (Zn)산화물을 이용하여 제조한 태양전지의 구조를 개시한다. 이와는 달리, 본 발명에서는 정류기능 및 스위칭 기능을 위한 기능 소자를 개시하며, 또한 CIS의 n-형과 p-형의 접합구조를 사용한다.
[종래기술4]
최인환(인솔라텍), 한국특허공개번호 2005-0013063 "태양전지 흡수층의 제조 방법,"
종래기술4에는 CIS 박막을 화학당량비에 가까운 구조를 갖도록 제조하는 방법을 개시한다. 종래기술4는 CIS 박막의 제작 방법에 국한되며, 본 발명에서와 같은 소자 및 소자제조방법에 대해서는 개시되지 않았다.
본 발명이 이루고자 하는 기술적 과제는, 다이오드 정류기능 및 전기적, 광학적 스위칭 기능을 가질 수 있는 칼코젠 계열의 원소 중 Se를 포함하는 CIS(CuInSe2)를 이용한 박막트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기 CIS를 이용한 박막트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 박막트랜지스터는, 기판, 상기 기판의 일부 영역 상에 형성되어 있는 게이트 전극, 상기 기판과 상기 게이트 전극을 덮는 절연막, 상기 게이트 전극이 형성된 영역 상을 덮도록 상기 절연막 상에 형성된 복수의 CIS(CuInSe2)막들, 및 상기 복수의 CIS막의 표면의 일부를 노출하는 트렌치를 포함하도록 분리되어 형성된 소스/드레인 영역을 포함한다.
상기 복수의 CIS막은 각각 n-형과 p-형의 전도도를 가질 수 있다. 상기 복수의 CIS막은 n-형 CIS막 상에 p-형 CIS막이 형성될 수 있다. 또는, 상기 복수의 CIS막은 p-형 CIS막 상에 n-형 CIS막이 형성될 수 있다.
상기 복수의 CIS막은 각각 In2Se3과 Cu2Se3을 이용하여 형성할 수 있다. 상기 복수의 CIS막의 도전형은 In2Se3과 Cu2Se3의 상대적인 몰(mole) 비율에 따라 결정될 수 있다. 상기 In2Se3과 Cu2Se3의 상대적인 몰 비율이 0.1 내지 0.5의 범위인 경우에는, 상기 CIS막은 p-형의 도전형을 가질 수 있다. 또한, 상기 In2Se3과 Cu2Se3의 상대적인 몰 비율이 0.6 내지 0.9의 범위인 경우에는, 상기 CIS막은 n-형의 도전형을 가질 수 있다.
상기 소스/드레인 영역과 노출된 CIS막을 덮는 패시베이션층을 더 포함할 수 있다.
상기 기판은 유리(glass) 기판 또는 석영(quartz) 기판일 수 있다. 상기 게이트 전극은 도전성 폴리 실리콘, ITO(indium-tin oxide), 또는 금속을 포함할 수 있다. 상기 절연막은 실리콘 산화물(SiO2) 또는 유기물 고분자 PMMA(poly methyl methcrylate)을 포함할 수 있다. 상기 소스/드레인 영역은 도전성 폴리 실리콘, ITO(indium-tin oxide), 또는 금속을 포함할 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명에 따른 박막트랜지스터는, 기판, 상기 기판의 일부 영역 상에 형성되어 있는 복수의 CIS(CuInSe2)막들, 상기 CIS막의 일부 영역에 형성된 소스/드레인 영역, 상기 CIS막과 상기 소스/드레인 영역을 상에 형성되고 상기 CIS막과 상기 소스/드레인 영역을 전기적으로 절연하는 절연막, 및 상기 절연막 상에 형성된 게이트 전극을 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은, 기판을 준비하는 단계, 상기 기판의 일부 영역 상에 게이트 전극을 형성하는 단계, 상기 기판과 상기 게이트 전극 상을 덮는 절연막을 형성하는 단계, 상기 게이트 전극이 형성된 영역 상을 덮도록 상기 절연막 상에 복수의 CIS(CuInSe2)막들을 형성하는 단계, 상기 복수의 CIS막들을 덮는 제2 도전층을 형성하는 단계, 및 상기 CIS막들의 표면의 일부를 노출하는 트렌치를 형성하는 단계를 포함한다.
본 발명의 일부 실시예에 있어서, 상기 소스/드레인 영역과 상기 노출된 CIS 막을 덮는 패시베이션층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은, 기판을 준비하는 단계, 상기 기판의 일부 영역 상에 복수의 CIS막들을 형성하는 단계, 상기 복수의 CIS막들의 일부 영역에 소스/드레인 영역을 형성하는 단계, 상기 복수의 CIS막들과 상기 소스/드레인 영역의 일부 영역에 절연막을 형성하는 단계, 및 상기 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
상기 복수의 CIS막은 각각 In2Se3과 Cu2Se3을 이용하여 형성하며, 상기 복수의 CIS막의 도전형은 In2Se3과 Cu2Se3의 상대적인 몰(mole) 비율에 따라 결정될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 박막 트랜지스터(thin film transistor, TFT)를 제조공정에 따라 도시한 단면도들이다.
도 1a를 참조하면, 먼저 기판(100)을 준비한다. 기판(100)은 광 투과성 및 CIS 소재를 이용한 공정온도 등을 고려하여 선택할 수 있다. 기판(100은 투명한 재료로 형성할 수 있으며, 예를 들어 유리(glass) 기판 또는 석영(quartz) 기판을 사용할 수 있다. 기판(100) 상에 게이트 전극을 위한 제1 도전층(110)을 형성한다. 제1 도전층(110)은 도전성을 가지는 물질, 예를 들어, 도전성 폴리 실리콘, ITO(indium-tin oxide), 또는 금(Au)이나 알루미늄(Al) 등의 금속 등을 증착하여 형성할 수 있다. 제1 도전층(110)은 화학기상증착법(chemical vapor deposition, CVD), 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 통상의 증착방법에 의하여 형 성할 수 있다. 이하에서 설명하는 기판(100) 상에 형성되는 여러 층들은 일반적으로 상술한 통상의 증착방법을 이용하여 형성할 수 있으며, 간결함을 위하여 생략하기로 한다.
도 1b를 참조하면, 제1 도전층(110)을 식각하여 게이트 전극(110a)을 형성한다. 게이트 전극(110a)은 이후에 형성되는 n-형 CIS층(130a, 도 1f 참조)과 p-형 CIS층(140a, 도 1f 참조)에 흐르는 광전류의 온-오프(on-off) 시키는 역할을 수행한다. 제1 도전층(110)은 통상의 방법, 예를 들어 포토레지스트 또는 실리콘 질화막 등으로 형성된 하드마스크를 이용하는 패터닝 방법에 의하여 형성할 수 있다. 이하에서 설명하는 기판(100) 상에 형성된 여러 층들은 일반적으로 상술한 통상의 패턴형성방법을 이용하여 식각될 수 있으며, 간결함을 위하여 생략하기로 한다.
도 1c를 참조하면, 게이트 전극(110a) 및 기판(100)의 노출된 영역 상에 절연층(120)을 형성한다. 절연층(120)은 예를 들어 실리콘 산화물(SiO2)로 형성될 수 있으며, 또는 유기물 고분자 PMMA(poly methyl methcrylate)으로 형성할 수도 있다. 절연층(120)은 게이트 전극(110a)과 이후에 형성되는 n-형 CIS층(130a, 도 1f 참조)과 p-형 CIS층(140a, 도 1f 참조)과의 좋은 접촉을 유지하는 것이 바람직하며, 이를 위해서는 실리콘 산화물(SiO2)로 형성되는 것이 바람직하다. 또한, 절연층(120)의 두께는 2000 내지 5000Å의 범위일 수 있다. 그러나, 절연층(120)을 형성하는 재료와 그 두께는 예시적이며, 반드시 이에 한정되는 것은 아니다.
도 1d 및 도 1e를 참조하면, 절연층(120) 상에 복수의 CIS층(130, 140)을 순 차적으로 형성한다. 도시된 바에 따르면, 절연층(120) 상에 n-형 CIS층(130)을 형성하고, n-형 CIS층(130) 상에 p-형 CIS층(140)을 형성한다. 그러나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 절연층(120) 상에 p-형 CIS층(140)을 먼저 형성하고 n-형 황동광층(130)을 형성할 수 있다. n-형 CIS층(130)과 p-형 CIS층(140)을 형성하는 방법은 하기에 상세하게 설명하기로 한다.
도 1f를 참조하면, n-형 CIS층(130)과 p-형 CIS층(140)을 패터닝하여 n-형 CIS막(130a)과 p-형 CIS막(140a)을 형성한다.
도 1g를 참조하면, p-형 CIS막(140a)과 노출된 절연층(120)을 덮도록 제2 도전층(150)을 형성한다. 제2 도전층(150)은 도전성을 가지는 물질, 예를 들어, 도전성 폴리 실리콘, ITO(indium-tin oxide), 또는 금(Au)이나 알루미늄(Al) 등의 금속 등을 증착하여 형성할 수 있다. 또한, 제2 도전층(150)의 두께는 500 내지 4000Å의 범위일 수 있다. 그러나, 제2 도전층(150)을 형성하는 재료와 그 두께는 예시적이며, 반드시 이에 한정되는 것은 아니다.
도 1h를 참조하면, n-형 CIS막(130a)이 노출되도록 게이트 전극(110a) 상에 위치하는 제2 도전층(150)과 p-형 CIS막(140a)을 식각하여 트렌치(155)를 형성한다. 이 경우에, n-형 CIS막(130a)의 일부 영역을 더 식각할 수도 있다. 상기 식각공정은 동시에 수행할 수도 있고, 복수의 마스크를 사용하여 일련의 식각공정에 의하여 수행될 수도 있다. 상기 식각공정을 수행하면, 제2 도전층(150)은 분리되어 소스/드레인 영역(150a)이 되고, 또한 n-형 CIS막(130a)은 액티브 층(active layer)이 된다. 상술한 바와 같이, 기판(100) 상에 p-형 CIS층(140)을 n-형 CIS 층(130) 보다 먼저 형성한 경우에는 p-형 CIS막(140a)이 액티브 층이 된다.
상기 액티브 층은 전기적인 채널이 형성되는 층으로서, 일반적인 트랜지스터와같이 게이트 전극에 전압을 가함에 의하여 채널이 형성된다. 또한, 본 발명에 따른 트랜지스터는 상기 액티브 층, 예를 들어 n-형 CIS막(130a) 또는 p-형 CIS막(140a)에 광을 조사함에 의하여 채널이 형성될 수도 있다. 이는 CIS가 가지는 우수한 광 반응성에 기인하는 것으로서, 상기 액티브 층에서 빛 에너지를 흡수하여 전자-홀쌍들(electron-hole pairs)이 생성되고 이동하여, 소스/드레인 영역(150a) 간의 전기적인 저항을 감소시키기 때문이다.
도 1h에서는 식각 후에도 소스/드레인 영역(150a)이 게이트 전극(110a)과 접촉하지 않는 절연층(120)의 일부 영역 상에 존재하는 것으로 도시되어 있으나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 게이트 전극(110a)과 접촉하지 않는 절연층(120)의 일부 영역 상에 소스/드레인 영역(150a)이 식각에 의하여 제거되어 존재하지 않을 수 있다.
도 1i를 참조하면, 소스 및 드레인 영역(150a) 및 트렌치(155)의 내부를 덮는 패시베이션층(160)을 선택적으로 형성하여, 박막 트랜지스터(10)를 완성한다.
상술한 본 발명의 일실시예에 따라 형성한 박막 트랜지스터(10)는 통상적으로 역 스테거드형(inverted staggered type)이라고 불린다. 따라서, 본 발명이 속하는 기술분야의 당업자들에게는, 상술한 본 발명의 일실시예에 개시된 발명의 사상을 기초로 하여, 역 스테거드형에 속하는 BCE 구조(back channel etched structure) 또는 ES 구조(etch stopper structure)의 트랜지스터를 구현하는 것이 자명할 것이다. 이와 같은 역 스테거드형의 박막 트랜지스터(10)는 정 스테거드형(normal staggered type)에 비하여 광효율이 더 좋을 수 있다.
도 2a 및 도 2b는 p-형 CIS와 n-형 CIS의 접합 전과 후의 에너지 대역(energy band-diagram)을 개략적으로 도시한다.
도 2a 및 도 2b를 참조하면, p-형 CIS와 n-형 CIS의 접합 후의 박막에서의 에너지 대역은 통상적인 다이오드의 에너지 대역과 유사하다. 접합 후 상기 p-형 CIS에 양의 전위(+V)를 인가하면, p-형 CIS와 n-형 CIS 사이의 전위 장벽이 감소하면서 전류의 흐름이 증가하며, 반면 음의 전위(-V)를 인가하면, 상기 전위장벽이 증가하여 전류의 흐름을 감소 또는 차단된다. 따라서, p-형 CIS와 n-형 CIS의 접합은 전기적인 정류기능을 제공할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시하는 단면도이다. 이하에서는 본 실시예의 특징을 명확하게 하고 또한 간명한 설명을 위하여 이전의 실시예에 대하여 상술한 내용과 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명은 정 스테거드형 박막 트랜지스터로서 구현할 수 있다. 즉, 기판(200) 상에 복수의 CIS막(210, 220)을 형성한다. CIS막(210, 220)은 n-형 CIS막과 p-형 CIS막의 복합막으로서, n-형 CIS막 상에 p-형 CIS막이 위치하거나 또는 p-형 CIS막 상에 n-형 CIS막이 위치할 수 있다. 복수의 CIS막(210, 220)과 연결되도록 소스/드레인 영역(230)을 양쪽에 형성한다. CIS막(220) 상에는 절연막(240)을 형성한다. 또한, 소스/드레인 영역(230)과 각각 연결되도록 소스/드레인 전극(250)을 형성한다. 이어서, 절연막(240) 상에 게이트 전극(260)을 형 성하여, 정 스테거드형 박막 트랜지스터를 완성한다. 이러한 정 스테거드형 박막 트랜지스터는 스위치 기능을 제공할 수 있다. 상술한 정 스테거드형 박막 트랜지스터의 기판 및 각각의 막 또는 층을 형성하는 재료 및 형성방법은 도 1a 내지 도 1i에 상세하게 설명되어 있으므로, 발명에 간결한 설명을 위하여 생략하기로 한다.
도 4는 본 발명의 다른 실시예에 따라 형성한 p-형 CIS와 n-형 CIS를 이용한 다이오드의 개략적인 단면도이다.
도 4를 참조하면, 기판(300) 상에 서로 접합되는 복수의 제1 및 제2 CIS막(310, 320)을 형성한다. 제1 CIS막(310)이 n-형 CIS막인 경우에는 제2 CIS막(320)이 p-형 CIS막이 되며, 제1 CIS막(310)이 p-형 CIS막인 경우에는 제2 CIS막(320)이 n-형 CIS막이 된다. 이어서, 이들 각각을 연결하는 전극(330, 340)을 형성하여, p-n 다이오드 구조를 구현할 수 있다. 이는 CIS막을 n-형 CIS막과 p-형 CIS막으로 용이하게 형성함으로써, 정류기능을 제공할 수 있다.
이하에서는 n-형 CIS층(130) 및 p-형 CIS층(140)을 형성하는 방법을 상세하게 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 n-형 CIS층(130) 및 p-형 CIS층(140)의 제조방법의 흐름도이다.
도 5를 참조하면, 먼저 통상의 텅스텐(W) 보트를 포함하는 열증착 장치 내에 인듐(In)과 셀레륨(Se)을 포함하는 제1 합금과 구리(Cu)와 셀레늄(Se)을 포함하는 제2 합금을 준비한다(S10). 상기 제1 합금은 예를 들어 예를 들어 In2Se3일 수 있 으며, 상기 제2 합금은 Cu2Se3일 수 있다. 그러나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 또한, 상기 열증착 장치 내에 기판을 탑재한다(S20).
이어서, 상기 기판의 온도를 제1 온도로 가열하여 유지한다(S30). 상기 제1 온도로 유지되는 상기 기판 상에 제1 박막을 형성하기 위하여, 상기 제1 합금을 증발시킨다(S40). 상기 제1 온도는 150 내지 350℃의 범위일 수 있다. 이에 따라 상기 기판 상에는 상기 제1 합금을 포함하는 박막, 예를 들어 In2Se3을 포함하는 박막이 형성된다.
이어서, 상기 기판의 온도를 제2 온도로 가열하여 유지한다(S50). 상기 제2 온도로 유지되는 상기 기판 상에 CuInSe2(CIS) 박막을 형성하기 위하여, 상기 제2 합금을 증발시킨다(S60). 상기 제2 온도는 상기 제1 온도와 같거나 또는 높을 수 있다. 예를 들어, 상기 제2 온도는 400 내지 550℃의 범위일 수 있다. 그러나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 상술한 바와 같이 상기 제2 합금은 Cu2Se3일 수 있으며, 이에 따라 상기 제1 합금을 포함하는 박막, 예를 들어 In2Se3 박막이 형성된 상기 기판 상에는 증발된 제2 합금이 상기 제1 합금과 반응하여 CuInSe2(CIS) 박막을 형성한다.
이어서, 상기 기판을 냉각하면서 상기 제1 합금을 다시 증발시킨다(S70). 이는 상기 기판의 표면에 Cu2 - xSe의 형성을 방지하기 위하여 수행하는 선택적인 공정이다. 이 경우에 다시 증발시키는 제1 합금의 양은 이전 단계에서 증발되는 제1 합금의 양에 비하여 상대적으로 매우 소량이다. 상술한 공정을 수행하여, 박막형 트랜지스터 및 광 박막형 트랜지스터에 적용하기에 적합한 얇은 n-형 CIS 및/또는 p-형 CIS 박막이 형성된다. 그러나, 상술한 n-형 CIS막 및 p-형 CIS막의 형성방법은 예시적이며, 반드시 이에 한정되는 것은 아니다.
상술한 제조방법에 의하여 형성되는 CIS 박막은 상기 제1 합금과 제2 합금의 상대적인 몰 비율에 따라 다른 전도도를 가지게 된다. 즉, 제1 합금과 제2 합금의 상대적인 몰 비율, 예를 들어 In2Se3/Cu2Se3의 몰 비율이 0.1 내지 0.5의 범위(0.1≤In2Se3/Cu2Se3 몰 비율≤0.5)인 경우에는 상기 CIS 박막은 p-형의 전도도를 가진다. 반면, In2Se3/Cu2Se3의 몰 비율이 0.6 내지 0.9의 범위(0.6≤In2Se3/Cu2Se3 몰 비율≤0.9)인 경우에는 상기 CIS 박막은 n-형의 전도도를 가진다. 즉, In2Se3의 상대적 양이 많을수록 n-형 반도체가 될 수 있는 경향이 증가하며, Cu2Se3의 양이 많을 수 록 p-형 반도체가 될 수 있는 경향이 증가한다. 이에 따라, 형성된 박막의 캐리어 종류 및 농도가 달라진다. 상술한 바와 같이, In2Se3/Cu2Se3의 몰 비율에 따라 형성되는 CIS의 캐리어 종류 및 농도에 대한 실험값이 표 1에 정리되어 있다.
일련번호 In2Se3/Cu2Se3 몰 비율 도핑 형태 캐리어 농도
1 0.75 n-형 -5x1011
2 0.6 n-형 -
3 0.5 p-형 +5.2x1016
4 0.33 p-형 +7x1016
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 박막트랜지스터는, p-형 CIS 박막와 n-형 CIS 박막을 이용한 박막 트랜지스터는 게이트 전압의 전기적 제어에 의하여 또는 광반응에 의하여 소스/드레인간의 전류의 흐름을 변화시키고, 이에 따라 스위칭의 기능을 제공할 수 있다. 뿐만 아니라 p-형 CIS 박막와 n-형 CIS 박막을 서로 접합하므로, 정류기능을 할 수 있고, 또한 다이오드의 구조로 형성할 수 있다.
본 발명의 박막트랜지스터는 CIS막의 우수한 광 효율성에 의하여, 광효율이 우수한 광 박막 트랜지스터를 구현하기에 용이하다. 또한, 통상의 CMOS 제조 공정과 비교하여, 본 발명의 박막트랜지스터는 저온 공정에서 형성할 수 있고, 저가의 유리 기판을 사용할 수 있고, 이온 주입공정이 필수적이지 않으므로 경제적이다.

Claims (19)

  1. 기판;
    상기 기판의 일부 영역 상에 형성되어 있는 게이트 전극;
    상기 기판과 상기 게이트 전극을 덮는 절연막;
    상기 게이트 전극이 형성된 영역 상을 덮도록 상기 절연막 상에 형성된 복수의 CIS(CuInSe2)막들; 및
    상기 복수의 CIS막의 표면의 일부를 노출하는 트렌치를 포함하도록 분리되어 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 기판;
    상기 기판의 일부 영역 상에 형성되어 있는 복수의 CIS(CuInSe2)막들;
    상기 CIS막의 일부 영역에 형성된 소스/드레인 영역;
    상기 CIS막과 상기 소스/드레인 영역 상에 형성된 절연막; 및
    상기 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 박막트랜지스터(thin film transistor, TFT).
  3. 제 1 항 또는 제 2 항에 있어서, 상기 복수의 CIS막은 각각 n-형과 p-형의 도전형을 가진 것을 특징으로 하는 박막트랜지스터.
  4. 제 3 항에 있어서, 상기 복수의 CIS막은 n-형 CIS막 상에 p-형 CIS막이 형성된 구조를 포함하는 것을 특징으로 하는 박막트랜지스터.
  5. 제 3 항에 있어서, 상기 복수의 CIS막은 p-형 CIS막 상에 n-형 CIS막이 형성된 구조를 포함하는 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 복수의 CIS막은 각각 In2Se3과 Cu2Se3을 이용하여 형성한 것을 특징으로 하는 박막트랜지스터.
  7. 제 6 항에 있어서, 상기 복수의 CIS막의 도전형은 In2Se3과 Cu2Se3의 상대적인 몰(mole) 비율에 따라 결정되는 것을 특징으로 하는 박막트랜지스터.
  8. 제 7 항에 있어서, 상기 In2Se3과 Cu2Se3의 상대적인 몰 비율이 0.1 내지 0.5의 범위인 경우에는, 상기 CIS막은 p-형의 도전형을 가지는 것을 특징으로 하는 박막트랜지스터.
  9. 제 7 항에 있어서, 상기 In2Se3과 Cu2Se3의 상대적인 몰 비율이 0.6 내지 0.9의 범위인 경우에는, 상기 CIS막은 n-형의 도전형을 가지는 것을 특징으로 하는 박 막트랜지스터.
  10. 제 1 항에 있어서, 상기 소스/드레인 영역과 상기 노출된 CIS막을 덮는 패시베이션층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 기판은 유리(glass) 기판 또는 석영(quartz) 기판인 것을 특징으로 하는 박막트랜지스터.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 전극은 도전성 폴리 실리콘, ITO(indium-tin oxide), 또는 금속을 포함하는 것을 특징으로 하는 박막트랜지스터.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 절연막은 실리콘 산화물(SiO2) 또는 유기물 고분자 PMMA(poly methyl methcrylate)을 포함하는 것을 특징으로 하는 박막트랜지스터.
  14. 제 1 항 또는 제 2 항에 있어서, 상기 소스/드레인 영역은 도전성 폴리 실리콘, ITO(indium-tin oxide), 또는 금속을 포함하는 것을 특징으로 하는 박막트랜지스터.
  15. 기판을 준비하는 단계;
    상기 기판의 일부 영역 상에 게이트 전극을 형성하는 단계;
    상기 기판과 상기 게이트 전극 상을 덮는 절연막을 형성하는 단계;
    상기 게이트 전극이 형성된 영역 상을 덮도록 상기 절연막 상에 복수의 CIS막들을 형성하는 단계;
    상기 복수의 CIS막들을 덮는 제2 도전층을 형성하는 단계; 및
    상기 CIS막들의 표면의 일부를 노출하는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  16. 제 15 항에 있어서, 상기 소스/드레인 영역과 상기 노출된 CIS막을 덮는 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  17. 기판을 준비하는 단계;
    상기 기판의 일부 영역 상에 복수의 CIS막들을 형성하는 단계;
    상기 복수의 CIS막들의 일부 영역에 소스/드레인 영역을 형성하는 단계;
    상기 복수의 CIS막들과 상기 소스/드레인 영역의 일부 영역에 절연막을 형성하는 단계; 및
    상기 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  18. 제 15 항 또는 제 17 항에 있어서, 상기 복수의 CIS막은 각각 In2Se3과 Cu2Se3을 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  19. 제 18 항에 있어서, 상기 복수의 CIS막의 도전형은 In2Se3과 Cu2Se3의 상대적인 몰(mole) 비율에 따라 결정되는 것을 특징으로 하는 박막트랜지스터 제조방법.
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