JPH04165679A - 絶縁ゲイト型半導体装置 - Google Patents

絶縁ゲイト型半導体装置

Info

Publication number
JPH04165679A
JPH04165679A JP29326490A JP29326490A JPH04165679A JP H04165679 A JPH04165679 A JP H04165679A JP 29326490 A JP29326490 A JP 29326490A JP 29326490 A JP29326490 A JP 29326490A JP H04165679 A JPH04165679 A JP H04165679A
Authority
JP
Japan
Prior art keywords
film
oxide film
sputtering
silicon oxide
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP29326490A
Other languages
English (en)
Other versions
JP2652267B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2293264A priority Critical patent/JP2652267B2/ja
Priority to DE69125886T priority patent/DE69125886T2/de
Priority to EP91304819A priority patent/EP0459763B1/en
Publication of JPH04165679A publication Critical patent/JPH04165679A/ja
Priority to US08/044,883 priority patent/US5313075A/en
Priority to US08/219,286 priority patent/US5523240A/en
Priority to US08/611,571 priority patent/US6607947B1/en
Application granted granted Critical
Publication of JP2652267B2 publication Critical patent/JP2652267B2/ja
Priority to US10/642,305 priority patent/US7355202B2/en
Priority to US12/078,832 priority patent/US20090101910A1/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はアクティブマトリックス型の液晶表示装置等の
駆動素子等に用いられる絶縁ゲイト型半導体装置に関す
るものである。
〔従来の技術〕
従来薄膜トランジスタとして用いられる絶縁ゲイト型半
導体装置のゲイト絶縁膜としては、Ar原子をスパッタ
用気体として用いたスパッタリング法によって形成され
た酸化珪素膜か用いられていプこ。
〔従来技術の問題点〕
従来の方法においては、使用材料中に含まれ、かつ反応
中にも存在する原子(例えばAr等)が、ゲイト絶縁膜
中に多数取り込まれ、膜中の固定電荷発生の原因となっ
てしまっていた。更に反応中に存在する原子のイオン種
が、薄膜トランジスタの活性層表面に衝突し、損傷を与
え、その結果ゲイト絶縁膜と活性層との界面近傍に活性
層とゲイト絶縁膜との混合層か形成され、結果として界
面準位を形成し、いずれの場合も良好な薄膜トランジス
タの特性を得ることかできなかった。
「本発明の目的J 本発明は従来の絶縁膜の問題点である界面特性の不良を
解決する構成を発明することを目的とする。
[発明の構成J 本発明は、絶縁性基板上に設けられた酸化珪素膜と該酸
化珪素膜上に設けられた絶縁ゲイト型電界効果トランジ
スタであって、前記酸化膜とゲイト絶縁膜を形成する酸
化珪素膜の少なくとも一方にハロゲン元素が混入されて
いることを特徴とする絶縁ゲイト型半導体装置である。
絶縁性基板としては代表的にはガラス基板が用いられる
従来この絶縁性基板であるガラス基板上に直接半導体層
を形成すした例もあるか、ガラス基板からの不純物(特
にナトリウム)の拡散の問題やガラス基板と半導体−と
の界面特性の不良等の問題を防止するために酸化珪素膜
をガラス基板上に設けその上に半導体装置を形成すると
高い信頼性を有するデバイスを得ることができる。
本発明は絶縁性基板上の酸化珪素膜とこの酸化珪素膜上
に設けられた絶縁ゲイトY電界効果トランジスタのゲイ
ト絶縁膜の少なくとも一方にハロゲン元素を混入させる
ことにより半導体層とこれら酸化珪素膜との間の界面に
局在準位のほどんど存在しない構成を得ようとするもの
である。
酸化珪素膜の作製方法としてはスパッタ法、光CVD法
、PCVD法、熱CVD法等を用いることかできる。
〔実施例1〕 本実施例は水素または水素を含有した不活性気体雰囲気
中にお(Jる基板上へのスパッタ法による半導体膜の成
膜工程ど、前記スパッタ法によって得た半導体膜形成の
前または後に弗化物気体と酸化物気体または弗化物気体
と酸化物気体を含有した不活性気体の雰囲気によりスパ
ッタ法により酸化珪素膜を形成し前記半導体膜の一部を
絶縁ゲイト型半導体装置のチャネル形成領域として構成
し前記酸化珪素膜の一部をゲイト絶縁膜とし7たもので
ある。
また前記半導体膜の一部をチャネル形成領域として構成
する手法の一例として、水素または水素を含有した不活
性気体雰囲気中によるスパッタで得られた非晶質性(ア
モルファスまたは極めてそ状態に近い)半導体@(以下
a−3iという)を450℃〜7(110℃代表的には
600°Cの温度を半導体膜に与えて少なくともチャネ
ル形成領域を結晶化させることにより本発明の絶縁ゲイ
ト型半導体装置は得られる。
この結晶化の後の半導体膜は平均の結晶粒径か5〜40
0人程度で変形、かつ半導体膜中に存在する水素含有量
は5原子%以下である。また、この結晶性を持つ半導体
膜は格子歪みを有しておりミクa(こ各結晶粒の界面か
互いに強く密接し、結晶粒界でのキャリアに対するバリ
アを消滅させる効果を持つ。このため、Wに格子歪みの
無い多結晶の結晶粒界では、酸素等の不純物原子か偏析
し障壁(バリア)を構成しキャリアの移動を阻害するが
、本発明のように格子歪みを有しているとバリアが形成
されないか又はその存在か無視できる程度であるため、
その電子の移動度も5〜300cnf/V・Sと非常に
良好な特性を有していた。
また、プラズマCVD法により得られた半導体膜はアモ
ルファス成分の存在割合が多く、そのアモルファス成分
の部分が自然酸化され内部まで酸化膜が形成されるJ一
方スバッタ膜は緻密であり自然酸化が半導体膜の内部に
まで進行せず、表面のごく近傍付近しか酸化されない、
この緻密さ故に格子歪みを持つ結晶粒子同士がお互いに
強く押し合うことになり、結晶粒界面付近でキャリアに
対するエネルギーバリアか形成されないという特徴を持
つ。
第1図に本実施例において作製した薄膜トランジスタの
作製工程を示す。
まず、ガラス基板(11)上に810.膜(12)を以
下の条件においてマグネトロン型RFスパッタ法により
200nmの厚さに形成した。
反応ガス  0295体積% NFs   5体積% 成膜温度 150°C RF(13,56MHz)出力 400W圧力 0.5
Pa シリコンをターゲットに使用 さらにその上にマグネトロン型RFスパッタ装置によっ
てチャンネル形成領域となるa−3i膜(13)を11
00nの厚さに成膜し第1図(a)の形状を得た。
成膜条件は、不活性気体であるアルゴンと水素雰囲気下
において、 H2/ (H2+Ar) = 8O% (分圧比)成膜
温度 150°C RF(13゜56MHz)出力 400W全圧力 0.
5Pa どし、ターゲットは単結晶シリコンターゲットを用いた
この後、450℃〜700°Cの温度範囲特に600°
Cの温度で10時間の時間をかけ水素または不活性気体
中、本実施例においては窒素100%雰囲気中において
a−3i膜(13)の熱結晶化を行い、結晶性の高い珪
素半導体層を作製した。尚前記チャンネル形成領域とな
るa−8i膜(13)スパッタ法によって成膜する際、
非単結晶シリコンターゲットを用い、投入電力パワーを
小さくすると粒径か無視できるほと小さく、かつ格子歪
みを有する緻密な結晶状態か得られる。
このような方法により形成された半導体膜中に存在する
酸素不純物の量はS iMs分析により2X l 02
0an−”、炭素は5 X 10 ”an−’であり、
水素の含有量は5%以下であった。このS IMSを使
用した不純物濃度の値は半導体膜中で深さ方向にその濃
度が変化しているので、深さ方向の濃度を調べその最小
の値で記述した。これは、半導体膜の表面付近には自然
酸化膜か存在しているからである。また、この不純物の
濃度の値は結晶化の処理後であっても、変化はしていな
かった。
この不純物濃度は当然ながら低い値である程、半導体装
置どして使用する際には有利であることは明らかである
か、本発明の半導体膜の場合、結晶性を持つと同時に格
子歪みを持っているので結晶粒界でバリアか形成されず
、2 X ] Q ”on−’程度の酸素不純物濃度か
存在していても、キャリアの移動を妨害する程度は低く
、実用上の問題は発生しなかった。
二の半導体膜は第9図に示すレーザラマン分析のデータ
よりわかるように、結晶の存在を示すピークの位置か、
通常の単結晶シリコンのピーク(520er ’ )の
位置に比べて、低波数側にシフトしており、格子歪みの
存在をうらずけていた。
また、本実施例においてはシリコン半導体を使用して本
発明の説明をおこなっているが、ゲルマニウム半導体や
ソリコンとゲルマニウムの混在した半導体をしようする
ことも可能であり、その際には熱結晶化の際に加える温
度を100℃程度さげることが可能であった。
さらにより緻密な半導体膜あるいは酸化珪素膜を形成す
るために前記水素雰囲気あるいは水素と不活性気体との
雰囲気中でのスパッタの際、基板あるいは飛翔中のスパ
ッタされたターゲット粒子に対して1000nIn以下
の強力な光またはレーザ照射を連続あるいはパルスで加
えてもよい。
この熱結晶化させた珪素半導体膜に対してデバイス分離
バターニングを行い第1図(a)の形状を得、この半導
体膜の一部を絶縁ゲイト型半導体装置のチャネル形成領
域として構成させた。
つぎに酸化珪素膜(SiO□X1.5)を1100nの
厚さにマグネトロン型RFスパッタ法により以下の条件
で成膜した。
酸素 95体積%  NF、 5体積%圧力0.5pa 成膜温度100°C RF(1,3,56MH2)出力400Wターゲツトと
してはシリコンターゲットまたは合成石英のターゲット
を使用した。
ここにおいても非晶質シリコンターゲットを用投入パワ
ーを落とすと、緻密な固定電荷の存在しにくい酸化珪素
膜を得ることかできる。
本発明の構成における酸化珪素膜例えばゲイト絶縁膜の
作製をスパッタ法によって行う場合、ハロゲン元素を含
む気体と酸化物気体とか不活性気体に対して50%以内
、好ましくは不活性気体を用いない条件下で成膜すると
よい。
またハロゲン元素を含む気体を酸化物気体に対し2〜2
0体積%同時に混入することにより、酸化珪化物に同時
に不本意で導入されるアルカリイオンの中和、珪素不対
結合手の中和をも可能とすることかできる。
本発明の構成を得るために用いられるスパッタ法として
RPスパッタ、直流スパッタ等いずれの方法も使用でき
るが、スパッタターゲットか導電率の悪い酸化物、例え
ば5i02等の場合、安定した放電を持続するためにR
Fマグネトロンスパッタ法を用いることが好ましい。
また酸化物気体としては、酸素、オゾン、亜酸化窒素等
を挙げることができるが、特にオゾンや酸素を使用した
場合、酸化珪素膜中に取り込まれる不用な原子が存在し
ないので、非常に良好な絶縁膜例えばゲイト絶縁膜を得
ることかできた。
またハロゲン元素を含む気体として、弗化物気体として
は弗化窒素(NF、、N、F、)、弗化水素(HF)。
弗素(F2)、フロンガスを用い得る。化学的に分解し
やすく、かつ取り扱いが容易なNF、が用いやすい。塩
化物気体としては、四塩化炭素(CC1n)、塩素(C
1,)、塩化水素()IcI)等を用い得る。またこれ
ら例えば弗化窒素の量は、酸化物気体例えば酸素に対し
て2〜20体積%とした。これらハロゲン元素は熱処理
により酸化珪素中のナトリウム等のアルカリイオンとの
中和、珪素の不対結合との中和に有効であるが、同時に
多量すぎると、SiF4等珪素主成分を気体とする可能
性を内在するためよくない。一般には珪素に対して0,
1〜5体積%のハロゲン元素を膜中に混入させた。
スパッタ用の気体としてのオゾンの使用は、オゾンが0
ラジカルに分解されやすく、単位面積当たりのOラジカ
ル発生量が多く、成膜速度向上に寄与することができた
従来より行われてきたスパッタリング法によるゲイト絶
縁膜の作製においては、不活性ガスであるArが酸素ガ
スより多く、通常は酸素か0〜10体積%程度で作製さ
れていた。すなわち、従来から行われてきたスパッタ法
では、Arがターゲット材料をたたき、その結果発生し
たターゲットの粒子を被形成面上に成膜することか当然
の如く考えられていた。これはAr等の不活性ガスかタ
ーゲット材料をたたきだす確率(スパッタリングイール
ド゛)が高い為であった。本発明者らは、スパッタリン
グ法によって作製されたゲイト絶縁膜の特性について鋭
意検討した結果、ゲイト絶縁膜の性能を示す活性層とゲ
イト絶縁膜界面の界面準位、およびゲイト絶縁膜中の固
定電荷の数を反映するフラットバンド電圧の理想値より
のズレか、スパッタリング時のArガスの割合に大きく
依存することを見出した。
フラットバンド電圧とは、絶縁膜中の固定電荷の影響を
打ち消すのに必要な電圧であり低い程絶縁膜としての特
性か良いことをしめす。
第2図に、本実施例において作製した多結晶珪素半導体
(13)上に酸化珪素膜(15)を本実施例で示した方
法で形成しく第1図(a)の状態)、その上に1肺φの
アルミニウム電極を電子ビーム蒸着し調べた結果におけ
るフラットバンド電圧と(Arガス/酸化性ガス)の体
積%との関係を示す。
Arガス100%に比べ、Arガスの量を酸化性ガス(
第2図では酸素)の量より少なく、50%以丁とすると
フラットバンド電圧のズレか減少していることかわかる
フラットバンド電圧の理想電圧からのズレは、Arガス
の割合に大きく依存し、Arガスの割合か20%以下の
場合、はぼ理想電圧に近い値となっている。
これらのことより、スパッタリングにより成膜時に反応
雰囲気下に存在する活性化されたAr原子か、ゲイト絶
縁膜の膜質に影響を与えており、できるだけA「原子の
存在を減らしてスパッタリング成膜することか望ましい
ことが判明した。
その理由としては、Arイオンまたは活性化されたAr
原子が界面に衝突して、界面での損傷、欠陥を形成し、
固定電荷発生の原因となっていることか考えられる。
第3図に本実施例において作製した多結晶珪素半導体(
13)上にハロゲン元素か混入された酸化珪素膜(1,
5) (第1図(a)の状態)上にアルミニウム電極(
lnunφ)を形成後、300°Cにてアニールを行っ
た試料に対しての特性を示す。
この第3図は、BT(バイアス−温度)処理を施し、ゲ
イト電極側に負のバイアス電圧を2X10’V/cm 
、 150℃で30分加え、さらに同一条件下て正のバ
イアス電圧を加え、この状態においてそれらの差すなわ
ちフラットバンド電圧のズレ(ΔF、I])の測定値と
本実施例におけるゲート酸化膜である酸化珪素膜(15
)をスパッタ法によって作製する際における雰囲気中の
(酸素/NF3)の体積%との関係を示したグラフであ
る。
第3図より明らかなようにNF、かO体積%の雰囲気中
で酸化珪素膜をマグネトロン型RFスパッタ法によって
形成すると、(ΔF、)は9vもあった。
しかしこの成膜中にハロゲン元素である弗素を少しでも
添加すると、その値は急激に減少した。
これは成膜中にナトリウム等の正のイオンの混入かあっ
たものか弗素を添加することにより、Na”十)”  
→NaF Si−十F−→ 5i−F となり電気的に中和されるものと推定される。
このナトリウムの正イオンはガラス基板からも拡散する
ので、ガラス基板上に弗素原子の混入された酸化珪素膜
を設けるのは効果かある。
この珪素の中和に関しては、水素を添加する方法も知ら
れている。しかしこの水素との中和のSi−N−T結合
は強い電界(BT処理)で再分離して、再びSlの不対
結合手となり、界面準位成立の原因どなるため、弗素で
中和した方か好ましい。
また、酸化珪素膜中には必ず5i−H結合か存在してお
りこの5i−H結合か再分離した際、弗素原子が分離し
た水素を積極的に中和し、界面準位成立を防ぐという効
果もある。さらに弗素の存在によって、Siと結合して
いるHは弗素と水素結合をしておりSiか固定電荷とな
ることを防いている。
第4図は、この弗化物気体をさらに増加させていったと
きの耐圧を示す。耐圧は1mmφのAltlE極を用い
、そのリーク電流か1μ人を越えたときどの電圧とした
試料によりバラツキかあるため、図中においてはその値
をX、σ (分散シグマ値)を示す。この耐圧は20%
以上となると低くなり、またσ値も大きくなってきた。
そのためハロゲン元素の添加は20体積%以下とし、一
般には0.2〜10%とした方かよかった。ちなみに、
SIMS(二次イオン質量分析器)で弗素の量を調べる
と、成膜時に酸素と比へて1体積%を加えると、1〜2
 X 1.020cm−”を有していた。すなわちスパ
ッタ成膜中に同時に添加することによりきわめて膜中に
取り込まれやすい元素であることがわかった。しかしあ
まり多く(20体積%以上)なると酸化珪素膜をボッボ
ッにしてしまう傾向かあり、結果として耐圧か悪く、か
つバラツキか多くなってしまった。
また、スパッタリングに用いる材料は全て高純度のもの
か好ましい。例えば、スパッタリングターゲットは4N
以上の合成石英、またはLSIの基板に使用される程度
に高純度のノリコン等か最も好ましい。同様にスパッタ
リングに使用するガスも高純度(5N以上)の物を用い
、不純物が酸化珪素膜中に混入することを極力避けた。
なお本実施例のように弗化物気体か添加された酸素雰囲
気中におけるスパッタ法で成膜したゲート絶縁膜である
酸化珪素膜にエキシマレーザ光を照射し、フラッシュア
ニールを施し、膜中に取り入れた弗素等のハロゲン元素
を活性化し、珪素の不完全結合手と中和させ、膜中の固
定電荷の発生原因を取り除くことは効果かある。
この時、エキシマレーザのパワーとショト数を適当に選
ぶことにより上記ハロゲン元素の活性化とゲート絶縁膜
下の半導体層の活性化を同時に行この酸化珪素膜(15
)上にCVD法により一導電型を付与する不純物として
本実施例においてはリンか混入された半導体層を形成し
所定のマスクパターンを使用して、フォトリソグラフィ
加工を施し、このドープされた半導体膜をゲイト電極3
0として形成し第1図(e)の形状を得た。
この−導電型を付与する不純物か混入された半導体層の
形成法としてはスパッタ法、CVD法等の成膜性を用い
ることかできる。
このゲイト電極はドープされた半導体層に限定されるこ
となくその他の材料を使用可能である。
次にこのゲイト電極(至)またはゲイト電極翰をエツチ
ングする際に使用したマスク等をマスクとして、セルフ
ァラインに不純物領域(14)及び(14°)をイオン
打ち込み技術を使用して形成した。
これにより、ゲイト電極(20)の下の半導体層(17
)は絶縁ゲイト型半導体装置のチャンネル領域として構
成された。
次にこれらの全て上面を覆って層間絶縁膜(18)を形
成した後に、ソース、ドルイン電極のコンタクト用の穴
をあけ、その上面にスパッタ法により金属アルミニウム
を形成し、所定のパターニングを施し、ソース、ドレイ
ン電極(16)、(16’)を構成し、絶縁ゲイト型半
導体装置を完成させた。
本実施例の場合、チャンネル領域を形成する半導体層(
17)とソース(14)、ドレイン(14・)を形成す
る半導体層とが同一物で構成されており、工程の簡略化
をはかれる。また同じ半導体層を使用しているため、ソ
ース、ドレインの半導体層も結晶性を持ち、キャリアの
移動度が高いのでより高い電気的特性を持つ絶縁ゲイト
型半導体装置を実現することかできた。
最後に水素100%雰囲気中において375℃の温度で
水素熱アニールを30m1n行い本実施例を完成させた
この水素熱アニールは多結晶珪素半導体中の粒界ポテン
シャを低減させ、デバイス特性を向上させるためである
また本実施例において作製した薄膜トランジスタ第1図
(d)のチャンネル部(17)の大きさは100×10
0μmの大きさである。
以上か本実施例において作製した多結晶珪素半導体層を
用いた薄膜トランジスタの作製方法であるが、本実施例
における水素を添加した雰囲気中でのa−3i半導体層
(第1図(a)の(13))の形成とその熱再結晶化に
ついて記載する。
以下、チャンネル形成領域である第1図(a)のa−3
i層(13)をマグネトロン型RFスパッタ法により成
膜する際の条件である水素の濃度を変化させた参考例5
例を以下に示す。
(参考例2) 本参考例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をHz/(Hz+Ar) 
−o%(分圧比)とし、他は実施例1と同様な方法によ
って作製したものである。
(参考例3) 本参考例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比を82/(H,÷Ar)=
5%(分圧比)とし、他は実施例1と同様な方法によっ
て作製したものである。
(参考例4) 本実施例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をu2/(L+Ar) =
 20% (分圧比)どし、他は実施例1と同様な方法
によって作製したものである。
(参考例5) 本参考例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(H2→Ar)=
30% (分圧比)とし、他は実施例1と同様な方法に
よって作製したものである。
(参考例6) 本参考例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比を82/ (H2+AF)
 = 50% (分圧比)とし、他は実施例1と同様な
方法によって作製したものである。
以下上記実施例の電気的特性を比較した結果を示す。
第5図は完成した前記1〜6例のチャンネル部(第1図
dの(17))におけるキャリアの移動度μ(FIEL
D MOBILITY)とスパッタ時における水素分圧
比比(PH/PiotA=Hz/(H2+Ar))の関
係をグラフ化したものである。第5図におけるプロット
点と前記各側との対応関係を以下に第1表として示す。
第1表 第5図のによれば水素分圧20%以上において顕著に高
い移動度μ(FIELD MOBILITY)か得られ
ていることがわかる。
第6図はしきい値電圧とスパッタ時における水素分圧比
CPs/ProrAL”H7/(H2+Ar))の関係
を曲線Δとしてグラフ化したものである。
なお曲線Bは本発明の構成との比較のために本実施例に
おいて弗素原子の混入されていないゲート酸化膜を採用
した比較例の曲線Aに対応するグラフ曲線である。
水素分圧比(PH/PtoyAL=H2/()12+A
r))と前記各例番号の対応関係は表1の場合と同しで
ある。
第6図より本発明の構成である弗素原子の混入されたゲ
ート酸化膜を採用すると、従来のゲート酸化膜を採用し
た絶縁ゲ、イト型電界効果トランジスタに対して低いし
きい値電圧(スレッシュホールド電圧)を得られること
かわかる。
しきい値電圧か低いほど薄膜トランジスタを動作させる
動作電圧すなわちゲート電圧か低くてよいことになり、
デバイスとしての良好な特性か得られることを考えるど
第6図の結果は、水素の分圧比の高い条件のスパッタ法
によって、スレッシュボールド電圧2v以下のノーマリ
オフの状態をえることかできる。すなわち、チャンネル
形成領域となる第1図(a)の(13)に示されるa−
3i膜を得て、このa−3i膜を熱結晶化させることに
よって得られる結晶性を持・つ半導体層を用いたデバイ
スは良好な電気的特性を示すことかわかる。また第3図
によると水素分圧比か高い方かしきい値電圧か低くなっ
ていることかわかる。このことより前記各側におけるチ
ャンネル形成領域となるa−3i膜のスパッタ法による
作製時において、水素の分圧比を高くするとデバイスの
電気的特性か高くなっ′Cいく傾向かあることかわかる
第7′図〜第11図はチャンネル形成領域となる第1図
(a)の(13)のa−3i膜のスパッタ法による作製
時における水素分圧比=H2/(H2+Ar))が0%
、5%、20%、30%、50%の場合における、ドレ
イン電圧とゲーI・電圧をパラメーターとした時のドレ
イン電流の値の変化を示したグラフである。図面の番号
と水素分圧の関係と前記例の番号の関係を第2表に示す
第2表 第7図における(71)、(72)、(73)、は、そ
れぞれゲート電圧か20ポルト、25ボルト、30ポル
l〜、であるときのドルイン電流(ID)とトレイン電
圧(VD)の関係を示す曲線である。
以下の第3表に第7図における曲線の表示記号とゲート
電圧の関係を示す。
第3表 なお、第8図〜第11図におけるゲート電圧とドレイン
電流とドレイン電圧の関係をしめす曲線の表示記号との
対応関係は、上記第3表において表示記号の二桁めを図
面の番号に変換すれば得ることかできる。
例えば第8図の曲線(83)は、上記第3表における表
示記号(73)に対応する。またこの場合第8図は第2
表から参考例3に対応することかわかる。
本実施例における顕著な効果は、第8図と第9図を比較
することによって明らかになる。
すなわち、第8図におけるゲート電圧30ボルトにおけ
るドレイン電圧とトレイン電流の関係を示す曲線(83
)と、第9図におけるゲート電圧30ボルトにおけるド
レイン電圧とドレイン電流の関係を示す曲線(93)を
比較すると第9図すなわち参考例4(第2表参照)の方
か第8図すなわち参考例3(第2表参照)の場合より1
0倍以上のドレイン電流か得られていることかわかる。
参考例3と参考例4の違いを考えると、このことは本実
施例においてa−3i膜(第1図(a)の(13))を
作製する際のスパッタ時に添加する水素の分圧比か5%
から20%になると、完成された薄膜トランジスタの電
気的特性が大幅に向上することを表していることかわか
る。
これは以下の示す測定結果によっても確認することかで
きる。
第12図は本発明の前記例2.3.4.5のチャンネル
形成領域となるa−3i膜(第1図(a)の(13))
を作製する際のスパッタ時における水素の分圧比を0%
、5%、20%、50%とした場合において、このa−
5i膜を熱結晶化させた結晶性を持つ珪素半導体層のラ
マンスペクトルを示したものである。
第9図に表された表示記号と例番号およびスパッタ時の
水素分圧比との関係を第4表に示す。
第4表 、すなわちチャンネル形成領域(第1図(d)の(17
))となるa−3i半導体層を作製する際のスパッタ時
における水素の分圧比が5%の場合と2096の場合を
比較すると、熱結晶化させた場合スパッタ時における水
素の分圧比が20%の場合のラマンスペクトルは顕著に
その半導体シリコンの結晶性か表れていることかわかる
またその平均の結晶粒径は半値幅より5〜400人代表
的には50〜300人である。そしてラマンスペクトル
のピークの位置は単結晶シリコンのピークの位置である
520an−’よりも低波数側にずれており、明らかに
格子歪を有していた。
このことは本発明の特徴を顕著に示している。
すなわち水素を添加したスパッタ法によるa−3i膜の
作製の効果は、そのa−5i膜を熱結晶化させて初めて
現れるものであるということである。
このように、格子歪みを有していると微結晶粒の各々が
お互いに無理に縮んだ状態となっているので、お互いの
結晶粒界での密接か強くなり、結晶粒界部分でのキャリ
アに対するエネルギーバリアも存在せず、かつ酸素等の
不純物の偏析も発生しにくくなり、結果として、高いキ
ャリアの移動度を実現することか可能となる。
この事により、半導体膜中に存在する、不純物の濃度か
2 X 10 ”an−”程度存在するものであっても
、キャリアに対するバリアを形成せず、絶縁ゲイト型半
導体装置のチャネル領域として使用することができるの
である。しかし、この不純@濃度は低いにこしたことは
ない。
また第2表を参照し、第9図、第10図、第11図を比
較すると、前記a−3i膜を作製する際のスパッタ時に
おける水素の分圧の割合か高くなるにしたかいドレイン
電流か太き(なっていることかわかる。このことは、第
9図(93)、第10図(103) 、第11図(11
3)の曲線を比較すれば明らかである。
一般に電界効果トランジスタである薄膜トランジスタに
おいてドレイン電圧VDが低い場合においては、ドレイ
ン電流IDとドレイン電圧VDとの関係は以下の式によ
って表される。
ID=(W/L)μc(VG−VT)VD    (イ
)(Sol id、 5taie electroni
cs、 Vol、 24. No、 11. pp、 
1059.1981.Pr1nted in Br1t
ain)上記(イ)式において、Wはチャンネル幅、L
はチャンネル長、μはキャリアの移動度、Cはゲート酸
化膜の静電容量、VGはゲート電圧、VTはしきい値電
圧、である。第7図〜第11図に示された曲線の原点付
近はこの(イ)式によって表される。
第7図〜第11図は第2表を見れば明らかなように前記
例2〜6に対応しているものであり、前記例2〜6はチ
ャンネル形成領域となるa−3i膜をスパッタ法により
作製する際の水素の分圧比を変えたものである。
水素の分圧比を定めれば、キャリアの移動度μとしきい
値電圧VTは定まり、またW、L、Cは薄膜トランジス
タの構造によって定まる定数であるから(イ)の変数は
ID、 VG、 VDとなる。第7図〜第11図に示さ
れている曲線の原点付近は、変数VGを固定しであるの
で結局(16−1)式によって表されることがわかる。
なお、(イ)式は第7図〜第11図に示されている曲線
の原点付近を表せるにすぎない。これはこの式かドレイ
ン電圧VDが低い場合において成り立つ近似式にすぎな
いからである。
さて(イ)式によるとしきい値電圧VTが低く、移動度
μが大きいほどグラフの曲線すなわち第7図〜第11図
に示されている曲線の原点付近の傾きは大きくなること
か示される。
このことは、第4図、第5図の各側ごとのμ、VTの値
の違いに基づき第7図〜第11図に示される曲線を比較
すれば明らかである。
(イ)式によれば、薄膜トランジスタの電気的特性はμ
とVTに依存していることかわかる。
よって第5図、第6図それぞれから単独にデバイスの特
性を決めることはできないことになる。
そこで、第7図〜第11図に示される曲線の原点の傾き
を比較すると、明らかにチャンネル形成領域となるa−
3i膜を形成する際のスパッタ時における水素分圧比は
、少なくとも20%以上、可能なら100%とすること
かよいと結論できる。
このことは以下の考察によっても理解することかできる
第7図〜第11図を比較するとチャンネル形成領域とな
る第1図(a)の(13)のa−3i膜をスパッタ法に
よって作製する際の水素の100%に近い程、大きなド
ルイン電流が得られていることがわかる。
このことは曲線(73)、(83)、(93)、(10
3) 、(113)を比較すれば明らかである。
また本発明の効果を示すデータとして以下に第第5表 第5表において、水素分圧比というのは本実施例におけ
るチャンネル形成領域(第1図(d)の(17))とな
るa−3i膜(第1図(a)の(13))をマグネトロ
ン型RFスパッタ法によって作製する際における雰囲気
の条件である。
S値というのは、デバイスの特性を示すゲート電圧(V
G)とドレイン電流(ID)の関係を示すグラフにおけ
る曲線の立ち上がり部分の[d(ID)/d(VG)ド
2の値の最小値であり、この値か小さい程(VG−ID
)特性を示す曲線の傾きの鋭さか大きく、デバイスの電
気的特性か高いことを示す。
VTはしきい値電圧を示す。
μはキャリアの移動度を示し単位は(cm”/V−s)
である。
on10ff特性というのは、前記(VG−ID)特性
を示す曲線におけるVG・30ポルトにおけるIDの値
とIDの最小値の値との比の対数値である。
この第5表より、総合的にみてより高性能な半導体装置
を本実施例の方法で得るには、上記水素分圧比が80%
以上の条件を採用するのが適当であることかわかる。
「実施例2J 本実施例においては、第13図にしめされた構造の絶縁
ゲイト型半導体装置を示す。
絶縁基板上に酸化珪素膜をコートすることは実施例1と
同しであるが、本実施例においては、チャネル領域を構
成する半導体層の作製の前にゲイト絶縁膜の形成を終え
る作製方法を示している。
絶縁膜α2の上にスパッタ法により金属モリブデンを厚
さ3000人に形成し、所定のパターンニングをして、
ゲイト電極囚を形成した。
次にゲート酸化膜(SiOz)(15)を1100nの
厚さにマグネトロン型RFスパッタ法により以下の条件
で成膜した。
酸素 95% NF、  5% 圧力0.5pa。
成膜温度100°C RF(13,56MHz)出力400Wシリコンターゲ
ツトまたは合成石英のターゲットを使用した。
この酸化珪素膜の上にマグネトロン型RFスパッタ装置
によってチャンネル形成領域となるa−3i膜(13)
を1100nの厚さに成膜する。
成膜条件は、不活性気体であるアルゴンと水素雰囲気下
において、 H2/(L+Ar) = so% (分圧比)成膜温度
 150°C RF(13,56MHz)出力 400W全圧力 0.
5Pa とし、ターゲットは多結晶あるいは非単結晶のS1ター
ゲツトを用いた。
この後、450°C〜700°Cの温度範囲特に600
°Cの温度で10時間の時間をかけ水素または不活性気
体中、本実施例においては窒素100%雰囲気中におい
てa−3i膜(13)の熱結晶化を行い、結晶性の高い
珪素半導体層を作製した。このような方法により形成さ
れた半導体膜中に存在する酸素不純物の量はSIMS分
析により1 x 1 g 20C[[、−3、炭素は4
X l O”am−’であり、水素の含有量は596以
下であった。これによりゲイト電極QOのLにチャネル
領域(+71を構成させることかできた。、次にn+a
−8l膜(14)を以下に示す条件でマグネt・ロン型
RFスパッタ法により50膜mの厚さに成膜した。
成膜条件は、水素分圧比lO〜99%以ト(本実施例で
は80%)、アルゴン分圧比lO〜99%(本実施例で
は19%)の雰囲気中において、 成膜温度 150°C RF(1,3,56M1(z)出力 400W全圧力 
0.5Pa てありターゲットとしてリンを1・−プした単結晶シリ
コンを使用した。
次にこの半導体層011のLにソース、ドルイン用の電
極のためのアルミニウム膜を形成し、バターニングを施
し、ソース、トルインの不純物領域(14)(14’ 
)およびソース、トルインの電極(16)、 (16′
)を形成して、半導体装置を完成した。
本実施例においては、チャネル形成領域の半導体層形成
前にゲイI・絶縁か形成されているので、熱結晶化の処
理の際に、ゲイト絶縁膜とチャネル領域の界面付近か適
度に熱アニールされ、界面準位密度をさげることかでき
るという特徴を持つ。
なお、本実施例等においては熱結晶化させる半導体層と
してa−3i膜を用いたか、本発明は他の非単結晶半導
体を熱結晶化させる場合においても有効であることはい
うまでもない。
また上記スパッタ時における不活性気体としてはArを
用いたか、その他Heなとのノ10ゲン気体、または5
it(+、S i 2)(、なとの反応性気体をプラズ
マ化させたものを用いても良い。また、本実施例のマグ
ネF・ロン型RFスパッタ法によるa−3NIQの成膜
において、水素濃度は5〜100%、成膜温度は50〜
500°Cの範囲、RF出力は500)12〜100G
Hzの範囲において、IW〜IOMWの範囲て任意に選
ぶことかでき、またパルスエネルギー発信源と紹み合わ
せてもよい。
さらに強力な光照射(波長11000n以下)エネルギ
ーや、電子サイクロトロン共鳴(ECR)条件を使用す
ることによって、より水素を高プラズマ化させてスパッ
タリングを行ってもよい。
これは、水素という軽い原子をよりプラズマ化させスパ
ッタリングに必要な正イオンを効率よく生成させてスパ
ッタによって成膜される膜中のマイクロ構造、本実施例
の場合におい−Cはa−3i膜中のマイクロ構造の発生
を防止するためである。
また面記他の反応性気体を上記の手段に応用してもよい
本実施例は非晶質性の半導体膜を単にa−81膜としで
記載した。これは通常はシリコン半導体を示しているが
、その他にゲルマニウムまたはシリコンとゲルマニウム
の混合S!、Ge+−x(0<X<1)であってもよい
また、本発明の構成はスタガード型、コプレナー型、逆
スタガード型、逆コプレナー型の絶縁ゲイト型電界効果
トランジスタに適用できることはいうまでもない。
〔発明の効果〕
本発明の構成をとることによって、半導体膜とゲート酸
化膜との界面特製の極めてよい絶縁ゲイト型半導体装置
を実現することかできた。
【図面の簡単な説明】
第1図は本実施例1の作製工程をしめす。 第2図は本実施例の酸化珪素膜におけるフラットバンド
電圧と(Arガス/酸化性ガス)%の関係を示したもの
である。 第3図は本実施例の酸化珪素膜におけるΔFFBと酸素
雰囲気中におけるNF、の体積%との関係を示したグラ
フである。 第4図は本実施例の酸化珪素膜におi、Iる耐圧と酸素
雰囲気中におけるNF、の体積%との関係を示したグラ
フである。 第5図は水素の分圧比とキャリアの移動度との関係を示
したものである。 第6図は水素の分圧比としきい値との関係を示したもの
である。 第7図、第8図、第9図、第10図及び第11図はゲー
ト電圧の値を固定した場合におけるド【/イン電圧とド
レイン電流の関係を示すものである 第12図は本発明の結晶性を持つ半導体膜のラマンスペ
クトルをしめしたものである。 第13図は本発明の他の実施例を示す。 (11)・・・ガラス基板 (12)・・・SiO□膜 (13)・・・a−3i活性層 (14)・・・ソース領域の半導体層 (14)・・・ドレイン領域の半導体層(15)・・・
ゲート酸化膜(SiO□)(]6)・・・ソース電極 (16)・・・ドレイン電極 (17)・・・ヂャンネル形成領域 (18)・・・層間絶縁物 (20)・・・ゲート電極

Claims (1)

    【特許請求の範囲】
  1. 1、絶縁性基板上に設けられた酸化珪素膜と該酸化珪素
    膜上に設けられた絶縁ゲイト型電界効果トランジスタで
    あって、前記酸化珪素膜と前記絶縁ゲイト型電界効果ト
    ランジスタのゲイト絶縁膜の少なくとも一方にハロゲン
    元素が混入されていることを特徴とする絶縁ゲイト型半
    導体装置。
JP2293264A 1990-05-29 1990-10-29 絶縁ゲイト型半導体装置 Expired - Lifetime JP2652267B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2293264A JP2652267B2 (ja) 1990-10-29 1990-10-29 絶縁ゲイト型半導体装置
DE69125886T DE69125886T2 (de) 1990-05-29 1991-05-29 Dünnfilmtransistoren
EP91304819A EP0459763B1 (en) 1990-05-29 1991-05-29 Thin-film transistors
US08/044,883 US5313075A (en) 1990-05-29 1993-04-09 Thin-film transistor
US08/219,286 US5523240A (en) 1990-05-29 1994-03-28 Method of manufacturing a thin film transistor with a halogen doped blocking layer
US08/611,571 US6607947B1 (en) 1990-05-29 1996-03-06 Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions
US10/642,305 US7355202B2 (en) 1990-05-29 2003-08-18 Thin-film transistor
US12/078,832 US20090101910A1 (en) 1990-05-29 2008-04-07 Thin-film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2293264A JP2652267B2 (ja) 1990-10-29 1990-10-29 絶縁ゲイト型半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP8110307A Division JP2652369B2 (ja) 1996-04-05 1996-04-05 半導体装置の作製方法
JP11030696A Division JP2652368B2 (ja) 1996-04-05 1996-04-05 絶縁ゲイト型半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH04165679A true JPH04165679A (ja) 1992-06-11
JP2652267B2 JP2652267B2 (ja) 1997-09-10

Family

ID=17792573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2293264A Expired - Lifetime JP2652267B2 (ja) 1990-05-29 1990-10-29 絶縁ゲイト型半導体装置

Country Status (1)

Country Link
JP (1) JP2652267B2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6168980B1 (en) 1992-08-27 2001-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6429483B1 (en) 1994-06-09 2002-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6482687B2 (en) 1994-07-28 2002-11-19 Semiconductor Energy Laboratory Co., Ltd. Laser processing method
US6601308B2 (en) 2002-01-02 2003-08-05 Bahram Khoshnood Ambient light collecting bow sight
US7271082B2 (en) 1993-10-26 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2008205098A (ja) * 2007-02-19 2008-09-04 Canon Inc アモルファス絶縁体膜及び薄膜トランジスタ
US7439649B2 (en) 2006-06-22 2008-10-21 Seiko Epson Corporation Acoustic wave device and method of manufacturing acoustic wave device
US7465679B1 (en) 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
JP2010056546A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010062548A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010245366A (ja) * 2009-04-08 2010-10-28 Fujifilm Corp 電子素子及びその製造方法、並びに表示装置
JP2012252344A (ja) * 2008-09-01 2012-12-20 Semiconductor Energy Lab Co Ltd 表示装置
JP2015233159A (ja) * 2010-03-05 2015-12-24 株式会社半導体エネルギー研究所 半導体装置
JP2017022411A (ja) * 2008-07-31 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
CN111081550A (zh) * 2009-06-30 2020-04-28 株式会社半导体能源研究所 用于制造半导体器件的方法及半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940580A (ja) * 1982-08-30 1984-03-06 Seiko Epson Corp 半導体集積回路装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940580A (ja) * 1982-08-30 1984-03-06 Seiko Epson Corp 半導体集積回路装置の製造方法

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6168980B1 (en) 1992-08-27 2001-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US7465679B1 (en) 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
US8304350B2 (en) 1993-10-26 2012-11-06 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7691692B2 (en) 1993-10-26 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Substrate processing apparatus and a manufacturing method of a thin film semiconductor device
US7452794B2 (en) 1993-10-26 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a thin film semiconductor device
US7271082B2 (en) 1993-10-26 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6429483B1 (en) 1994-06-09 2002-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US7547915B2 (en) 1994-06-09 2009-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having SiOxNy film
US8330165B2 (en) 1994-06-09 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6495404B1 (en) 1994-07-28 2002-12-17 Semiconductor Energy Laboratory Co., Ltd. Laser processing method
US6753213B2 (en) 1994-07-28 2004-06-22 Semiconductor Energy Laboratory Co., Ltd. Laser processing method
US6482687B2 (en) 1994-07-28 2002-11-19 Semiconductor Energy Laboratory Co., Ltd. Laser processing method
USRE39686E1 (en) * 2002-01-02 2007-06-12 Bahram Khoshnood Ambient light collecting bow sight
US6601308B2 (en) 2002-01-02 2003-08-05 Bahram Khoshnood Ambient light collecting bow sight
US7439649B2 (en) 2006-06-22 2008-10-21 Seiko Epson Corporation Acoustic wave device and method of manufacturing acoustic wave device
JP2008205098A (ja) * 2007-02-19 2008-09-04 Canon Inc アモルファス絶縁体膜及び薄膜トランジスタ
US9412798B2 (en) 2008-07-31 2016-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US12074210B2 (en) 2008-07-31 2024-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010056546A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US10937897B2 (en) 2008-07-31 2021-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2019033274A (ja) * 2008-07-31 2019-02-28 株式会社半導体エネルギー研究所 半導体装置
US8841710B2 (en) 2008-07-31 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9859441B2 (en) 2008-07-31 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2017022411A (ja) * 2008-07-31 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
US9105659B2 (en) 2008-08-08 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010062548A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9397194B2 (en) 2008-09-01 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with oxide semiconductor ohmic conatct layers
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US10128381B2 (en) 2008-09-01 2018-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxygen rich gate insulating layer
JP2012252344A (ja) * 2008-09-01 2012-12-20 Semiconductor Energy Lab Co Ltd 表示装置
US8680526B2 (en) 2009-04-08 2014-03-25 Fujifilm Corporation Electronic device, method of producing the same, and display device
JP2010245366A (ja) * 2009-04-08 2010-10-28 Fujifilm Corp 電子素子及びその製造方法、並びに表示装置
CN111081550A (zh) * 2009-06-30 2020-04-28 株式会社半导体能源研究所 用于制造半导体器件的方法及半导体器件
US9496404B2 (en) 2010-03-05 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015233159A (ja) * 2010-03-05 2015-12-24 株式会社半導体エネルギー研究所 半導体装置
US20170040181A1 (en) 2010-03-05 2017-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10388538B2 (en) 2010-03-05 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2652267B2 (ja) 1997-09-10

Similar Documents

Publication Publication Date Title
US5313075A (en) Thin-film transistor
JP3963961B2 (ja) 半導体装置の作製方法
US6870224B2 (en) MOS transistor apparatus and method of manufacturing same
JPH04165679A (ja) 絶縁ゲイト型半導体装置
US5700699A (en) Method for fabricating a polycrystal silicon thin film transistor
JP2903134B2 (ja) 半導体装置
JP2652368B2 (ja) 絶縁ゲイト型半導体装置の作製方法
JP3308513B2 (ja) 絶縁ゲイト型半導体装置の作製方法
JPH04152640A (ja) 絶縁ゲイト型半導体装置の作製方法
JP3308512B2 (ja) 絶縁ゲイト型半導体装置およびその作製方法
JP2652369B2 (ja) 半導体装置の作製方法
JP3874815B2 (ja) 半導体装置の作製方法
JP3119988B2 (ja) 半導体装置の作製方法
JP3173757B2 (ja) 半導体装置の作製方法
JP2000091590A (ja) 薄膜半導体装置の製造方法
JP3143610B2 (ja) 薄膜絶縁ゲイト型半導体装置およびその作製方法
JP2898365B2 (ja) 絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜の作製方法及び該作製方法で作製された絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜
JP3340407B2 (ja) 絶縁被膜および半導体装置
JP3173758B2 (ja) 半導体装置およびその作製方法
JP3397760B2 (ja) 薄膜トランジスタの作製方法
JP3445573B2 (ja) 半導体装置
JP3340429B2 (ja) 半導体装置
JP3340406B2 (ja) 半導体装置の作製方法
JP3658254B2 (ja) 絶縁ゲイト型半導体装置及びその作製方法
JP3340425B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090523

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100523

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100523

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100523

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 14