TWI472038B - 電子裝置、其製造方法以及顯示裝置 - Google Patents

電子裝置、其製造方法以及顯示裝置 Download PDF

Info

Publication number
TWI472038B
TWI472038B TW99110750A TW99110750A TWI472038B TW I472038 B TWI472038 B TW I472038B TW 99110750 A TW99110750 A TW 99110750A TW 99110750 A TW99110750 A TW 99110750A TW I472038 B TWI472038 B TW I472038B
Authority
TW
Taiwan
Prior art keywords
lower electrode
film
electronic device
substrate
electrode
Prior art date
Application number
TW99110750A
Other languages
English (en)
Other versions
TW201041145A (en
Inventor
Masaya Nakayama
Shinji Imai
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Publication of TW201041145A publication Critical patent/TW201041145A/zh
Application granted granted Critical
Publication of TWI472038B publication Critical patent/TWI472038B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

電子裝置、其製造方法以及顯示裝置
本發明是關於一種電子裝置、其製造方法及顯示裝置。
一般而言，電子裝置，例如是薄膜電晶體(thin film transistors,TFT)及電容器，具有至少兩個以上的電極及介於這些電極之間的絕緣膜。
近年來，已提出多種絕緣膜及薄膜電晶體(TFT)相關的研究。
例如，一種閘極絕緣膜具有以層的厚度方向傾斜的柱狀結構(columnar structure)，此閘極絕緣膜被認為能夠降低薄膜電晶體的漏電流(請參照，例如日本專利公開號2007-258223)。
一種已被揭露的半導體裝置的製造方法包括，在絕緣表面上形成半導體層，在半導體層上形成閘極絕緣膜，並在閘極絕緣膜上形成導電層，此方法是藉由濺鍍而在塑膠基板上形成絕緣膜以提升TFT效能(請參照，例如，日本專利公開號2002-246602)。此方法中，形成閘極絕緣膜的製程包括第一步驟及第二步驟，第一步驟是以矽或二氧化矽作為濺鍍靶而形成第一絕緣膜，第一絕緣膜的主要成分為矽、氧及氮，第一絕緣膜並包括濃度為0.4到1.6原子百分比的氫；第二步驟是形成第二絕緣膜，第二絕緣膜的主要成分為矽及氧，並包括濃度等於或小於0.2原子百分比的氫。
此外，一種已被揭露的薄膜電晶體的閘極絕緣膜包括具通道層或閘極的良好邊界表面。此閘極絕緣膜是一種非晶氧化物絕緣膜，其包括銦、鋅、氧，並包括鎵、鋁、鐵、錫、鎂、鈣、矽或鍺之至少一者，且其阻抗等於或大於1011 Ω‧cm(請參照，例如，日本專利公開號2007-73701)。
一種用於薄膜電晶體的閘極絕緣膜具有氧化物半導體及帶有氧化物半導體的良好邊界表面，此閘極絕緣膜是由非晶矽膠(amorphous silicone)所構成，此非晶矽膠至少包括氧及氮，並具有一氧濃度分佈，其中具有氧化物半導體的良好邊界表面區域的氧濃度較高，且氧濃度朝著閘極的方向而減少(請參照，例如，日本專利公開號2007-250982)。
此外，一種已被揭露的金屬氧化物裝置至少具有第一電極、金屬氧化物層及第二電極，第一電極被形成在基板上，金屬氧化物層被形成在第一電極上，第二電極被形成在金屬氧化物層上，此金屬氧化物裝置是用於能夠可靠地儲存資訊的記憶體的製造。金屬氧化物層包括至少一基層及多個微粒子，基層是至少由第一金屬及氧所形成；多個微粒子是由第一金屬、第二金屬及氧所形成，微粒子分佈於基層中(請參照，例如，日本專利公開號2007-335472)。
近年來，為了讓軟性裝置具有實用性，出現例如在低溫下在塑膠基板(軟性基板)上形成電子裝置的需求。
然而，尤其是，在低溫下形成電子裝置，習知的絕緣膜無法降低漏電流。
本發明考慮上述情況並提供一種電子裝置、其製造方法及顯示裝置。
根據本發明之第一方面，提供一種電子裝置，此電子裝置包括基板、下電極、二氧化矽膜及上電極。下電極配置於基板上，並具有邊緣部分橫截面，其中邊緣部分橫截面的錐角等於或小於60°；二氧化矽膜配置於下電極上，二氧化矽膜包括比例等於或小於3原子百分比的氫原子，並在650 nm的波長下二氧化矽膜的折射率等於或小於1.475；上電極配置於二氧化矽膜上，並具有與下電極重疊的部份。
根據本發明之第二方面，提供一種電子裝置的製造方法，此方法包括：在基板上形成下電極，其中下電極具有邊緣部分橫截面，邊緣部分橫截面的錐角等於或小於60°；藉由濺鍍而在下電極上形成絕緣膜；在絕緣膜上形成上電極，其中上電極具有與下電極重疊的部份。
根據本發明之電子裝置包括基板、下電極、二氧化矽膜及上電極。下電極(可被稱為下電極膜)配置於基板上，並具有邊緣部分橫截面，其中邊緣部分橫截面的錐角等於或小於60°；二氧化矽膜配置於下電極上，二氧化矽膜包括比例等於或小於3原子百分比的氫原子，並在650 nm的波長下二氧化矽膜的折射率等於或小於1.475；上電極配置於二氧化矽膜上，並具有與下電極重疊的部份。
根據本發明之電子裝置的製造方法，此方法包括：在基板上形成下電極，其中下電極具有邊緣部分橫截面，邊緣部分橫截面的錐角等於或小於60°；藉由濺鍍而在下電極上形成絕緣膜；在絕緣膜上形成上電極，其中上電極具有與下電極重疊的部份。
一般而言，電子裝置例如是電容器或薄膜電晶體(TFT)，其具有一組態，此組態中，上電極配置於下電極上，且絕緣膜配置於上電極及下電極之間。近年來，為了讓軟性裝置具有實用性，已被嘗試的是，在室溫到200℃的低溫條件下藉由濺鍍形成絕緣膜，進而在塑膠基板(軟性基板)上形成電子裝置，而不使用需要等於或大於300℃的高溫條件的化學氣相沉積(Chemical Vapor Deposition,CVD)。
然而，本發明之發明人已揭露下列事項。
也就是說，在等於或小於200℃的低溫條件下藉由濺鍍形成絕緣膜，例如，下電極的邊緣部分(圖案邊緣附近的區域)的覆蓋率(塗佈能力)低於以CVD形成絕緣膜的情況。因此，尤其是，當下電極具有凸起邊緣部分(例如，當下電極的下述邊緣部分橫截面的錐角超過60°)，絕緣膜的下電極的邊緣部分的覆蓋率會比較低，而且空洞或裂縫可能會出現在絕緣膜的邊緣部分的附近區域，而可能導致漏電流增加。
同時，如下述，即使下電極的邊緣部分橫截面的錐角等於或小於60°，漏電流可能取決於絕緣膜的膜特性而增加。
當電子裝置具有本發明之組態，電子裝置中自絕緣膜漏出的漏電流可能會減少。
本發明中，可藉由濺鍍形成氫原子比例等於或小於3的原子百分比的二氧化矽膜。因此，相較於使用CVD的情況，可在較低溫度(例如，等於或小於200℃)形成本發明中所使用的二氧化矽膜(例如，絕緣膜)。
根據本發明，藉由低溫製程(例如，等於或小於200℃)可提供能夠降低漏電流的電子裝置。
此外，由於本發明之電子裝置是在低溫被形成，可在塑膠基板(軟性基板)上提供電子裝置，塑膠基板是由例如是聚間苯二甲酸乙二酯(polyethylene naphthalate,PEN)或聚對苯二甲酸乙二酯(polyethylene terephthalate,PET)的材料所構成。
因此，根據本發明，可在塑膠基板上提供能夠降低漏電流的電子裝置。
本發明中，下電極的"邊緣部分橫截面的錐角"是指下電極的底面及側面之間的夾角。
本發明中，下電極的"底面"是指與基板接觸的下電極的表面。
本發明中，下電極的"頂面"是指與底面平行並與基板有一段距離的下電極的表面。
本發明中，下電極的"側面"是指除了頂面及底面之外的下電極的任一表面。
本發明中，以基板的正向方向從形成下電極的一側作觀察(例如，形成有下電極的基板的一側)，下電極的"圖案邊緣"是指下電極及基板之間的邊界線，其中下電極被形成在此基板上。本發明中，下電極的"圖案邊緣"可能是指下電極的"下邊緣"。
本發明中，下電極的"上邊緣"是指下電極的頂面及側面之間的邊界線。
以下，將配合圖1至圖3來具體說明下電極的邊緣部分橫截面的錐角。
圖1至圖3繪示為配置於基板10上的下電極12的橫截面示意圖。
具體而言，圖1至圖3繪示以垂直於其圖案邊緣且平行於基板的正向方向的平面剖開下電極而得到的下電極的橫截面。
如圖1所示，下電極12的邊緣部分橫截面的錐角θ是下電極12的底面及側面之間的夾角。更具體地，錐角θ是由連接下電極12的側面的上端P及下端Q的直線與對應於下電極12的底面的直線所形成。
圖1繪示下電極具有一平坦側面的一實施例。下電極的彎曲側面的錐角(例如，圖2或圖3的例子)是以如上述的同樣方式被定義。
圖2繪示下電極具有向外凸出側面的一實施例。圖3繪示下電極具有向內凹入側面的一實施例。
如圖2或圖3的例子，下電極12的邊緣部分橫截面的錐角θ是連接下電極12的側面的上端P及下端Q的直線(以虛線表示)及對應於下電極12的底面的直線之間的夾角。
當下電極的邊緣部分橫截面的錐角超過60°，自絕緣膜流出的漏電流會增加。
就降低漏電流而言，較佳地，下電極的邊緣部分橫截面的錐角等於或小於45°，且最好是等於或小於30°。
基板
本發明中所使用的基板並不受限制。基板的範例包括：由氧化釔相穩定氧化鋯(yttria-stabilized zirconia,YSZ)、玻璃或類似的材料所構成的無機基板；以及由合成樹脂(synthetic resin)所構成的有機基板(在此可被稱為塑膠基板或軟性基板)，例如是聚酯(polyester)(例如是聚對苯二甲酸乙二酯(polyethylene terephthalate,PET)、聚對苯二甲酸丁二酯(polybutylene terephthalate)或聚間苯二甲酸乙二醇酯(polyethylene naphthalate,PEN))、聚苯乙烯(polystyrene)、聚碳酸酯(polycarbonate)、聚醚碸(polyether sulfone)、聚烯丙基酯(polyallylate)、烯丙基二甘醇碳酸脂(allyl diglycol carbonate)、聚醯亞胺(polyimide)、聚環烯烴(polycycloolefin)、降冰片烯樹脂(norbornen resin)、聚三氟氯乙烯(chlorotrifluoroethylene)或類似的材料。
當然，就在低溫形成絕緣膜時更能有效地實現本發明之效果而言，塑膠基板是較佳的。
較佳地，塑膠基板具有良好的耐熱性、良好的尺寸穩定性、良好的耐溶劑性、良好的絕緣特性、良好的加工性、低通氣(aeration)特性、低吸濕性或類似的特性。然而，一般而言，塑膠基板的耐熱性並不好；因此，當在塑膠基板上形成裝置時，在等於或小於200℃的溫度下實施這些製程是較佳的，更好是等於或小於150℃，最好是等於或小於100℃。
本發明中所使用的塑膠基板可至少具有用以避免濕氣或氧氣滲透的氣體隔絕層、用以提升塑膠基板的平整性(planarity)或提升塑膠基板及下基板之間的黏合度的底塗層或類似層之其一。
本發明中所使用的基板具有50 μm至500 μm的厚度是較佳的。
當基板的厚度等於或大於50 μm，可進一步提升基板的平整性。
當基板的厚度等於或小於500 μm，可進一步提升基板的可撓性，並使基板更適用於軟性基板。
下電極
本發明之電子裝置包括邊緣部分橫截面的錐角等於或小於60°的下電極。較佳地，下電極的所有邊緣的錐角等於或小於60°。
本發明中所使用的下電極可具有，例如，下列任一組態：(1)當本發明之電子裝置為電容器，下電極是電容器中的一對電極之其一；(2)當本發明之電子裝置是底閘極薄膜電晶體，下電極是薄膜電晶體中的閘極；以及(3)當本發明之電子裝置是頂閘極薄膜電晶體，下電極是薄膜電晶體中的源極或汲極。下電極可為帶狀電極，且兩個或兩個以上的帶狀電極可互為平行以形成一圖案。
下電極的材料並不受限制。材料的範例包括：金屬，例如是鋁、鉬、鉻、鉭、鈦、金及銀；合金，例如是鋁釹合金、銀鈀銅(APC)合金及鉬鈮合金；氧化導電化合物，例如是錫氧化物、鋅氧化物、銦氧化物、銦錫氧化物(ITO)及銦鋅氧化物(IZO)；有機導電化合物，例如是聚苯胺(polyaniline)、聚噻吩(polythiophene)及聚吡咯(polypyrrole)；以及其混合物。
當然，就方便將下電極的邊緣部分橫截面的錐角調整至等於或小於60°而言，鉬鈮合金或氧化導電化合物是較佳的，而且更好是，下電極為由一種或以上的氧化物導電化合物所構成的膜(由一種或以上的氧化物導電化合物所構成的膜可被稱為氧化物導電膜)。
較佳地，氧化物導電膜是由IZO或類似物所構成的非晶氧化物導電膜。
當使用IZO時，已形成的下電極的邊緣部分自動地氧化，因而具有絕緣特性。
因此，如以下將敘述的，就避免下電極的有效區域擴大及避免在下電極的邊緣部分的電場集中而言，較佳的是以IZO作為下電極的材料。
就降低絕緣膜的漏電流而言，下電極具有20 nm至500 nm的厚度是較佳的，更好是30 nm至200 nm。
形成下電極的方法並不受限制。在基板上形成下電極可由適當地選擇濕式法、物理法或化學法之其一而實現，濕式法例如是印刷或塗佈，物理法例如是真空沉積、濺鍍或離子電鍍，化學法例如是CVD或電漿CVD，方法的選用是取決於這些方法對下電極的材料的合適度。例如，當使用ITO或IZO，可藉由DC濺鍍、高頻濺鍍、真空沉積、離子電鍍或類似方法來形成下電極。以有機導電化合物作為下電極的材料時，可藉由濕式膜形成方法來形成下電極。
圖案化下電極的方法(製程方法)並不受限制。例如，由上述方法形成的下電極膜(固態膜)可由光蝕刻法製作，光蝕刻法包括微影製程及蝕刻製程(濕蝕刻或乾蝕刻)。另一方面，可使用剝除法(lift-off method)，在剝除法中依序執行光阻圖案的形成、下電極的形成及光阻圖案的分離。另一方面，可使用遮罩法，在遮罩法中，遮罩是用來形成膜，以同時進行膜的形成及膜的圖案化。
將下電極的邊緣部分橫截面的錐角調整至等於或小於60°的方法(以下可被稱為"錐角調整")並不受限制。例如，在下電極的形成之後，當下電極是以光蝕刻法製造時，可藉由控制蝕刻條件來調整錐角。
具體而言，例如，在濕蝕刻中，可藉由稀釋蝕刻液調整錐角。蝕刻液的濃度愈低，則其蝕刻速度愈低；因此，錐角會變比較小。
可藉由控制光阻圖案(以光阻形成的抗蝕圖案)的黏著特性來調整錐角。光阻圖案的較低黏著特性能產生較小的錐角。可藉由改變光阻圖案的後烘烤溫度來控制光阻圖案的黏著特性。例如，較低的後烘烤溫度會導致較低黏著特性。
在乾蝕刻中，將氧加入蝕刻氣體中可在藉由蝕刻縮減光阻圖案時蝕刻下電極膜；因此，可將下電極膜的錐角輕易調整至上述範圍之中。
氧化處理
較佳地，對本發明中所使用的下電極的邊緣部分(尤其是側面)作氧化處理。
氧化處理讓下電極的邊緣部分具有絕緣特性，並降低當錐角等於或小於60°時可能會發生的下電極的有效區域擴大。此外，亦可避免當錐角等於或小於60°時可能會發生在下電極的下邊緣的電場集中。
然而，以IZO作為下電極的材料時，如上所述，下電極的邊緣部分同時被氧化並取得絕緣特性。因此，以除了IZO之外的材料(例如，金屬或合金)作為下電極的材料時，氧化處理會特別有效果。
氧化處理的方法並不受限制，例如，可使用氧電漿處理或UV臭氧處理。亦可使用這些處理的組合。
氧電漿處理的條件並不受限制。例如，以0.5至50 Pa的氧壓力及50 W至1,000 W的RF功率持續10秒至2分鐘的方式執行氧電漿處理。
UV臭氧處理的條件並不受限制。例如，具有180 nm至300 nm的波長的紫外線(UV)照射適用於UV臭氧處理。
較佳地，對下電極的邊緣部分作選擇性氧化處理。
例如，對下電極的邊緣部分作的選擇性氧化處理可用上述方式來實現之。
首先，藉由例如是濺鍍來形成下電極膜。利用光阻在上述下電極膜上形成光阻圖案，並以上述光阻圖案作為蝕刻遮罩來蝕刻下電極膜。因此，只有下電極的邊緣部分(側面)暴露出來。在光阻圖案被移除之前，對此狀態下的下電極作氧化處理，其中下電極的邊緣部分是選擇性地被氧化處理。之後，利用一般的光阻剝除液來移除光阻圖案。
絕緣膜
本發明之電子裝置具有位於下電極上的絕緣膜。
較佳地，本發明中所使用的絕緣膜是二氧化矽膜，二氧化矽膜包括比例等於或小於3原子百分比的氫原子，且在650 nm的波長下二氧化矽膜的折射率n等於或小於1.475。
本發明中所使用的絕緣膜可具有，例如，下列任一組態：(1)當本發明之電子裝置為電容器，絕緣膜是電容器中的介電物質；(2)當本發明之電子裝置是底閘極薄膜電晶體，絕緣膜是薄膜電晶體中的閘極絕緣膜；以及(3)當本發明之電子裝置是頂閘極薄膜電晶體，絕緣膜是薄膜電晶體中的閘極絕緣膜。
一般而言，在電子裝置中，二氧化矽膜是由濺鍍形成並包括比例等於或小於3原子百分比的氫原子時，漏電流會增加。據此，在電子裝置中，二氧化矽膜是由濺鍍形成並包括比例等於或小於3原子百分比的氫原子時，能充分運用本發明之降低漏電流的效果。
在此，二氧化矽膜中的氫原子含量比例是以氫前散射光譜法(hydrogen forward scattering spectrometry,HFS spectrometry)量測的數值。
在將二氧化矽膜中的氫原子含量比例調整至等於或小於3的原子百分比的方法中，可以濺鍍來代替CVD。
本發明中，在650 nm的波長下的折射率n超過1.475時，漏電流會增加。
在此，在650 nm的波長下的二氧化矽膜的折射率是以光譜橢偏儀(spectroscopic ellipsometer)量測的數值。
為了調整在650 nm的波長下的折射率n為等於或小於1.475，例如，可在低壓條件下(例如，在濺鍍期間處於0.05 Pa至0.3 Pa的壓力條件，更好是0.1 Pa至0.2 Pa)形成二氧化矽膜。
在濺鍍製程中，較佳地，氧濃度為3體積百分比至50體積百分比，而更佳地，氧濃度為5體積百分比至20體積百分比。
如上所述，就達到上述氫原子含量比例及折射率而言，較佳地，在濺鍍期間處於0.05 Pa至0.3 Pa的壓力條件下藉由濺鍍來形成本發明中所使用的二氧化矽膜，更好是0.1 Pa至0.2 Pa。
就基板為塑膠基板時避免損害基板而言，濺鍍時基板的溫度的上限為等於或小於200℃是較佳的，更好是等於或小於150℃，最好是等於或小於100℃。
上述範圍中，特好的上限是等於或小於75℃，而非常好的是等於或小於50℃。
在此，利用附於基板的熱標籤來量測濺鍍期間的基板溫度。
以下，將就取得上述氫原子含量比例及折射率而言說明較佳的濺鍍條件。然而，本發明並不以此為限。
較佳地，以RF磁控濺鍍作為濺鍍方法。
以二氧化矽濺鍍靶(target)或矽濺鍍靶之其一作為濺鍍靶。使用矽濺鍍靶時，藉由加入氧氣時所執行的反應濺鍍可形成二氧化矽膜。
較佳地，濺鍍功率是0.05 W/mm2 至2.0 W/mm2 ，更好是0.1 W/mm2 至1.0 W/mm2 。
就降低漏電流而言，較佳地，本發明中所使用的絕緣膜(例如，二氧化矽膜)的厚度為50 nm至1,000 nm，更好是80 nm至500 nm，而最好是80 nm至400 nm。
就大幅降低漏電流而言，厚度為80 nm至500 nm的絕緣膜(例如，二氧化矽膜)及厚度為20 nm至500 nm的下電極的組合是較佳的，而在本發明中，厚度為80 nm至400 nm的絕緣膜(例如，二氧化矽膜)及厚度為30 nm至200 nm的下電極的組合是更好的。
本發明中，絕緣膜(例如，二氧化矽膜)可至少被形成於下電極的整個上表面上(除了用以提供電壓的終端(terminal)所處的區域)，而絕緣膜除了被形成於下電極的整個上表面上之外，亦可或可不被形成於至少由基板及下電極所構成的疊合體的上表面上。
以本發明中所使用的絕緣膜的組態為例，絕緣膜被形成於至少由基板及下電極所構成的疊合體的整個上表面上，包括下電極的整個上表面(除了用以提供電壓的終端所處的區域)以及除了下電極的上表面之外的疊合體的上表面的區域。在終端所處的區域不會形成絕緣膜，以讓下電極暴露出來。可藉由絕緣膜的形成(或製造)而實現在此區域的下電極的露出，例如是以光蝕刻法、剝除法或遮罩法。
上電極
本發明之電子裝置包括上電極，上電極位於絕緣膜上，且具有與下電極重疊的部分。
本發明中所使用的上電極可具有，例如，下列任一組態：(1)當本發明之電子裝置為電容器，上電極是電容器中的一對電極之其一(例如，與下電極相對的電極)；(2)當本發明之電子裝置是底閘極電晶體，上電極是底閘極電晶體中的源極或汲極；(3)當本發明之電子裝置是頂閘極電晶體，上電極是閘極。
上電極的材料並不受限制。材料的範例包括：金屬，例如是鋁、鉬、鉻、鉭、鈦、金及銀；合金，例如是鋁釹合金及銀鈀銅(APC)合金；氧化導電化合物，例如是錫氧化物、鋅氧化物、銦氧化物、銦錫氧化物(ITO)及銦鋅氧化物(IZO)；有機導電化合物，例如是聚苯胺、聚噻吩及聚吡咯；及其混合物。
當然，就達成低電阻而言，金屬或合金是較佳的，而鋁、鋁釹合金及鉬是更好的。
較佳地，上電極的厚度為20 nm至1,000 nm，而更好是50 nm至500 nm。
形成上電極的方法並不受限制。形成上電極可由適當地選擇濕式法、物理法或化學法之其一而實現，濕式法例如是印刷或塗佈，物理法例如是真空沉積、濺鍍、或離子電鍍，化學法例如是CVD或電漿CVD，及類似方法，方法的選用是取決於這些方法對上電極的材料的合適度。例如，當使用金屬或合金，可藉由DC濺鍍、高頻濺鍍、真空沉積及離子電鍍來形成上電極。以至少一有機導電化合物作為上電極的材料時，可藉由濕式膜形成方法來形成上電極。
如果需要的話，可對上電極圖案化。
關於圖案化的方法，可使用光蝕刻法、剝除法、遮罩法或類似方法之其一而不受限制。
本發明中所使用的上電極至少形成於絕緣膜上的一區域，而上電極除了被形成於絕緣膜的上表面上之外，亦可或可不被形成於至少由基板、下電極及絕緣膜所構成的疊合體的上表面上。
本發明中的上電極具有與下電極重疊的部分。
具體而言，以基板的正向線方向從基板的上電極側作觀察時，是以一部份的上電極與下電極重疊的方式而形成本發明中所使用的上電極。
以上電極的組態為例，以基板的正向線方向從基板的上電極側作觀察時，對一個或更多的上電極圖案化，以使已圖案化的上電極與下電極相交。
其他部件
本發明之電子裝置可更包括除了基板、下電極、絕緣膜及上電極之外的至少一其他額外部件。
額外部件可配置於下列任一位置(i)基板與下電極之間，(ii)下電極與絕緣膜之間，(iii)絕緣膜與上電極之間，或(iv)在上電極上(離基板較遠的一側上)。
額外部件的範例包括保護膜，而本發明之電子裝置是電晶體時，額外部件包括半導體層。
本發明之電子裝置是電晶體時，就在低溫下形成膜而言，較佳地，半導體層包括氧化物半導體。尤其是，更好地，氧化物半導體為非晶質。
較佳地，氧化物半導體至少包括選自由銦、鎵及鋅或其複合氧化物所組成之族群其中之一。具體而言，於日本專利公開號2006-165529中所揭露的非晶氧化物半導體(例如是IGZO)是最佳的。
實 施例
接著，配合圖4到圖8來說明本發明之電子裝置之較佳實施例。然而，本發明不以這些實施例為限。
圖4繪示為根據本發明之第一實施例之電容器20的橫截面示意圖，其中電容器20為電子裝置。
如所示圖4，電容器20在基板10上，其具有下電極22、二氧化矽膜24及上電極26，而二氧化矽膜24被形成於下電極22上，上電極26被形成於二氧化矽膜24上並具有與下電極22重疊的部份。
在電容器20中，在上電極26及下電極22之間施加電壓，而電容位於對應於上電極26與下電極22重疊的一部份的二氧化矽膜24。在此情況下，由於下電極的邊緣部分橫截面的錐角及二氧化矽膜的折射率n，上電極26及下電極22之間的漏電流會降低。
圖5繪示為根據第二本發明之實施例之底閘極(反式交錯(inversely-staggered))薄膜電晶體30的橫截面示意圖，底閘極薄膜電晶體30為電子裝置。
如圖5所示，薄膜電晶體30在基板10上，其具有下電極32G、二氧化矽膜34及半導體層38，下電極32G被當作是閘極，二氧化矽膜34為閘極絕緣膜且被形成於下電極32G上，半導體層38被形成於在二氧化矽膜34上並具有島狀圖案。薄膜電晶體30在半導體層38上更具有上電極36S及上電極36D，上電極36S被當作是源極，而上電極36D被當作是汲極，上電極36S及上電極36D皆具有與下電極32G重疊的部分。
在薄膜電晶體30中，上電極36S及/或上電極36D與下電極32G之間的漏電流會降低，且關閉狀態(off-state)的電流會降低。據此，得到具有良好的開啟/關閉比例(開啟狀態電流/關閉狀態電流的比例)的電晶體。
圖6繪示為根據第三本發明之實施例之底閘極(反式交錯(inversely-staggered))薄膜電晶體40的橫截面示意圖，其中底閘極薄膜電晶體40為電子裝置。
如圖6所示，薄膜電晶體40在基板10上，其具有下電極42G、二氧化矽膜44、上電極46S及上電極46D，下電極42G被當作是閘極，二氧化矽膜44為閘極絕緣膜並被形成於下電極42G上，上電極46S被當作是源極，而上電極46D被當作是汲極，上電極46S及上電極46D皆被形成於二氧化矽膜44上且皆具有與下電極42G重疊的部分。薄膜電晶體40更包括具有島狀圖案的半導體層48，而使半導體層48覆蓋上電極46S、上電極46D及位於上電極46S及上電極46D之間的一部份的二氧化矽膜44。
在薄膜電晶體40中，上電極46S及/或上電極46D與下電極42G之間的漏電流會降低，且關閉狀態的電流會降低。據此，得到具有良好的開啟/關閉比例(開啟狀態電流/關閉狀態電流的比例)的電晶體。
圖7繪示為根據第四本發明之實施例之頂閘極(交錯(staggered))薄膜電晶體50的橫截面示意圖，其中頂閘極薄膜電晶體50為電子裝置。
如圖7所示，薄膜電晶體50在基板10上，其具有半導體層58、下電極56S及下電極56D，半導體層58具有島狀圖案，而下電極56S被當作是源極且下電極56D被當作是汲極，下電極56S及下電極56D皆被形成於半導體層58上。薄膜電晶體50更具有二氧化矽膜54，二氧化矽膜54為具有島狀圖案的閘極絕緣膜，二氧化矽膜54覆蓋下電極56S及下電極56D的一部份，並覆蓋位於下電極56S及下電極56D之間的半導體層58上的一區域(通道區)。此外，在二氧化矽膜54上，被當作是閘極的上電極52G與下電極56S及下電極56D具有重疊的部分。
在薄膜電晶體50中，下電極56S及/或下電極56D與上電極52G之間的漏電流會降低，且關閉狀態的電流會降低。據此，得到具有良好的開啟/關閉比例(開啟狀態電流/關閉狀態電流的比例)的電晶體。
圖8繪示為根據第五本發明之實施例之頂閘極(交錯(staggered))薄膜電晶體60的橫截面示意圖，其中頂閘極薄膜電晶體60為電子裝置。
如圖8所示，薄膜電晶體60在基板10上，且具有下電極66S及下電極66D，下電極66S被當作是源極，下電極66D被當作是汲極。此外，半導體層68具有島狀圖案以覆蓋下電極66S、下電極66D及位於下電極66S及下電極66D之間的基板10上的一區域(通道區)。薄膜電晶體60在半導體層68上更具有二氧化矽膜64，二氧化矽膜64被當作是閘極絕緣膜並具有島狀圖案。此外，在二氧化矽膜64上，上電極62G被當作是閘極並具有與下電極66S及下電極66D重疊的部份。
在薄膜電晶體60中，下電極66S及/或下電極66D與上電極62G之間的漏電流會降低，且關閉狀態的電流會降低。據此，得到具有良好的開啟/關閉比例(開啟狀態電流/關閉狀態電流的比例)的電晶體。
以上已說明本發明之第一至第五實施例；然而，本發明之電子裝置並不以這些實施例為限。
本發明之上述電子裝置的應用並不受限制。本發明之電子裝置可用於，例如，顯示裝置，X光感測器或電容器。尤其是，本發明之電子裝置較適用於顯示裝置(例如液晶顯示裝置及有機電致發光顯示裝置)。
以下，將說明包括本發明之電子裝置的本發明之顯示裝置。
圖9繪示為本發明之顯示裝置之實施例之液晶顯示裝置200之組態示意圖。
如圖9所示，液晶顯示裝置200具有互相平行的多個閘極線210及互相平行的多個汲極線220，汲極線220與閘極線210互相交錯。在此，閘極線210與汲極線220電性絕緣。薄膜電晶體230配置在閘極線210及汲極線220之間的交錯點的附近。
薄膜電晶體230的閘極連接至任一閘極線210，而薄膜電晶體230的汲極連接至汲極線220。薄膜電晶體230的源極連接至畫素電極，液晶250位於畫素電極及對電極(counter electrode)(未繪示)之間的區域。此外，畫素電極及連接至接地點的對電極形成電容器240。
本發明之電子裝置較適用於，例如，電容器240或薄膜電晶體230。在此狀況下，電容器240及薄膜電晶體230中的漏電流會降低，進而提升其顯示品質。
根據本發明，由於可利用等於或小於200℃的低溫製程，可提供具有良好的顯示品質的軟性液晶顯示裝置、具有良好的顯示品質的軟性有機電致發光顯示裝置及具有良好的顯示品質的類似裝置。
實施例
以下，將配合實施例來詳細說明本發明。然而，本發明並不以此為限。除非有具體說明，“部分”及“百分比”是指多數。
(實施例1)
電子裝置的製造
下電極的形成
IZO膜的形成
以下列條件在厚度為150 μm的PEN膜基板上濺鍍而形成厚度為100 nm的IZO膜(品名：Q65FA，由Teijin DuPont Films Japan Ltd.製造)。
在上述的條件中，利用附於基板的一側的熱標籤來量測基板溫度，其中IZO膜是形成於此基板上。(以下說明的對二氧化矽濺鍍及鋁濺鍍的基板溫度的量測是以同樣方式執行。)
以下的說明中，“sccm”是“standard cc/min”的縮寫，在標準狀態(1013.25 hPa(1大氣壓力)，0℃)下計算，用以標示每分鐘被加入至濺鍍裝置的氣體容量(cc)的數值。例如，本發明中，"1 sccm"標示在1013.25 hPa(1大氣壓力)及0℃下氣體的流速為1 cm3 /min。
IZO膜濺鍍條件
濺鍍裝置：DC磁控濺鍍裝置
濺鍍靶：3英寸IZO濺鍍靶(純度：4N；由Idemitsu Kosan Co.,Ltd.製造)
基板溫度：室內溫度(20℃至37℃)
濺鍍功率：100 W，利用DC電源
壓力(加入氣體時)：0.4 Pa
所加入的氣體及流速：Ar=97 sccm；O2 =3.0 sccm
IZO膜的圖案化
之後，在上述已形成的IZO膜上，利用光阻AZ-5124E(品名，由Clariant製造)，以形成光阻圖案，其中光阻圖案用來形成下電極。
光阻圖案為直線形狀圖案，並具有200 μm的線寬。
接著，以上述已形成的光阻圖案作為遮罩並以稀釋兩倍的濕蝕刻液ITO-6N(品名，由Kanto Kagaku製造)作為蝕刻劑，對IZO膜作濕蝕刻。
IZO膜的濕蝕刻是在27℃的液溫進行。
ITO-6N蝕刻液是草酸水溶液。
之後，利用光阻剝除液AZ-REMOVER(品名，由Clariant製造)來移除光阻圖案。
以此方式，可形成下電極，而下電極是已圖案化的IZO膜(以下，可被稱為"IZO圖案")。
下電極是直線形狀IZO圖案，並具有100 nm的厚度及200 μm的線寬。
二氧化矽膜的形成
接著，在下電極形成的一側(離基板較遠的一側)，以下列條件藉由濺鍍而形成厚度為200 nm的二氧化矽膜。
形成二氧化矽膜以覆蓋幾乎下電極的整個表面；然而，在濺鍍中利用遮罩而使下電極的表面的一部份(用以提供電壓的終端所處的區域)暴露出來。
二氧化矽濺鍍條件
濺鍍裝置：RF磁控濺鍍裝置
濺鍍靶：3英寸二氧化矽濺鍍靶(純度：4N，由Furuuchi Chemical Corporation製造)
基板溫度：43℃
濺鍍功率：200 W，利用RF電源
壓力(加入氣體時)：0.16 Pa
所加入的氣體及流速：Ar=40 sccm；O2 =4.5 sccm
上電極的形成
鋁膜的形成
接著，在二氧化矽膜形成側(離基板較遠的一側)，以下列條件藉由濺鍍而形成厚度為200 nm的鋁膜。
鋁膜濺鍍條件
濺鍍裝置：DC磁控濺鍍裝置
濺鍍靶：3英寸鋁濺鍍靶(純度：4N，由Furuuchi Chemical Corporation製造)
基板溫度：室內溫度(20℃至37℃)
濺鍍功率：400 W，利用DC電源
壓力(加入氣體時)：0.34 Pa
所加入的氣體及流速：Ar=15 sccm
鋁膜的圖案化
接著，在上述已形成的鋁膜上，利用光阻AZ-5124E(品名，由Clariant製造)，以形成光阻圖案，其中光阻圖案用來形成上電極。
光阻圖案是直線形狀圖案並具有200 μm的線寬，且與下電極的直線形狀圖案垂直相交。
接著，以上述已形成的光阻圖案作為遮罩並以濕蝕刻液(由Kanto Kagaku製造的鋁蝕刻液)作為蝕刻劑，對鋁膜作濕蝕刻。
之後，利用光阻剝除液AZ-REMOVER(品名，由Clariant製造)來移除光阻圖案。
以此方式，形成上電極，而上電極是已圖案化的鋁膜。
上電極是直線形狀鋁圖案並具有200 nm的厚度及200 μm的線寬，且與下電極垂直相交(換言之，此圖案具有與下電極重疊的部份)。
以此方式，在基板上形成具有下電極、二氧化矽膜及上電極的電子裝置。二氧化矽膜形成於下電極上，上電極形成於二氧化矽膜上並具有與下電極重疊的部份。
量測及評估
對上述已形成的電子裝置作以下的量測及評估。
量測及評估的結果如表1所示。
下電極的邊緣部分的錐角的量測
以垂直於基板及垂直於下電極邊緣(圖案邊緣)的平面剖開上述已形成的電子裝置，並利用放大倍率為400,000的穿透式電子顯微鏡(transmission electron microscope,TEM)拍攝下電極的邊緣部分的橫截面影像。
利用TEM影像，量測下電極的邊緣部分橫截面的錐角。
在此，錐角是指兩直線之間的夾角，一條是連接下電極的邊緣的上端及下端的直線，另一條是對應於與基板接觸的下電極的表面的直線。
二氧化矽膜中的氫原子含量比例的量測
藉由氫前散射光譜法而量測上述已形成的電子裝置的二氧化矽膜中的氫原子含量比例。
結果如表1所示。
二氧化矽膜的折射率的量測
在650 nm的波長下利用光譜橢偏儀(品名：MASS-104FH，由FiveLab Co.，Ltd.製造)量測上述已形成的電子裝置的二氧化矽膜的折射率。
結果如表1所示。
漏電流的量測
利用半導體參數分析器4155C(品名，由Agilent製造)量測上述已形成的電子裝置中的漏電流。
在上電極及下電極之間施加10V的電壓時，在上電極及下電極之間所量測到的電流密度(A/cm2)為漏電流。
以上述條件，1.0×10-9 A/cm2 或更低的漏電流是在實際的容忍範圍內。
(實施例2)
電子裝置是以與實施例1相同的方式製造，除了實施例1中所使用的下電極換成鉬鈮膜並具有40 nm的厚度之外，而量測及評估的實施方式與實施例1的相同。
量測及評估的結果如表1所示。
以下將詳細說明實施例2中的形成下電極的方法。
下電極(鉬鈮膜)的形成
鉬鈮膜的形成
以下列條件在厚度為150 μm的PEN膜基板上濺鍍而形成厚度為40 nm的鉬鈮膜(品名：Q65FA，由Teijin DuPont Films Japan Ltd.製造)。
根據與實施例1中(IZO膜)所使用的相同方法來量測基板溫度。
鉬鈮膜濺鍍條件
濺鍍裝置：DC磁控濺鍍裝置
濺鍍靶：鉬鈮濺鍍靶的直徑為120 mm(純度：3N；所加入的鈮的量：5質量百分比；由Hitachi Metals Ltd.製造)
基板溫度：室內溫度(20℃至37℃)
濺鍍功率：300 W，利用DC電源
壓力(加入氣體時)：0.2 Pa
所加入的氣體及流速：Ar=58.5 sccm
鉬鈮膜的圖案化
接著，在上述已形成的鉬鈮膜上，利用光阻AZ-5124E(品名，由Clariant製造)，以形成光阻圖案，其中光阻圖案用來形成下電極。
光阻圖案是直線形狀圖案並具有200 μm的線寬。
接著，以上述已形成的光阻圖案作為遮罩並以鉬蝕刻液TSL(品名，由Hayashi Pure Chemical Industry Ltd.製造)作為蝕刻劑，對鉬鈮膜作濕蝕刻。
鉬鈮膜的濕蝕刻是在25℃的液溫進行。
之後，以光阻剝除液AZ-REMOVER(品名，由Clariant製造)移除光阻圖案。
以此方式，形成下電極，而下電極是已圖案化的鉬鈮膜(以下可被稱為"鉬鈮圖案")。
下電極是直線形狀鉬鈮圖案並具有40 nm的厚度及200 μm的線寬。
(對照用實施例1)
電子裝置是以與實施例1相同的方式形成，除了實施例1中用於IZO膜的濕蝕刻的蝕刻液換成稀釋兩倍的ITO-02(品名，由Kanto Kagaku製造)，而量測及評估的實施方式與實施例1的相同。
量測及評估的結果如表1所示。
ITO-02蝕刻液是硝酸及鹽酸的水混合溶液。
(對照用實施例2)
電子裝置是以與實施例1相同的方式製造，除了二氧化矽濺鍍條件中的壓力(加入氣體時)由實施例1中的0.16 Pa換成0.4 Pa，而量測及評估的實施方式與實施例1的相同。
量測及評估的結果如表1所示。
(對照用實施例3)
電子裝置是以與實施例1相同的方式形成，除了用於IZO膜的濕蝕刻的蝕刻液換成稀釋兩倍的ITO-02(品名，由Kanto Kagaku製造)，而且二氧化矽濺鍍條件中的壓力(加入氣體時)由0.16 Pa換成0.4 Pa，而量測及評估的實施方式與實施例1的相同。
量測及評估的結果如表1所示。
如表1所示，在實施例1及2中，當下電極的邊緣部分橫截面的錐角等於或小於60°，且在650 nm的波長下二氧化矽膜的折射率n等於或小於1.475，漏電流會降低。
相對地，對照用實施例1中的下電極的邊緣部分橫截面的錐角超過60°，而對照用實施例2中在650 nm的波長下二氧化矽膜的折射率n超過1.475，而對照用實施例3中的下電極的邊緣部分橫截面的錐角超過60°且在650 nm的波長下二氧化矽膜的折射率n超過1.475，在這些對照用實施例中的漏電流會增加。
上述實施例中，本發明之電子裝置之實施例中說明在下電極及上電極之間配置二氧化矽膜的電容器組態。然而，本發明之電子裝置並不以電容器為限。
例如，以下電極作為閘極並以上電極作為源極及汲極，更在二氧化矽膜及上電極之間的區域(或二氧化矽膜及上電極上)形成半導體層，以製造底閘極薄膜電晶體。
另一方面，以下電極作為源極及汲極並以上電極作為閘極，更在下電極及二氧化矽膜之間的區域形成半導體層(或在下電極之下(比下電極及二氧化矽膜更靠近基板的位置))，以製造頂閘極薄膜電晶體。
無論在何種情況下，能夠得到漏電流(關閉狀態電流)受到降低並具有良好的電晶體特性的薄膜電晶體，例如是高開啟/關閉比例(開啟狀態電流/關閉狀態電流比例)的電晶體特性。
以上述薄膜電晶體、電容或類似組件來組成顯示裝置時，能夠得到具有良好的顯示品質且漏電流受到降低的顯示裝置。
此外，由於本發明中漏電流受到降低的電子裝置能在等於或小於200℃的低溫下被形成，在電子裝置中的塑膠基板上形成多個膜，因而能得到具有良好漏電流特性的軟性電子裝置。
還有，本發明應用於TFT的下電極、閘極絕緣膜及上電極時，能夠在塑膠基板上形成具有良好的顯示品質的液晶顯示裝置、有機電致發光顯示裝置或類似裝置。
換言之，根據本發明，利用塑膠基板能夠製造軟性顯示裝置。
根據本發明，提供能在低溫情況下製造且漏電流受到降低的電子裝置，並提供製造此電子裝置的方法。
根據本發明，提供能在低溫情況下製造並具有良好的顯示品質的顯示裝置。
本發明之實施例包括以下說明，但不以此為限。
<1>一種電子裝置，包括：基板；下電極，配置於基板上並具有邊緣部分橫截面，其中邊緣部分橫截面的錐角等於或小於60°；二氧化矽膜，配置於下電極上，二氧化矽膜包括比例等於或小於3原子百分比的氫原子，並在650 nm的波長下二氧化矽膜的折射率等於或小於1.475；以及上電極，配置於二氧化矽膜上並具有與下電極重疊的部份。
<2>根據<1>所述之電子裝置，其中下電極包括氧化物導電膜。
<3>一種電子裝置的製造方法，此方法包括：在基板上形成下電極，其中下電極具有邊緣部分橫截面，邊緣部分橫截面的錐角等於或小於60°；藉由濺鍍而在下電極上形成絕緣膜；在絕緣膜上形成上電極，其中上電極具有與下電極重疊的部份。
<4>根據<3>所述之電子裝置的製造方法，其中，在形成絕緣膜的步驟中，在等於或小於200℃的基板溫度下形成絕緣膜。
<5>根據<3>所述之電子裝置的製造方法，其中絕緣膜包括二氧化矽膜，在650 nm的波長下二氧化矽膜的折射率等於或小於1.475。
<6>根據<3>所述之電子裝置的製造方法，其中下電極包括氧化物導電膜。
<7>一種顯示裝置，包括根據<1>或<2>所述之電子裝置。
若在此說明書所提及的所有出版物、專利申請及技術標準明確並各別指出其可作為本說明書之參考，則本說明書之範圍包括這些出版物、專利申請及技術標準。
θ．．．錐角
P．．．上端
Q．．．下端
10．．．基板
12、22、32G、42G、56S、56D、66S、66D．．．下電極
20、240．．．電容
24、34、44、54、64．．．二氧化矽膜
26、36S、36D、46S、46D、52G、62G．．．上電極
30、40、50、60、230．．．薄膜電晶體
38、48、58、68．．．半導體層
200．．．液晶顯示裝置
210．．．閘極線
220．．．汲極線
250．．．液晶
圖1繪示下電極的邊緣部分橫截面的錐角之一實施例。
圖2繪示下電極的邊緣部分橫截面的錐角之另一實施例。
圖3繪示下電極的邊緣部分橫截面的錐角之另一實施例。
圖4繪示為根據第一本發明之實施例之電子裝置之橫截面示意圖。
圖5繪示為根據第二本發明之實施例之電子裝置之橫截面示意圖。
圖6繪示為根據第三本發明之實施例之電子裝置之橫截面示意圖。
圖7繪示為根據第四本發明之實施例之電子裝置之橫截面示意圖。
圖8繪示為根據第一本發明之實施例之電子裝置之橫截面示意圖。
圖9繪示為本發明之顯示裝置之實施例之結構示意圖。
10．．．基板
20．．．電容
22．．．下電極
24．．．二氧化矽膜
26．．．上電極

Claims (7)

  1. 一種電子裝置，包括：基板；下電極，配置於所述基板上並具有邊緣部分橫截面，其中所述邊緣部分橫截面的錐角等於或大於25°且等於或小於60°；二氧化矽膜，配置於所述下電極上，所述二氧化矽膜包括比例等於或小於3原子百分比的氫原子，並在650nm的波長下所述二氧化矽膜的折射率等於或小於1.475；以及上電極，配置於所述二氧化矽膜上並具有與所述下電極重疊的部份。
  2. 如申請專利範圍第1項所述之電子裝置，其中所述下電極包括作為非晶氧化物導電膜的銦鋅氧化物。
  3. 一種電子裝置的製造方法，包括：在基板上形成下電極，其中所述下電極具有邊緣部分橫截面，所述邊緣部分橫截面的錐角等於或大於25°且等於或小於60°；藉由濺鍍而在所述下電極上形成作為絕緣膜的二氧化矽膜，所述二氧化矽膜包括比例等於或小於3原子百分比的氫原子，並在650nm的波長下所述二氧化矽膜的折射率等於或小於1.475；在所述絕緣膜上形成上電極，其中所述上電極具有與所述下電極重疊的部份。
  4. 如申請專利範圍第3項所述之電子裝置的製造方法，其中，在形成所述絕緣膜的步驟中，藉由使用二氧化矽濺鍍靶的RF磁控濺鍍，在0.05Pa至0.3Pa的壓力、氧濃度為5體積百分比至20體積百分比且等於或小於200℃的基板溫度的條件下形成所述絕緣膜。
  5. 如申請專利範圍第3項所述之電子裝置的製造方法，其中在形成所述下電極的步驟與形成所述絕緣膜的步驟之間，更包括氧化所述下電極的邊緣部分而絕緣的步驟。
  6. 如申請專利範圍第3項所述之電子裝置的製造方法，其中所述下電極包括作為非晶氧化物導電膜的銦鋅氧化物。
  7. 一種顯示裝置，包括如申請專利範圍第1項或第2項所述之電子裝置。
TW99110750A 2009-04-08 2010-04-07 電子裝置、其製造方法以及顯示裝置 TWI472038B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009093693A JP2010245366A (ja) 2009-04-08 2009-04-08 電子素子及びその製造方法、並びに表示装置

Publications (2)

Publication Number Publication Date
TW201041145A TW201041145A (en) 2010-11-16
TWI472038B true TWI472038B (zh) 2015-02-01

Family

ID=42933656

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99110750A TWI472038B (zh) 2009-04-08 2010-04-07 電子裝置、其製造方法以及顯示裝置

Country Status (3)

Country Link
US (1) US8680526B2 (zh)
JP (1) JP2010245366A (zh)
TW (1) TWI472038B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102314A1 (en) * 2011-01-28 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
JP5694840B2 (ja) * 2011-04-20 2015-04-01 富士フイルム株式会社 有機撮像素子および有機撮像素子の製造方法
JP6134230B2 (ja) * 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103715266A (zh) * 2013-12-25 2014-04-09 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板的制造方法及显示器件
US9496415B1 (en) 2015-12-02 2016-11-15 International Business Machines Corporation Structure and process for overturned thin film device with self-aligned gate and S/D contacts
KR20190076844A (ko) * 2017-12-22 2019-07-02 주식회사 엘지화학 투명 전도성막의 제조방법
GB2581952B (en) 2019-01-23 2023-06-21 X Fab Dresden Gmbh & Co Kg A high voltage device
WO2020257962A1 (en) * 2019-06-24 2020-12-30 Texas Instruments Incorporated Switching converter with multiple drive stages and related modes
CN111524903B (zh) * 2020-04-23 2023-03-28 深圳市华星光电半导体显示技术有限公司 Goa阵列基板及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20020160554A1 (en) * 2001-02-16 2002-10-31 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2005036250A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd スパッタ装置
US20080182358A1 (en) * 2007-01-26 2008-07-31 Cowdery-Corvan Peter J Process for atomic layer deposition

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3037744A1 (de) * 1980-10-06 1982-05-19 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik
JPS5833870A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
JPS5933880A (ja) * 1982-08-19 1984-02-23 Nec Corp 半導体装置の製造方法
JP2513023B2 (ja) * 1988-10-24 1996-07-03 三菱電機株式会社 電界効果型半導体装置およびその製造方法
JP2652267B2 (ja) * 1990-10-29 1997-09-10 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
DE69125886T2 (de) 1990-05-29 1997-11-20 Semiconductor Energy Lab Dünnfilmtransistoren
JP3130661B2 (ja) 1992-07-27 2001-01-31 ティーディーケイ株式会社 薄膜トランジスタ及びその製造方法
JPH0864829A (ja) * 1994-08-24 1996-03-08 Hitachi Ltd 半導体装置とこれを用いた液晶表示装置
TW321731B (zh) 1994-07-27 1997-12-01 Hitachi Ltd
JPH10125906A (ja) * 1996-10-18 1998-05-15 Rohm Co Ltd 半導体装置及びその製造方法
US6445004B1 (en) * 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
JPH10256394A (ja) * 1997-03-12 1998-09-25 Internatl Business Mach Corp <Ibm> 半導体構造体およびデバイス
US6015991A (en) * 1997-03-12 2000-01-18 International Business Machines Corporation Asymmetrical field effect transistor
JP3482856B2 (ja) * 1998-01-26 2004-01-06 株式会社日立製作所 液晶表示装置およびその製造方法
US6541294B1 (en) * 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6211040B1 (en) * 1999-09-20 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Two-step, low argon, HDP CVD oxide deposition process
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2003086715A (ja) 2001-09-10 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6800563B2 (en) * 2001-10-11 2004-10-05 Ovonyx, Inc. Forming tapered lower electrode phase-change memories
US6731064B2 (en) * 2001-11-20 2004-05-04 International Business Machines Corporation Yield enchancement pixel structure for active matrix organic light-emitting diode displays
JP2003298059A (ja) * 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
EP1352986B8 (en) * 2002-04-04 2009-03-04 Tosoh Corporation Quartz glass thermal sprayed parts and method for producing the same
KR100741962B1 (ko) * 2003-11-26 2007-07-23 삼성에스디아이 주식회사 평판표시장치
KR20050052029A (ko) * 2003-11-28 2005-06-02 삼성에스디아이 주식회사 박막트랜지스터
JP2005285830A (ja) * 2004-03-26 2005-10-13 Dainippon Printing Co Ltd ゲート絶縁膜の形成方法及び薄膜トランジスタの製造方法並びに薄膜トランジスタ
US7512167B2 (en) * 2004-09-24 2009-03-31 Sanyo Electric Co., Ltd. Integrated semiconductor laser device and method of fabricating the same
US7274040B2 (en) * 2004-10-06 2007-09-25 Philips Lumileds Lighting Company, Llc Contact and omnidirectional reflective mirror for flip chipped light emitting devices
JP4959147B2 (ja) * 2005-04-13 2012-06-20 富士フイルム株式会社 画像表示装置
US7968888B2 (en) * 2005-06-08 2011-06-28 Panasonic Corporation Solid-state image sensor and manufacturing method thereof
JP5207583B2 (ja) * 2005-07-25 2013-06-12 キヤノン株式会社 放射線検出装置および放射線検出システム
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7582969B2 (en) * 2005-08-26 2009-09-01 Innovative Micro Technology Hermetic interconnect structure and method of manufacture
WO2007026783A1 (ja) * 2005-09-01 2007-03-08 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及び透明電極
JP4981283B2 (ja) 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP2007095989A (ja) * 2005-09-29 2007-04-12 Dainippon Printing Co Ltd 薄膜トランジスタの製造方法
JP2007200976A (ja) * 2006-01-24 2007-08-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5084160B2 (ja) 2006-03-20 2012-11-28 キヤノン株式会社 薄膜トランジスタ及び表示装置
JP2007335472A (ja) 2006-06-12 2007-12-27 Nippon Telegr & Teleph Corp <Ntt> 金属酸化物素子及びその製造方法
US20080173903A1 (en) * 2006-12-28 2008-07-24 Fujifilm Corporation Solid-state image pickup element
JP5354862B2 (ja) 2007-02-19 2013-11-27 キヤノン株式会社 アモルファス絶縁体膜及び薄膜トランジスタ
KR100809440B1 (ko) * 2007-03-09 2008-03-05 한국전자통신연구원 ｎ-형 및 ｐ-형 ＣＩＳ를 포함하는 박막트랜지스터 및 그제조방법
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2011501360A (ja) * 2007-10-15 2011-01-06 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 溶液処理された電子デバイス
US7635864B2 (en) * 2007-11-27 2009-12-22 Lg Electronics Inc. Organic light emitting device
JP5288823B2 (ja) * 2008-02-18 2013-09-11 キヤノン株式会社 光電変換装置、及び光電変換装置の製造方法
TWI373680B (en) * 2008-10-06 2012-10-01 Au Optronics Corp Fabricating method of pixel structure
US8604405B2 (en) * 2009-03-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated image sensor device with refractive index dependent layer thicknesses and method of forming the same
WO2011140355A2 (en) * 2010-05-07 2011-11-10 Applied Materials, Inc. Oxide nitride stack for backside reflector of solar cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20020160554A1 (en) * 2001-02-16 2002-10-31 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2005036250A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd スパッタ装置
US20080182358A1 (en) * 2007-01-26 2008-07-31 Cowdery-Corvan Peter J Process for atomic layer deposition

Also Published As

Publication number Publication date
US8680526B2 (en) 2014-03-25
US20100258806A1 (en) 2010-10-14
JP2010245366A (ja) 2010-10-28
TW201041145A (en) 2010-11-16

Similar Documents

Publication Publication Date Title
TWI472038B (zh) 電子裝置、其製造方法以及顯示裝置
KR101549797B1 (ko) 전계 효과형 트랜지스터의 제조 방법, 그리고 전계 효과형 트랜지스터, 표시 장치, 이미지 센서 및 x 선 센서
CN102820324B (zh) 具有多层栅极绝缘层的石墨烯电子器件
JP6338361B2 (ja) 半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子
JP5099739B2 (ja) 薄膜トランジスタ及びその製法
JP5015473B2 (ja) 薄膜トランジスタアレイ及びその製法
JP6311901B2 (ja) 薄膜トランジスタ及び有機ｅｌ表示装置
JP6142331B2 (ja) 薄膜半導体装置、有機ｅｌ表示装置、及びそれらの製造方法
JP5512144B2 (ja) 薄膜トランジスタ及びその製造方法
KR101792258B1 (ko) 박막 트랜지스터 및 그 제조 방법
WO2017013691A1 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
WO2012057020A1 (ja) 薄膜トランジスタおよびその製造方法
JP2012028481A (ja) 電界効果型トランジスタ及びその製造方法
KR101687468B1 (ko) 박막 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서, x 선 센서 그리고 x 선 디지털 촬영 장치
JP6331052B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
WO2014196107A1 (ja) 薄膜トランジスタ素子とその製造方法及び表示装置
TWI460856B (zh) 電子元件及其製造方法
JP6142300B2 (ja) 薄膜トランジスタの製造方法
TWI508171B (zh) 半導體元件結構及其製造方法
TWI470808B (zh) 半導體元件及其製作方法
KR20160137129A (ko) 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법
JP2011258804A (ja) 電界効果型トランジスタ及びその製造方法
JP2016111104A (ja) 薄膜半導体基板の製造方法
JP2011146525A (ja) 電界効果型トランジスタの製造方法、表示装置の製造方法、ｘ線撮像装置の製造方法及び光センサの製造方法
WO2013021760A1 (ja) 有機トランジスタ及びその製造方法