KR101792258B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

신뢰성 및 재현성이 우수함과 함께, 수율이 높고 생산성이 우수한 박막 트랜지스터 및 그 제조 방법을 제공한다.
박막 트랜지스터의 제조 방법은, 기판 상에 게이트 전극을 형성하는 공정과, 게이트 전극을 덮어 기판 상에 제 1 절연막을 형성하고, 제 1 절연막 상에 산화물 반도체막을 형성하고, 산화물 반도체막 상에 제 2 절연막을 형성하여, 제 1 절연막, 산화물 반도체막 및 제 2 절연막으로 이루어지는 적층체를 얻는 공정과, 적층체의 제 1 절연막, 산화물 반도체막 및 제 2 절연막을 패터닝하여, 각각 게이트 절연층, 활성층 및 채널 보호층을 형성하는 공정과, 소스 전극 및 드레인 전극을 형성하는 공정을 갖는다. 제 1 절연막, 산화물 반도체막 및 제 2 절연막은, 대기에 노출되지 않고 연속하여 형성된다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히, 신뢰성 및 재현성이 우수함과 함께, 수율이 높고 생산성이 우수한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 박막 트랜지스터, 특히 전계 효과형 트랜지스터는, 반도체 메모리 집적 회로, 고주파 신호 증폭 소자 등으로서 널리 사용되고 있다.
또, 액정 표시 장치 (LCD), 일렉트로루미네선스 표시 장치 (EL), 필드 에미션 디스플레이 (FED) 등의 평면 박형 화상 표시 장치 (Flat ㎩nel Display : FPD) 의 스위칭 소자로서 전계 효과형 트랜지스터 중, 박막 트랜지스터 (이하, TFT 라고도 한다) 가 사용되고 있다. 평면 박형 화상 표시 장치 (이하, FPD 라고 한다) 에 사용되는 TFT 는, 유리 기판 상에 활성층으로서 비정질 실리콘 박막 또는 다결정 실리콘 박막이 형성되어 있다.
상기 서술한 비정질 실리콘 박막 또는 다결정 실리콘 박막을 활성층에 사용하는 TFT 는, 비교적 고온의 열 공정을 필요로 한다. 이 때문에, 유리 기판은 사용할 수 있지만, 내열성이 낮은 수지제 기판을 사용하는 것은 곤란하다.
또, FPD 에 대해 한층 더한 박형화, 경량화, 내파손성이 요구되고 있어, 유리 기판 대신에 경량이며 가요성이 있는 수지제의 기판을 사용하는 것도 검토되고 있다. 이 때문에, 저온에서의 성막이 가능한 비정질 산화물 반도체, 예를 들어, In-Ga-Zn-O 계의 아모르퍼스 산화물을 사용한 TFT 의 개발이 활발하게 실시되고 있다 (예를 들어, 특허문헌 1, 2 참조).
특허문헌 1 에는, 제 1 절연체와, 적어도 Zn, Ga, In 중 어느 일 원소를 함유하는 비정질 산화물인 산화물 반도체막과, 제 2 절연체를 이 순서로 갖는 적층 구조를 구비하고, 산화물 반도체막에 의해 활성층이 구성된 박막 디바이스가 개시되어 있다. 이 특허 문헌 1 에 있어서, 산화물 반도체막은 제 1 절연체와의 계면에 위치하는 부분인 제 1 계면층과, 제 2 절연체와의 계면에 위치하는 부분인 제 2 계면층 중 적어도 어느 일방의 산소 공공 (空孔) 밀도가 산화물 반도체막에 있어서 제 1 및 제 2 계면층 이외의 부분인 벌크층의 산소 공공 밀도보다 작다. 또, 특허문헌 1 에는, 제 1 계면층 및 제 2 계면층의 산소 공공 밀도가 벌크층의 산소 공공 밀도보다 작은 것이 개시되어 있다.
또한, 특허문헌 1 에 있어서는, 제 1 절연체 상에 산화물 반도체막을 형성하는 공정과 산화물 반도체막 상에 제 2 절연체를 형성하는 공정을 실시함으로써, 제 1 절연체, 산화물 반도체막 및 제 2 절연체를 포함하는 적층 구조를 구비하고, 산화물 반도체막에 의해 활성층이 구성된 박막 디바이스를 제조하는 방법이 개시되어 있다. 이 특허문헌 1 에 있어서, 제 1 절연체, 제 2 절연체 및 산화물 반도체막의 성막 공정과는 별도로, 산화성 처리를 실시함으로써, 산화물 반도체막에 있어서, 상기 제 1 절연체와의 계면에 위치하는 부분인 제 1 계면층과, 제 2 절연체와의 계면에 위치하는 부분인 제 2 계면층 중 적어도 어느 일방의 산소 공공 밀도를, 산화물 반도체막에 있어서 제 1 및 제 2 계면층 이외의 부분인 벌크층의 산소 공공 밀도보다 작게 하고 있다.
또, 특허문헌 1 에 있어서, 박막 디바이스의 적층 구조는, 게이트 금속막과, 제 1 절연체로서의 게이트 절연막과, 산화물 반도체막과, 소스·드레인 금속막과, 제 2 절연체로서의 보호 절연막을 이 순서로 성막함으로써 형성되는 것이다. 이 박막 디바이스의 적층 구조를 형성할 때, 게이트 절연막의 성막 후에, 산화성 처리와, 산화물 반도체막의 성막을 대기에 노출하지 않고, 이 순서로 연속하여 실시한다.
특허문헌 2 에는, In 또는 Zn 을 함유하는 아모르퍼스 산화물막의 채널층을 갖는 전계 효과형 트랜지스터에 있어서, 아모르퍼스 산화물막이 1016/㎤ 이상 1020/㎤ 이하인 수소 원자 또는 중수소 원자를 함유하는 전계 효과형 트랜지스터가 개시되어 있다.
이 전계 효과형 트랜지스터는, 예를 들어, 게이트 전극을 형성하는 공정과, 게이트 절연층을 형성하는 공정과, 소스 전극 및 드레인 전극을 형성하는 공정과, 수소 원자를 함유하는 가스 (단, 수증기를 제외한다) 와 산소 가스를 성막 장치 내에 소정의 분압으로 도입하면서, 아모르퍼스 산화물로 이루어지는 채널층을 형성하는 공정 등에 의해 제조된다.
일본 공개특허공보 2008-42088호 일본 공개특허공보 2007-103918호
APPLIED PHYSICS LETTERS 90, 192101 2007 APPLIED PHYSICS LETTERS 92, 072104 2008
특허문헌 1 에 있어서는, 활성층을 구성하는 산화물 반도체막의 성막 후, 대기 개방한 후에, 원하는 형상으로 패터닝한다. 이 경우, 활성층의 백 채널은 대기에 노출되거나, 또는 패터닝 시에 에칭액 등에 노출된다. 이 때문에, 백 채널은, 수분의 흡착, 산소 흡착, 또는 오염 불순물 원소의 혼입의 우려가 있다는 문제가 있다. 이와 같이, 백 채널 표면에 산소, 수분 등이 흡착된 경우, 트랜지스터 특성이 변화하는 것이 알려져 있다 (비특허문헌 1, 2 참조). 이로써, 특허문헌 1 에는, 신뢰성 및 재현성이 떨어진다는 문제점이 있다.
또, 특허문헌 2 는, 1016/㎤ 이상 1020/㎤ 이하의 수소 원자 또는 중수소 원자의 아모르퍼스 산화물막을 갖고, 이로써, 히스테리시스를 저감시키고 있다. 그러나, 특허문헌 2 에 있어서는, 아모르퍼스 산화물막 (채널층) 에 수소를 첨가하기 위해서, 수소 원자를 함유하는 가스 (단, 수증기를 제외한다) 와 산소 가스를 성막 장치 내에 소정의 분압으로 도입할 필요가 있어 공정이 번잡하게 됨과 함께, 공정수가 증가한다는 문제점이 있다.
본 발명의 목적은, 상기 종래 기술에 기초하는 문제점을 해소하고, 신뢰성 및 재현성이 우수함과 함께, 수율이 높고 생산성이 우수한 박막 트랜지스터 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 1 양태는, 기판 상에, 적어도 게이트 전극, 게이트 절연층, 채널층으로서 기능하는 활성층, 상기 활성층의 채널 영역을 덮는 채널 보호층, 소스 전극, 및 드레인 전극이 형성된 박막 트랜지스터의 제조 방법으로서, 상기 기판 상에 상기 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 덮어 상기 기판 상에 제 1 절연막을 형성하고, 상기 제 1 절연막 상에 산화물 반도체막을 형성하고, 상기 산화물 반도체막 상에 제 2 절연막을 형성하여, 상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막으로 이루어지는 적층체를 얻는 공정과, 상기 적층체의 상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막을 패터닝하여, 각각 상기 게이트 절연층, 상기 활성층 및 상기 채널 보호층을 형성하는 공정과, 상기 소스 전극 및 상기 드레인 전극을 형성하는 공정을 갖고, 상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막은, 대기에 노출되지 않고 연속하여 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명에 있어서는, 상기 채널 보호층, 상기 활성층 및 상기 게이트 절연층을 형성하는 공정은, 상기 적층체의 상기 제 2 절연막을 패터닝하여 상기 채널 보호층을 형성하는 공정과, 상기 제 1 절연막을 패터닝하여 상기 게이트 절연층을 형성하는 공정과, 상기 산화물 반도체막을 패터닝하여 상기 활성층을 형성하는 공정을 구비하는 것이 바람직하다.
또, 상기 소스 전극 및 상기 드레인 전극을 형성하는 공정은, 상기 기판 상에 도전막을 형성하고, 상기 도전막 상에 레지스트 패턴을 형성하고, 산의 에칭액을 사용하여, 상기 채널 보호층을 에칭 스토퍼로 하여 상기 도전막을 에칭하는 공정을 구비하는 것이 바람직하다.
또한, 상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막은, 스퍼터법에 의해 형성되는 것이 바람직하다.
또한, 상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막은, 배압이 10 × 10-4 ㎩ 이하에서 형성되는 것이 바람직하다.
또, 상기 제 2 절연막은, 산소 가스와 아르곤의 혼합비가 0.1 ％ 이상 10 ％ 미만의 조건으로 형성되는 것이 바람직하다.
또한, 상기 제 2 절연막은 Ga 의 산화물막으로 이루어지고, 상기 채널 보호층을 형성하는 공정은, 상기 Ga 의 산화물막을 형성하는 공정과, 이 상기 Ga 의 산화물막 상에 레지스트막을 형성하는 공정과, 상기 레지스트막에 있어서 적어도 상기 채널 영역의 일부를 패턴부로 하고, 그 이외의 부분을 비패턴부로 하는 공정과, 알칼리 용액을 사용하여 상기 비패턴부를 제거하고 패턴 형성하는 공정을 구비하고, 상기 패턴 형성 공정에 있어서, 상기 비패턴부를 제거할 때에 상기 비패턴부 하(下)의 상기 Ga 의 산화물막이 상기 알칼리 용액에 의해 제거되어 상기 채널 보호층이 형성되는 것이 바람직하다.
본 발명의 제 2 양태는, 기판 상에, 적어도 게이트 전극, 게이트 절연층, 채널층으로서 기능하는 활성층, 상기 활성층의 채널 영역을 덮는 채널 보호층, 소스 전극, 및 드레인 전극이 형성된 박막 트랜지스터로서, 상기 활성층 상에 상기 채널 보호층이 형성되어 있고, 상기 채널 보호층 및 상기 활성층 내의 수소 농도는, 상기 채널 보호층으로부터 상기 활성층을 향해 감소하고 있어, 상기 채널 보호층과 상기 활성층의 상기 계면 근방의 수소 농도 프로파일은 극소치 및 극대치를 갖고,상기 채널 보호층과 상기 활성층의 계면 근방에 있어서 상기 수소 농도 프로파일의 미분치는 부 (負) 에서 정 (正) 으로 변화함과 함께, 상기 계면 근방에 있어서의 상기 미분치의 차는 1 × 1020 이상인 것을 특징으로 하는 박막 트랜지스터를 제공하는 것이다.
이 경우, 상기 활성층 내의 상기 수소 농도는, 1021 atoms/㎤ 이상인 것이 바람직하다.
또, 상기 활성층 상에 상기 채널 보호층을 개재시켜 상기 소스 전극 및 상기 드레인 전극이 형성되어 있는 것이 바람직하다.
또, 상기 활성층은, 비정질 반도체를 주성분으로 하는 것이 바람직하고, 이 경우, 상기 활성층은, In, Ga 및 Zn 을 함유하는 아모르퍼스 산화물 반도체로 구성되는 것이 바람직하다.
본 발명의 박막 트랜지스터의 제조 방법에 의하면, 게이트 절연층이 되는 제 1 절연막, 활성층이 되는 산화물 반도체막 및 채널 보호층이 되는 제 2 절연막을, 대기에 노출시키지 않고 연속하여 형성함으로써, 활성층과 채널 보호층의 계면에 불순물이 들어가는 것이 억제되고, 활성층에 있어서의 수분, 산소, 불순물 등의 영향이 억제할 수 있어, 역치의 시프트가 억제된다. 이로써, 양호한 특성을 갖는 박막 트랜지스터를 재현성 좋게, 또한 높은 수율로 제조할 수 있다.
본 발명의 박막 트랜지스터에 의하면, 채널 보호층 및 활성층 내의 수소 농도가 채널 보호층으로부터 활성층을 향해 감소하고 있어, 채널 보호층과 활성층의 계면 근방의 수소 농도 프로파일이 극소치 및 극대치를 갖고, 채널 보호층과 활성층의 계면 근방에 있어서 수소 농도 프로파일의 미분치가 부에서 정으로 변화함과 함께, 계면 근방에 있어서의 미분치의 차를 1 × 1020 이상으로 함으로써, 양호한 TFT 특성을 나타내고, 장기 신뢰성을 높게 할 수 있다.
도 1 은 본 발명의 제 1 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도.
도 2(a) 는, 세로축에 수소 농도를 취하고, 가로축에 깊이를 취하여, 게이트 절연층, 활성층 및 채널 보호층에 있어서의 수소 농도의 분포를 나타내는 그래프이고, 도 2(b) 는, 도 2(a) 의 주요부를 확대하여 나타내는 그래프이고, 도 2(c) 는, 도 2(b) 에 나타내는 곡선의 미분치를 나타내는 그래프.
도 3(a) ∼ (g) 는, 본 발명의 제 1 실시형태에 관련된 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도.
도 4 는 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도.
도 5(a) ∼ (f) 는, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도.
도 6 은 본 발명의 제 3 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도.
도 7 은 본 발명의 제 4 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도.
도 8(a) ∼ (g) 는, 비교예 1 의 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도.
이하에, 첨부 도면에 나타내는 바람직한 실시형태에 기초하여, 본 발명의 박막 트랜지스터 및 그 제조 방법을 상세하게 설명한다.
도 1 은, 본 발명의 제 1 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도이다.
도 1 에 나타내는 박막 트랜지스터 (이하, 단순히, 트랜지스터라고 한다) (10) 는 전계 효과형 트랜지스터의 일종으로, 기판 (12) 과, 게이트 전극 (14) 과, 게이트 절연층 (16) 과, 채널층으로서 기능하는 활성층 (18) 과, 채널 보호층 (20) 과, 소스 전극 (22) 과, 드레인 전극 (24) 과, 평탄화층 (26) 을 갖는 것이다. 이 트랜지스터 (10) 는, 게이트 전극 (14) 에 전압을 인가하여, 활성층 (18) 의 채널 영역 (C) 에 흐르는 전류를 제어하고, 소스 전극 (22) 과 드레인 전극 (24) 사이의 전류를 스위칭하는 기능을 갖는 액티브 소자이다. 도 1 에 나타내는 트랜지스터 (10) 는, 일반적으로 보텀 게이트 탑 컨택트 구조로 불리는 것이다.
트랜지스터 (10) 에 있어서는, 기판 (12) 의 표면 (12a) 에 게이트 전극 (14) 이 형성되어 있고, 이 게이트 전극 (14) 을 덮도록 하여 기판 (12) 의 표면 (12a) 에 게이트 절연층 (16) 이 형성되어 있다. 이 게이트 절연층 (16) 의 표면 (16a) 에 활성층 (18) 이 형성되어 있다. 이 활성층 (18) 의 표면 (18a) 에, 활성층 (18) 의 채널 영역 (C) 을 덮는 채널 보호층 (20) 이 형성되어 있다. 활성층 (18) 의 표면 (18a) 에 채널 보호층 (20) 을 개재시켜 소스 전극 (22) 및 드레인 전극 (24) 이 형성되어 있다.
활성층 (18) 의 표면 (18a) 및 채널 보호층 (20) 의 표면 (20a) 의 일부를 덮도록 하여 게이트 절연막 (16) 의 표면 (16a) 에 소스 전극 (22) 이 형성되어 있다. 또, 이 소스 전극 (22) 과 쌍을 이루는 드레인 전극 (24) 이, 활성층 (18) 의 표면 (18a) 및 채널 보호층 (20) 의 표면 (20a) 의 일부를 덮도록 하여 게이트 절연막 (16) 의 표면 (16a) 에, 소스 전극 (22) 과 대향하여 형성되어 있다. 즉, 소스 전극 (22) 및 드레인 전극 (24) 은, 채널 보호층 (20) 의 표면 (20a) 의 상방을 비우고, 활성층 (18) 의 표면 (18a) 및 채널 보호층 (20) 의 표면 (20a) 의 일부를 덮도록 하여 형성되어 있다. 소스 전극 (22), 채널 보호층 (20) 및 드레인 전극 (24) 을 덮도록 하여 평탄화층 (26) 이 형성되어 있다.
트랜지스터 (10) 에 있어서, 기판 (12) 은 특별히 한정되는 것은 아니다. 기판 (12) 에는, 예를 들어, 유리 및 YSZ (지르코니아 안정화 이트륨) 등의 무기 재료를 사용할 수 있다. 또, 기판 (12) 에는, 폴리에틸렌테레프탈레이트 (PET), 폴리부틸렌테레프탈레이트 (PBT), 폴리에틸렌나프탈레이트 (PEN) 등의 폴리에스테르, 폴리스티렌, 폴리카보네이트, 폴리에테르술폰 (PES), 폴리알릴레이트, 알릴디글리콜카보네이트, 폴리이미드 (PI), 폴리시클로올레핀, 노르보르넨 수지, 폴리(클로로트리플루오로에틸렌) 등의 합성 수지 등, 액정 폴리머 (LCP) 의 유기 재료도 사용할 수 있다.
기판 (12) 에 유리를 사용하는 경우, 유리로부터의 용출 이온을 줄이기 위해, 무알칼리 유리를 사용하는 것이 바람직하다. 또한, 기판 (12) 에 소다 라임 유리를 사용하는 경우에는, 실리카 등의 배리어 코트를 실시한 것을 사용하는 것이 바람직하다.
또, 기판 (12) 에, 유기 재료를 사용한 경우, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 및 저흡습성 등이 우수한 것이 바람직하다.
기판 (12) 에는, 가요성 기판을 사용할 수도 있다. 이 가교성 기판은, 두께를 50 ㎛ ∼ 500 ㎛ 로 하는 것이 바람직하다. 이것은, 가요성 기판의 두께가 50 ㎛ 미만에서는, 기판 자체가 충분한 평탄성을 유지하기가 어렵기 때문이다. 또, 가요성 기판의 두께가 500 ㎛ 를 초과하면, 기판 자체의 가요성이 부족해져, 기판 자체를 자유롭게 구부리는 것이 곤란해지기 때문이다.
여기서, 본 발명에 있어서, 가요성 기판이란, 이하에 나타내는 재료 및 구성의 유기계 기판 및 금속계 기판이다.
가요성 기판을 구성하는 유기계 기판으로는, 예를 들어, 포화 폴리에스테르 (PET) 계 수지 기판, 폴리에틸렌나프탈레이트 (PEN) 수지 기판, 가교 푸마르산 디에스테르계 수지 기판, 폴리카보네이트 (PC) 계 수지 기판, 폴리에테르술폰 (PES) 수지 기판, 폴리술폰 (PSF, PSU) 수지 기판, 폴리알릴레이트 (PAR) 수지 기판, 고리형 폴리올레핀 (COP, COC) 수지 기판, 셀룰로오스계 수지 기판, 폴리이미드 (PI) 수지 기판, 폴리아미드이미드 (PAI) 수지 기판, 말레이미드-올레핀 수지 기판, 폴리아미드 (PA) 수지 기판, 아크릴계 수지 기판, 불소계 수지 기판, 에폭시계 수지 기판, 실리콘계 수지 필름 기판, 폴리벤즈아졸계 수지 기판, 에피술피드 화합물에 의한 기판, 액정 폴리머 (LCP) 기판, 시아네이트계 수지 기판, 방향족 에테르계 수지 기판이 사용된다.
또한, 유기계 기판에는, 이하에 나타내는 복합 재료의 플라스틱 기판도 포함된다. 이 복합 재료의 플라스틱 기판으로는, 예를 들어, 산화규소 입자와의 복합 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 재료, 금속계·무기계의 나노 화이버와 마이크로 화이버의 복합 재료, 카본 섬유, 카본 나노 튜브와의 복합 재료, 유리 플레이크, 유리 화이버, 유리 비즈와의 복합 재료, 점토 광물 또는 운모 파생 결정 구조를 갖는 입자와의 복합 재료, 얇은 유리와 상기 유기계 기판으로서 예로 든 상기 서술한 수지 기판을 구성하는 유기 재료와의 사이에 적어도 1 회의 접합 계면을 갖는 복합 재료가 사용된다.
또, 가요성 기판을 구성하는 금속계 기판으로는, 예를 들어, 스테인리스 기판 또는 이종 (異種) 금속을 적층함으로써, 열팽창을 억제하는 처리가 실시되어 있는 금속 다층 기판이 사용된다. 또한, 금속계 기판으로서, 알루미늄 기판 또는 표면에 산화 처리, 예를 들어, 양극 산화 처리를 실시함으로써 표면의 절연성이 향상되어 있는 산화 피막이 부착된 알루미늄 기판이 사용된다.
기판 (12) 에 플라스틱 필름 등을 사용한 경우, 전기 절연성이 불충분하면, 절연층을 형성하여 사용된다.
기판 (12) 에 가요성 기판을 사용하는 경우에는, 추가로 필요에 따라, 하드 코트층, 언더 코트층 등을 형성해도 된다. 또, 수증기 및 산소의 투과를 방지하기 위해서 그 표면 또는 이면에 투습 방지층 (가스 배리어층) 을 형성할 수 있다.
투습 방지층 (가스 배리어층) 의 재료로는, 질화규소, 산화규소, 산화알루미늄 등의 무기물이 바람직하게 사용된다. 또한, 아크릴 수지나 에폭시 수지 등의 유기막과의 교호 적층 구조로 해도 된다. 투습 방지층 (가스 배리어층) 은, 예를 들어, 고주파 스퍼터법 등에 의해 형성할 수 있다.
게이트 전극 (14) 은, 예를 들어, Al, Mo, Cr, Ta, Ti, Au, 또는 Ag 등의 금속 혹은 그들의 합금, Al-Nd, APC 등의 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (IrrO), 산화인듐아연 (IZO) 등의 금속 산화물 도전 물질, 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물을 사용하여 형성된다. 게이트 전극 (14) 으로는, TFT 특성의 신뢰성이라는 관점에서, Mo, Mo 합금 또는 Cr 을 사용하는 것이 바람직하다. 이 게이트 전극 (14) 의 두께는, 예를 들어, 10 ㎚ ∼ 1000 ㎚ 이다. 게이트 전극 (14) 의 두께는, 보다 바람직하게는, 20 ㎚ ∼ 500 ㎚ 이고, 더욱 바람직하게는 40 ㎚ ∼ 100 ㎚ 이다.
게이트 전극 (14) 의 형성 방법은, 특별히 한정되는 것은 아니다. 게이트 전극 (14) 은, 예를 들어, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 사용하여 형성된다. 이들 중에서, 게이트 전극 (14) 을 구성하는 재료와의 적성을 고려하여 적절한 형성 방법이 선택된다. 예를 들어, Mo 또는 Mo 합금을 사용하여 게이트 전극 (14) 을 형성하는 경우, DC 스퍼터법이 사용된다. 또, 게이트 전극 (14) 에, 유기 도전성 화합물을 사용하는 경우, 습식 제막법이 사용된다.
게이트 절연층 (16) 에는 SiO2, SiNx, SiON, Al203, YsO3, Ta205, 혹은 HfO2 등의 절연체, 또는 그들의 화합물을 적어도 2 개 이상 포함하는 혼정 (混晶) 화합물이 사용된다. 또, 폴리이미드와 같은 고분자 절연체도 게이트 절연층 (16) 에 사용할 수 있다.
게이트 절연층 (16) 의 두께는, 10 ㎚ ∼ 10 ㎛ 가 바람직하다. 게이트 절연층 (16) 은, 리크 전류를 줄이기 위해서 전압 내성을 올릴 필요가 있어, 어느 정도 막두께를 두껍게 할 필요가 있다. 그러나, 게이트 절연층 (16) 의 막두께를 두껍게 하면, 트랜지스터 (10) 의 구동 전압의 상승을 초래한다. 이 때문에 게이트 절연층 (16) 의 두께는, 무기 절연체의 경우, 50 ㎚ ∼ 1000 ㎚ 인 것이 보다 바람직하고, 고분자 절연체의 경우, 0.5 ㎛ ∼ 5 ㎛ 인 것이 보다 바람직하다.
또한, HfO2 와 같은 고유전율 절연체를 게이트 절연층 (16) 에 사용한 경우, 막두께를 두껍게 해도, 저전압에서의 트랜지스터의 구동이 가능하기 때문에, 게이트 절연층 (16) 에는 고유전율 절연체를 사용하는 것이 특히 바람직하다
소스 전극 (22) 및 드레인 전극 (24) 은, 예를 들어, Al, Mo, Cr, Ta, Ti, Au, 또는 Ag 등의 금속 혹은 이들의 합금, Al-Nd, APC 등의 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화인듐아연 (IZO) 등의 금속 산화물 도전 물질을 사용하여 형성된다. 또한, ITO 에 대해서는, 아모르퍼스 ITO 여도 되고, 결정화 ITO 여도 된다.
소스 전극 (22) 및 드레인 전극 (24) 으로는, TFT 특성의 신뢰성이라는 관점에서, Mo 또는 Mo 합금을 사용하는 것이 바람직하다. 또한, 소스 전극 (22) 및 드레인 전극 (24) 의 두께는, 예를 들어, 10 ㎚ ∼ 1000 ㎚ 이다.
소스 전극 (22) 및 드레인 전극 (24) 은, 상기 서술한 조성의 도전막을 형성하고, 포토리소그래피법을 사용하여 이 막에 레지스트 패턴을 형성하고, 이 도전막을 산의 에칭액을 사용하여 에칭함으로써 형성된다.
또한, 소스 전극 (22) 및 드레인 전극 (24) 이 구성하는 상기 서술한 조성의 도전막 형성 방법은 특별히 한정되는 것은 아니다. 상기 서술한 조성의 도전막은, 예를 들어, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 사용하여 형성된다.
예를 들어, 소스 전극 (22) 및 드레인 전극 (24) 을, Mo 혹은 Mo 합금, 아모르퍼스 ITO 로 형성하는 경우, 예를 들어, Mo 막 혹은 Mo 합금막 또는 아모르퍼스 ITO 막이 형성된다.
그리고, 포토리소그래피법을 사용하여 Mo 막 혹은 Mo 합금막 또는 아모르퍼스 ITO 막에 레지스트 패턴을 형성하고, 산의 에칭액에 의해, Mo 막 혹은 Mo 합금막 또는 아모르퍼스 ITO 막을 에칭하여 소스 전극 (22) 및 드레인 전극 (24) 을 형성한다.
소스 전극 (22) 및 드레인 전극 (24) 에 Mo 막 또는 Mo 합금막을 사용하는 경우, 에칭액으로서 인질초산수 (燐硝酢酸水) 로 불리는 인산, 질산 및 아세트산의 혼합 수용액이 사용된다.
인질초산수는, PAN 액 (PAN : Phosphoric-Acetic-Nitric-acid) 로서 일반적으로 알려져 있고, 목적 용도에 따른 여러 가지 배합 조성의 것이 있고, 인질초산수의 각 성분의 비율은 임의이다. 또한, 인질초산수로서 예를 들어, 칸토 화학사 제조의 혼산 Al 에칭액, 하야시 순약 공업사 제조의 Mo 용 에천트 TSL 이 사용된다.
또, 소스 전극 (22) 및 드레인 전극 (24) 에 아모르퍼스 ITO 막을 사용하는 경우, 에칭액으로서 옥살산이 사용된다. 이 옥살산으로는, 예를 들어, 칸토 화학사 제조의 ITO-06N 이 사용된다.
활성층 (18) 은, 채널층으로서 기능하는 것으로, 산화물 반도체막에 의해 구성된다. 활성층 (18) 을 구성하는 산화물 반도체막으로는, 예를 들어, In203, ZnO, SnO2, CdO, Indium-Zinc-Oxide (IZO), Indium-Tin-Oxide (ITO), Gallium-Zinc-Oxide (GZO), Indium-Gallium-Oxide (IGO), Indium-Gallium-Zinc-Oxide (IGZO) 가 사용된다.
활성층 (18) 은, 비정질 반도체를 주성분으로 하는 것이 바람직하다. 또한, 활성층 (18) 에 있어서는, 산화물 반도체 중, 내열성이 낮은 플라스틱 필름으로 형성할 수 있는 아모르퍼스 산화물 반도체에 의해 구성되는 것이 바람직하다. 이와 같이, 저온에서 제작할 수 있는 양호한 아모르퍼스 산화물 반도체로는, 적어도 In 및 Zn 을 함유하는 아모르퍼스 산화물 반도체이다. 이와 같은 활성층 (18) 에 사용되는 아모르퍼스 산화물 반도체로는, In-Ga-Zn-O 를 함유하여 구성되고, 결정 상태에 있어서의 조성이 InGaO3(ZnO)m (m 은 6 미만의 자연수) 으로 나타내는 아모르퍼스 산화물 반도체가 바람직하고, 특히, InGaZnO4 로 나타내는 아모르퍼스 산화물 반도체가 보다 바람직하다. 이 조성의 아모르퍼스 산화물 반도체의 특징으로는, 전기 전도도가 증가함에 따라, 전자 이동도가 증가하는 경향을 나타낸다. 또, 전기 전도도를 제어하기 위해서는, 성막 중의 산소 분압으로부터 제어할 수 있다.
또한, 활성층 (18) 은, 그 두께가 1 ㎚ ∼ 100 ㎚ 인 것이 바람직하고, 보다 바람직하게는 2.5 ㎚ ∼ 50 ㎚ 이다.
또, 활성층 (18) 을 구성하는 In-Ga-Zn-O 계의 아모르퍼스 산화물막을, 간단히 IGZO 막이라고도 한다.
여기서, 도 2(a) 는, 세로축에 수소 농도를 취하고, 가로축에 깊이를 취하여, 게이트 절연층, 활성층 및 채널 보호층에 있어서의 수소 농도의 분포를 나타내는 그래프이고, 도 2(b) 는, 도 2(a) 의 주요부를 확대하여 나타내는 그래프이고, 도 2(c) 는, 도 2(a) 에 나타내는 곡선의 미분치를 나타내는 그래프이다. 도 2(a) ∼ (c) 의 가로축의 깊이는, 채널 보호층 (20) 의 표면을 제로로 한 것이다.
또한, 도 2(a) ∼ (c) 에 나타내는 영역 (D1) 은 채널 보호층 (20) 에 대응하는 것이고, 도 2(a) ∼ (c) 에 나타내는 영역 (D2) 는 활성층 (18) 에 대응하는 것이고, 도 2(a) 에 나타내는 영역 (D3) 은 게이트 절연층 (16) 에 대응하는 것이다.
도 2(a), (b) 에 나타내는 곡선 (A) 는, 본 실시형태의 트랜지스터 (10) 의 수소 농도 프로파일의 일례를 나타내는 것으로, 후술하는 실시예 1 의 트랜지스터의 측정 결과를 나타내는 것이다. 또, 도 2(c) 에 나타내는 곡선 (E) 는, 본 실시형태의 트랜지스터 (10) 의 미분치의 일례를 나타내는 것으로, 후술하는 실시예 1 의 트랜지스터의 측정 결과를 나타내는 것이다. 또한, 수소 농도는, SIMS (2 차 이온 질량 분석법) 에 의해 구할 수 있다.
본 실시형태의 트랜지스터 (10) 에 있어서는, 도 2(a), (b) 에 나타내는 곡선 (A) 에 나타내는 바와 같이, 채널 보호층 (20) (영역 (D1)) 및 활성층 (18) (영역 (D2)) 내의 수소 농도는, 채널 보호층 (20) 으로부터 활성층 (18) 을 향해 감소하고 있다. 도 2(b) 에 나타내는 곡선 (A) 와 같이, 채널 보호층 (20) 과 활성층 (18) 의 계면 (α) 근방, 즉, 활성층 (18) 의 표면 (18a) 근방의 수소 농도 프로파일은, 극소치 (β1) 및 극대치 (β2) 를 갖는다.
또한, 도 2(a), (b) 에 나타내는 곡선 (B) 는, 종래의 트랜지스터의 수소 농도의 일례를 나타내는 것으로, 후술하는 비교예 1 의 트랜지스터의 수소 농도를 나타내는 것이다. 종래의 트랜지스터에 있어서는, 영역 (D1) (채널 보호층) 및 영역 (D2) (활성층) 내의 수소 농도는, 영역 (D1) (채널 보호층) 으로부터 영역 (D2) (활성층) 을 향해 감소하고 있지만, 극값이 없다.
또, 본 실시형태의 트랜지스터 (10) 에 있어서는, 도 2(c) 의 곡선 (E) 에 나타내는 바와 같이, 채널 보호층 (20) 과 활성층 (18) 의 계면 (α) 근방에 있어서, 수소 농도 프로파일의 미분치는 부에서 정으로 변화함과 함께, 계면 (α) 근방에 있어서의 미분치의 차가 1 × 1020 이상이다. 즉, 도 2(c) 의 곡선 (E) 에 있어서 계면 (α) 근방에 있어서의 미분치의 극소치 (γ1) 와 미분치의 극대치 (γ2) 의 차가 1 × 1020 이상이다. 예를 들어, 도 2(c) 의 곡선 (E) 에서는, 계면 (α) 근방에 있어서의 미분치의 차가 2.85 × 1020 이다.
또한, 도 2(c) 의 곡선 (F) 는, 종래의 트랜지스터의 미분치의 일례를 나타내는 것으로, 후술하는 비교예 1 의 트랜지스터의 미분치를 나타내는 것이다. 종래의 트랜지스터에서는, 예를 들어, 도 2(c) 의 곡선 (F) 에 나타내는 바와 같이, 계면 (α) 근방에 있어서 수소 농도 프로파일의 미분치는 부에서 정으로 변화하지만, 계면 (α) 근방에 있어서의 미분치의 차가 8.59 × 1019 로, 미분치의 차가 작다. 또한, 미분치의 차가 1 × 1020 이상이면, 역치의 시프트가 억제된다.
본 실시형태의 트랜지스터 (10) 에 있어서는, 도 2(a), (b) 의 영역 (D2) 로 나타내는 바와 같이 활성층 (18) 내의 수소 농도는 1021 atoms/㎤ 이상이다. 이 활성층 (18) 내의 수소 농도는, 나중에 상세히 서술하는 제조 방법에 의해 1021 atoms/㎤ 이상으로 할 수 있다.
여기서, 활성층 (18) 을 구성하는 아모르퍼스 산화물의 캐리어 농도는, 여러 가지 수단에 의해 원하는 수치로 조정할 수 있다. 이 아모르퍼스 산화물의 캐리어 농도는 특별히 한정되지 않지만, 바람직하게는 1 × 1015/㎤ 이상의 높은 영역이다. 보다 바람직하게는, 1 × 1015/㎤ ∼ 1 × 1021/㎤ 이다.
아모르퍼스 산화물의 캐리어 농도는, 이하에 상세히 서술하는 산소 결함에 의한 조정 수단, 조성비에 의한 조정 수단, 불순물에 의한 조정 수단 및 산화물 반도체 재료에 의한 조정 수단의 각종 조정 수단에 의해 조정할 수 있다. 또한, 아모르퍼스 산화물의 캐리어 농도의 조정에 대해서는, 각종 조정 수단을 단독으로 사용해도 되고, 각종 조정 수단을 적절히 조합해도 된다.
먼저, 산소 결함에 의한 조정 수단에 있어서는, 산화물 반도체에 산소 결함이 생기면, 활성층의 캐리어 농도가 증가하여, 전기 전도도가 커지는 것이 알려져 있다. 따라서, 산소 결함량을 조정함으로써, 산화물 반도체의 캐리어 농도를 제어할 수 있다. 산소 결함량을 제어하는 구체적인 방법으로는, 성막 중의 산소 분압, 성막 후의 후처리시의 산소 농도와 처리 시간 등이 있다. 여기서 말하는 후처리란, 구체적으로 100 ℃ 이상의 열처리, 산소 플라즈마 처리, UV 오존 처리가 있다. 이들 방법 중에서도, 생산성의 관점에서 성막 중의 산소 분압을 제어하는 방법이 바람직하다. 성막 중의 산소 분압을 조정함으로써, 산화물 반도체의 캐리어 농도의 제어를 할 수 있다.
또, 조성비에 의한 조정 수단에 있어서는, 산화물 반도체의 금속 조성비를 바꿈으로써, 캐리어 농도가 변화하는 것이 알려져 있다. 예를 들어, InGaZn1 -xMgxO4 에 있어서, Mg 의 비율이 증가해 가면, 캐리어 농도가 작아진다. 또, (In203)1-x(ZnO)x 의 산화물계에 있어서, Zn/In 비가 10 ％ 이하에서는, Zn 비율이 증가함에 따라, 캐리어 농도가 작아진다. 이들 조성비를 바꾸는 구체적인 방법으로는, 예를 들어, 스퍼터에 의한 성막 방법에 있어서는, 조성비가 상이한 타깃을 사용한다. 또는, 다원 타깃에 의해 공(共) 스퍼터하고, 그 스퍼터 레이트를 개별적으로 조정함으로써, 막의 조성비를 바꿀 수 있다.
또, 불순물에 의한 조정 수단에 있어서는, 산화물 반도체에, Li, Na, Mn, Ni, Pd, Cu, Cd, C, N, 또는 P 등의 원소를 불순물로서 첨가함으로써 캐리어 농도를 감소시킬 수 있다. 불순물을 첨가하는 방법으로는, 산화물 반도체와 불순물 원소를 공스퍼터에 의해 실시하거나, 성막된 산화물 반도체막에 불순물 원소의 이온을 이온 도프법에 의해 실시하는 방법 등이 있다.
상기 서술한 캐리어 농도의 조정 수단은, 동일 산화물 반도체계에서의 캐리어 농도의 조정 방법이다. 그러나, 산화물 반도체 재료를 바꿈으로써, 캐리어 농도를 바꿀 수 있다.
이 산화물 반도체 재료에 의한 조정 수단에 있어서는, 예를 들어, 일반적으로 SnO2 계 산화물 반도체는, In203 계 산화물 반도체에 비해 캐리어 농도가 작은 것이 알려져 있다. 이와 같이 산화물 반도체 재료를 바꿈으로써, 캐리어 농도의 조정을 할 수 있다.
아모르퍼스 산화물에 의해 구성되는 활성층 (18) 은, 예를 들어, 산화물 반도체의 다결정 소결체를 타깃으로서 사용한 기상 성막법으로 형성할 수 있다. 기상 성막법 중에서도, 스퍼터법, 펄스 레이저 증착법 (PLD 법) 이 활성층 (18) 의 형성에 적합하고, 또한 양산성의 관점에서 스퍼터법이 바람직하다. 활성층 (18) 은, 진공도 및 산소 유량이 제어되고, 예를 들어, RF 마그네트론 스퍼터법에 의해 형성할 수 있다. 또한, 산소 유량이 많을수록, 활성층 (18) 의 전기 전도도를 작게 할 수 있다.
채널 보호층 (20) 은, 활성층 (18), 특히, 채널 영역 (C) 이, 소스 전극 (22) 및 드레인 전극 (24) 의 형성시에 에칭되지 않게 보호하는 에칭 스토퍼로서 기능하는 것이다. 이 채널 보호층 (20) 은, 적어도 활성층 (18) 의 채널 영역 (C) 을 덮도록 형성되어 있다. 또한, 채널 보호층 (20) 은, Ga 의 산화물에 의해 구성되어 있다. 이 Ga 의 산화물은, 예를 들어, Ga203 이다.
또한, 채널 보호층 (20) 은, 두께가 1 ㎚ ∼ 100 ㎚ 인 것이 바람직하고, 보다 바람직하게는 5 ㎚ ∼ 10 ㎚ 이다.
평탄화층 (26) 은, 채널 보호층 (20), 소스 전극 (22) 및 드레인 전극 (24) 을 대기에 의한 열화를 보호하는 목적, 트랜지스터 상에 제작되는 전자 디바이스와 절연하는 목적을 위해서 형성되는 것이다.
본 실시형태의 평탄화층 (26) 은, 예를 들어, 감광성 아크릴 수지가 질소 분위기에서 가열 경화 처리되어 형성된 것이다. 이 감광성 아크릴 수지는, 예를 들어, JSR 사 제조 PC405G 가 사용된다.
평탄화층 (26) 은, 상기 서술한 감광성 아크릴 수지 이외에, 예를 들어, MgO, SiO, SiO2, Al203, GeO, NiO, CaO, BaO, Fe203, Y203, 또는 TiO2 등의 금속 산화물, SiNx, SiNxOy 등의 금속 질화물, MgF2, LiF, AlF3, 또는 CaF2 등의 금속 불화물, 폴리에틸렌, 폴리프로필렌, 폴리메틸메타크릴레이트, 폴리이미드, 폴리우레아, 폴리테트라플루오로에틸렌, 폴리클로로트리플루오로에틸렌, 폴리디클로로디플루오로에틸렌, 클로로트리플루오로에틸렌과 디클로로디플루오로에틸렌의 공중합체, 테트라플루오로에틸렌과 적어도 1 종의 코모노머를 함유하는 모노머 혼합물을 공중합시켜 얻어지는 공중합체, 공중합 주쇄에 고리형 구조를 갖는 함불소 공중합체, 흡수율 1 ％ 이상의 흡수성 물질, 흡수율 0.1 ％ 이하의 방습성 물질 등을 사용할 수도 있다.
평탄화층 (26) 의 형성 방법은, 특별히 한정되는 것은 아니다. 평탄화층 (26) 은, 예를 들어, 진공 증착법, 스퍼터법, 반응성 스퍼터법, MBE (분자선 에피택시) 법, 클러스터 이온빔법, 이온 플레이팅법, 플라즈마 중합법 (고주파 여기 이온 플레이팅법), 플라즈마 CVD 법, 레이저 CVD 법, 열 CVD 법, 가스 소스 CVD 법, 코팅법, 인쇄법, 또는 전사법을 적용할 수 있다.
본 실시형태의 트랜지스터 (10) 에 있어서는, 도 2(c) 의 곡선 (E) 에 나타내는 바와 같이, 채널 보호층 (20) 과 활성층 (18) 의 계면 (α) 근방에 있어서, 수소 농도 프로파일의 미분치는 부에서 정으로 변화함과 함께, 계면 (α) 근방에 있어서의 미분치의 차를 1 × 1020 이상으로 함으로써, 역치가 마이너스로 시프트하지도 않고, 양호한 TFT 특성을 나타내고, 트랜지스터 (10) 의 장기 신뢰성을 높게 할 수 있다.
다음으로, 본 실시형태의 트랜지스터 (10) 의 제조 방법에 대해 도 3(a) ∼ (g) 에 기초하여 설명한다.
먼저, 기판 (12) 으로서 예를 들어, 무알칼리 유리판을 준비한다.
다음으로, 기판 (12) 에 대해, 예를 들어, 순수로 15 분, 아세톤으로 15 분, 순수로 15 분의 순서로 초음파 세정을 실시한다.
다음으로, 기판 (12) 의 표면 (12a) 에, 예를 들어, 두께가 40 ㎚ 인 몰리브덴막 (도시 생략) 을, DC 마그네트론 스퍼터법을 사용하여 성막한다. 또한, DC 마그네트론 스퍼터는, 예를 들어, 스퍼터 가스로 Ar 가스를 사용하고, Ar 가스 도입시의 압력이 0.2 ㎩ 의 조건으로 실시한다.
다음으로, 몰리브덴막 상에 레지스트막 (도시 생략) 을 형성하고, 포토리소그래피법을 사용하여 소정의 패턴으로 노광하고, 현상함으로써 레지스트 패턴을 형성한다.
다음으로, 산의 에칭액으로서 예를 들어, 인질초산수를 사용하여, 몰리브덴막을 에칭한다. 그 후, 레지스트막을 박리한다. 이로써, 도 3(a) 에 나타내는 바와 같이, 몰리브덴으로 이루어지는 게이트 전극 (14) 이 기판 (12) 의 표면 (12a) 에 형성된다.
다음으로, 도 3(b) 에 나타내는 바와 같이, 게이트 전극 (14) 을 덮도록 하여, 기판 (12) 의 표면 (12a) 의 전체면에, 게이트 절연층 (16) 이 되는 SiO2 막 ( 제 1 절연막) (15) 을, 예를 들어 200 ㎚ 의 두께로, RF 스퍼터법을 사용하여 형성한다. 또한, RF 스퍼터는, 예를 들어 타깃으로 SiO2 를 사용하고, 스퍼터 가스로 Ar 가스와 O2 가스를 사용하여 실시한다. 이 경우, 예를 들어, Ar 가스의 유량이 40 sccm, O2 가스의 유량이 4.5 sccm, Ar 가스와 O2 가스 도입시의 압력이 O.16 ㎩ 이다.
다음으로, 대기 개방하지 않고, 즉, 진공을 파괴하지 않고, SiO2 막 (15) 의 표면 (15a) 에 활성층 (18) 이 되는 IGZO 막 (산화물 반도체막) (17) 을, 예를 들어, 50 ㎚ 의 두께로 DC 스퍼터법에 의해 성막한다. 이 IGZO 막 (17) 의 조성은, 예를 들어 InGaZnO4 이다.
또한, DC 스퍼터는, 타깃으로 InGaZnO4 의 조성을 갖는 다결정 소결체를 사용하고, 스퍼터 가스로 Ar 가스와 O2 가스를 사용하여 실시한다. 이 경우, 예를 들어, Ar 가스의 유량이 97 sccm, O2 가스의 유량이 4.2 sccm, Ar 가스와 O2 가스 도입시의 압력이 0.37 ㎩ 이다.
다음으로, 대기 개방하지 않고, 즉, 진공을 파괴하지 않고, IGZO 막 (17) 의 표면 (17a) 에 채널 보호층 (20) 이 되는 Ga 산화물막 (제 2 절연막) (19) 를, 예를 들어 40 ㎚ 의 두께로, RF 스퍼터법에 의해 성막한다.
또한, RF 스퍼터는, 타깃으로 산화갈륨 (Ga203) 을 사용하고, 스퍼터 가스로 Ar 가스와 O2 가스를 사용하여 실시한다. 이 경우, 예를 들어, Ar 가스의 유량이 97 sccm, O2 가스의 유량이 5.0 sccm, Ar 가스와 O2 가스 도입시의 압력이 0.4 ㎩이다.
이와 같이, SiO2 막 (15), IGZO 막 (17) 및 Ga 산화물막 (19) 을 대기 개방하지 않고, 즉, 진공을 파괴하지 않고, 그 순서로 기판 (12) 상에 연속하여 형성하고, 도 3(b) 에 나타내는 바와 같이, SiO2막 (15), IGZO 막 (17) 및 Ga 산화물막 (19) 으로 이루어지는 적층체 (23) 를 얻는다.
다음으로, 도 3(c) 에 나타내는 바와 같이, Ga 산화물막 (19) 의 표면 (19a) 에, 예를 들어, 레지스트막 (40) 을 형성한다. 그리고, 포토리소그래피법을 사용하여, 레지스트막 (40) 에 있어서 IGZO 막 (17) 의 채널 영역 (C) (도 1 참조) 의 적어도 일부를 덮는 부분이 패턴부 (42) 가 되고, 그 이외의 부분이 비패턴부 (44) 가 되도록 레지스트막 (40) 을 노광하여 패턴부 (42) 및 비패턴부 (44) 를 형성한다.
다음으로, 노광 후의 레지스트막 (40) 의 비패턴부 (44) 를, 현상액으로, 예를 들어 알칼리 용액으로서 수산화테트라메틸암모늄 수용액을 사용하여 제거한다. 이 알칼리 용액으로는, 예를 들어, TMAH 2.38 ％ (상품명, 타마 화학 공업사 제조) 가 사용된다.
본 실시형태에 있어서는, 비패턴부 (44) 를 제거할 때, Ga 산화물막 (19) 은 알칼리 용액에 가용 (可溶) 이므로, 이 Ga 산화물막 (19) 에 있어서, 패턴부 (42) 를 마스크로 하여 비패턴부 하의 Ga 산화물막 (19) 이, 비패턴부 (44) 와 함께 알칼리 용액에 의해 제거된다. 이로써, 패턴부 (42) 와, 이 패턴부 (42) 하에 있는 Ga 산화물막 (19) 이 남는다. 그 후, 패턴부 (42) 를 박리한다. 이로써, 도 3(d) 에 나타내는 바와 같이 채널 보호층 (20) 이 형성된다. 이와 같이, 레지스트막 (40) 의 패턴부 (42) 를 형성하기 위한 현상 공정과, Ga 산화물막 (19) 의 에칭 공정이 동일한 공정으로 동시에 이루어진다.
또한, 레지스트막은, IGZO 막 (17) 에 있어서 활성층 (18) 의 채널 영역 (C) (도 1 참조) 에 상당하는 부분에 패턴부를 형성할 수 있으면, 포지티브형이어도 되고, 네거티브형이어도 된다.
다음으로, IGZO 막 (17) 의 표면 (17a) 에 레지스트막 (도시 생략) 을 형성하고, 포토리소그래피법을 사용하여 레지스트 패턴을 형성한다. 그리고, 예를 들어, 옥살산수를 사용하여 IGZO 막 (17) 을 에칭한다. 그 후, 레지스트 막을 박리한다. 이로써, 도 3(e) 에 나타내는 바와 같이 활성층 (18) 이 형성된다.
다음으로, 채널 보호층 (20) 및 활성층 (18) 을 덮도록 하여 SiO2 막 (15) 의표면 (15a) 에 레지스트막 (도시 생략) 을 형성하고, 포토리소그래피법을 사용하여, 레지스트 패턴을 형성한다. 그리고, 예를 들어, 버퍼드 플루오르산을 사용하여 SiO2 막 (15) 을 에칭하고, 게이트 전극 취출용 컨택트홀을 형성한다. 그 후, 레지스트막을 박리한다. 이와 같이 하여, SiO2 막 (15) 에 컨택트홀을 형성하고, 도 3(e) 에 나타내는 게이트 절연막 (16) 이 형성된다.
다음으로, 도 3(f) 에 나타내는 바와 같이, 채널 보호층 (20) 을 덮도록 하여 활성층 (18) 의 표면 (18a) 및 게이트 절연층 (16) 의 표면 (16a) 에, 도전막으로서, 예를 들어, 몰리브덴막 (21) 을 DC 마그네트론 스퍼터법을 사용하여 100 ㎚ 의 두께로 형성한다.
또한, DC 마그네트론 스퍼터는, 예를 들어, 스퍼터 가스로 Ar 가스를 사용하고, 성막 압력을 0.2 ㎩ 에서 실시한다.
다음으로, 몰리브덴막 (21) 의 표면 (21a) 에, 레지스트막 (도시 생략) 을 형성하고, 포토리소그래피법에 의해, 예를 들어, 도 1 에 나타내는 소스 전극 (22) 및 드레인 전극 (24) 이 얻어지는 패턴으로 노광하고 현상하여, 레지스트 패턴을 형성한다.
다음으로, 산의 에칭액에, 예를 들어, 인질초산수를 사용하고, 레지스트 패턴을 마스크로 하여 몰리브덴막 (21) 을 에칭한다. 이 때, Ga 산화물로 형성되는 채널 보호층 (20) 은 인질초산수에 잘 용해되지 않으므로, 인질초산수에 대해 에칭 스토퍼로서 기능하여, 활성층 (18) 에 있어서 채널 영역 (C) 에 상당하는 부분의 에칭이 방지된다. 또한, 게이트 절연층 (16) 도 SiO2 막으로 형성되어 있기 때문에, 에칭되지 않는다. 이로써, 도 3(g) 에 나타내는 바와 같이, 활성층 (18) 의 표면 (18a) 에, 채널 보호층 (20) 을 사이에 두고 소스 전극 (22) 및 드레인 전극 (24) 이 형성된다.
다음으로, 채널 보호층 (20), 소스 전극 (22) 및 드레인 전극 (24) 을 덮도록, 예를 들어, 감광성 아크릴 수지로서 JSR 사 제조 PC-405G 를, 1.5 ㎛ 의 두께로 스핀 코터를 사용하여 도포하고, 그 후, 프리베이크를 실시한다.
그리고, 포토리소그래피법을 사용하여, 아크릴 수지막을 패턴 형성한다. 다음으로, 예를 들어, 온도 180 ℃ 에서 포스트베이크를 1 시간 실시한다. 이로써, 평탄화층 (26) 이 형성된다. 이상과 같이하여, 도 1 에 나타내는 트랜지스터 (10) 를 형성할 수 있다.
상기 서술한 바와 같이, 종래에는, 활성층을 구성하는 산화물 반도체막의 성막 후, 대기 개방한 후에, 원하는 형상으로 패터닝한다. 이 경우, 활성층은 대기에 노출되거나, 또는 패터닝시에 에칭액 등에 노출된다. 그러나, 본 실시형태에 있어서는, SiO2 막 (15), IGZO 막 (17) 및 Ga 산화물막 (19) 을 대기 개방하지 않고, 즉, 진공을 파괴하지 않고, 그 순서로 기판 (12) 상에 연속하여 형성함으로써, 활성층 (18) 을 채널 보호층 (20) 과의 계면을 대기에 노출시키지 않고 제조할 수 있다. 이 때문에, 활성층 (18) 과 채널 보호층 (20) 의 계면에 수분, 산소, 불순물 등이 들어가는 것이 억제되어, 활성층 (18) 에 있어서의 수분, 산소, 불순물 등의 영향을 억제할 수 있어, 역치의 시프트가 억제된다. 이로써, 양호한 특성을 갖는 트랜지스터 (10) 를 재현성 좋게 또한 높은 수율로 형성할 수 있다. 이와 같이, 신뢰성이 우수한 트랜지스터 (10) 를 얻을 수 있다.
또, 본 실시형태의 트랜지스터 (10) 의 제조 방법에 의해, 도 2(a), (b) 에 나타내는 곡선 (A) 와 같이, 채널 보호층 (20) (영역 (D1)) 및 활성층 (18) (영역 (D2)) 내의 수소 농도가 채널 보호층 (20) 으로부터 활성층 (18) 을 향해 감소함과 함께, 채널 보호층 (20) 과 활성층 (18) 의 계면 (α) 근방, 즉, 활성층 (18) 의 표면 (18a) 근방의 수소 농도 프로파일은 극소치 (β1) 및 극대치 (β2) 를 갖는 수소 농도 프로파일을 얻을 수 있다.
또한, 본 실시형태의 트랜지스터 (10) 의 제조 방법에 의해, 도 2(c) 의 곡선 (E) 에 나타내는 바와 같이, 채널 보호층 (20) 과 활성층 (18) 의 계면 (α) 근방에 있어서, 수소 농도 프로파일의 미분치는 부에서 정으로 변화함과 함께, 계면 (α) 근방에 있어서의 미분치의 차가 1 × 1020 이상, 즉, 도 2(c) 의 곡선 (E) 에 있어서 계면 (α) 근방에 있어서의 미분치의 극소치 (γ1) 과 미분치의 극대치 (γ2) 의 차가 1 × 1020 이상이 된다.
또한, 본 실시형태의 트랜지스터 (10) 의 제조 방법에 의해, 수소를 첨가하기 위해서 특별한 공정이 없더라도, 활성층 (18) 내의 수소 농도를 1021 atoms/㎤ 이상으로 할 수도 있다. 이와 같이, 본 실시형태에 있어서는, 공정 수를 줄일 수 있어 공정을 간략화할 수 있다. 이로써, 트랜지스터 (10) 의 제조 비용도 저감시킬 수 있어, 트랜지스터 (10) 도 저렴하게 할 수 있다.
또, 본 실시형태의 트랜지스터 (10) 의 제조 방법에 있어서는, 채널 보호층 (20) 을 Ga 산화물로 함으로써, 레지스트막의 비패턴부를 제거할 때에, 알칼리 용액의 현상액을 사용함으로써, 채널 보호층 (20) 이외의 Ga 산화물막 (19) 을 제거할 수 있다. 이 때문에, Ga 산화물막 (19) 을 제거하는 공정이 불필요해진다. 이로써, 더욱 공정 수를 줄여, 공정을 좀 더 간략화할 수 있고, 제조 비용도 더욱 저감시킬 수 있다. 또한, 채널 보호막으로서 SIN 막, SiO2 막을 사용하여 웨트 에칭을 시도했을 경우, 플루오르산을 사용할 필요가 있지만, 본 실시형태에서는 플루오르산을 사용할 필요가 없기 때문에, 채널 보호층 (20) 을 보다 안전하게 형성할 수 있다.
또한, 실시형태의 트랜지스터 (10) 의 제조 방법에 있어서는, Si02 막 (제 1 절연막) (15), IGZO 막 (산화물 반도체막) (17) 및 Ga 산화물막 (제 2 절연막) (19) 은, 성막시의 배압이 10 × 10-4 ㎩ 이하이면, 성막시의 수분의 양이 적어져, 활성층에 대한 영향을 억제할 수 있다. 이 때문에, 성막시의 배압은 10 × 10-4 ㎩ 이하인 것이 바람직하다.
또, Ga 산화물막 (제 2 절연막) (19) 은, 산소 가스와 아르곤 가스의 혼합비가 0.1 ％ 이상 10 ％ 미만의 조건으로 형성되는 것이 바람직하다.
본 실시형태의 트랜지스터 (10) 의 제조 공정에 있어서는, 레지스트막의 형성, 레지스트 패턴 형성, 각종 막의 형성, 평탄화층 (26) 의 형성은, 모두 온도가 200 ℃ 이하에서 이루어진다. 이와 같이, 각 공정이 200 ℃ 이하의 온도에서 이루어지기 때문에, 기판 (12) 에, 내열성이 낮은, 예를 들어, PET, PEN, PI, LCP, PES 등을 사용할 수 있다. 이들 PET, PEN, PI, LCP, PES 는 가요성을 갖는 것이기 때문에, 가요성을 갖는 트랜지스터를 얻을 수 있다.
다음으로, 본 발명의 제 2 실시형태에 대해 설명한다.
도 4 는, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도이다.
또한, 본 실시형태에 있어서는, 도 1 에 나타내는 제 1 실시형태의 트랜지스터 (10) 와 동일 구성물에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
도 4 에 나타내는 트랜지스터 (10a) 는, 도 1 에 나타내는 트랜지스터 (10) 에 비하여, 채널 보호층 (28) 이 활성층 (18) 과 동일 형상인 점, 및 채널 영역 (C) 이 넓은 점이 상이하고, 그 이외의 구성은 도 1 에 나타내는 트랜지스터 (10) 와 동일한 구성이다. 도 4 에 나타내는 트랜지스터 (10a) 는, 채널 보호층 (28) 의 표면 (28a) 의 일부를 덮도록 하여 게이트 절연막 (16) 의 표면 (16a) 에 소스 전극 (22) 이 형성되어 있다. 또한, 채널 보호층 (28) 은, 형상이 상이한 것 이외에 제 1 실시형태의 채널 보호층 (20) 과 동일하기 때문에, 그 상세한 설명은 생략한다.
본 실시형태의 트랜지스터 (10a) 에 있어서도, 제 1 실시형태와 동일하게, 도 2(a), (b) 에 나타내는 곡선 (A) 와 같이, 채널 보호층 (28) (영역 (D1) 에 상당) 및 활성층 (18) (영역 (D2)) 내의 수소 농도가 채널 보호층 (28) 으로부터 활성층 (18) 을 향해 감소함과 함께, 채널 보호층 (28) 과 활성층 (18) 의 계면 (α) 근방, 즉, 활성층 (18) 의 표면 (18a) 근방의 수소 농도 프로파일은 극소치 (β1) 및 극대치 (β2) 를 갖는다.
또한, 본 실시형태의 트랜지스터 (10a) 에 있어서는, 도 2(c) 에 나타내는 곡선 (E) 와 같이, 채널 보호층 (28) 과 활성층 (18) 의 계면 근방에 있어서, 수소 농도 프로파일의 미분치는 부에서 정으로 변화함과 함께, 계면 근방에 있어서의 미분치의 차가 1 × 1020 이상이다. 또한, 활성층 (18) 내의 수소 농도는 1021 atoms/㎤ 이상이다.
또한, 본 실시형태의 트랜지스터 (10a) 에 있어서도, 채널 보호층 (28) 의 형상이 상이할 뿐이기 때문에, 제 1 실시형태의 트랜지스터 (10) 와 동일한 효과를 얻을 수 있다. 이 때문에, 본 실시형태의 트랜지스터 (10b) 에 있어서도, 역치가 마이너스로 시프트하지도 않고, 양호한 TFT 특성을 나타내고, 장기 신뢰성이 높은 것으로 된다.
다음으로, 본 실시형태의 트랜지스터 (10a) 의 제조 방법에 대해 설명한다.
도 5(a) ∼ (f) 는, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도이다.
또한, 트랜지스터 (10a) 의 제조 방법에 있어서, 도 3(a) ∼ (g) 에 나타내는 제 1 실시형태의 트랜지스터 (10) 의 제조 방법과 동일한 공정에 대해서는, 그 상세한 설명은 생략한다.
본 실시형태의 트랜지스터 (10a) 의 제조 방법은, 채널 보호층 (28) 의 형성 공정이 제 1 실시형태의 트랜지스터 (10) 의 제조 방법과 상이한 것 이외에, 제 1 실시형태의 트랜지스터 (10) 의 제조 방법과 기본적으로 동일한 제조 방법이다.
본 실시형태에 있어서는, 도 5(a), (b) 에 나타내는 공정은, 제 1 실시형태의 도 3(a), (b) 에 나타내는 공정과 동일한 제조 방법이기 때문에, 그 상세한 설명은 생략한다. 이 때문에, 도 5(c) 의 공정부터 설명한다.
도 5(c) 에 나타내는 바와 같이, Ga 산화물막 (19) 의 표면 (19a) 에, 예를 들어, 레지스트막 (40a) 을 형성한다. 그리고, 포토리소그래피법을 사용하여, IGZO 막 (17) 에 있어서 활성층 (18) 과 대략 동일한 크기로 채널 보호층 (28) 이 형성되도록, 활성층 (18) 에 정합하는 부분이 패턴부 (42a) 가 되고, 그 이외의 부분이 비패턴부 (44a) 가 되도록 레지스트막 (40a) 을 노광하여, 패턴부 (42a) 및 비패턴부 (44a) 를 형성한다.
다음으로, 노광 후의 레지스트막 (40a) 의 비패턴부 (44a) 를, 현상액으로, 예를 들어 알칼리 용액으로서 수산화테트라메틸암모늄 수용액을 사용하여 제거한다. 이 알칼리 용액으로는, 예를 들어, TMAH 2.38 ％ (상품명, 타마 화학 공업사 제조) 가 사용된다.
본 실시형태에 있어서도, 비패턴부 (44a) 를 제거할 때, Ga 산화물막 (19) 은 알칼리 용액에 가용이므로, 이 Ga 산화물막 (19) 에 있어서, 패턴부 (42a) 를 마스크로 하여 비패턴부 (44a) 하의 Ga 산화물막 (19) 이, 비패턴부 (44a) 와 함께 알칼리 용액에 의해 제거된다. 이로써, 패턴부 (42a) 와, 이 패턴부 (42a) 하에 있는 Ga 산화물막 (19) 이 남는다. 또한, 레지스트막은 제 1 실시형태와 동일하게, 포지티브형이어도 되고, 네거티브형이어도 된다.
다음으로, 패턴부 (42a) 를 박리하지 않고, 예를 들어, 옥살산수를 사용하여, IGZO 막 (17) 을 에칭한다. 그 후, 레지스트막 (40a) 을 박리한다. 이로써, 도 5(d) 에 나타내는 활성층 (18) 을 형성한다. 다음으로, 제 1 실시형태와 동일하게 하여, SiO2 막 (15) 에 컨택트 홀을 형성하고, 도 5(d) 에 나타내는 게이트 절연막 (16) 이 형성된다.
다음으로, 제 1 실시형태와 동일하게 하여, 도 5(e) 에 나타내는 바와 같이, 채널 보호층 (28) 을 덮도록 하여 게이트 절연층 (16) 의 표면 (16a) 에 몰리브덴막 (21) 을 형성하고, 그 후, 도 5(f) 에 나타내는 바와 같이, 채널 보호층 (28) 을 개재시켜 소스 전극 (22) 및 드레인 전극 (24) 을 형성한다. 다음으로, 제 1 실시형태와 동일하게 하여, 평탄화층 (26) 을 형성한다. 이상과 같이 하여 도 4 에 나타내는 트랜지스터 (10a) 를 형성할 수 있다.
본 실시형태의 트랜지스터 (10a) 의 제조 방법에 있어서는, 제 1 실시형태의 트랜지스터 (10) 의 제조 방법에 비하여, 채널 보호층 (28) 의 크기를 바꾸어 형성하는 점 및 활성층 형성시의 레지스트 패턴 형성을 생략한 점이 상이할 뿐이기 때문에, 제 1 실시형태의 트랜지스터 (10) 의 제조 방법과 동일한 효과를 얻을 수 있다.
이 때문에, 본 실시형태에 있어서도, SiO2 막 (15), IGZO 막 (17) 및 Ga 산화물막 (19) 을 대기 개방하지 않고, 즉, 진공을 파괴하지 않고, 그 순서로 기판 (12) 상에 연속하여 형성함으로써, 활성층 (18) 과 채널 보호층 (28) 의 계면에 불순물이 들어가는 것이 억제되어, 활성층 (18) 에 있어서의 수분, 산소, 불순물 등의 영향이 억제할 수 있어, 역치의 시프트가 억제된다. 이로써, 양호한 특성을 갖는 트랜지스터 (10a) 를 재현성 좋게, 또한 높은 수율로 형성할 수 있다. 이와 같이, 신뢰성이 우수한 트랜지스터 (10a) 를 얻을 수 있다.
또한, 본 실시형태에 있어서도, 채널 보호층 (28) 및 활성층 (18) 내의 수소 농도가 채널 보호층 (28) 으로부터 활성층 (18) 을 향해 감소함과 함께, 채널 보호층 (28) 과 활성층 (18) 의 계면 근방, 즉, 활성층 (18) 의 표면 (18a) 근방의 수소 농도 프로파일은, 도 2(b) 에 나타내는 곡선 (A) 와 동일하게, 극소치 (β1) 및 극대치 (β2) 를 갖는 수소 농도 프로파일을 얻을 수 있다.
또한, 본 실시형태에 있어서도, 도 2(c) 에 나타내는 곡선 (E) 와 동일하게, 채널 보호층 (28) 과 활성층 (18) 의 계면 근방에 있어서, 수소 농도 프로파일의 미분치는 부에서 정으로 변화함과 함께, 계면 근방에 있어서의 미분치의 차가 1 × 1020 이상, 즉, 계면 근방에 있어서의 미분치의 극소치 (γ1) 과 미분치의 극대치 (γ2) 의 차가 1 × 1020 이상이 된다.
또, 본 실시형태의 트랜지스터 (10a) 의 제조 방법에 의해, 수소를 첨가하기 위해서 특별한 공정이 없더라도, 활성층 (18) 내의 수소 농도를, 1021 atoms/㎤ 이상으로 할 수도 있다. 이와 같이, 본 실시형태에 있어서는, 공정 수를 줄일 수 있어 공정을 간략화할 수 있다. 이로써, 트랜지스터 (10a) 의 제조 비용도 저감시킬 수 있고, 트랜지스터 (10a) 도 저렴하게 할 수 있다.
또한, 본 실시형태의 트랜지스터 (10a) 에 있어서는, 채널 보호층 (28) 을 활성층 (18) 과 동일 형상으로 함으로써, 동일한 마스크에 의해 형성된 레지스트 패턴을 사용하여 채널 보호층 (28) 과 활성층 (18) 을 형성할 수 있다. 이로써, 레지스트 패턴을 형성하는데 필요한 마스크의 수를 줄일 수 있어 비용을 저감시킬 수 있음과 함께, 제조 공정을 간략화할 수 있다. 이로써, 생산 효율도 향상시킬 수 있다.
또한, 본 실시형태도, 제 1 실시형태와 동일하게, 채널 보호층 (28) 이 되는 Ga 산화물막 (19) 이외의 것을 제거할 수 있다. 이 때문에, 더욱 공정 수를 줄여, 공정을 좀 더 간략화할 수 있고, 제조 비용도 더욱 저감시킬 수 있다. 또한, 본 실시형태에 있어서도, 제 1 실시형태와 동일하게, 채널 보호막으로서 SIN 막, SiO2 막을 사용하여 웨트 에칭을 시도했을 경우, 플루오르산을 사용할 필요가 있지만, 본 실시형태에서도 플루오르산을 사용할 필요가 없기 때문에, 채널 보호층 (28) 을 보다 안전하게 형성할 수 있다.
또, 트랜지스터 (10a) 의 제조 공정에 있어서도, 레지스트막의 형성, 레지스트 패턴 형성, 각종 막의 형성, 평탄화층 (26) 의 형성은, 모두 온도가 200 ℃ 이하에서 이루어진다. 이와 같이, 각 공정이 온도 200 ℃ 이하에서 이루어지기 때문에, PET, PEN 등의 내열성이 낮은 기판 (12) 을 사용할 수 있다. 이로써, 가요성을 갖는 트랜지스터를 얻을 수 있다.
다음으로, 본 발명의 제 3 실시형태에 대해 설명한다.
도 6 은, 본 발명의 제 3 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도이다.
또한, 본 실시형태에 있어서는, 도 1 에 나타내는 제 1 실시형태의 트랜지스터 (10) 와 동일 구성물에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
도 6 에 나타내는 트랜지스터 (10b) 는, 일반적으로, 톱 게이트 톱 컨택트 구조로 불리는 것이다. 이 트랜지스터 (10b) 는, 도 1 에 나타내는 트랜지스터 (10) 에 비하여, 게이트 전극 (14) 의 배치 위치와 채널 보호층 (20) 및 활성층 (18) 그리고 소스 전극 (22) 및 드레인 전극 (24) 의 배치 위치가 위아래로 반대로 되어 있는 점이 상이하고, 그 이외의 구성은 도 1 에 나타내는 트랜지스터 (10) 와 동일한 구성이다.
도 6 에 나타내는 트랜지스터 (10b) 는, 기판 (12) 의 표면 (12a) 에 활성층 (18) 이 형성되어 있다. 이 활성층 (18) 의 표면 (18a) 에 채널 보호층 (20) 이 형성되어 있다. 활성층 (18) 의 표면 (18a) 및 채널 보호층 (20) 의 표면 (20a) 의 일부를 덮도록 하여 기판 (12) 의 표면 (12a) 에 소스 전극 (22) 이 형성되어 있다. 또, 이 소스 전극 (22) 과 쌍을 이루는 드레인 전극 (24) 이, 활성층 (18) 의 표면 (18a) 및 채널 보호층 (20) 의 표면 (20a) 의 일부를 덮도록 하여 기판 (12) 의 표면 (12a) 에, 소스 전극 (22) 과 대향하여 형성되어 있다. 채널 보호층 (20) 및 활성층 (18) 그리고 소스 전극 (22) 및 드레인 전극 (24) 을 덮도록 하여 절연막 (30) 이 기판 (12) 상에 형성되어 있다. 이 절연막 (30) 의 표면 (30a) 에 게이트 전극 (14) 이 형성되어 있다. 이 게이트 전극 (14) 을 덮도록 하여, 절연막 (30) 의 표면 (30a) 에 평탄화층 (26) 이 형성되어 있다.
또한, 절연막 (30) 은, 채널 보호층 (20) 및 활성층 (18) 그리고 소스 전극 (22) 및 드레인 전극 (24) 과 게이트 전극 (14) 을 절연하기 위한 것이다. 절연막 (30) 은, 도 1 에 나타내는 트랜지스터 (10) 의 게이트 절연층 (16) 과 동일한 구성이기 때문에, 그 상세한 설명은 생략한다.
이 트랜지스터 (10b) 에 있어서도, 제 1 실시형태와 동일하게, 도 2(a), (b) 에 나타내는 곡선 (A) 와 같이 채널 보호층 (20) (영역 (D1) 에 상당) 및 활성층 (18) (영역 (D2)) 내의 수소 농도가 채널 보호층 (20) 으로부터 활성층 (18) 을 향해 감소함과 함께, 채널 보호층 (20) 과 활성층 (18) 의 계면 근방, 즉, 활성층 (18) 의 표면 (18a) 근방의 수소 농도 프로파일은 극소치 (β1) 및 극대치 (β2) 를 갖는다.
또한, 본 실시형태의 트랜지스터 (10b) 에 있어서도, 도 2(c) 에 나타내는 곡선 (E) 와 같이, 채널 보호층 (20) 과 활성층 (18) 의 계면 근방에 있어서, 수소 농도 프로파일의 미분치는 부에서 정으로 변화함과 함께, 계면 근방에 있어서의 미분치의 차가 1 × 1020 이상이다. 활성층 (18) 내의 수소 농도도 1021 atoms/㎤ 이상이다.
본 실시형태의 트랜지스터 (10b) 에 있어서도, 활성층 (18) 과 채널 보호층 (20) 의 구성, 수소 농도 및 계면 근방에 있어서의 미분치의 차가 제 1 실시형태의 트랜지스터 (10) 와 동일하기 때문에, 제 1 실시형태의 트랜지스터 (10) 와 동일한 효과를 얻을 수 있다. 이 때문에, 본 실시형태의 트랜지스터 (10b) 에 있어서도, 역치가 마이너스로 시프트하지 않고, 양호한 TFT 특성을 나타내고, 장기 신뢰성이 높은 것으로 된다.
다음으로, 제 4 실시형태에 대해 설명한다.
도 7 은, 본 발명의 제 4 실시형태에 관련된 박막 전계 효과형 트랜지스터를 나타내는 모식적 단면도이다.
또한, 본 실시형태에 있어서는, 도 6 에 나타내는 제 3 실시형태의 트랜지스터 (10b) 와 동일 구성물에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
도 7 에 나타내는 트랜지스터 (10c) 는, 도 6 에 나타내는 트랜지스터 (10b) 에 비하여, 채널 보호층 (28) 이 활성층 (18) 과 동일 형상인 점이 상이하고, 그 이외의 구성은 도 6 에 나타내는 트랜지스터 (10b) 와 동일한 구성이기 때문에, 그 상세한 설명은 생략한다. 또한, 채널 보호층 (28) 은, 형상이 상이한 것 이외에, 제 3 실시형태의 채널 보호층 (20) 과 동일하다.
본 실시형태의 트랜지스터 (10c) 에 있어서는, 제 3 실시형태와 채널 보호층 (28) 의 크기가 상이할 뿐이다. 이 때문에, 본 실시형태의 트랜지스터 (10c) 에 있어서도, 제 3 실시형태와 마찬가지로 제 1 실시형태와 동일하게, 도 2(a), (b) 에 나타내는 곡선 (A) 와 같이, 채널 보호층 (28) (영역 (D1) 에 상당) 및 활성층 (18) (영역 (D2)) 내의 수소 농도가 채널 보호층 (28) 으로부터 활성층 (18) 을 향해 감소함과 함께, 채널 보호층 (28) 과 활성층 (18) 의 계면 근방, 즉, 활성층 (18) 의 표면 (18a) 근방의 수소 농도 프로파일은 극소치 (β1) 및 극대치 (β2) 를 갖는다.
또한, 본 실시형태의 트랜지스터 (10c) 에 있어서도, 도 2(c) 에 나타내는 곡선 (E) 와 같이, 채널 보호층 (28) 과 활성층 (18) 의 계면 근방에 있어서, 수소 농도 프로파일의 미분치는 부에서 정으로 변화함과 함께, 계면 근방에 있어서의 미분치의 차가 1 × 1020 이상이다. 활성층 (18) 내의 수소 농도도 1021 atoms/㎤ 이상이다.
본 실시형태의 트랜지스터 (10c) 에 있어서는, 제 3 실시형태와 채널 보호층 (28) 의 크기가 상이할 뿐이기 때문에, 제 1 실시형태의 트랜지스터 (10) 와 동일한 효과를 얻을 수 있다. 이 때문에, 본 실시형태의 트랜지스터 (10c) 에 있어서도, 역치가 마이너스로 시프트하지도 않고, 양호한 TFT 특성을 나타내고, 장기 신뢰성이 높은 것으로 된다.
또한, 상기 서술한 어느 실시형태의 트랜지스터 (10, 10a ∼ 10c) 는, 액정, EL 소자를 사용한 화상 표시 장치, 특히 FPD 의 스위칭 소자, 구동 소자로서 사용할 수 있다. 또한, 상기 서술한 어느 실시형태의 트랜지스터 (10, 10a ∼ 10c) 를 사용한 화상 표시 장치는, 휴대 전화 디스플레이, 퍼스널 디지털 어시스턴트 (PDA), 컴퓨터 디스플레이, 자동차의 정보 디스플레이, TV 용 모니터, 또는 일반 조명을 포함하는 폭넓은 분야에 응용할 수 있다. 또한, 상기 서술한 어느 실시형태의 트랜지스터 (10, 10a ∼ 10c) 의 기판을 플라스틱 필름 등의 가요성 기판으로 하여, IC 카드 또는 ID 태그 등에 응용할 수도 있다.
본 발명은, 기본적으로 이상과 같은 것이다. 이상, 본 발명의 박막 트랜지스터 및 그 제조 방법에 대해 상세하게 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 주지를 일탈하지 않는 범위에 있어서 여러 가지 개량 또는 변경을 해도 되는 것은 물론이다.
실시예 1
이하, 본 발명의 박막 트랜지스터의 실시예에 대해, 구체적으로 설명한다.
본 실시예에 있어서는, 이하에 나타내는 실시예 1 의 트랜지스터 및 비교예 1 의 트랜지스터를 제작하여, 각 실시예 1 의 트랜지스터 및 비교예 1 의 트랜지스터에 대해 시간 경과적 변화를 평가했다.
실시예 1 의 트랜지스터는, 도 1 에 나타내는 제 1 실시형태의 트랜지스터 (10) 와 동일한 구성이고, 도 3(a) ∼ (g) 에 나타내는 상기 서술한 제 1 실시형태의 트랜지스터 (10) 의 제조 방법에 의해 제조된 것이다.
비교예 1 의 트랜지스터는, 도 8(g) 에 나타내는 트랜지스터 (100) 와 동일한 구성이고, 도 8(a) ∼ (g) 에 나타내는 제조 방법에 의해 제조된 것이다. 또한, 도 8(g) 에 나타내는 트랜지스터 (100) 는, 도 1 에 나타내는 트랜지스터 (10) 와 제조 방법 이외에는 동일한 구성이다.
실시예 1 의 트랜지스터에 있어서는, 기판 (12) 에 무알칼리 유리판을 사용했다.
도 3(a) 에 나타내는 바와 같이, 이 기판 (12) 상에 게이트 전극 (14) 을 이하와 같이 하여 형성한다. 먼저, DC 마그네트론 스퍼터법에 의해, 스퍼터 가스로 Ar 가스를 사용하고, Ar 가스의 유량이 15 sccm, Ar 가스 도입시의 압력이 0.2 ㎩ 의 조건으로, 두께가 40 ㎚ 인 몰리브덴막을 기판 (12) 상에 형성하였다. 그리고, 이 몰리브덴막에 포토리소그래피법을 사용하여 레지스트 패턴을 형성하고, Mo 용 에천트 TSL (하야시 순약 공업 (주) 제조) 을 사용하여, 액온이 25 ℃ 의 조건으로 몰리브덴막을 에칭하여 게이트 전극 (14) 을 형성하였다.
다음으로, 도 3(b) 에 나타내는 게이트 절연층 (16) 이 되는 SiO2 막 (15) 을, 게이트 전극 (14) 을 덮도록 하여 기판 (12) 의 표면 (12a) 의 전체면에 200 ㎚ 의 두께로, RF 스퍼터법을 사용하여 형성하였다. 또한, RF 스퍼터는, 타깃으로 SiO2 를 사용하고, Ar 가스의 유량을 40 sccm 로 하고, O2 가스의 유량을 4.5 sccm 로 하고, Ar 가스와 O2 가스 도입시의 압력을 0.16 ㎩ 로 하여 실시했다.
다음으로, 도 3(b) 에 나타내는 활성층 (18) 이 되는 IGZO 막 (17) 을, 대기 개방하지 않고, SiO2 막 (15) 의 표면 (15a) 에 50 ㎚ 의 두께로, DC 스퍼터법에 의해 형성하였다. 또한, DC 스퍼터는, 타깃으로 InGaZnO4 의 조성을 갖는 다결정 소결체를 사용하고, Ar 가스의 유량을 97 sccm 로 하고, O2 가스의 유량을 4.2 sccm 로 하고, Ar 가스와 O2 가스 도입시의 압력을 O.37 ㎩ 로 하여 실시하였다.
다음으로, 도 3(b) 에 나타내는 채널 보호층 (20) 이 되는 Ga 산화물막 (19) 을 대기 개방하지 않고, IGZO 막 (17) 의 표면 (17a) 에 40 ㎚ 두께로, RF 스퍼터법에 의해 성막한다. 또한, RF 스퍼터는, 타깃으로 산화갈륨 (Ga203) 을 사용하고, Ar 가스의 유량을 97 sccm 로 하고, O2 가스의 유량을 5.0 sccm 로 하고, Ar 가스와 O2 가스 도입시의 압력을 0.4 ㎩ 로 하여 실시하였다. 이와 같이 하여, 대기에 노출시키지 않고, 도 3(b) 에 나타내는 적층체 (23) 를 형성한다.
다음으로, 도 3(c) 에 나타내는 바와 같이, Ga 산화물막 (19) 의 표면 (19a) 에 레지스트막 (40) 을 형성하였다. 그리고, 포토리소그래피법을 사용하여, 상기 서술한 패턴부 (42) 및 비패턴부 (44) 가 형성되도록 노광했다.
다음으로, 노광 후의 레지스트막 (40) 의 비패턴부 (44) 를 TMAH 2.38 ％ (상품명, 타마 화학 공업사 제조) 를 사용하여 제거하고, 그 후, 패턴부 (42) 도 제거하여, 도 3 (d) 에 나타내는 채널 보호층 (20) 을 형성하였다.
다음으로, IGZO 막 (17) 의 표면 (17a) 에 포토리소그래피법을 사용하여 레지스트 패턴을 형성하였다. 그리고, 옥살산수 (ITO-06N (칸토 화학사 제조)) 를 사용하여, 액온 35 ℃ 에서 IGZO 막 (17) 을 에칭하여, 도 3(e) 에 나타내는 활성층 (18) 을 형성하였다.
다음으로, 채널 보호층 (20) 및 활성층 (18) 을 덮도록 하여 SiO2 막 (15) 의 표면 (15a) 에 레지스트막 (도시 생략) 을 형성하고, 포토리소그래피법을 사용하여 레지스트 패턴을 형성하였다. 그리고, 버퍼드 플루오르산을 물로 희석시킨 HF 농도가 6 질량％ 인 것을 사용하여, 액온 25 ℃ 에서 SiO2 막 (15) 을 에칭하여, 게이트 전극 취출용 컨택트 홀을 형성하였다. 아와 같이 하여, 도 3(e) 에 나타내는 게이트 절연막 (16) 을 형성하였다.
다음으로, 채널 보호층 (20) 을 덮도록 하여 활성층 (18) 의 표면 (18a) 및 게이트 절연층 (16) 의 표면 (16a) 에, 도 3(f) 에 나타내는 몰리브덴막 (21) 을, DC 마그네트론 스퍼터법을 사용하여 100 ㎚ 의 두께로 형성하였다. 또한, DC 마그네트론 스퍼터는, 스퍼터 가스로 Ar 가스를 사용하고, Ar 가스의 유량을 15 sccm 로 하고, Ar 가스 도입시의 압력을 0.2 ㎩ 로 실시하였다.
다음으로, 몰리브덴막 (21) 의 표면 (21a) 에 포토리소그래피법을 사용하여 레지스트 패턴을 형성하였다.
다음으로, 산의 에칭액 (Mo 용 에천트 TSL (하야시 순약 공업 (주) 제조)) 을 사용하여, 액온이 25 ℃ 인 조건으로 몰리브덴막 (21) 을 에칭하여, 도 3(g) 에 나타내는 소스 전극 (22) 및 드레인 전극 (24) 을 형성하였다.
다음으로, 채널 보호층 (20), 소스 전극 (22) 및 드레인 전극 (24) 을 덮도록, JSR 사 제조 PC-405G 를 1.5 ㎛ 의 두께로 스핀 코터를 사용하여 도포하고, 프리베이크를 했다. 그리고, 포토리소그래피법을 사용하여, 아크릴 수지막을 패턴 형성하였다. 다음으로, 온도 180 ℃ 에서, 포스트베이크를 1 시간 실시하여 평탄화층 (26) 을 형성하였다 (도 1 참조). 이상과 같이 하여, 실시예 1 의 트랜지스터를 형성하였다.
실시예 1 의 트랜지스터에 대해, SIMS 를 사용하여 수소 농도를 측정한 바, 상기 서술한 도 2(a) ∼ (c) 에 나타내는 곡선 (A), 곡선 (E) 의 결과를 얻을 수 있었다.
비교예 1 의 트랜지스터의 제조 방법은, 상기 서술한 실시예 1 의 트랜지스터의 제조 방법에 비하여, 도 8(a) 에 나타내는 게이트 전극 (14) 을 형성하고, 게이트 절연층 (16) 이 되는 SiO2 막 (15) 을 형성하고, 그 후, 활성층 (18) 이 되는 IGZO 막 (17) 을 대기에 노출시키지 않고 연속하여 형성할 때까지의 공정은 실시예 1 의 트랜지스터의 제조 방법과 동일하기 때문에, 그 상세한 설명은 생략한다.
비교예 1 의 트랜지스터의 제조 방법에 있어서는, 다음으로, IGZO 막 (17) 의 표면 (17a) 에 포토리소그래피법을 사용하여 레지스트 패턴을 형성하였다. 그리고, 버퍼드 플루오르산을 물로 희석시킨 HF 농도가 6 질량％ 인 것을 사용하여, 액온 25 ℃ 에서 S102 막 (15) 을 에칭하여, 도 8(b) 에 나타내는 게이트 절연막 (16) 을 형성하였다.
다음으로, IGZO 막 (17) 의 표면 (17a) 에 포토리소그래피법을 사용하여 레지스트 패턴을 형성하였다. 그리고, 옥살산수 (ITO-06N (칸토 화학사 제조)) 를 사용하여, 액온 35 ℃ 에서 IGZO 막 (17) 을 에칭하여, 도 8(b) 에 나타내는 활성층 (18) 을 형성하였다.
다음으로, 도 8(c) 에 나타내는 바와 같이, 활성층 (18) 을 덮도록 게이트 절연막 (16) 의 표면 (16a) 에, 채널 보호층 (20) 이 되는 Ga 산화물막 (19) 을 40 ㎚ 의 두께로, RF 스퍼터법에 의해 형성하였다. 이 RF 스퍼터는, 타깃으로 산화갈륨 (Ga203) 을 사용하고, Ar 가스의 유량을 97 sccm 로 하고, O2 가스의 유량을 5.0 sccm 로 하고, Ar 가스와 O2 가스 도입시의 압력을 O.4 ㎩ 로 하여 실시하였다.
다음으로, 실시예 1 의 트랜지스터의 제조 방법과 동일한 방법을 사용하여, Ga 산화물막 (19) 을 가공하고, 도 8(d) 에 나타내는 활성층 (20) 을 형성하였다.
다음으로, 실시예 1 의 트랜지스터의 제조 방법과 동일하게 하여, 도 8(e) 에 나타내는 몰리브덴막 (21) 을 형성하고, 그 후, 도 8(f) 에 나타내는 소스 전극 (22) 및 드레인 전극 (24) 을 형성하였다.
다음으로, 실시예 1 의 트랜지스터의 제조 방법와 동일하게 하여, 도 8(g) 에 나타내는 평탄화층 (26) 을 형성한다. 이와 같이 하여, 비교예 1 의 트랜지스터를 얻었다. 비교예 1 의 트랜지스터에 대해, SIMS 를 사용하여 수소 농도를 측정한 바, 상기 서술한 도 2(a) ∼ (c) 에 나타내는 곡선 (B), 곡선 (F) 의 결과를 얻을 수 있었다.
실시예 1 의 트랜지스터 및 비교예 1 의 트랜지스터에 대해, 초기 역치 (초기 Ⅴth) 를 측정했다. 그 후, 실시예 1 의 트랜지스터 및 비교예 1 의 트랜지스터를 각각 데시케이터 (23 ℃, 상대 습도 60 ％) 내에 보관하고, 2 주일 후의 역치 및 1 개월 후의 역치를 각각 측정했다. 상기 서술한 각 역치의 측정 결과를 하기 표 1 에 나타낸다.
또한, 하기 표 1 에 나타내는 초기 역치 (초기 Ⅴth) 는, 100 ㎜ □ 내의 9 점에 대해, Ⅴds (소스 드레인간 전압) 를 10 Ⅴ 로 하고, Ⅴg (게이트 전압) 를 －10 Ⅴ ∼ ＋15 Ⅴ 까지 스윕하여 구한 값의 평균치이다.
또, 하기 표 1 에 나타내는 2 주일 후의 역치 및 1 개월 후의 역치도, 각각, 100 ㎜ □ 내의 9 점에 대해, Vds (소스 드레인간 전압) 를 10 Ⅴ 로 하고, Ⅴg (게이트 전압) 를 ―10 Ⅴ ∼ ＋15 Ⅴ 까지 스윕하여 구한 값의 평균치이다.
실시예 1 비교예 1
초기 Ⅴth ―1.0 Ⅴ ―1.2 Ⅴ
2 주일 후 ―1.3 Ⅴ ―4.3 Ⅴ
1 개월 후 ―1.3 Ⅴ ―5.1 Ⅴ
상기 표 1 에 나타내는 바와 같이, 실시예 1 의 트랜지스터는, 1 개월 경과 후의 역치의 변화가 작고 장기 신뢰성이 높다.
한편, 비교예 1 의 트랜지스터는, 역치의 변화가 크고, 시간 경과와 함께 역치가 마이너스측으로 시프트하여, 장기 신뢰성이 낮다. 이것은 비교예 1 의 트랜지스터가 실시예 1 의 트랜지스터와는 달리, 활성층이 되는 IGZO 막과, 채널 보호층이 되는 Ga 산화물막을 진공을 파괴하지 않고 연속하여 형성하고 있지 않기 때문에, 활성층의 표면에 오염 불순물이 혼입되었기 때문인 것으로 생각된다.
10 박막 트랜지스터 (트랜지스터)
12 기판
14 게이트 전극
16 게이트 절연막
18 활성층
20, 28 채널 보호막
22 소스 전극
24 드레인 전극
26 평탄화층

Claims (12)

  1. 기판 상에, 적어도 게이트 전극, 게이트 절연층, 채널층으로서 기능하는 활성층, 상기 활성층의 채널 영역을 덮는 채널 보호층, 소스 전극, 및 드레인 전극이 형성된 박막 트랜지스터의 제조 방법으로서,
    상기 기판 상에 상기 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 덮어 상기 기판 상에 제 1 절연막을 형성하고, 상기 제 1 절연막 상에 산화물 반도체막을 형성하고, 상기 산화물 반도체막 상에 제 2 절연막을 형성하여, 상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막으로 이루어지는 적층체를 얻는 공정과,
    상기 적층체의 상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막을 패터닝하여, 각각 상기 게이트 절연층, 상기 활성층 및 상기 채널 보호층을 형성하는 공정과,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 공정을 갖고,
    상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막은, 대기에 노출되지 않고 연속하여 형성되고,
    상기 채널 보호층과 상기 활성층의 계면 근방의 수소 농도 프로파일은 상기 채널 보호층의 수소 농도의 극소치 및 상기 활성층의 수소 농도의 극대치를 갖고,
    상기 채널 보호층과 상기 활성층의 계면 근방에 있어서 상기 수소 농도 프로파일의 미분치([수소농도(atoms/㎤)]/[깊이(㎚)])는 부에서 정으로 변화함과 함께, 상기 계면 근방에 있어서의 상기 미분치의 극대치와 극소치의 차는 1 × 1020 이상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 채널 보호층, 상기 활성층 및 상기 게이트 절연층을 형성하는 공정은, 상기 적층체의 상기 제 2 절연막을 패터닝하여 상기 채널 보호층을 형성하는 공정과, 상기 제 1 절연막을 패터닝하여 상기 게이트 절연층을 형성하는 공정과, 상기 산화물 반도체막을 패터닝하여 상기 활성층을 형성하는 공정을 구비하는, 박막 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 공정은, 상기 기판 상에 도전막을 형성하고, 상기 도전막 상에 레지스트 패턴을 형성하고, 산의 에칭액을 사용하여, 상기 채널 보호층을 에칭 스토퍼로 하여 상기 도전막을 에칭하는 공정을 구비하는, 박막 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막은, 스퍼터법에 의해 형성되는, 박막 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 절연막, 상기 산화물 반도체막 및 상기 제 2 절연막은, 배압이 10 × 10-4 ㎩ 이하에서 형성되는, 박막 트랜지스터의 제조 방법.
  6. 삭제
  7. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 절연막은 Ga 의 산화물막으로 이루어지고,
    상기 채널 보호층을 형성하는 공정은, 상기 Ga 의 산화물막을 형성하는 공정과, 이 상기 Ga 의 산화물막 상에 레지스트막을 형성하는 공정과, 상기 레지스트막에 있어서 적어도 상기 채널 영역의 일부를 패턴부로 하고, 그 이외의 부분을 비패턴부로 하는 공정과, 알칼리 용액을 사용하여 상기 비패턴부를 제거하여 패턴 형성하는 공정을 구비하고,
    상기 패턴 형성 공정에 있어서, 상기 비패턴부를 제거할 때에 상기 비패턴부 하의 상기 Ga 의 산화물막이 상기 알칼리 용액에 의해 제거되어 상기 채널 보호층이 형성되는, 박막 트랜지스터의 제조 방법.
  8. 기판 상에, 적어도 게이트 전극, 게이트 절연층, 채널층으로서 기능하는 활성층, 상기 활성층의 채널 영역을 덮는 채널 보호층, 소스 전극, 및 드레인 전극이 형성된 박막 트랜지스터로서,
    상기 활성층 상에 상기 채널 보호층이 형성되어 있고,
    상기 채널 보호층과 상기 활성층의 계면 근방의 수소 농도 프로파일은 상기 채널 보호층의 수소 농도의 극소치 및 상기 활성층의 수소 농도의 극대치를 갖고,
    상기 채널 보호층과 상기 활성층의 계면 근방에 있어서 상기 수소 농도 프로파일의 미분치([수소농도(atoms/㎤)]/[깊이(㎚)])는 부에서 정으로 변화함과 함께, 상기 계면 근방에 있어서의 상기 미분치의 극대치와 극소치의 차는 1 × 1020 이상인 것을 특징으로 하는 박막 트랜지스터.
  9. 제 8 항에 있어서,
    상기 활성층 내의 상기 수소 농도는 1021 atoms/㎤ 이상인, 박막 트랜지스터.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 활성층 상에 상기 채널 보호층을 개재시켜 상기 소스 전극 및 상기 드레인 전극이 형성되어 있는, 박막 트랜지스터.
  11. 제 8 항에 있어서,
    상기 활성층은, 비정질 반도체를 포함하는, 박막 트랜지스터.
  12. 제 11 항에 있어서,
    상기 활성층은, In, Ga 및 Zn 을 함유하는 아모르퍼스 산화물 반도체로 구성되는, 박막 트랜지스터.
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