KR101578590B1 - 산화물 반도체 박막의 제조 방법 - Google Patents

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Abstract

본 발명은, 저온 어닐에 의한 저저항화가 일어나지 않고, 성막시의 저항치와 저온 어닐 후의 저항치가 동등해지는 조성을 가지며, 재현성이 높고, 대면적 디바이스 제조에 적합한 SGZO 계 산화물 반도체 박막의 제조 방법을 제공하는 것이다. 본 발명의 제조 방법은, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고 있고, 상기 구성 원소의 조성비를 Sn : Ga : Zn = a : b : c 로 한 경우, 상기 조성비가, a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4 를 만족시키는 산화물 반도체 박막을 기판 상에 성막하는 성막 공정과, 상기 성막 공정 후, 산화성 분위기 중에서 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 열처리 공정을 갖는다.

Description

산화물 반도체 박막의 제조 방법{METHOD FOR PRODUCING OXIDE SEMICONDUCTOR THIN FILM}
본 발명은, 산화물 반도체 박막의 제조 방법, 전계 효과형 트랜지스터, 표시 장치 및 센서에 관한 것이다.
전계 효과형 트랜지스터는, 반도체 메모리용 집적 회로의 단위 소자, 고주파 신호 증폭 소자, 액정 등의 표시 소자 구동용 소자로서 널리 사용되고 있고, 특히 박막화된 것은 박막 트랜지스터 (TFT ： Thin Film Transistor) 로 불리고 있다. 그리고, 플랫 패널 디스플레이에 있어서는, 대면적으로 형성 가능한 아모르퍼스 실리콘으로 이루어지는 활성층을 가진 실리콘계 TFT 가 사용되고 있다.
최근, 이 아모르퍼스 실리콘 대신에, In-Ga-Zn-O 계 (IGZO 계) 의 산화물 반도체 박막을 활성층 (채널층) 에 사용한 TFT 의 개발이 활발하게 이루어지고 있다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내고, 또한, 가시광에 투명한 점에서 플라스틱판이나 필름 등의 기판 상에 플렉시블하고 투명한 TFT 를 형성하는 것이 가능하다.
한편, IGZO 의 In 대신에 Sn 을 사용한 Sn-Ga-Zn-O (이하, 「SGZO」라고 호칭한다) 계 산화물 반도체 박막은, IGZO 계의 산화물 반도체 박막과는 상이하여 레어 메탈인 In 을 포함하지 않는 점, Sn4 ＋ 가 In3 ＋ 와 동일한 전자 배치를 취하는 점에서 IGZO 계에 대체되는 신규 산화물 반도체 박막으로서 기대되고 있다. 또한, 상기 「SGZO」 중, Ga 는 필수로 하지 않아도 된다.
일본 공개특허공보 2010-18457호에 있어서는, 여러 가지의 관점에서 SGZO 계의 산화물 반도체 박막에 있어서의 조성비의 바람직한 범위가 규정되어 있다. 또, 산화물 반도체 박막을 300 ℃ 에서 열처리하는 것이 보고되어 있다.
일본 공개특허공보 2008-283046호에 있어서는, 산화물 반도체 박막을 활성층에 사용한 TFT 에 있어서, 이동도나 온·오프비의 변동의 원인이 활성층에 함유되는 수분량이 상이한 점에 있는 것이 보고되어 있다. 또, 일본 공개특허공보 2008-283046호에 있어서는, 활성층을 구비한 TFT 의 실용화에 있어서, 실용상에서 문제가 되지 않는 수분 함유량의 상한이 규정되어 있다.
한편, IGZO 계나 SGZO 계의 산화물 반도체 박막을 TFT 의 활성층으로서 사용할 때에, 포스트 어닐 처리 (열처리) 를 실시하여 TFT 특성 (임계값 시프트 등) 을 개선할 필요성이 있는 것이 일반적으로 인식되고 있다. 특히 내열성이 낮은 수지 기판 상에 TFT 를 형성한 플렉시블 TFT 의 요구는 높아지고 있는 점에서, 일본 공개특허공보 2010-18457호와 달리 300 ℃ 미만의 저온 어닐 처리로 특성이 높은 TFT 를 형성할 필요가 있다.
그러나, 저온 어닐에서는 산화물 반도체 박막 중의 수분을 충분히 제거할 수 없기 때문에, 막면 내에 있어서 균일한 수분량으로 하는 것은 곤란해진다. 구체적으로는, 특히 대면적의 디바이스를 어닐할 때에 중심 부분과, 중심으로부터 떨어진 부분에서 몇 도 어닐 온도가 다른 것만으로 막중 수분량이 불균일해진다. 또, 복수의 디바이스를 어닐할 때에, 각 디바이스의 열원으로부터의 거리나, 히터와의 접촉 상태에 약간의 차이가 있었을 때에도 어닐 온도가 몇 도 벗어날 가능성이 있고, 그렇게 된 경우에는 역시 막중 수분량의 불균일이 생기게 된다. 막중 수분량이 불균일해지는 것은 즉, 면 내에 있어서 특성 편차가 생기는 것과 다름없다. 더하여 저온 어닐시에 막중 수분의 탈리에 수반되는 급격한 저저항화가 일어나기 때문에, 반도체막으로서 사용하기 위한 프로세스 마진이 매우 좁다는 문제가 있었다.
또, 저온 어닐시의 온도 편차에 의해, 저항율이 크게 변화하기 때문에, 목표로 한 저항율을 갖는 산화물 반도체 박막을 얻는 것이 어렵다는 문제가 있었다.
그리고, 이와 같은 문제를 해결하기 위해서는, 산화물 반도체 박막 중의 수분량을 매우 낮게 하면 된다고 생각된다.
그래서, 산화물 반도체 박막 중의 수분량을 매우 낮게 하는 수단으로서는, 산화물 반도체 박막을 성막할 때의 성막실 내의 수분압을 매우 낮게 하는 방법이나, 일본 공개특허공보 2010-18457호와 같이, 성막 후에 고온에서 열처리함으로써 막중 수분을 방출하는 것이 생각된다. 그러나, 전기 특성의 편차가 일어나지 않을 정도까지 성막실 내의 수분압을 낮게 하는 것은 매우 곤란하고, 진공 성막 장치 비용도 높아져, 생산성이 낮아진다. 더하여 플렉시블 디스플레이에 사용하기 위해 수지 기판 상에 산화물 반도체 박막을 형성하는 경우에는, 수지 기판으로부터 수분이 탈리되기 때문에, 성막실 내의 수분압을 매우 낮게 하는 것은 거의 불가능하다.
또, 산화물 반도체 박막의 성막 후에 고온 (300 ℃ 이상) 에서 열처리하는 수법은, 제조 비용이 향상될 뿐만 아니라, 기판이나 전극 재료, 절연막 재료의 재료 선택의 폭을 현저하게 저하시킨다. 특히, 상기 서술한 바와 같이 최근 주목받고 있는 수지 기판 상에 산화물 TFT 를 형성한 플렉시블 디바이스를 얻으려면, 수지 기판의 내열성이 낮기 때문에, 300 ℃ 이상의 열처리는 곤란해진다.
본 발명은 상기 사실을 감안하여 이루어진 것으로, SGZO 계 산화물 반도체 박막에 있어서, 저온 어닐에 의한 저저항화가 일어나지 않고, 성막시의 저항치와 저온 어닐 후의 저항치가 동등해지는 조성을 명확히 하여, 재현성이 높고, 대면적 디바이스, 특히 플렉시블 디바이스 제조에 적합한 SGZO 계 산화물 반도체 박막의 제조 방법을 제공하는 것을 목적으로 하는 것이다. 또, 본 발명은 면 내에 있어서의 특성 편차가 적은 전계 효과형 트랜지스터, 전계 효과형 트랜지스터를 구비한 표시 장치 및 센서를 제공하는 것을 목적으로 하는 것이다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
＜1＞ Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고 있고, 상기 구성 원소의 조성비를 Sn : Ga : Zn = a : b : c 로 한 경우, 상기 조성비가, a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4 를 만족시키는 산화물 반도체 박막을 기판 상에 성막하는 성막 공정과, 상기 성막 공정 후, 산화성 분위기 중에서 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 열처리 공정을 갖는 산화물 반도체 박막의 제조 방법.
＜2＞ 상기 기판은, 수지 기판이며, 상기 열처리 공정에서는, 상기 열처리 온도를 100 ℃ 이상 200 ℃ 이하로 하는, ＜1＞ 에 기재된 산화물 반도체 박막의 제조 방법.
＜3＞ 상기 열처리 공정에서는, 상기 산화물 반도체 박막의 주위의 상대습도를 50 ％ 이하로 하는, ＜1＞ 또는 ＜2＞ 에 기재된 산화물 반도체 박막의 제조 방법.
＜4＞ 상기 성막 공정에서는, 상기 산화물 반도체 박막을, 스퍼터링에 의해 성막하는, ＜1＞ ∼ ＜3＞ 중 어느 하나에 기재된 산화물 반도체 박막의 제조 방법.
＜5＞ 상기 성막 공정에서는, 상기 산화물 반도체 박막을, 비정질이 되는 온도 영역에서 성막하는, ＜1＞ ∼ ＜4＞ 중 어느 하나에 기재된 산화물 반도체 박막의 제조 방법.
＜6＞ 상기 열처리 공정 후의 산화물 반도체 박막은, 승온 탈리 가스 분석에 의해 수분자로서 관측되는 탈리 가스가 2.8 × 1020 개/㎤ 이하인, ＜1＞ ∼ ＜5＞ 중 어느 하나에 기재된 산화물 반도체 박막의 제조 방법.
＜7＞ ＜1＞ ∼ ＜6＞ 중 어느 하나에 기재된 산화물 반도체 박막의 제조 방법에 의해 제조한 산화물 반도체 박막을 활성층으로서 갖는, 전계 효과형 트랜지스터.
＜8＞ ＜7＞ 에 기재된 전계 효과형 트랜지스터를 구비한 표시 장치.
＜9＞ ＜7＞ 에 기재된 전계 효과형 트랜지스터를 구비한 센서.
본 발명에 의하면, SGZO 계 산화물 반도체 박막에 있어서, 저온 어닐에 의한 저저항화가 일어나지 않고, 성막시의 저항치와 저온 어닐 후의 저항치가 동등해지는 조성을 명확히 하여, 재현성이 높고, 대면적 디바이스, 특히 플렉시블 디바이스 제조에 적합한 SGZO 계 산화물 반도체 박막의 제조 방법을 제공할 수 있다. 또, 본 발명은 면 내에 있어서의 특성 편차가 적은 전계 효과형 트랜지스터, 전계 효과형 트랜지스터를 구비한 표시 장치 및 센서를 제공할 수 있다.
도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2 는, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해서, 그 일부분의 개략 단면도이다.
도 3 은, 도 2 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 4 는, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해서, 그 일부분의 개략 단면도이다.
도 5 는, 도 4 에 나타내는 전기 광학 장치의 전기 배선의 개략 구성도이다.
도 6 은, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해서, 그 일부분의 개략 단면도이다.
도 7 은, 도 6 에 나타내는 센서의 전기 배선의 개략 구성도이다.
도 8 은, 전기 저항 측정용 시료의 제조 공정을 나타내는 도면으로서, 도 8(A) 는 전기 저항 측정용 시료의 평면도이며, 도 8(B) 는 전기 저항 측정용 시료의 단면도이다.
도 9 는, 전기 저항 측정용 시료의 개략 구성을 나타내는 도면으로서, 도 9(A) 는 전기 저항 측정용 시료의 평면도, 도 9(B) 는 전기 저항 측정용 시료의 단면도이다.
도 10 은, 실시예 1 및 비교예 1, 2 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다.
도 11 은, SnGa 조성비가 상이한 SGZO 막의 승온 탈리 가스 분석의 측정 결과를 나타내는 도면이다.
도 12 는, 실시예 1 및 비교예 3 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다.
도 13 은, 실시예 1 의 SGZO 막 및 비교예 3 의 IGZO 막에 있어서의 승온 탈리 가스 분석의 측정 결과를 나타내는 도면이다.
도 14 는, 실시예 1, 2, 3 및 비교예 4 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다.
도 15 는, 실시예 4 및 비교예 5 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다.
도 16 은, 실시예 1 ∼ 4, 비교예 1 ∼ 5 (비교예 3 은 제외한다) 의 SGZO 막의 조성비를 삼원계 상태도로 플롯한 것이다.
도 17(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 17(B) 는 도 17(A) 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.
도 18 은, 실시예 TFT (1) 의 Vg-Id 특성을 나타내는 도면이다.
도 19 는, 실시예 TFT (2) 의 Vg-Id 특성을 나타내는 도면이다.
도 20 은, 실시예 TFT (3) 의 Vg-Id 특성을 나타내는 도면이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시형태에 관련된 산화물 반도체 박막의 제조 방법, 전계 효과형 트랜지스터, 표시 장치 및 센서에 대해 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다.
1. 산화물 반도체 박막의 제조 방법
본 발명의 실시형태에 관련된 산화물 반도체 박막의 제조 방법은, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고 있고, 상기 구성 원소의 조성비를 Sn : Ga : Zn = a : b : c 로 한 경우, 상기 조성비가, a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4 를 만족시키는 산화물 반도체 박막을 기판 상에 성막하는 성막 공정과, 상기 성막 공정 후, 산화성 분위기 중에서 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 열처리 공정을 갖는다.
여기서, 「주된 구성 원소」란, 전체 구성 원소에 대한 Sn, Ga, Zn 및 O 의 합계 비율이 98 ％ 이상인 것을 의미한다. 또, 「산화성 분위기」란, 산소, 오존, 또는, 산소 라디칼 등의 적어도 1 종을 포함하는 분위기를 의미한다. 또, 「박막」이란, 1 ㎚ 이상 10 ㎛ 이하 정도를 말하는 것으로 한다.
본 발명의 실시형태에 관련된 산화물 반도체 박막의 구체적인 제조 방법을 설명한다.
(성막 공정)
산화물 반도체 박막의 성막에는, 예를 들어 스퍼터법을 이용할 수 있다.
성막 공정에 있어서, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고 있고, 조성비가 a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4 를 만족시키는 산화물 반도체 박막을 성막하는 방법으로서는, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 들 수 있다.
이들 중에서도, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물의 다결정 소결체를 타겟으로 하여, 기상 성막법을 이용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 적합하다. 또한, 양산성의 관점에서 스퍼터링법이 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 증착법에 의해, 진공도 및 산소 유량을 제어하여 성막된다.
스퍼터링법을 이용하여 성막하는 방법으로서는, 성막한 SGZO 막 중의 Sn, Ga, Zn 조성비가 상기 범위가 되는 복합 산화물 타겟의 단독 스퍼터여도 되고, Sn, Ga, Zn, 또는, 이들의 산화물 혹은 이들의 복합 산화물 타겟을 조합하여 사용한 공스퍼터여도 된다. 공스퍼터의 경우에는, 타겟에 투입하는 전력비를 조정함으로써 조성비를 조정한다.
성막하는 산화물 반도체 박막은 비정질인 것이 바람직하다. 성막시에서 비정질이면, 열처리 공정에서 300 ℃ 미만의 저온 어닐을 실시해도, 비정질 상태가 유지된다. 그리고, 비정질막이면 대면적에 걸쳐서 균일한 막을 형성하기 쉽고, 다결정과 같은 입계가 존재하지 않기 때문에 소자 특성의 편차를 억제하는 것이 용이하다. 또한, 산화물 반도체 박막이 비정질인지의 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉 X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체 박막은 비정질이라고 판단할 수 있다.
스퍼터링법에서의 성막에 있어서의 성막 조건은, 예를 들어, 성막시의 성막실 내의 압력을 0.4 Pa, 성막실 내의 산소 분압을 5 × 10-4 Pa 로 하여 실시한다.
상기 조성 범위의 산화물 반도체 박막은, 성막 후의 저항율과 저온 어닐 후의 저항율이 동등해지기 때문에, 성막시의 산소 분압을 조정함으로써, 저온 어닐 후의 저항율을 임의로 선택하는 것이 가능해진다.
산화물 반도체 박막의 저항율은, 일반적으로 반도체로서 거동하는 저항율이면 되는데, 특별하게는 활성 영역으로 하는 관점에서, 실온 (20 ℃) 에서의 저항율이, 1 Ωcm 이상 1 × 106 Ωcm 이하인 것이 바람직하다.
그래서, 얻어지는 막의 저항율 (도전율) 을 제어하기 위해서, 성막시의 성막실 내의 산소 분압을 임의로 제어한다. 또한, 성막시의 산소 분압은, 5 × 10-3 Pa 이하로, 원하는 조성 및 성막시의 성막실 내의 압력에 따라 제어한다. 성막실 내의 산소 분압을 제어하는 수법으로서는, 성막실 내에 도입하는 O2 가스량을 변화시키는 방법이여도 되고, 산소 라디칼이나 오존 가스의 도입량을 변화시키는 방법이여도 된다. 산소 분압을 높게 하면, 산화물 반도체 박막의 도전율을 저하 (저항율을 상승) 시킬 수 있고, 산소 분압을 낮게 하면, 막 중의 산소 결함을 증가시켜 산화물 반도체 박막의 도전율을 상승 (저항율을 저하) 시킬 수 있다.
또한, 산소 가스 도입을 정지시킨 경우라도 저항이 높은 경우에는, H2 나 N2 등의 환원성 가스를 도입하고, 또한 막 중의 산소 결함을 증가시켜도 된다. 또, 본 실시형태의 저항율은 4 단자법에 의해 측정 (전류원 ： Keithley 사 제조 소스 메이저 유닛 SMU237, 전압계 ： Keithley 사 제조 나노 볼트 미터 2182A 를 사용, 일부는 2 단자법에 의해 측정) 한 값이다.
다음으로, 성막 중의 기판 온도는, 기판에 따라 임의로 선택해도 되지만, 플렉시블 기판 (예를 들어 수지 기판) 을 사용하는 경우에는 기판 온도는 보다 실온에 가까운 것이 바람직하다. 예를 들어, 300 ℃ 미만인 것이 바람직하고, 200 ℃ 이하인 것이 보다 바람직하다. 또, 상기 서술한 바와 같이 성막한 산화물 반도체 박막이, 비정질이 되는 온도 영역으로 하는 것이 바람직하다. 예를 들어, 600 ℃ 미만인 것이 바람직하고, 500 ℃ 이하인 것이 보다 바람직하다.
스퍼터링법에서의 성막에 있어서의 성막 조건으로서는, 그 밖에 성막시의 성막실 내의 물의 분압을 1 × 10-5 Pa 이하로 하는 것이 바람직하다. 스퍼터링법에서는, PLD 법 등에 비해 성막실 내에 존재할 수 있는 OH 가 플라즈마에서 OH- 로 여기되어, 불안정해져, 막 중의 양이온에 결합하기 쉬워지기 때문에, 성막실의 물의 분압이 막에 대해 주는 영향이 크기 때문이다.
성막 직후의 산화물 반도체 박막은, 급격한 저저항화를 억제하기 위해서, 승온 탈리 가스 분석에 의해 수분자로서 관측되는 탈리 가스가 4.2 × 1020 개/㎤ 이하인 것이 바람직하다.
(열처리 공정)
산화물 반도체 박막의 성막 후는, TFT 특성 (임계값 시프트 등) 을 개선하기 위해, 열처리 (포스트어닐) 공정을 실시한다.
어닐 온도는 100 ℃ 이상 300 ℃ 미만으로 한다. 박막을 형성하는 기판으로서, 수지 기판 등의 내열성이 낮은 가요성 기판을 사용하는 경우에는, 100 ℃ 이상 200 ℃ 이하로 하는 것이 바람직하다. 100 ℃ 이상이면, 열처리 효과를 충분히 발휘시킬 수 있다. 300 ℃ 미만이면, 막 중의 산소 결손량을 변화시키는 일이 없기 때문에, 어닐 전후에서의 막의 저항율 변화가 작아진다. 200 ℃ 이하이면 내열성이 낮은 수지 기판에 대한 적용이 용이해진다.
또한, 어닐 온도를 100 ℃ 이상 300 ℃ 미만으로 하면, 산화물 반도체 박막이 비정질인 경우, 그 비정질을 유지할 수 있다.
어닐 시간에 특별히 한정은 없지만, 막 온도가 균일해지는데 필요로 하는 시간 등을 고려하여, 적어도 10 분 이상 유지하는 것이 바람직하다.
어닐 중의 분위기는 산화성 분위기로 한다. 특히 대기 중의 어닐이면 생산 코스트도 낮기 때문에 바람직하다. 환원성 분위기 중에서 어닐을 실시하면, 산화물 반도체 중의 산소가 빠져나가 잉여 캐리어가 발생하고, 어닐 공정 전후에서의 저항율의 변화량이 증대되기 쉬워져 전기 특성 편차가 일어나기 쉽기 때문에 바람직하지 않다.
또, 어닐 중의 산화물 반도체 박막의 주위의 상대습도는, 50 ％ 이하로 하는 것이 바람직하고, 30 ％ 이하로 하는 것이 보다 바람직하다.
본 실시형태의 포인트는 SGZO 계 산화물 반도체 박막에 있어서, 저온 어닐시의 저항율 변화가 매우 작은 조성 영역을 찾아낸 것에 있다. 즉, 상기 조성 범위로 성막된 SGZO 막은, 저온 어닐시의 저저항화 (가열에 수반되어 저저항화함과 함께, 강온시에 그 저저항화된 저항율이 유지되는 상태) 가 거의 일어나지 않아, 저온 어닐 전후에서 저항율의 변화량이 매우 작다. 저온 어닐 전후에서 저항율 변화량이 작고, 어닐 온도의 차이에 의한 영향을 거의 받지 않는다는 것은, 성막시에 임의의 저항율을 갖는 SGZO 막을 성막만 하게 되면, 어닐 온도를 정밀하게 제어하는 일 없이, 어닐 후에 원하는 저항율을 갖는 SGZO 막을 얻을 수 있는 것을 의미하며, 전기 특성의 설계가 용이해진다. 또, 특히 대면적 디바이스를 형성할 때에, 대면적으로 균일한 어닐 온도에서 열처리를 실시하는 것은 매우 곤란하지만, 어닐 온도를 정밀하게 제어할 필요가 없기 때문에, 비교적 간편한 어닐 장치로 균일한 전기 특성을 갖는 산화물 반도체 박막을 얻을 수 있다. 저온 어닐로 디바이스가 형성 가능하기 때문에, 제조 비용을 저감시킬 수 있음과 함께, 내열성이 낮은 수지 기판 등으로의 형성도 가능해지기 때문에, 플렉시블 디바이스에 대한 응용이 용이해진다.
이상과 같이, 본 발명의 실시형태에 관련된 SGZO 계 산화물 반도체 박막의 제조 방법에 의하면, 제작 비용을 억제할 수 있고, 저온 어닐 후에 있어서의 전기적인 특성의 면내 균일성이 매우 높은 산화물 반도체 박막을 얻을 수 있고, 이와 같은 반도체 박막은 대면적 디바이스에 적용되는 TFT 의 활성층으로서 유용하다.
2. TFT
본 발명의 실시형태에 관련된 TFT 는, 게이트 전극, 게이트 절연막, 활성층, 소스 전극 및 드레인 전극을 가지며, 게이트 전극에 전압을 인가하여, 활성층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다. 그리고, 본 발명의 실시형태에 관련된 TFT 에서는, 활성층으로서 상기 서술한 산화물 반도체 박막이 사용된다.
TFT 의 소자 구조로서는, 게이트 전극의 위치에 기초한, 이른바 역 스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (톱 게이트형이라고도 불린다) 의 어느 양태여도 된다. 또, 활성층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」이라고 한다.) 과의 접촉 부분에 기초하여, 이른바 톱 콘택트형, 보텀 콘택트형 중 어느 양태여도 된다.
또한, 톱 게이트형이란, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이며, 보텀 게이트형이란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 콘택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이며, 톱 콘택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(A) 에 나타내는 TFT (10) 에서는, 기판 (12) 의 일방의 주면 상에 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막이 적층되어 있다. 그리고, 이 활성층 (14) 상에 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되고, 또한, 이들 위에 게이트 절연막 (20) 과 게이트 전극 (22) 이 순서대로 적층되어 있다.
도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 에 나타내는 TFT (30) 에서는, 기판 (12) 의 일방의 주면 상에 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되어 있다. 그리고, 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막과 게이트 절연막 (20) 과 게이트 전극 (22) 이 순서대로 적층되어 있다.
도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 에 나타내는 TFT (40) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (22) 과 게이트 절연막 (20) 과 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막이 순서대로 적층되어 있다. 그리고, 이 활성층 (14) 의 표면 상에 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되어 있다.
도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 에 나타내는 TFT (50) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (22) 과 게이트 절연막 (20) 이 순서대로 적층되어 있다. 그리고, 이 게이트 절연막 (20) 의 표면 상에 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되고, 또한 이들 위에, 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막이 적층되어 있다.
또한, 본 실시형태에 관련된 TFT 는, 상기 이외에도 여러 가지 구성을 취하는 것이 가능하고, 적절히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
이하, 각 구성 요소에 대해 상세히 서술한다. 또한, 대표예로서 도 1(A) 에 나타내는 톱 게이트 구조로 톱 콘택트형의 TFT (10) 를 제조하는 경우에 대해 구체적으로 설명하지만, 본 발명은 다른 형태의 TFT 를 제조하는 경우에 대해서도 동일하게 적용할 수 있다.
＜TFT 의 상세 구성＞
-기판-
먼저, TFT (10) 를 형성하기 위한 기판 (12) 을 준비한다. 기판 (12) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (12) 의 재질로서는 특별히 한정은 없고, 예를 들어 유리, YSZ (이트륨 안정화 지르코늄) 등의 무기 기판, 수지 기판이나, 그 복합 재료 등을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 기판이나 그 복합 재료가 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌설파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술피드 화합물 등의 합성 수지 기판, 산화규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 유리 페레이크, 유리 화이버, 유리 비드와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료의 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 혹은 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 혹은 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 부착된 알루미늄 기판 등을 사용할 수 있다. 또, 수지 기판은, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다. 상기 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
또, 본 발명에 있어서의 기판 (12) 의 두께에 특별히 제한은 없지만, 50 ㎛ 이상 1000 ㎛ 이하가 바람직하고, 50 ㎛ 이상 500 ㎛ 이하인 것이 보다 바람직하다. 기판 (12) 의 두께가 50 ㎛ 이상이면, 기판 (12) 자체의 평탄성이 보다 향상된다. 또, 기판 (12) 의 두께가 500 ㎛ 이하이면, 기판 (12) 자체의 가요성이 보다 향상되고, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다.
-활성층-
다음으로, 기판 (12) 상에, 트랜지스터로서 주로 활성층 (14) 을 형성한다.
활성층 (14) 으로서는, 상기 서술한 본 발명의 실시형태에 관련된 산화물 반도체 박막이 사용된다. 즉, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고 있고, 상기 구성 원소의 조성비를 Sn : Ga : Zn = a : b : c 로 한 경우, 상기 조성비가 a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4 를 만족시키는 산화물 반도체 박막이다.
활성층 (14) 의 막두께는 특별히 한정되지 않지만, 박막의 평탄성 및 성막 시간의 관점에서 5 ㎚ 이상 150 ㎚ 이하인 것이 바람직하다.
활성층 (14) 이 되는 산화물 반도체 박막의 성막은, 상기 서술한 바와 같이 스퍼터링법 등에 의해 성막한다.
산화물 반도체 박막의 성막 후는, 디바이스에 따라 당해 박막을 패터닝하여, 활성층 (14) 을 형성한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하여, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 패턴을 형성한다. 또, 활성층 (14) 상에는 소스·드레인 전극 에칭시에 활성층 (14) 을 보호하기 위한 보호막이 있어도 된다. 보호막은 활성층 (14) 과 연속으로 성막해도 되고, 활성층 (14) 의 패터닝 후에 형성해도 된다.
-소스·드레인 전극-
활성층 (14) 상에 소스·드레인 전극 (16, 18) 을 형성하기 위한 도전막을 형성한다.
소스·드레인 전극은 높은 도전성을 갖는 것을 사용하여, 예를 들어 Al, Mo, Cr, Ta, Ti, Au 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다. 소스·드레인 전극 (16, 18) 으로서는 이들 도전막을 단층 구조 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
소스·드레인 전극 (16, 18) 의 형성은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다.
성막하는 도전막의 막두께는, 성막성이나 에칭이나 리프트오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 500 ㎚ 이하로 하는 것이 보다 바람직하다.
이어서, 성막한 도전막을 에칭 또는 리프트오프법에 의해 소정 형상으로 패터닝하여, 소스 전극 및 드레인 전극 (18, 20) 을 형성한다. 이 때, 소스·드레인 전극 (16, 18) 에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.
-게이트 절연막-
소스·드레인 전극 (16, 18) 및 배선을 형성한 후, 게이트 절연막 (20) 을 형성한다.
게이트 절연막 (20) 은, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 적어도 2 개 이상 함유하는 절연막으로 해도 된다. 게이트 절연막 (20) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다.
다음으로, 게이트 절연막 (20) 은, 필요에 따라 포토리소그래피 및 에칭에 의해 소정 형상으로 패터닝을 실시한다.
또한, 게이트 절연막 (20) 은, 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연막의 두께가 너무 크면 구동 전압의 상승을 초래하게 된다. 게이트 절연막은 재질에 따라 다르기도 하지만, 게이트 절연막의 두께는 10 ㎚ 이상 10 ㎛ 이하가 바람직하고, 50 ㎚ 이상 1000 ㎚ 이하가 보다 바람직하고, 100 ㎚ 이상 400 ㎚ 이하가 특히 바람직하다.
-게이트 전극-
게이트 절연막 (20) 을 형성한 후 게이트 전극 (22) 을 형성한다.
게이트 전극 (22) 은, 높은 도전성을 갖는 것을 사용하여, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다. 게이트 전극 (22) 으로서는, 이들 도전막을 단층 구조 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
게이트 전극 (22) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다. 성막하는 도전막의 막두께는 성막성, 에칭이나 리프트오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 500 ㎚ 이하로 하는 것이 보다 바람직하다.
성막 후, 도전막을 에칭 또는 리프트오프법에 의해 소정 형상으로 패터닝하여 게이트 전극 (22) 을 형성한다. 이 때, 게이트 전극 (22) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
-열처리 공정 (포스트 어닐)-
게이트 전극 (22) 패터닝 후에 열처리 (포스트 어닐 처리) 를 실시한다. 포스트 어닐 처리는 활성층 (14) 의 성막 후이면, 특별히 순서는 한정하지 않고, 산화물 반도체 성막 직후에 실시해도 되고, 전극, 절연막의 성막, 패터닝이 모두 종료된 후에 실시해도 된다. 또한, 이 포스트 어닐 공정은, 이미 기술한 산화물 반도체 박막의 제조에 있어서의 열처리 공정과 다름없다.
이상의 순서에 의해, 도 1(A) 에 나타내는 TFT (10) 를 제조할 수 있다.
2. 응용
이상으로 설명한 본 실시형태의 TFT 의 용도에는 특별히 한정은 없지만, 예를 들어 전기 광학 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등) 에 있어서의 구동 소자, 특히 대면적 디바이스에 사용하는 경우에 바람직하다.
또한, 실시형태의 TFT 는, 수지 기판을 사용한 저온 프로세스로 제조 가능한 디바이스에 특히 바람직하고 (예를 들어 플렉시블 디스플레이 등), X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
3. 전기 광학 장치 및 센서
본 실시형태의 전기 광학 장치 또는 센서는, 전술한 본 발명의 박막 트랜지스터를 구비하여 구성된다.
전기 광학 장치의 예로서는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등) 가 있다.
센서의 예로서는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서나, X 선 센서 등이 바람직하다.
본 실시형태의 TFT 를 사용한 전기 광학 장치 및 센서는, 모두 특성의 면내 균일성이 높다. 또한, 여기서 말하는 「특성」이란, 전기 광학 장치 (표시 장치) 의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
이하, 본 실시형태에 의해 제조되는 박막 트랜지스터를 구비한 전기 광학 장치 또는 센서의 대표예로서 액정 표시 장치, 유기 EL 표시 장치, X 선 센서에 대해 설명한다.
4. 액정 표시 장치
도 2 에, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해서, 그 일부분의 개략 단면도를 나타내고, 도 3 에 그 전기 배선의 개략 구성도를 나타낸다.
도 2 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 도 1(A) 에 나타낸 톱 게이트 구조로 톱 콘택트형의 TFT (10) 와, TFT (10) 의 패시베이션층 (102) 으로 보호된 게이트 전극 (22) 상에 화소 하부 전극 (104) 및 그 대향 상부 전극 (106) 으로 끼워진 액정층 (108) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (110) 를 구비하고, TFT (10) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비한 구성이다.
또, 도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는, 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에 TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (22) 은, 게이트 배선 (112) 에 접속되어 있고, TFT (10) 의 소스 전극 (16) 은 데이터 배선 (114) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (18) 은 게이트 절연막 (20) 에 형성된 콘택트홀 (116) 을 통하여 (콘택트홀 (116) 에 도전체가 매립되어) 화소 하부 전극 (104) 에 접속되어 있다. 이 화소 하부 전극 (104) 은, 접지된 대향 상부 전극 (106) 과 함께 캐패시터 (118) 를 구성하고 있다.
도 2 에 나타낸 본 실시형태의 액정 장치에 있어서는, 톱 게이트 구조의 TFT (10) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 TFT 는 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 실시형태의 TFT 는 면내 균일성, 안정성 및 신뢰성이 매우 높은 점에서, 액정 표시 장치에 있어서의 대화면화에 적합하다. 또, 본 발명의 박막 트랜지스터는, 저온에서의 어닐 처리에 의해 충분한 특성을 갖는 것을 제조할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있고, 대면적으로 균일, 안정적이고 또한 플렉시블한 액정 표시 장치를 제공할 수 있다.
5. 유기 EL 표시 장치
도 4 에, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해서, 그 일부분의 개략 단면도를 나타내고, 도 5 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선수와 주사선당 발광 시간은 반비례한다. 그 때문에 고정밀화, 대화면화가 곤란해지고 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선수를 늘릴 수 없다는 문제는 없기 때문에 고정밀화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1(A) 에 나타낸 톱 게이트 구조의 TFT (10) 가, 패시베이션층 (202) 을 구비한 기판 (12) 상에, 구동용 TFT (204) 및 스위칭용 TFT (206) 로서 구비되고, 그 TFT (204) 및 (206) 상에 하부 전극 (208) 및 상부 전극 (210) 에 끼워진 유기 발광층 (212) 으로 이루어지는 유기 EL 발광 소자 (214) 를 구비하고, 상면도 패시베이션층 (216) 에 의해 보호된 구성으로 되어 있다.
또, 도 5 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는, 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 은 전기적으로 절연되어 있다. 스위칭용 TFT (10b) 의 게이트 전극 (22) 은, 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (10b) 의 소스 전극 (16) 은 데이터 배선 (222) 에 접속되어 있다. 또, 스위칭용 TFT (10b) 의 드레인 전극 (18) 은 구동용 TFT (10) 의 게이트 전극 (22) 에 접속됨과 함께, 캐패시터 (226) 를 사용함으로써 구동용 TFT (10a) 를 온 상태로 유지한다. 구동용 TFT (10a) 의 소스 전극 (16) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (18) 은 유기 EL 발광 소자 (214) 에 접속된다.
도 4 에 나타낸 본 실시형태의 유기 EL 장치에 있어서는, 톱 게이트 구조의 TFT (10a) 및 (10b) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 TFT 는, 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 발명에 의해 제조되는 TFT 는, 면내 균일성, 안정성, 신뢰성이 매우 높은 점에서, 대화면의 유기 EL 표시 장치의 제조에 적합하다.
또, 저온에서의 어닐 처리에 의해 충분한 특성을 갖는 TFT 를 제조할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 대면적으로 균일, 안정적인 플렉시블한 유기 EL 표시 장치를 제공할 수 있다.
또한, 도 4 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (210) 을 투명 전극으로 하여 톱 이미션형으로 해도 되고, 하부 전극 (208) 및 TFT 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
6. X 선 센서
도 6 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해서, 그 일부분의 개략 단면도를 나타내고, 도 7 에 그 전기 배선의 개략 구성도를 나타낸다.
도 6 은, 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (300) 는 기판 (12) 상에 형성된 TFT (10) 및 캐패시터 (310) 와, 캐패시터 (310) 상에 형성된 전하 수집용 전극 (302) 과, X 선 변환층 (304) 과, 상부 전극 (306) 을 구비하여 구성된다. TFT (10) 상에는 패시베이션막 (308) 이 형성되어 있다.
캐패시터 (310) 는, 캐패시터용 하부 전극 (312) 과 캐패시터용 상부 전극 (314) 으로 절연막 (316) 을 사이에 둔 구조로 되어 있다. 캐패시터용 상부 전극 (314) 은 절연막 (316) 에 형성된 콘택트홀 (318) 을 통하여, TFT (10) 의 소스 전극 (16) 및 드레인 전극 (18) 중 어느 일방 (도 6 에서는 드레인 전극 (18)) 과 접속되어 있다.
전하 수집용 전극 (302) 은, 캐패시터 (310) 에 있어서의 캐패시터용 상부 전극 (314) 상에 형성되어 있어, 캐패시터용 상부 전극 (314) 에 접하고 있다.
X 선 변환층 (304) 은 아모르퍼스 셀렌으로 이루어지는 층이며, TFT (10) 및 캐패시터 (310) 를 덮도록 형성되어 있다.
상부 전극 (306) 은 X 선 변환층 (304) 상에 형성되어 있어, X 선 변환층 (304) 에 접하고 있다.
도 7 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (300) 는, 서로 평행한 복수의 게이트 배선 (320) 과, 게이트 배선 (320) 과 교차하는, 서로 평행한 복수의 데이터 배선 (322) 을 구비하고 있다. 여기서 게이트 배선 (320) 과 데이터 배선 (322) 은 전기적으로 절연되어 있다. 게이트 배선 (320) 과 데이터 배선 (322) 의 교차부 부근에 TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (22) 은, 게이트 배선 (320) 에 접속되어 있고, TFT (10) 의 소스 전극 (16) 은 데이터 배선 (322) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (18) 은 전하 수집용 전극 (302) 에 접속되어 있고, 또한 이 전하 수집용 전극 (302) 은 캐패시터 (310) 에 접속되어 있다.
본 실시형태의 X 선 센서 (300) 에 있어서, X 선은 도 6 중, 상부 (상부 전극 (306) 측) 로부터 조사되어 X 선 변환층 (304) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (304) 에 상부 전극 (306) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (310) 에 축적되고, TFT (10) 를 순차 주사함으로써 판독된다.
본 실시형태의 X 선 센서 (300) 는, 면내 균일성이 높고, 신뢰성이 우수한 TFT (10) 를 구비하기 때문에, 균일성이 우수한 화상을 얻을 수 있다.
또한, 도 6 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 톱 게이트 구조의 TFT 를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 TFT 는 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
산화물 반도체 박막에 대해 실시예, 비교예의 각 시료를 제조하여 전기 특성의 측정을 실시했다. 또, 본 발명의 조성 범위의 산화물 반도체 박막을 구비한 TFT 의 실시예를 제조하여, TFT 특성의 평가를 실시했다.
＜검증 실험 1 ： Sn-Ga 비를 변경한 SGZO 막의 인사이츄 (In-situ) 전기 측정＞
Sn, Ga 조성비가 상이한 산화물 반도체 박막 (SGZO 막) 의 어닐 온도와 전기 특성의 관계에 대해, 이하와 같은 시료를 제조하여 평가를 실시했다.
전기 저항 측정용 시료로서, 기판 상에 소정 크기의 산화물 반도체 박막을 후기의 각 실시예, 비교예의 조건으로 성막하고, 그 위에 전극을 형성한 것을 제조했다.
도 8 및 도 9 를 참조하여, 전기 저항 측정용 시료의 제조 방법에 대해 설명한다. 도 8, 도 9 에 있어서 각각 (A) 는 평면도이며, (B) 는 단면도이다.
기판 (500) 으로서, 합성 석영 유리 기판 (코바렌트 마테리알사 제조, 품번 T-4040, 가로 세로 1 inch×1 mmt) 을 사용하여, 이 기판 (500) 상에 산화물 반도체 박막 (502) 을 후기 각 실시예, 비교예의 조건으로 스퍼터 성막하여 제조했다. 성막시에 메탈 마스크를 사용하여 가로 세로 1 inch 의 기판 (500) 상에 3 mm×9 mm 의 패턴상의 산화물 반도체 박막 (502) 을 성막했다 (도 8 참조).
성막은 In2O3 타겟, Ga2O3 타겟, ZnO 타겟을 사용한 공스퍼터 (co-sputter) 에 의해 실시하고, 조성비의 조정은 각 타겟에 투입하는 전력비를 변화시킴으로써 실시했다. 또, 각 영역의 막두께 조정은 성막 시간의 조정에 의해 실시했다.
얻어진 산화물 반도체 박막 (502) 상에 전극 (504) 을 스퍼터에 의해 성막 했다. 전극 (504) 은 Ti 와 Au 의 적층막으로 이루어지는 것으로 했다. 구체적으로, 산화물 반도체 박막 (502) 상에, Ti 를 10 ㎚ 성막 후, Au 를 40 ㎚ 성막하여 전극 (504) 으로 했다. 전극 성막에 있어서도 메탈 마스크를 사용하여 패턴 성막을 실시함으로써, 4 단자 전극을 형성했다 (도 9 참조).
(실시예 1)
실시예 1 로서, 이하의 스퍼터 성막 조건으로 산화물 반도체 박막으로서의 SGZO 막을 성막했다.
카티온 조성비 Sn : Ga : Zn = 1.0 : 1.0 : 1.0
막두께 50 ㎚
성막실 도달 진공도 6×10-6 Pa
성막시 압력 4.4×10-1 Pa
Ar 유량 30 sccm
O2 유량 0.12 sccm
비교예 1 ∼ 2 로서, 실시예 1 과 카티온 조성비가 상이한 SGZO 막을 제조했다. 또한, 카티온 조성비가 변화하면 막의 초기 저항율이 변화하게 되어, 캐리어량 비교가 곤란해지기 때문에, 성막시의 산소 유량을 조정하여, 막의 초기 저항율이 10＋3 ∼ 10＋5 Ωcm 의 범위 내에 들어가도록 했다. 여기서, 초기 저항율 (초기치) 이란, 열처리 전의 실온 (20 ℃) 에서의 저항율이다. 각 실시예, 비교예의 성막 조건으로서, 카티온 조성비 및 산소 유량 (O2 유량) 을 이하에 나타낸다. 이미 기술한 바와 같이, 성막은 In2O3 타겟, Ga2O3 타겟, ZnO 타겟을 사용한 공스퍼터 (co-sputter) 에 의해 실시하고, 각 조성비가 되도록, 각 타겟에 투입하는 전력비를 변화시켜 실시했다. 다른 조건은 실시예 1 과 동일하게 했다.
(비교예 1)
비교예 1 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 Sn : Ga : Zn = 1.25 : 0.75 : 1.0
O2 유량 0.2 sccm
(비교예 2)
비교예 2 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 Sn : Ga : Zn = 1.5 : 0.5 : 1.0
O2 유량 0.3 sccm
(저항율의 온도 변화 측정)
상기 3 종의 시료에 대해, 분위기를 제어할 수 있고, 또한 열처리를 하면서 전기 저항 측정이 가능한 장치 (4 단자법에 의해 측정 (전류원 ： Keithley 사 제조 소스 메이저 유닛 SMU237, 전압계 ： Keithley 사 제조 나노 볼트 미터 2182A 를 사용, 일부는 2 단자법에 의해 측정) 한 값이다.) 에 세트하여, 승온·강온 과정에서의 저항율의 변화를 측정했다. 챔버 내의 분위기는 Ar ： 160 sccm, O2 ： 40 sccm 으로 하고, 10 ℃／min 으로 200 ℃ 까지 승온, 200 ℃ 에서 10 분 유지 후, 노랭(爐冷)으로 실온까지 냉각을 실시했다.
도 10 은, 실시예 1 및 비교예 1, 2 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다.
비교적 Sn 조성비가 작은 실시예 1 에 대해서는 승온·강온 과정 후에 막의 저항율은 초기치로 돌아오는 것 (초기치와 동등) 이 확인된 것에 대해, 비교적 Sn 조성비가 큰 비교예 1, 2 에 대해서는 승온 과정시에 급격한 저저항화가 일어나고, 그 후, 강온 과정에 있어서도 저항율은 높아지는 일은 없고, 200 ℃ 에서의 저항율을 유지하면서 돌아오는 것이 확인되었다. 여기서 말하는 저저항화란, 열처리 전의 초기 저항율 ρ 에 대해 열처리 후의 실온까지 되돌렸을 때의 저항율이 0.1 ρ 미만이 되어 있는 것을 의미한다. 또, 열처리 전의 초기 저항율 ρ 에 대해 열처리 후의, 실온까지 되돌렸을 때의 저항율이 0.1 ρ 이상 10 ρ 이하인 경우, 그 열처리 전후에서의 저항율은 「동등하다」라고 정의한다.
또, SnGa 조성비가 상이한 막을 열처리하는 과정에 있어서, 탈리되는 가스에 어떠한 차이가 있는지에 대해 승온 탈리 가스 질량 분석 장치를 사용한 평가를 실시했다. 즉, 포스트 어닐시의 전기 특성의 거동이 조성비에 따라 상이한 요인이 어디에 있는지를 밝히는 실험을 실시했다.
시료는 실시예 1 및 비교예 1 의 조성의 재료를, Si 기판 상에 각각 100 ㎚ 씩 성막한 시료를 사용했다. 장치로서는 전자 과학 주식회사 제조 승온 탈리 가스 분석 장치 EMD-WA1000S 를 사용하여, 스테이지 온도를 실온으로부터 800 ℃ 까지 1 ℃／sec 의 승온 레이트로 상승시키고, 그 때의 탈리 가스의 차이를 평가했다.
M/z = 2 ∼ 199 까지의 질량을 갖는 탈리 가스에 대해 평가한 결과, 탈리 가스량에 현저한 차이가 난 것은 물에서 기인하는 M/z = 18 (H2O) 및 17 (OH) 인 것이 밝혀졌다. 또, 승온 탈리 가스 분석에 의해 시료로부터 탈리되는 수분자는 거의 500 ℃ 에서 완전히 탈리되기 때문에, 정량에 사용한 시료 표면의 온도 범위는 RT ∼ 500 ℃ 로 했다.
도 11 은, SnGa 조성비가 상이한 SGZO 막의 승온 탈리 가스 분석의 측정 결과를 나타내는 도면이다.
도 11 에서 보아 알 수 있는 바와 같이, Ga 조성비가 높은 시료에서는 시료로부터 방출되는 H2O 가 감소되는 것이 확인되었다. 상기 결과로부터, 도 11 에서 나타낸 열처리 과정에 있어서의 거동의 차이는, 막중으로부터의 물의 탈리에 수반되는 캐리어의 발생이 요인이라고 생각된다. Ga 조성비가 높은 시료에 있어서는, 막중 수분량이 원래 적기 때문에, 열처리 과정에 있어서의 물의 탈리도 적고, 막중 캐리어량도 크게 변화하지 않기 때문에, 열처리 과정 후의 막의 저항율은 거의 변함없이 초기치로 돌아오는데 대해, Ga 조성비가 적고 Sn 조성비가 높은 시료에 있어서는, 막중에 다량의 수분을 포함하기 때문에, 열처리 과정에 있어서 물이 다량으로 탈리되어, 캐리어가 대량으로 발생하기 때문에, 급격하게 저저항화가 진행되고, 더하여 실온까지 냉각시켜도 저저항인 채 유지된다.
실시예 1 및 비교예 1 의 시료 (성막 후에서 열처리 전) 의 전체의 막중 수분량은 상기 TDS 분석 결과로부터 각각, 4.2×1020 개/㎤, 4.9×1020 개/㎤ 이며, 또, 실온으로부터 200 ℃ 까지의 수분 탈리량은, 실시예 1 에서 1.4×1020 개/㎤, 비교예 1 에서 1.5×1020 개/㎤ 였다.
따라서, 실시예 1 및 비교예 1 의 시료 전체의 막중 수분량으로부터, 실온에서 200 ℃ 까지의 수분 탈리량을 차감하여, 200 ℃ 어닐 후의 막중 수분량은 실시예 1 에서는 2.8×1020 개/㎤ 이며, 비교예 1 에서는 3.4×1020 개/㎤ 인 것을 알 수 있다. 이 점에서, 어닐 후의 막중 수분량이 2.8×1020 개/㎤ 이하가 되는 SGZO 막을 사용하면 어닐에 수반되는 저저항화가 억제된다는 것을 알 수 있다.
다음으로, 상기 동일한 TDS 분석을 비교예 3 으로서의 In-Ga-Zn-O (IGZO) 막에 대해서도 실시했다.
(비교예 3)
비교예 3 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다. 또한, 다른 조건은 실시예 1 과 동일하게 했다.
카티온 조성비 In : Ga : Zn = 1.0 : 1.0 : 1.0
O2 유량 0.15 sccm
도 12 는, 실시예 1 및 비교예 3 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다. 또, 도 13 은, 실시예 1 의 SGZO 막 및 비교예 3 의 IGZO 막에 있어서의 승온 탈리 가스 분석의 측정 결과를 나타내는 도면이다.
동일한 1 : 1 : 1 조성비여도, IGZO 막에 비해 SGZO 막은 막중의 수분량이 작은 것을 알 수 있다 (IGZO 막은 5.1×1020 개/㎤ 였다). 즉, IGZO 막에 비해 SGZO 막은 막중에 수분을 함유하기 어렵고, 어닐시의 수분 탈리에 수반되는 전기 특성의 변화량이 작아져, 막중 수분량의 차이에 의한 특성 편차가 일어나지 않고, 재현성이 높고, 대면적으로 균일한 특성을 갖는 산화물 반도체 박막이 얻기 쉬운 것을 의미하고 있다.
＜검증 실험 2 ： Zn 조성비가 상이한 SGZO 막의 In-situ 전기 측정＞
다음으로, Zn 조성비가 상이한 SGZO 막의 포스트 어닐 온도와 전기 특성의 관계에 대해 평가를 실시했다 (실시예 2, 실시예 3, 비교예 4).
실시예 2, 실시예 3, 비교예 4 에서는, 실시예 1 과 동일한 수법으로 Zn 조성비가 상이한 시료를 제조, 평가를 아울러 실시했다. 카티온 조성비가 변화하면 막의 초기 저항치가 변화하게 되어 비교가 곤란해지기 때문에, 성막시의 산소 유량을 임의로 조정하여, 막의 초기 저항율이 10＋0 ∼ 10＋5 Ωcm 의 범위 내에 들어가도록 했다.
(실시예 2)
실시예 2 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다. 또한, 다른 조건은 실시예 1 과 동일하게 했다.
카티온 조성비 Sn : Ga : Zn = 1.0 : 1.0 : 2.0
O2 유량 0.12 sccm
(실시예 3)
실시예 3 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다. 또한, 다른 조건은 실시예 1 과 동일하게 했다.
카티온 조성비 Sn : Ga : Zn = 1.0 : 1.0 : 5.5
O2 유량 0.15 sccm
(비교예 4)
비교예 4 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다. 또한, 다른 조건은 실시예 1 과 동일하게 했다.
카티온 조성비 Sn : Ga : Zn = 1.0 : 1.0 : 0
O2 유량 0.12 sccm
상기 3 종의 시료에 대해, 상기 서술한 장치를 사용하여 승온·강온 과정에서의 저항율의 변화를 측정했다. 챔버 내의 분위기는 Ar ： 160 sccm, O2 ： 40 sccm 으로 하고, 10 ℃／min 으로 200 ℃ 까지 승온, 200 ℃ 에서 10 분 유지 후, 노랭으로 실온까지 냉각을 실시했다.
도 14 는, 실시예 1, 2, 3 및 비교예 4 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다.
도 14 에서, Zn 을 전혀 포함하지 않는 비교예 4 에 있어서는 저저항화가 일어나고, Zn 을 포함하는 실시예 1, 2, 3 에 대해서는 승온·강온 과정 후에 막의 저항율은 초기치로 돌아오는 것이 확인되었다.
＜검증 실험 3 ： Sn, Ga, Zn 조성비가 상이한 SGZO 막의 In-situ 전기 측정＞
Sn, Ga, Zn 조성비가 상이한 SGZO 막의 포스트 어닐 온도와 전기 특성의 관계에 대해, 이하와 같은 실시예 4 및 비교예 5 의 시료를 제조하여, 평가를 실시했다.
실시예 4 및 비교예 5 에서는, 실시예 1 과 동일한 수법으로 시료를 제조, 평가를 실시했다. 카티온 조성비가 변화하면 막의 초기 저항치가 변화하게 되어 비교가 곤란해지기 때문에, 성막시의 산소 유량을 임의로 조정하여, 막의 초기 저항율이 10＋0 ∼ 10＋5 Ωcm 의 범위 내에 들어가도록 했다.
(실시예 4)
실시예 4 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다. 또한, 다른 조건은 실시예 1 과 동일하게 했다.
카티온 조성비 Sn : Ga : Zn = 2.0 : 0 : 5.5
O2 유량 0.5 sccm
(비교예 5)
비교예 5 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다. 또한, 다른 조건은 실시예 1 과 동일하게 했다.
카티온 조성비 Sn : Ga : Zn = 1.0 : 0 : 2.0
O2 유량 1.0 sccm
상기 2 종의 시료에 대해, 분위기를 제어할 수 있고, 또한 열처리를 하면서 전기 저항 측정이 가능한 장치를 사용하여, 승온·강온 과정에서의 저항율의 변화를 측정했다. 챔버 내의 분위기는 Ar ： 160 sccm, O2 ： 40 sccm 으로 하고, 10 ℃／min 으로 200 ℃ 까지 승온, 200 ℃ 에서 10 분 유지 후, 노랭으로 실온까지 냉각을 실시했다.
도 15 는, 실시예 4 및 비교예 5 의 승온·강온 과정에서의 온도와 저항율의 관계를 나타내는 도면이다.
비교예 5 에 관해서는 저저항화가 일어나고, 실시예 4 에 관해서는 저항율이 승강온 과정 후에 초기치로 돌아오는 것이 확인되었다.
＜정리＞
이상의 결과로부터, 실시예 1 ∼ 4 의 조성비에서는 만족시키고 비교예 1 ∼ 5 의 조성비에서는 제외되는 조건, 즉, 산화물 반도체 박막이 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고 있고, 상기 구성 원소의 조성비를 Sn : Ga : Zn = a : b : c 로 한 경우, 상기 조성비가, a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4 를 만족시키면, 열처리 후의 막의 저항율이 열처리 전의 저항율과 동등해지는 것이 분명해졌다. 한편, 비교예 1 ∼ 5 에 대해서는 승온 과정시에 급격한 저저항화가 일어나고, 그 후, 강온 과정에 있어서도 저항율은 열처리 전의 값으로는 돌아오지 않아, 열처리 전후의 저항율이 크게 변화하고 있는 것이 확인되었다.
대면적의 반도체 박막을 제조하는 경우, 면내 전영역에 걸쳐 온도를 균일하게 유지하는 것은 곤란하고, 일반적으로는 어닐시에 면내에 온도 불균일이 생긴다. 비교예 1 ∼ 5 와 같이, 온도 상승에 수반되어 저항치가 변화하고, 온도 하강시킨 후에 온도 상승 전의 저항치로 돌아오지 않는 경우, 면내에 있어서의 온도 불균일에 의해, 면내에 저항치의 불균일 즉 전기 특성의 불균일이 생긴다. 이에 대하여, 실시예 1 ∼ 4 와 같이, 승온·강온 과정에 있어서 저항치에 이력이 거의 없는 경우에는, 어닐시에 면내에 온도 불균일이 생겨도, 면내의 전기 특성의 불균일로 이어지는 일은 없고, 전기 특성의 면내 균일성이 높은 반도체 박막을 얻을 수 있다고 할 수 있다.
또한, 상기 검증 실험 1, 2 에 있어서의 각 실시예 및 비교예에 있어서의 카티온 조성비는 성막 후의 막의 조성비를 나타내는 것이다. 성막 후의 막의 조성비는, 형광 X 선 분석 장치 (Panalytical 제조 Axios) 를 사용하여 평가했다. 또, 각 예의 어느 것에 대해서도, X 선 회절 측정의 결과, 결정 구조를 나타내는 피크가 확인되지 않고, 모두 비정질이었다.
도 16 은, 실시예 1 ∼ 4, 비교예 1 ∼ 5 (비교예 3 은 제외한다) 의 SGZO 막의 조성비를 삼원계 상태도로 플롯한 것이다. 삼원계 상태도 중에는, 본 실시형태에서 규정하고 있는 조성 범위와, 지금까지 보고가 이루어지고 있는 SGZO 의 조성비를 규정한 각 참고 문헌 1 ∼ 3 (참고 문헌 1 ： Appl. Phys. Lett., 92 (2008) 222103, 참고 문헌 2 ： 일본 공개특허공보 2007-123698, 참고 문헌 3 ： 일본 공표특허공보 2006-528843) 및 상기 서술한 일본 공개특허공보 2010-18457호에 대해 규정되어 있는 조성 범위를 아울러 나타내고 있다. 도 16 중에 있어서, 실시예 1 ∼ 4 의 조성비로 둘러싸인 본 실시형태의 SGZO 막의 조성 범위를 범위 A 로 나타내고 있다. 또한, 이 범위 A 는, 상기 서술한 조건식 (a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4) 에 의해 나타내진다.
각 참고문헌 및 특허문헌에 있어서는, TFT 로서 사용했을 때의 이동도나 S 값과 같은 관점에서 여러 가지 조성 범위의 보고가 이루어지고 있지만, 포스트 어닐했을 때의 전기 특성 안정성, 막중에 수분량에 관해서 최적인 조성을 검토한 보고예는 없다. 본 실시예의 상세한 연구 결과, 특정한 조성 범위 A 가 최적인 것이 분명해졌다.
또한, 이 조성 범위 A 에는, 일본 공개특허공보 2010-18457호에 기재된 조성도 들어가지만, 일본 공개특허공보 2010-18457호에서는, 300 ℃ 이상의 고온 어닐을 하고 있기 때문에, 본 발명과 과제의 전제가 상이하다. 본 실시형태에서는, 300 ℃ 미만의 저온 어닐에 의한 저저항화가 일어나지 않고, 성막시의 저항치와 저온 어닐 후의 저항치가 동등해지는 조성을 명확히 하여, 재현성이 높고, 대면적 디바이스, 특히 플렉시블 디바이스 제조에 적합한 SGZO 계 산화물 반도체 박막의 제조 방법을 제공하는 것을 목적으로 하는 것이다. 또, 본 발명은 면내에 있어서의 특성 편차가 적은 전계 효과형 트랜지스터, 전계 효과형 트랜지스터를 구비한 표시 장치 및 센서를 제공하는 것을 목적으로 하는 것이다.
본 발명자에 의한 상세한 연구 결과, 특정한 조성 범위 A 내의 SGZO 막이, 전기 특성의 안정성의 관점에서는 최적인 것이 분명해졌다. 이 범위 A 로 함으로써, 막중 수분량이 저감되고, 막중 수분량 편차에 의한 전기 특성 편차를 매우 작게 억제할 수 있다. 본 실시형태의 범위 A 의 조성이면, 막중 수분량 편차를 억제하는 효과에 더하여, 높은 이동도를 나타내기 때문에 트랜지스터의 활성층으로서 바람직한 것이 분명해졌다.
＜검증 실험 4 ： SGZO-TFT 특성 평가＞
각종 조성이 상이한 SGZO 막을 사용한 TFT 특성 평가를 실시했다.
도 17(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 17(B) 는 도 17(A) 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.
(실시예 TFT (1))
실시예 TFT (1) 의 간이형 TFT (600) 는 다음과 같이 하여 제조했다.
도 17 에 나타내는 바와 같이, 100 ㎚ 의 열산화막 (602) 을 표면에 구비한 p 형 Si 가로 세로 1 inch 의 기판 (602) 상에 실시예 1 의 성막 조건으로 SGZO 막 (604) 을 50 ㎚, 3 mm×4 mm 의 패턴 성막을 실시했다. 계속해서 분위기를 제어 가능한 전기로로, 포스트 어닐 처리를 실시했다. 포스트 어닐 분위기는 Ar ： 160 sccm, O2 ： 40 sccm 으로 하고, 10 ℃／min 으로 200 ℃ 까지 승온, 200 ℃ 에서 10 분 유지 후, 노랭으로 실온까지 냉각을 실시했다.
그 후, SGZO 막 (604) 상에 소스·드레인 전극 (608, 610) 을 스퍼터에 의해 성막했다. 소스·드레인 전극 성막은 메탈 마스크를 사용한 패턴 성막으로 제조했다. Ti 를 10 ㎚ 성막 후, Au 를 40 ㎚ 성막한 것을 소스·드레인 전극 (608, 610) 으로 했다. 소스·드레인 전극 사이즈는 각각 가로 세로 1 mm 로 하고, 전극간 거리는 0.2 mm 로 했다.
(실시예 TFT (2))
SGZO 막을 실시예 3 의 성막 조건으로 성막한 것 이외에는 실시예 TFT (1) 와 동일하게 하여 TFT 를 제조했다.
(실시예 TFT (3))
SGZO 막을 실시예 4 의 성막 조건으로 성막한 것 이외에는 실시예 TFT (1) 와 동일하게 하여 TFT 를 제조했다.
상기에서 얻어진 각 간이형 TFT (600) 에 대해, 반도체 파라미터·애널라이저 4156C (아지렌트 테크놀로지사 제조) 를 사용하여 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시했다. Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 5 V 로 고정하고, 게이트 전압 (Vg) 을 -15 V ∼ ＋40 V 의 범위 내에서 변화시켜, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시했다.
도 18 은, 실시예 TFT (1) 의 Vg-Id 특성을 나타내는 도면이다. 도 19 는, 실시예 TFT (2) 의 Vg-Id 특성을 나타내는 도면이다. 도 20 은, 실시예 TFT (3) 의 Vg-Id 특성을 나타내는 도면이다.
Off 전류는 모두 10-10 A 이하이며, 또한 On/Off 비는 ∼ 107 의 값이 얻어지고, 노멀리·오프형으로 구동하고, 저온 형성이고 또한 아모르퍼스 실리콘에 비해 충분히 높은 이동도를 갖는 양호한 트랜지스터 특성을 나타냈다.
＜검증 실험 5 ： SGZO-TFT 와 IGZO-TFT 의 비교＞
다음으로, SGZO-TFT 와 IGZO-TFT 의 비교에 대해 검증했다.
(비교 TFT (1))
활성층으로서의 IGZO 막을 비교예 3 의 성막 조건으로 성막한 것 이외에는 실시예 TFT (1) 와 동일하게 하여 비교 TFT (1) 를 제조했다.
그리고, 실시예 TFT (1) 의 SGZO-TFT 와 비교 TFT (1) 의 IGZO-TFT 의 Vg-Id 특성을 비교했다. 그 결과, 실시예 TFT (1) 의 SGZO-TFT 는 포스트 어닐 전후에서 임계값 시프트가 1 V 이하인데 대해, 비교 TFT (1) 의 IGZO-TFT 에서는 10 V 정도의 임계값 시프트가 있는 것을 확인했다.

Claims (9)

  1. Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고 있고, 상기 구성 원소의 조성비를 Sn : Ga : Zn = a : b : c 로 한 경우, 상기 조성비가, a ＋ b = 2, 동시에 1 ≤ a ≤ 2, 동시에 1 ≤ c ≤ 11/2, 동시에 c ≥ -7b/4 ＋ 11/4 를 만족시키는 산화물 반도체 박막을 기판 상에 성막하는 성막 공정과,
    상기 성막 공정 후, 산화성 분위기 중에서 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하여, 승온 탈리 가스 분석에 의해 수분자로서 관측되는 탈리 가스가 2.8 × 1020 개/㎤ 이하인 산화물 반도체 박막을 얻는 열처리 공정을 갖는, 산화물 반도체 박막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판은, 수지 기판이며,
    상기 열처리 공정에서는, 상기 열처리의 온도를 100 ℃ 이상 200 ℃ 이하로 하는, 산화물 반도체 박막의 제조 방법.
  3. 제 1 항에 있어서,
    상기 열처리 공정에서는, 상기 산화물 반도체 박막의 주위의 상대습도를 50 ％ 이하로 하는, 산화물 반도체 박막의 제조 방법.
  4. 제 1 항에 있어서,
    상기 성막 공정에서는, 상기 산화물 반도체 박막을, 스퍼터링에 의해 성막하는, 산화물 반도체 박막의 제조 방법.
  5. 제 1 항에 있어서,
    상기 성막 공정에서는, 상기 산화물 반도체 박막을, 비정질이 되는 온도 영역에서 성막하는, 산화물 반도체 박막의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 산화물 반도체 박막의 제조 방법에 의해 제조한 산화물 반도체 박막을 활성층으로서 갖는, 전계 효과형 트랜지스터.
  7. 제 6 항에 기재된 전계 효과형 트랜지스터를 구비한, 표시 장치.
  8. 제 6 항에 기재된 전계 효과형 트랜지스터를 구비한, 센서.
  9. 삭제
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