JP2009010362A - 酸化物半導体を用いた薄膜トランジスタの製造方法 - Google Patents
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Abstract
【課題】酸化物半導体を用いたボトムゲート型薄膜トランジスタにおいて、ソース電極、ドレイン電極と酸化物半導体層のオーミックコンタクトが良好な薄膜トランジスタを製造する方法を提供する。
【解決手段】基板１上に、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４、第１の絶縁膜５、ソース電極７、ドレイン電極８、第２の絶縁膜９を少なくとも有する薄膜トランジスタの製造方法において、酸化物半導体層４の上に第１の絶縁膜５を酸化性ガスが含まれない雰囲気で形成することで、酸化物半導体層４が低抵抗化されたコンタクト領域６とする工程と、酸化物半導体層４のチャネル領域を含む面の上に第２の絶縁膜９を酸化性ガスが含まれる雰囲気で形成することで、チャネル領域を高抵抗化する工程とを実施する。
【選択図】図１
【解決手段】基板１上に、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４、第１の絶縁膜５、ソース電極７、ドレイン電極８、第２の絶縁膜９を少なくとも有する薄膜トランジスタの製造方法において、酸化物半導体層４の上に第１の絶縁膜５を酸化性ガスが含まれない雰囲気で形成することで、酸化物半導体層４が低抵抗化されたコンタクト領域６とする工程と、酸化物半導体層４のチャネル領域を含む面の上に第２の絶縁膜９を酸化性ガスが含まれる雰囲気で形成することで、チャネル領域を高抵抗化する工程とを実施する。
【選択図】図１
Description
本発明は、酸化物半導体を用いた薄膜トランジスタの製造方法に関する。
アクティブマトリクス型液晶表示素子あるいは有機エレクトロルミネッセンス素子等の表示装置のスイッチング素子として用いられる薄膜トランジスタにおいて、近年、次の薄膜トランジスタの開発が活発に行われている。すなわち、ＺｎＯを主成分とした透明伝導性酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタの開発である。該薄膜は、アモルファスシリコンよりも移動度が高く、また低温で成膜でき、プラスチック板やフィルムなどの基板上にフレキシブルな透明薄膜トランジスタを形成することが可能であるとされている。また、可視光に対して透明であるため、遮光層などを必要としない。
上記のようなＺｎＯを主成分とした薄膜トランジスタの製造方法の例を以下に述べる。ゲート絶縁膜の上に真性酸化亜鉛からなる半導体層を形成し、該半導体層の端面と同一形状を有する保護膜を形成し、その上面に上層絶縁膜を形成した後に、コンタクトホールを形成する。該コンタクトホールを介して露出された半導体層上面にｎ型ＺｎＯによるオーミックコンタクト層が形成されるか、もしくは半導体層と電極が接する領域に低抵抗化処理がほどこされた後にその上面にソース電極およびドレイン電極が形成される（特許文献１）。しかしながら、以上の薄膜トランジスタにおいては、多結晶薄膜では平坦で均一性の高い薄膜を形成することが難しい。したがって、品質のばらつきが多くなる。
そこで、透明アモルファス酸化物半導体膜をチャネル層に用いた薄膜トランジスタの開発が試みられている。アモルファス薄膜では、平坦で均一性の高い薄膜を形成することが可能である。非特許文献１には、透明アモルファス酸化物半導体膜（ａ−ＩＧＺＯ）を薄膜トランジスタのチャネル層としてマグネトロンスパッタリング法により室温成膜を行うことで、平坦性と均一性の良好な半導体層を得ている。該薄膜トランジスタは電界効果移動度が１２ｃｍ２Ｖ−１ｓ−１である良好な薄膜トランジスタを得ることが可能であることが示されている。
特開２００６−１００７６０号公報
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， ８９， １１２１２３， （２００６）
しかしながら、上記従来技術においては、薄膜トランジスタ素子の構成として、オーミックコンタクト層等が設けられておらず、電極材料の選択によっては酸化物半導体層とソース電極およびドレイン電極との非オーミックコンタクト性が問題となる。
本発明は、以上の課題に鑑みてなされたものである。つまり、アモルファス酸化物半導体を用いた薄膜トランジスタにおいて、ソース電極およびドレイン電極とアモルファス酸化物半導体層のオーミックコンタクト性が良好なトランジスタ特性を有する薄膜トランジスタを提供することを目的とする。
本発明者らは、透明酸化物半導体を用いた薄膜トランジスタに関する研究開発を精力的に進めた結果、次の構成により、前記課題を解決できる次のような知見を得た。すなわち、酸化物半導体層を覆う第１の絶縁膜を酸化物絶縁体とし、酸化性ガスが含まれない雰囲気で酸化物半導体層の上に形成する。酸化物半導体層の上に酸化性のガスを含まない雰囲気で絶縁膜を形成する場合、酸化物半導体層はダメージを受けて薄膜トランジスタがオフできないほどに低抵抗化する。そこで、第１の絶縁膜をパターニングによって除去し酸化物半導体層のチャネル領域を露出させた後に、該チャネル領域を被覆する第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成する。これにより、低抵抗であったチャネル領域が、薄膜トランジスタがオフできるほどに高抵抗化される。したがって、酸化物半導体層に、高抵抗化されたチャネル領域と低抵抗化された領域とを形成できる。前記酸化物半導体層の低抵抗化された領域を電極とのコンタクト領域としてソース電極あるいはドレイン電極を形成することによって、オーミックコンタクトが良好な薄膜トランジスタを製造することができる。ソース電極およびドレイン電極の形成は以下に記すように、第２の絶縁膜を酸化物半導体上に形成する前でも後でもよい。また、ボトムゲート型、トップゲート型のいずれの薄膜トランジスタも製造することが可能である。
具体的には、本発明は以下のとおりである。
本発明は、基板上に、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、基板上に、ゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にアモルファス酸化物からなる半導体層を形成する工程と、前記ゲート絶縁膜をパターニングする工程と、前記酸化物半導体層をパターニングする工程と、前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、前記第１の絶縁膜をパターニングし、ソース電極およびドレイン電極と前記酸化物半導体層とのコンタクトホールを形成する工程と、前記コンタクトホールを介して前記酸化物半導体層にソース電極層およびドレイン電極層を形成する工程と、パターニングによってソース電極およびドレイン電極を形成し、かつ前記第１の絶縁膜を露出させる工程と、露出した前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、前記酸化物半導体層のチャネル領域を含む面の上に第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、を含むことを特徴とする。
また、本発明は、基板上に、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、基板上に、ゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にアモルファス酸化物からなる半導体層を形成する工程と、前記ゲート絶縁膜をパターニングする工程と、前記酸化物半導体層をパターニングする工程と、前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、前記チャネル領域および第１の絶縁膜の上に第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、積層されている前記第１ならびに第２の絶縁膜に、ソース電極およびドレイン電極と第１の絶縁膜の下にある酸化物半導体層の低抵抗化された領域とのコンタクトホールを形成する工程と、前記コンタクトホールを介して酸化物半導体層の低抵抗化された領域にソース電極層およびドレイン電極層を形成する工程と、ソース電極および、ドレイン電極をパターニングする工程と、を含むことを特徴とする。
また、本発明は、基板上に、ゲート電極と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、基板上にアモルファス酸化物からなる半導体層を形成する工程と、前記酸化物半導体層をパターニングする工程と、前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、前記第１の絶縁膜をパターニングし、ソース電極およびドレイン電極と前記酸化物半導体層とのコンタクトホールを形成する工程と、前記コンタクトホールを介して前記酸化物半導体層にソース電極層およびドレイン電極層を形成する工程と、パターニングによってソース電極およびドレイン電極を形成し、かつ前記第１の絶縁膜を露出させる工程と、露出した前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、前記酸化物半導体層のチャネル領域を含む面の上に、第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、前記第２の絶縁膜の上にゲート電極を形成する工程と、を含むことを特徴とする。
また、本発明は、基板上に、ゲート電極と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、基板上にアモルファス酸化物からなる半導体層を形成する工程と、前記酸化物半導体層をパターニングする工程と、前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、前記酸化物半導体層のチャネル領域を含む面の上に、第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、積層されている前記第１ならびに第２の絶縁膜に、ソース電極およびドレイン電極と第１の絶縁膜の下にある酸化物半導体層の低抵抗化された領域とのコンタクトホールを形成する工程と、前記コンタクトホールを介して前記酸化物半導体層にソース電極層、ドレイン電極層およびゲート電極層を形成する工程と、パターニングによってソース電極、ドレイン電極および、ゲート電極を形成する工程と、を含むことを特徴とする。
ここで、前記酸化性ガスが含まれる雰囲気として、Ｏ２／Ａｒ混合ガスが用いられ、その混合比は１０体積％以上であることを特徴とする。また、前記アモルファス酸化物は、ＩｎとＺｎとＳｎの少なくとも１つを含むアモルファス酸化物、またはＩｎ、Ｚｎ、およびＧａを含むアモルファス酸化物であることを特徴とする。また、前記第１の絶縁膜は、アモルファス酸化物絶縁体であることを特徴とする。また、前記第２の絶縁膜は、アモルファス酸化物絶縁体であり、昇温脱離分析によりＯ2 ＋及びＯ＋として観測される脱離ガスを３．８×１０１９個／ｃｍ３以上含有することを特徴とする。
さらに、本発明は、前記に記載の製造方法によって製造されたことを特徴とする薄膜トランジスタである。
またさらに、本発明は、表示素子の電極に、前記に記載の薄膜トランジスタのソースまたはドレイン電極が接続されていることを特徴とする表示装置である。また、前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする。また、前記表示素子は、液晶セルであることを特徴とする。また、基板上に前記表示素子および前記薄膜トランジスタが二次元状に複数配されていることを特徴とする。
本発明に従うことで、酸化物半導体層の電極とのコンタクト領域を低抵抗化してソース電極およびドレイン電極と接続するための、オーミックコンタクトに優れたトランジスタ特性を有する薄膜トランジスタの提供が可能となる。
以下、本発明の薄膜トランジスタについて、図を参照しながら詳細に説明する。なお、特に断りがなければ、本明細書において、酸化物半導体層は全てアモルファス酸化物による酸化物半導体層を指す。
本実施形態の薄膜トランジスタにおいては、ゲート絶縁膜材料としてアモルファスＳｉＯｘを用いる。また、スパッタ法によりアモルファス酸化物絶縁体のＡｌ２Ｏ３チャネルやａ−ＳｉＯｘＮｙを形成することも可能である。
薄膜トランジスタのチャネル層としては、ＺｎＯや、Ｉｎと、Ｚｎと、Ｏとを含む酸化物半導体を用いることが好ましい。そしてチャネル層は、Ｉｎと、Ｚｎと、Ｏと、それ以外に、さらにＧａ、Ａｌ、Ｆｅ、Ｓｎ、Ｍｇ、Ｃａ、Ｓｉ、Ｇｅのうち少なくとも１種とを含むアモルファス酸化物を用いることが好ましい。また、その伝導率は、１０−３Ｓ／ｃｍ以上１０−７Ｓ／ｃｍ以下であることが好ましい。
本実施形態に係わる薄膜トランジスタの第１の例として、酸化物半導体層と電極とのコンタクト領域が低抵抗化され、該コンタクト領域にソース電極、ドレイン電極が接続されているボトムゲート構造の薄膜トランジスタの構成を図１に示す。それは、基板１上にゲート電極２を設け、さらにゲート絶縁膜３、その上に酸化物半導体層４、第１の絶縁膜５、酸化物半導体層４と電極とのコンタクト領域６、ソース電極７、ドレイン電極８、第２の絶縁膜９を設けることにより構成される。
図１４は、第１の例における薄膜トランジスタの各製造工程における、素子の断面図を示している。以下、図１４を用いて素子の製造工程を説明する。
図１４のＡは、基板１４０１にゲート電極１４０２を形成する工程を、図１４のＢは、ゲート電極１４０２上にゲート絶縁膜１４０３を形成する工程を示している。図１４のＣは、ゲート絶縁膜１４０３上に酸化物半導体層１４０４を形成する工程を示している。酸化物半導体層１４０４として、Ｉｎと、Ｚｎと、Ｏとを含むアモルファス酸化物を用いる場合、室温で作製することができるため、絶縁膜もスパッタ法を用いれば全ての成膜工程を室温で形成できる。また、基板としてプラスチック基板やプラスチックフィルムなどを用いることもできる。
図１４のＤは、ゲート絶縁膜１４０３、酸化物半導体層１４０４をパターニングする工程を示している。図１４のＥは、酸化物半導体層１４０４上に、第１の絶縁膜１４０５を形成する工程を示している。第１の絶縁膜１４０５はアモルファス酸化物絶縁体であり、酸化性ガスが含まれない雰囲気、例えばＡｒガス１００％の雰囲気で形成する。このことによって酸化物半導体層はダメージを受け、ＺｎＯを主成分とした酸化物半導体の酸素欠陥生成を促進し、キャリア電子が多数発生し酸化物半導体層は低抵抗化する。これにより、酸化物半導体層１４０４に電極とのコンタクト領域１４０６が形成される。
図１４のＦは、第１の絶縁膜１４０５に、パターニングによって電極と酸化物半導体層とのコンタクトホールを形成する工程を示している。図１４のＧは、酸化物半導体層と電極とのコンタクト領域１４０６にＩＴＯもしくはＩＺＯなどの透明導電性酸化膜によってソース電極層およびドレイン電極層ａを形成する工程を示している。図１４のＨは、パターニングによってソース電極１４０７およびドレイン電極１４０８を形成するとともに、第１の絶縁膜１４０５を露出させる工程を示している。先に述べたように、酸化物半導体層１４０４は低抵抗化されているのでコンタクト領域１４０６は低抵抗であり、ソース電極１４０７およびドレイン電極１４０８と酸化物半導体層のオーミックコンタクトは良好となる。ここで、ソース電極およびドレイン電極のパターニングには、ドライエッチングあるいはウエットエッチングどちらの方法を用いてもよい。また、ソース電極およびドレイン電極としてＮｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金、あるいはシリサイドも用いることができる。
図１４のＩは、露出した前記第１の絶縁膜１４０５をパターニングし酸化物半導体層のチャネル領域を露出させる工程を示している。
図１４のＪは、前記チャネル領域に、本発明の第２の絶縁膜１４０９であるアモルファス酸化物絶縁層を酸化性ガスが含まれる雰囲気で形成する工程を示している。第２の絶縁膜１４０９を酸化性ガス雰囲気で形成することにより、ＺｎＯを主成分とした酸化物半導体が酸化され、キャリア電子を発生する酸素欠損を減ずることができる。これにより前記チャネル領域が、薄膜トランジスタがオフできるほどに高抵抗化される。
次に本実施形態に係わる薄膜トランジスタの第２の例を図２に示す。
まず、基板２０１上にゲート電極２０２を設ける。さらに、ゲート絶縁膜２０３、その上に酸化物半導体層２０４、第１の絶縁膜２０５、酸化物半導体層と電極とのコンタクト領域２０６、ソース電極２０７、ドレイン電極２０８、第２の絶縁膜２０９を設けることにより構成される。
図１５は、第２の例における薄膜トランジスタの各製造工程の素子の断面図を示している。以下、図１５を用いて素子の製造工程を説明する。基板１５０１上にゲート電極１５０２、ゲート絶縁膜１５０３、酸化物半導体層１５０４を形成、パターニングし、第１の絶縁膜１５０５を形成し酸化物半導体層と電極とのコンタクト領域１５０６が形成されるまでの工程は第１の例と同様である。図１５のＡは、該工程まで終わった後の素子の断面図を示している。
図１５のＢは、第１の絶縁膜１５０５をパターニングすることによって酸化物半導体層のチャネル領域を露出させる工程を示している。
図１５のＣは、前記チャネル領域および残されている第１の絶縁膜１５０５上に、第１の例と同様に、第２の絶縁膜１５０９のアモルファス酸化物絶縁層を酸化性ガスが含まれる雰囲気で形成する工程を示している。先に述べたように、ＺｎＯを主成分とした酸化物半導体が酸化され、第２の絶縁膜１５０９の形成時に酸化物半導体層１５０４のチャネル領域は、薄膜トランジスタがオフできるほどに高抵抗化する。
図１５のＤは、積層された第１の絶縁膜１５０５および第２の絶縁膜１５０９の下部にある酸化物半導体層と電極とのコンタクトホールを形成する工程を示している。
図１５のＥは、酸化物半導体層と電極とのコンタクト領域１５０６にＩＴＯもしくはＩＺＯなどの透明導電性酸化膜によってソース電極層およびドレイン電極層ｂを形成する工程を示している。
図１５のＦは、パターニングによりソース電極ならびにドレイン電極を形成する工程を示している。ここで、コンタクト領域１５０６は第１の絶縁膜形成時に低抵抗化されているので、ソース電極１５０７およびドレイン電極１５０８と酸化物半導体層のオーミックコンタクトは良好となる。第１の例と同様、ソース電極およびドレイン電極のパターニングはドライエッチングあるいはウエットエッチングどちらの方法を用いてもよい。ソース電極およびドレイン電極についても、第１の例と同様、Ｎｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金、あるいはシリサイドも用いることができる。
次に、本実施形態に係わる薄膜トランジスタの第３の例を図１６に示す。
まず、基板１６０１上に酸化物半導体層１６０２を設け、その上に第１の絶縁膜１６０３、第２の絶縁膜１６０４を設ける。さらに、第２の絶縁膜の上にゲート電極１６０５、酸化物半導体層と電極とのコンタクト領域１６０６、ソース電極１６０７、ドレイン電極１６０８を設けることにより構成される。
図１７は、第３の例における薄膜トランジスタの各製造工程の素子の断面図を示している。以下、図１７を用いて素子の製造工程を説明する。
図１７のＡは、基板１７０１上に酸化物半導体層を形成する工程を示している。酸化物半導体層１７０２としてＩｎと、Ｚｎと、Ｏとを含むアモルファス酸化物を用いる場合、室温で作製することができるため、絶縁膜もスパッタ法を用いれば全ての成膜工程を室温で形成できる。また、基板としてプラスチック基板やプラスチックフィルムなどを用いることもできる。
図１７のＢは、酸化物半導体層１７０２をパターニングする工程を、図１７のＣは第１の絶縁膜１７０３を酸化物半導体層１７０２上に形成する工程を示している。第１の絶縁膜１７０３はアモルファス酸化物絶縁体であり、第１の例および第２の例と同様、酸化性ガスが含まれない雰囲気、例えばＡｒガス１００％の雰囲気で形成する。このことによって酸化物半導体層はダメージを受け、キャリア電子が多数発生し酸化物半導体層は低抵抗化することも同様である。これにより、酸化物半導体層１７０２に電極とのコンタクト領域１７０６が形成される。
図１７のＤは、第１の絶縁膜１７０３に、パターニングによって電極と酸化物半導体層とのコンタクトホールを形成する工程を示している。図１７のＥは、酸化物半導体層と電極とのコンタクト領域１７０６にＩＴＯもしくはＩＺＯなどの透明導電性酸化膜によってソース電極層およびドレイン電極層ｃを形成する工程を示している。図１７のＦは、パターニングによってソース電極１７０７およびドレイン電極１７０８を形成するとともに、第１の絶縁膜１７０３を露出させる工程を示している。先に述べたように、酸化物半導体層１７０２は低抵抗化されているのでコンタクト領域１７０６は低抵抗であり、ソース電極１７０７およびドレイン電極１７０８と酸化物半導体層のオーミックコンタクトは良好となる。ここで、ソース電極およびドレイン電極のパターニングはドライエッチングあるいはウエットエッチングどちらの方法を用いてもよい。また、ソース電極およびドレイン電極としてＮｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金、あるいはシリサイドも用いることができる。
図１７のＧは、露出した前記第１の絶縁膜１７０３をパターニングし酸化物半導体層のチャネル領域を露出させる工程を示している。
図１７のＨは、前記チャネル領域に、本発明の第２の絶縁膜１７０４であるアモルファス酸化物絶縁層を酸化性ガスが含まれる雰囲気で形成する工程を示している。第２の絶縁膜１７０４を酸化性ガス雰囲気で形成することにより、ＺｎＯを主成分とした酸化物半導体が酸化され、キャリア電子を発生する酸素欠損を減ずることができる。これにより、前記チャネル領域が、薄膜トランジスタがオフできるほどに高抵抗化される。
図１７のＩは、第２の絶縁膜１７０４上にゲート電極層を形成後、パターニングによりゲート電極を形成する工程を示している。
次に、本実施形態に係わる薄膜トランジスタの第４の例を図１８に示す。
まず、基板１８０１上に酸化物半導体層１８０２を設け、その上に第１の絶縁膜１８０３、第２の絶縁膜１８０４を設ける。さらに、第２の絶縁膜の上にゲート電極１８０５、酸化物半導体層と電極とのコンタクト領域１８０６、ソース電極１８０７、ドレイン電極１８０８を設けることにより構成される。
図１９は、第４の例における薄膜トランジスタの各製造工程の素子の断面図を示している。以下図１９を用いて素子の製造工程を説明する。
ここでは、基板上１９０１に酸化物半導体層１９０２を形成し、その上に第１の絶縁膜１９０３を形成し酸化物半導体層と電極とのコンタクト領域１９０６が形成されるまでの工程は第３の例と同様である。図１９のＡは、該工程まで終わった後の素子の断面図を示している。
図１９のＢは、第１の絶縁膜１９０３をパターニングすることによって酸化物半導体層のチャネル領域を露出させる工程を示している。
図１９のＣは、前記チャネル領域および残されている第１の絶縁膜１９０３上に、第１の例と同様に、第２の絶縁膜１９０４のアモルファス酸化物絶縁層を酸化性ガスが含まれる雰囲気で形成する工程を示している。先に述べたように、ＺｎＯを主成分とした酸化物半導体が酸化され、第２の絶縁膜１９０４の形成時に酸化物半導体層１９０２のチャネル領域は、薄膜トランジスタがオフできるほどに高抵抗化する。
図１９のＤは、積層された第１の絶縁膜１９０３および第２の絶縁膜１９０４の下部にある酸化物半導体層と電極とのコンタクトホールを形成する工程を示している。
図１９のＥは、酸化物半導体層と電極とのコンタクト領域１９０６にＩＴＯもしくはＩＺＯなどの透明導電性酸化膜によってソース電極層、ドレイン電極層およびゲート電極層ｄを形成する工程を示している。
図１９のＦは、パターニングによりソース電極、ドレイン電極ならびにゲート電極を形成する工程を示している。ここで、コンタクト領域１９０６は第１の絶縁膜形成時に低抵抗化されているので、ソース電極１９０７およびドレイン電極１９０８と酸化物半導体層のオーミックコンタクトは良好となる。第１の例と同様、ソース電極およびドレイン電極のパターニングはドライエッチングあるいはウエットエッチングどちらの方法を用いてもよい。ソース電極およびドレイン電極についても、第１の例と同様、Ｎｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金、あるいはシリサイドも用いることができる。
以上に記したように、第１から第４の例まで、いずれの形態でも、半導体酸化物層とソース電極、ドレイン電極の間で良好なオーミックコンタクトを得ることができる。
次に、比較として、第２の絶縁膜を酸化性ガスが含まれない雰囲気で形成した薄膜トランジスタについて述べる。
図３に、低抵抗ｎ型結晶シリコンをゲート電極兼基板３０１として、熱酸化シリコン絶縁膜３０２を用いたボトムゲート逆スタガ型薄膜トランジスタの構成を示す。まず、第２の絶縁膜３０４の形成条件が酸化物半導体を用いた薄膜トランジスタ特性にどの様な影響を与えるかを図３の構成を用いて検討する。
酸化物半導体層３０３としてアモルファスＩｎＧａＺｎＯを形成し、ソース電極３０５およびドレイン電極３０６をＴｉ／Ａｕ／Ｔｉの積層構造で蒸着し、リフトオフにより形成した。第２の絶縁層が無い場合、ここで薄膜トランジスタ：Ａを完成した。その後、アモルファスＳｉＯｘを第２の絶縁膜としてＡｒ１００％ガスを用いスパッタ法により１００ｎｍ形成した。ソース電極３０５およびドレイン電極３０６上にウエットエッチングによりコンタクトホールを形成することにより、第２の絶縁膜を持つ薄膜トランジスタ：Ｂを完成した。図４に上記方法で作製した薄膜トランジスタ：Ａと薄膜トランジスタ：Ｂの典型的な電流−電圧特性を示す。薄膜トランジスタ：Ａではオフ電流を最小化したオン・オフ比の良好な薄膜トランジスタ特性を示した。一方、通常の酸化膜絶縁層と考えられるアモルファスＳｉＯｘを第２の絶縁膜として形成した薄膜トランジスタ：Ｂでは、ゲート電圧−２０Ｖにおいてもオフ電流を示さなかった。この原因として、Ａｒガスでのスパッタダメージによって、第２の絶縁膜形成時に酸化物半導体層が還元もしくは酸素欠陥生成することが考えられる。ＺｎＯを主成分とした酸化物半導体は、酸素欠陥が入りやすく、キャリア電子が多数発生し易い。また、図４では第２の絶縁膜形成方法としてスパッタ法を用いた結果を示したが、Ｐ−ＣＶＤ法によりアモルファスＳｉＯｘあるいはアモルファスＳｉＮｙを第２の絶縁膜形成方法として用いた場合は、さらにオン・オフ比が取れなくなる。よって、事実上、薄膜トランジスタとして動作しなくなった。これは、酸化物半導体が水素に対して非常に敏感であり、酸化物半導体の第２の絶縁膜に接する部分が非常に低抵抗化したものと考えられる。
以下に、本発明の特徴となる、酸化性ガスが含まれる雰囲気で形成する第２の絶縁膜の効果について詳述する。
（第２の絶縁膜について）
具体的には、スパッタ法により、ターゲットとしてＳｉＯ２を、スパッタガスとしてのＯ２ガスとＡｒガスとの混合ガス（以下Ｏ２／Ａｒ混合ガスという）を用いて、アモルファス酸化物絶縁層を形成することで実現できる。
具体的には、スパッタ法により、ターゲットとしてＳｉＯ２を、スパッタガスとしてのＯ２ガスとＡｒガスとの混合ガス（以下Ｏ２／Ａｒ混合ガスという）を用いて、アモルファス酸化物絶縁層を形成することで実現できる。
Ｏ２／Ａｒ混合比は、［Ｏ２ガス流量（ＳＣＣＭ）］／（［Ｏ２ガス流量（ＳＣＣＭ）］＋［Ａｒガス流量（ＳＣＣＭ）］（単位：体積％））で示される。
具体的には、スパッタ法を用い、スパッタガスにＯ２／Ａｒ混合ガスを用いアモルファス酸化物絶縁層を形成することで、酸化物半導体層が還元されない、もしくは酸素欠陥生成しないという効果を実現できる。その効果は、Ｏ２／Ａｒ混合ガス比が１０体積％以上で認められ、さらに好ましくは５０体積％であった。以下においてもＯ２／Ａｒの混合ガス比は、体積比率である。Ｏ２／Ａｒ混合ガス比は、５０％では第２の絶縁膜５を形成しない場合に良好なオフ電流特性の得られるほぼ全ての酸化物半導体条件において良好なオフ電流特性が得られた。
第２の絶縁膜であるアモルファスＳｉＯｘの酸素含有量の測定法として、昇温脱離分析法（ＴＰＤ）が挙げられる。試料にもよるが、基板表面に接触させた熱電対の温度で、数十℃から４００℃程度にかけて、薄膜中に存在する酸素の脱離ピークが観測される。
本発明において、昇温脱離分析により第２の絶縁膜であるアモルファスＳｉＯｘから脱離する酸素は、ほぼ４００℃で脱離しきっていた。定量に用いた測定温度範囲は、基板表面に接触させた熱電対の温度で５０℃から８００℃とした。
脱離したガス種（脱離ガスまたは脱離成分ともいう）が酸素であることは、Ｏ２ ＋に相当する質量数（ｍ／ｚ）３２およびＯ＋に相当する質量数１６のイオン強度から同定した。試料から脱離するＯ２が質量分析計でイオン化されＯ2 ＋及びＯ＋として計測されるのであって、計測されるＯ2 ＋及びＯ＋の試料中での存在形態や化学結合状態がＯ2 ＋及びＯ＋に限定されるものではない。図５に、昇温脱離法により測定された酸素脱離スペクトルの一例を示す。こうして得られた第２の絶縁膜であるアモルファスＳｉＯｘから脱離する酸素量は、形成雰囲気中の酸素濃度と比例関係にあった。図６に、昇温脱離法により測定されたアモルファスＳｉＯｘからの酸素脱離量と形成雰囲気であるＡｒに含まれるＯ２ガス濃度の関係を示す。
本発明者らは、透明酸化物半導体を用いた薄膜トランジスタの第２の絶縁膜に関する研究開発を精力的に進めた結果、次のことを見出した。アモルファスＳｉＯｘのスパッタ成膜ガスとして、Ｏ２／Ａｒ混合ガスを用いる、さらには、その混合比が１０％以上であると、酸化物半導体の酸素欠陥生成を抑制し、キャリア電子が多数発生しオフ電流が大きくなってしまうことを防ぐことができることを見出した。
この酸素欠陥生成の抑制効果をもつアモルファスＳｉＯｘは、成膜条件にもよるが、昇温脱離法により、Ｏ2 ＋及びＯ＋として観測される脱離ガスを３．８×１０１９個／ｃｍ３以上含有していることが分かった。
また、よりプロセスマージンが広く、安定した特性の得られる形成条件は、スパッタ成膜ガスＯ２／Ａｒ混合比５０％であり、Ｏ2 ＋及びＯ＋として観測される脱離ガスを１．２×１０２０個／ｃｍ３含有していた。
本発明者らの知見によれば、この酸素欠陥生成の抑制効果をもつアモルファスＳｉＯｘの形成条件におけるスパッタ成膜ガスＯ２／Ａｒ混合比に上限は無く、Ｏ２１００％においても効果が得られる。しかし、Ｏ２／Ａｒ混合比を増加することにより成膜速度が減少するため、生産性並びにコストの面からスパッタ成膜ガスＯ２／Ａｒ混合比５０％程度以下を用いることが最適である。アモルファスＳｉＯｘのスパッタ成膜ガスＯ２／Ａｒ混合比と成膜速度の関係は、成膜ガス圧力や基板−ターゲット間距離などの成膜パラメーターにも依存するが、酸素分圧に対し非常に敏感である。そのため、通常は高酸素分圧の形成条件は使用されることが少ない。本形成条件においては、ガスＯ２／Ａｒ混合比０％を成膜速度の基準（１００％）とすると、ガスＯ２／Ａｒ混合比１０％と５０％の場合、それぞれ７７％と３９％の成膜速度であった。
上記のアモルファスＳｉＯｘを第２の絶縁膜として用い、図１２の構成で酸化物半導体としてアモルファスＩｎＧａＺｎＯを同一条件で形成した薄膜トランジスタを作製した。同時に、同一プロセス条件で酸化物半導体伝導度測定用ＴＥＧ素子を作製し、酸化物半導体層の伝導度を測定した。Ｖｏｎは薄膜トランジスタの伝達特性において、ドレイン電流（Ｉｄ）が立ち上がるときのゲート印加電圧である。Ｖｏｎと酸化物半導体の伝導度の関係を図１０に示す。酸化物半導体の伝導率とＶｏｎには強い関係が見られ、酸化物半導体の伝導率が大きくなるほどＶｏｎは負にシフトし、さらに伝導率が大きくなると−４０Ｖ以下でもＶｏｎが見られなくなる。本結果から明らかなように、第２の絶縁膜形成時、酸化物半導体の伝導率が増大することにより、オフ電流とオン電流の境界を示すＶｏｎが負側にシフトして悪化する。その結果、オフ電流特性が悪化する。また、その酸化物半導体の伝導率の増大は第２の絶縁膜の形成条件により抑制される。その抑制効果は、Ｏ２／Ａｒ混合ガス比が１０％以上の場合に認められ、そのとき、昇温脱離法により、Ｏ2 ＋及びＯ＋として観測される脱離ガスを３．８×１０１９個／ｃｍ３以上含有していた。
第２の絶縁膜として、スパッタ成膜ガスＯ２／Ａｒ混合比５０％を用い、昇温脱離法によりＯ2 ＋及びＯ＋として観測される脱離ガスを１．２×１０２０個／ｃｍ３含有するアモルファスＳｉＯｘを使用して、図３の構成の薄膜トランジスタを９個作製した。そして、該薄膜トランジスタの薄膜トランジスタ特性を測定した。図１１にその９個の薄膜トランジスタの伝達特性を示す。Ｖｏｎは、ほぼ０Ｖに制御され、良好なオン・オフ比を示す薄膜トランジスタが得られた。
上記の説明では、第２の絶縁膜がアモルファスＳｉＯｘである場合で説明したが、第２の絶縁膜としてのアモルファス酸化物絶縁体は、アモルファスオキシナイトライドやアモルファスアルミナを用いることも可能である。また、第２の絶縁膜を形成する際の酸化性ガスとしてＯ２／Ａｒ混合ガスを用いた例で説明したが、酸化物半導体の伝導度が増大しないよう第２の絶縁膜を形成することが本発明の本質であり、酸化性ガスは酸素に限定されない。
例えば、薄膜トランジスタとして、インジウム、ガリウム、亜鉛の組成比が１：１：１のアモルファス酸化物半導体層（ａ−ＩＧＺＯ薄膜）を大面積成膜が可能なスパッタ法を用いて形成する。そして、このアモルファス酸化物半導体層を、薄膜トランジスタに適用し、図１の構成とする。こうすることにより、トランジスタのオン・オフ比を１０５以上にすることも可能となる。その際の電界効果移動度は１ｃｍ２Ｖ−１ｓ−１以上を示す。
以上に述べた効果により、酸化物半導体を用いたボトムゲート型薄膜トランジスタにおいて、オフ電流を安定に最小化できるチャネル領域が形成され、かつ酸化物半導体層と電極とのコンタクト領域が低抵抗化された薄膜トランジスタを得ることができる。したがって、ソース電極およびドレイン電極と酸化物半導体層のオーミックコンタクトが良好な薄膜トランジスタを得ることができる。また、オフ電流を最小化した良好なトランジスタ特性を有する薄膜トランジスタを提供することができる。
上記の説明では、半導体層（チャネル層）としてＺｎＯを主成分として用いた透明伝導性酸化物半導体アモルファス薄膜を用いた例を説明した。さらに、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み構成されるアモルファス酸化物を用いた例を説明したが、酸化物半導体層はこれらに限定されるものではない。
Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み構成されるアモルファス酸化物半導体層としては、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含み構成されるアモルファス酸化物を用いることが可能である。
さらに、アモルファス酸化物の構成元素の少なくとも一部にＳｎを選択する場合、Ｓｎを、Ｓｎ１−ｘＭ４ｘ（０＜ｘ＜１、Ｍ４は、Ｓｎより原子番号の小さい４族元素のＳｉ、ＧｅあるいはＺｒから選ばれる）に置換することもできる。また、アモルファス酸化物の構成元素の少なくとも一部にＩｎを選択する場合、Ｉｎを、Ｉｎ１−ｙＭ３ｙ（０＜ｙ＜１、Ｍ３は、Ｌｕ、またはＩｎより原子番号の小さい３族元素のＢ、Ａｌ、Ｇａ、あるいはＹから選ばれる）に置換することもできる。また、アモルファス酸化物の構成元素の少なくとも一部にＺｎを選択する場合、Ｚｎを、Ｚｎ１−ｚＭ２ｚ（０＜ｚ＜１、Ｍ２は、Ｚｎより原子番号の小さい２族元素のＭｇあるいはＣａから選ばれる）に置換することもできる。
具体的には、本実施形態に適用できるアモルファス材料は、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物などである。勿論、構成材料の組成比は必ずしも１：１である必要は無い。なお、ＺｎやＳｎは、単独ではアモルファスを形成し難い場合があるが、Ｉｎを含ませることによりアモルファス相が形成され易くなる。例えば、Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約２０原子％以上含まれる組成にするのがよい。Ｓｎ−Ｉｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約８０原子％以上含まれる組成にするのがよい。Ｓｎ−Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約１５原子％以上含まれる組成にするのがよい。
また、アモルファスは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（すなわち、ハローパターンが観測される）ことで確認できる。なお、本実施形態において、上記した材料を電界効果型トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
次に、上記薄膜トランジスタの出力端子であるドレインに、有機または無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。以下に、表示装置の断面図を用いて具体的な表示装置構成の例を説明する。
例えば、図７に示すような構成の薄膜トランジスタを形成する。それは、基体７１１上に次のような部材が形成された構成をなしている。ゲート電極７１２と、ゲート絶縁層７１３と、酸化物半導体層７１４と、第１の絶縁膜７１５と、酸化物半導体層７１４と電極とのコンタクト領域７１６と、ドレイン（ソース）電極７１７と、ドレイン（ソース）電極７１８と、第２の絶縁膜７１９からなる。そして、ドレイン（ソース）電極７１８に、層間絶縁膜７２１を介して電極７２０が接続されており、電極７２０は発光層７２２と接し、さらに発光層７２２が電極７２３と接している。以上の構成により、発光層７２１に注入する電流を、ソース電極（ドレイン）７１７からドレイン（ソース）電極７１８に酸化物半導体層７１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これを薄膜トランジスタのゲート７１２の電圧によって制御することができる。ここで、電極７２０、発光層７２２、電極７２３は無機もしくは有機のエレクトロルミネッセンス素子を構成する。ここでは、図１に示してある薄膜トランジスタ素子を示しているが、図２の構成の薄膜トランジスタ素子でもよい。
あるいは、図８に示すように、ドレイン（ソース）電極８１８が延長されて電極８１９を兼ねており、これを高抵抗膜８２２、８２４に挟まれた液晶セルや電気泳動型粒子セル８２３へ電圧を印加する電極８２５とする構成を取ることもできる。液晶セルや電気泳動型粒子セル８２３、高抵抗層８２２および８２４、電極８１９、電極８２５は表示素子を構成する。また、第１の絶縁膜８１５、酸化物半導体層８１４と電極とのコンタクト領域８１６と第２の絶縁膜８２０は、図中に示すように構成されている。これら表示素子に印加する電圧を、ソース電極８１７からドレイン電極８１８に酸化物半導体層８１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これを薄膜トランジスタのゲート８１２の電圧によって制御することができる。ここで、表示素子の表示媒体が流体と粒子を絶縁性皮膜中に封止したカプセルであるなら、高抵抗膜８２２、８２４は不要である。ここでは、図１に示してある薄膜トランジスタ素子を示しているが、図２の構成の薄膜トランジスタ素子でもよい。
上述の２例において薄膜トランジスタとしては、ボトムゲート逆スタガ型の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。例えば、薄膜トランジスタの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、コプレナー型等他の構成も可能である。
また、上述の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしもその構成に限定されるものではない。例えば、薄膜トランジスタの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極もしくは両電極が基体と垂直に設けられていてもよい。
さらに、上述の２例においては、表示素子に接続される薄膜トランジスタをひとつだけ図示したが、本発明は必ずしも上記構成に限定されるものではない。例えば、図中に示した薄膜トランジスタが、さらに本発明による別の薄膜トランジスタに接続されていてもよく、図中の薄膜トランジスタはそれら薄膜トランジスタによる回路の最終段であればよい。
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子もしくは反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長もしくは反射光の波長に対して透明であることが求められる。あるいは、透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明であることが求められる。さらに、本実施形態の薄膜トランジスタでは、全ての構成体を透明にすることも可能であり、これにより透明な表示素子を形成することもできる。また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
次に、ＥＬ素子（ここでは有機ＥＬ素子）と薄膜トランジスタを含む画素を二次元状に複数配した表示装置について図９を用いて説明する。
図９において、指示番号９０１は有機ＥＬ層９０４を駆動するトランジスタであり、指示番号９０２は画素を選択するトランジスタである。また、コンデンサ９０３は選択された状態を保持するためのものであり、共通電極線９０７とトランジスタ２のソース部分との間に電荷を蓄え、トランジスタ９０１のゲートの信号を保持している。画素選択は走査電極線９０５と信号電極線９０６により決定される。
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極９０５を通してゲート電極へパルス信号で印加される。それと同時に、別のドライバ回路（不図示）から信号電極９０６を通してやはりパスル信号でトランジスタ９０２へと印加されて画素が選択される。そのとき、トランジスタ９０２がＯＮとなり信号電極線９０６とトランジスタ９０２のソースの間にあるコンデンサ９０３に電荷が蓄積される。これにより、トランジスタ９０１のゲート電圧が所望の電圧に保持され、トランジスタ９０１はＯＮになる。この状態は、次の信号を受け取るまで保持される。トランジスタ９０１がＯＮである状態の間、有機ＥＬ層９０４には電圧および電流が供給され続け、発光が維持される。
この図９の例では、１画素にトランジスタ２ヶ、コンデンサ１ヶの構成であるが、性能を向上させるためにさらに多くのトランジスタ等を組み込むこともできる。以上のように、トランジスタ部分に本発明の低温で形成でき透明の薄膜トランジスタであるＩｎ−Ｇａ−Ｚｎ−Ｏ系の薄膜トランジスタを用いることにより、有効なＥＬ素子を得ることができる。
以下、本発明の実施例について図面を用いて説明する。だが、本発明は以下の実施例に限定されるものではない。
（実施例１）
本実施例では、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。まず、ガラス基板にフォトリソグラフィー法とリフトオフ法を用いＴｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍのゲート端子を形成した。さらに、その上にスパッタ法によりａ−ＳｉＯｘによる絶縁層を２００ｎｍ形成した。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスにＡｒガスを用いた。そして、その上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を２０ｎｍ形成した。チャネル領域の形成には、フォトリソグラフィー法と塩酸によるウエットエッチングを用いた。その後、Ｔｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍを電子ビーム蒸着法により成膜し、フォトリソグラフィー法とリフトオフ法によりソース、ドレイン端子を形成した。さらに、第２の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比５０％の酸化性雰囲気を用いた。こうして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子９個を作成した。その際のアモルファス酸化物半導体膜の金属組成比は、Ｉｎ：Ｇａ：Ｚｎ＝１．００：０．９４：０．６５であった。このＭＩＳＦＥＴ素子のＩ−Ｖ特性を評価したところ、９個の薄膜トランジスタにおいて平均電界効果移動度は５．０ｃｍ２／Ｖｓ、平均オン・オフ比は１０６超であった。図１３にその伝達特性を示す。
本実施例では、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。まず、ガラス基板にフォトリソグラフィー法とリフトオフ法を用いＴｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍのゲート端子を形成した。さらに、その上にスパッタ法によりａ−ＳｉＯｘによる絶縁層を２００ｎｍ形成した。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスにＡｒガスを用いた。そして、その上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を２０ｎｍ形成した。チャネル領域の形成には、フォトリソグラフィー法と塩酸によるウエットエッチングを用いた。その後、Ｔｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍを電子ビーム蒸着法により成膜し、フォトリソグラフィー法とリフトオフ法によりソース、ドレイン端子を形成した。さらに、第２の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比５０％の酸化性雰囲気を用いた。こうして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子９個を作成した。その際のアモルファス酸化物半導体膜の金属組成比は、Ｉｎ：Ｇａ：Ｚｎ＝１．００：０．９４：０．６５であった。このＭＩＳＦＥＴ素子のＩ−Ｖ特性を評価したところ、９個の薄膜トランジスタにおいて平均電界効果移動度は５．０ｃｍ２／Ｖｓ、平均オン・オフ比は１０６超であった。図１３にその伝達特性を示す。
本発明にしたがうことで、第２の絶縁膜を用いた酸化物半導体ボトムゲート型薄膜トランジスタにおいて、オフ電流が最小化され、良好なトランジスタ特性を有する薄膜トランジスタを安定して作製することができる。
（実施例２）
本実施例では、第２の絶縁膜の形成条件以外は実施例１と同様にして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。
本実施例では、第２の絶縁膜の形成条件以外は実施例１と同様にして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。
第２の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比１０％の酸化性雰囲気を用いた。こうして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子９個を完成した。
同時に、同一プロセス条件で酸化物半導体伝導度測定用ＴＥＧ素子を作製し、酸化物半導体層の伝導度を測定した。Ｖｏｎは薄膜トランジスタの伝達特性において、ドレイン電流（Ｉｄ）が立ち上がるときのゲート印加電圧である。Ｖｏｎと酸化物半導体の伝導度の関係を図１０に示す。また、スパッタガスとしてＯ２／Ａｒ混合ガス比１０％を用いたａ−ＳｉＯｘによる第２の絶縁膜は、昇温脱離法により、Ｏ2 ＋及びＯ＋として観測される脱離ガスを３．８×１０１９個／ｃｍ３含有していた。
この結果、Ｏ２／Ａｒ混合ガス比１０％を用いたａ−ＳｉＯｘによる第２の絶縁膜は、酸化物半導体の酸素欠陥生成に対し抑止効果をもち、平均値としてＶｏｎ：−４０Ｖを示し、オン・オフ比は１０６超で良好であった。
（比較例１）
本比較例では、第２の絶縁膜の形成条件以外は実施例１と同様にして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。
本比較例では、第２の絶縁膜の形成条件以外は実施例１と同様にして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。
第２の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比１％、０％の酸化性雰囲気を用いた。こうして、図１２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子９個を完成した。
この結果、Ｏ２／Ａｒ混合ガス比１％、０％の場合では特性のばらつきが増大し、ゲート電圧として−５０Ｖを印加しても明確なＶｏｎが見られない場合が有ることがわかり、酸化物半導体に対しての酸素欠陥生成に対し明確な抑止効果が認められなかった。
（実施例３）
本実施例では、図１に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。まず、ガラス基板にスパッタ法を用い透明伝導膜ＩＺＯのゲート電極層１５０ｎｍを形成した。フォトリソグラフィー法と塩酸を用いウエットエッチング法によりゲート電極を形成した。さらに、その上にスパッタ法によりａ−ＳｉＯｘによる絶縁層を２００ｎｍ形成した。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスにＡｒガスを用いた。そして、その上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を２０ｎｍ形成した。チャネル領域の形成には、フォトリソグラフィー法と塩酸によるウエットエッチングを用いた。その後、第１の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成する。その際、スパッタガスとしてＡｒガス１００％の酸化性雰囲気を用いた。フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用いて、第１の絶縁膜に酸化物半導体層と電極とのコンタクトホールが完成する。その後、前記コンタクトホールを介して、透明伝導膜ＩＴＯを１５０ｎｍスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成するとともに、第１の絶縁膜が露出させた。フォトリソグラフィー法とエッチング法により、酸化物半導体層のチャネル領域を被覆する第１の絶縁膜を除去した後に、スパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比５０％の酸化性雰囲気を用いた。こうして、図１に示す逆スタガ（ボトムゲート）型透明ＭＩＳＦＥＴ素子を形成した。
本実施例では、図１に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。まず、ガラス基板にスパッタ法を用い透明伝導膜ＩＺＯのゲート電極層１５０ｎｍを形成した。フォトリソグラフィー法と塩酸を用いウエットエッチング法によりゲート電極を形成した。さらに、その上にスパッタ法によりａ−ＳｉＯｘによる絶縁層を２００ｎｍ形成した。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスにＡｒガスを用いた。そして、その上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を２０ｎｍ形成した。チャネル領域の形成には、フォトリソグラフィー法と塩酸によるウエットエッチングを用いた。その後、第１の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成する。その際、スパッタガスとしてＡｒガス１００％の酸化性雰囲気を用いた。フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用いて、第１の絶縁膜に酸化物半導体層と電極とのコンタクトホールが完成する。その後、前記コンタクトホールを介して、透明伝導膜ＩＴＯを１５０ｎｍスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成するとともに、第１の絶縁膜が露出させた。フォトリソグラフィー法とエッチング法により、酸化物半導体層のチャネル領域を被覆する第１の絶縁膜を除去した後に、スパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比５０％の酸化性雰囲気を用いた。こうして、図１に示す逆スタガ（ボトムゲート）型透明ＭＩＳＦＥＴ素子を形成した。
ソース電極およびドレイン電極としては、ＩＺＯなどの透明導電性酸化膜はもちろん、Ｎｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金、あるいはシリサイドも用いることができる。また、ソース電極およびドレイン電極をそれぞれ別の材料で形成することも可能である。
この逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子は、酸化物半導体層にオフ電流を安定に最小化できるチャネル領域が形成され、かつ酸化物半導体層と電極とのコンタクト領域が低抵抗化されて形成されている。よって、オフ電流を最小化し、かつソース電極およびドレイン電極と酸化物半導体層のオーミックコンタクトが良好な薄膜トランジスタとなる。
（実施例４）
本実施例では、図２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。酸化物半導体層の上に第１の絶縁膜ａ−ＳｉＯｘによる絶縁層を形成する工程までは実施例３と全く同様である。次に、フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用いて、酸化物半導体層のチャネル領域を被覆する第１の絶縁膜を除去した。しかる後に、前記酸化物半導体層のチャネル領域を被覆するよう、スパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比５０％の酸化性雰囲気を用いた。これにより、酸化物半導体層のチャネル領域は高抵抗化されるが、それ以外の領域は低抵抗化されたままである。次に、フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用いて、積層された第１および第２の絶縁膜に、酸化物半導体層の低抵抗化された領域と電極とのコンタクトホールが完成した。その後、前記コンタクトホールを介して、透明伝導膜ＩＴＯを１５０ｎｍスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成した。こうして、図２に示す逆スタガ（ボトムゲート）型透明ＭＩＳＦＥＴ素子を形成することができた。
本実施例では、図２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。酸化物半導体層の上に第１の絶縁膜ａ−ＳｉＯｘによる絶縁層を形成する工程までは実施例３と全く同様である。次に、フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用いて、酸化物半導体層のチャネル領域を被覆する第１の絶縁膜を除去した。しかる後に、前記酸化物半導体層のチャネル領域を被覆するよう、スパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、スパッタガスとしてＯ２／Ａｒ混合ガス比５０％の酸化性雰囲気を用いた。これにより、酸化物半導体層のチャネル領域は高抵抗化されるが、それ以外の領域は低抵抗化されたままである。次に、フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用いて、積層された第１および第２の絶縁膜に、酸化物半導体層の低抵抗化された領域と電極とのコンタクトホールが完成した。その後、前記コンタクトホールを介して、透明伝導膜ＩＴＯを１５０ｎｍスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成した。こうして、図２に示す逆スタガ（ボトムゲート）型透明ＭＩＳＦＥＴ素子を形成することができた。
ソース電極およびドレイン電極としては、ＩＺＯなどの透明導電性酸化膜はもちろん、Ｎｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金、あるいはシリサイドも用いることができることは実施例３と同様である。また、ソース電極およびドレイン電極をそれぞれ別の材料で形成することも可能となることも同様である。
実施例３と同様に、この逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子は、酸化物半導体層にオフ電流を安定に最小化できるチャネル領域が形成され、かつ酸化物半導体層と電極とのコンタクト領域が低抵抗化されて形成されている。よって、オフ電流を最小化し、かつソース電極およびドレイン電極と酸化物半導体層のオーミックコンタクトが良好な薄膜トランジスタとなっている。
（実施例５）
本実施例では、図８の薄膜トランジスタを用いた表示装置について説明する。用いる薄膜トランジスタは、実施例３と同様の製造工程で製造した。上記薄膜トランジスタにおいて、ドレイン電極をなすＩＴＯ膜の島の短辺を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極およびゲート電極への配線を確保した上で、薄膜トランジスタを絶縁層で被覆した。この上にポリイミド膜を塗布し、ラビング工程を施した。一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記薄膜トランジスタを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入した。さらに、この構造体の両側に一対の偏光板を設けた。ここで、薄膜トランジスタのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化した。また、その透過率は、薄膜トランジスタがオン状態となるゲート電圧の下では、ソース−ドレイン間電圧によっても連続的に変化させることができる。そのようにして、図８に対応した、液晶セルを表示素子とする表示装置を作成した。また、実施例４の製造工程による薄膜トランジスタを用いても、全く同様の表示装置を作成することができる。
本実施例では、図８の薄膜トランジスタを用いた表示装置について説明する。用いる薄膜トランジスタは、実施例３と同様の製造工程で製造した。上記薄膜トランジスタにおいて、ドレイン電極をなすＩＴＯ膜の島の短辺を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極およびゲート電極への配線を確保した上で、薄膜トランジスタを絶縁層で被覆した。この上にポリイミド膜を塗布し、ラビング工程を施した。一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記薄膜トランジスタを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入した。さらに、この構造体の両側に一対の偏光板を設けた。ここで、薄膜トランジスタのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化した。また、その透過率は、薄膜トランジスタがオン状態となるゲート電圧の下では、ソース−ドレイン間電圧によっても連続的に変化させることができる。そのようにして、図８に対応した、液晶セルを表示素子とする表示装置を作成した。また、実施例４の製造工程による薄膜トランジスタを用いても、全く同様の表示装置を作成することができる。
本実施例においては、薄膜トランジスタを形成する基板として白色のプラスチック基板を用い、薄膜トランジスタの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成にもできる。そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。この構成の表示装置において、本薄膜トランジスタによって延長されたドレイン電極と上部のＩＴＯ膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。
また、本実施例において、薄膜トランジスタを複数隣接して形成して、例えば、通常の４トランジスタ１キャパシタ構成の電流制御回路を構成し、その最終段トランジスタのひとつを図６の薄膜トランジスタとして、ＥＬ素子を駆動することもできる。例えば、上述のＩＴＯ膜をドレイン電極とする薄膜トランジスタを用いる。そして、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。こうして、ＥＬ素子を用いる表示装置を形成することができる。
（実施例６）
実施例３の表示素子と薄膜トランジスタとを二次元に配列させた。まず、実施例５の液晶セルやＥＬ素子等の表示素子と、薄膜トランジスタとを含めて約３０μｍ×１１５μｍの面積を占める画素を、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチでそれぞれ７４２５×１７９０個方形配列した。そして、長辺方向に７４２５個の薄膜トランジスタのゲート電極を貫くゲート配線を１７９０本、１７９０個の薄膜トランジスタのソース電極が非晶質酸化物半導体膜の島から５μｍはみ出した部分を短辺方向に貫く信号配線を７４２５本設けた。そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続した。さらに、液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせＲＧＢが長辺方向に反復するカラーフィルタを表面に設け、約２１１ｐｐｉでＡ４サイズのアクティブマトリクス型カラー画像表示装置を構成した。もちろん、この構成は一例であり、他の構成とすることが可能である。また、実施例４の製造工程による薄膜トランジスタを用いても、全く同様の表示装置を作成することもできる。
実施例３の表示素子と薄膜トランジスタとを二次元に配列させた。まず、実施例５の液晶セルやＥＬ素子等の表示素子と、薄膜トランジスタとを含めて約３０μｍ×１１５μｍの面積を占める画素を、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチでそれぞれ７４２５×１７９０個方形配列した。そして、長辺方向に７４２５個の薄膜トランジスタのゲート電極を貫くゲート配線を１７９０本、１７９０個の薄膜トランジスタのソース電極が非晶質酸化物半導体膜の島から５μｍはみ出した部分を短辺方向に貫く信号配線を７４２５本設けた。そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続した。さらに、液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせＲＧＢが長辺方向に反復するカラーフィルタを表面に設け、約２１１ｐｐｉでＡ４サイズのアクティブマトリクス型カラー画像表示装置を構成した。もちろん、この構成は一例であり、他の構成とすることが可能である。また、実施例４の製造工程による薄膜トランジスタを用いても、全く同様の表示装置を作成することもできる。
また、ひとつのＥＬ素子に含まれる２薄膜トランジスタのうち第１薄膜トランジスタのゲート電極をゲート線に配線し、第２薄膜トランジスタのソース電極を信号線に配線し、さらに、ＥＬ素子の発光波長を長辺方向にＲＧＢで反復させる。こうすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。
ここで、アクティブマトリクスを駆動するドライバ回路は、画素の薄膜トランジスタと同じ本発明の薄膜トランジスタを用いて構成してもよいし、既存のＩＣチップを用いてもよい。
（実施例７）
本実施例では、図１６に示すトップゲート型ＭＩＳＦＥＴ素子を作製した。まず、ガラス基板上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体層を１００ｎｍ形成した。その際、多結晶ＩｎＧａＺｎＯ４ターゲットを用い、スパッタガスにはＯ２／Ａｒガス混合比１．５体積％を用いた。チャネル領域のパターニングには、フォトリゾグラフィー法と塩酸によるウエットエッチングを用いた。
本実施例では、図１６に示すトップゲート型ＭＩＳＦＥＴ素子を作製した。まず、ガラス基板上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体層を１００ｎｍ形成した。その際、多結晶ＩｎＧａＺｎＯ４ターゲットを用い、スパッタガスにはＯ２／Ａｒガス混合比１．５体積％を用いた。チャネル領域のパターニングには、フォトリゾグラフィー法と塩酸によるウエットエッチングを用いた。
その後、第１の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成する。その際、スパッタガスとしてＡｒガス１００％の酸化性雰囲気を用いた。フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用いて、第１の絶縁膜に酸化物半導体層と電極とのコンタクトホールが完成する。
その後、前記コンタクトホールを介して、透明伝導膜ＩＴＯを１５０ｎｍスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成するとともに、第１の絶縁膜を露出させた。
フォトリソグラフィー法とエッチング法により、酸化物半導体層のチャネル領域を被覆する第１の絶縁膜を除去した後に、第２の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を２００ｎｍ形成した。その際、ターゲットとしてＳｉＯ２を用い、スパッタガスとしてＯ２／Ａｒ混合比５０体積％の酸化性雰囲気を用いた。その後、透明伝導膜ＩＴＯを１５０ｎｍスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりゲート電極を形成した。
こうして、図１６に示すトップゲート型ＭＩＳＦＥＴ素子を形成した。
本発明に係る薄膜トランジスタの製造方法による薄膜トランジスタは、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル素材に低温で薄膜トランジスタの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ 第１の絶縁膜
６ 低抵抗化されたコンタクト領域
７ ソース電極（ソース端子）
８ ドレイン電極（ドレイン端子）
９ 第２の絶縁膜
２０１ 基板
２０２ ゲート電極
２０３ ゲート絶縁膜
２０４ 酸化物半導体層
２０５ 第１の絶縁膜
２０６ コンタクト領域
２０７ ソース電極
２０８ ドレイン電極
２０９ 第２の絶縁膜
３０１ ゲート電極兼基板
３０２ 熱酸化シリコン絶縁膜
３０３ 酸化物半導体層
３０４ 第２の絶縁膜
３０５ ソース電極
３０６ ドレイン電極
７１１ 基体
７１２ ゲート電極
７１３ ゲート絶縁層
７１４ 酸化物半導体層
７１５ 第１の絶縁膜
７１６ コンタクト領域
７１７ ドレイン（ソース）電極
７１８ ソース（ドレイン）電極
７１９ 第２の絶縁膜
７２０ 電極
７２１ 層間絶縁膜
７２２ 発光層
７２３ 電極
８１１ 基板
８１２ ゲート電極
８１３ ゲート絶縁層
８１４ 酸化物半導体層
８１５ 第１の絶縁膜
８１６ コンタクト領域
８１７ ソース（ドレイン）電極
８１８ ドレイン（ソース）電極
８１９ 電極
８２０ 第２の絶縁膜
８２１ 層間絶縁膜
８２２ 高抵抗膜
８２３ 液晶セルまたは電気泳動型粒子セル
８２４ 高抵抗膜
８２５ 電極
９０１ トランジスタ
９０２ トランジスタ
９０３ コンデンサ
９０４ 有機ＥＬ層
９０５ 走査電極線
９０６ 信号電極線
９０７ 共通電極線
１４０１ 基板
１４０２ ゲート電極
１４０３ ゲート絶縁膜
１４０４ 酸化物半導体層
１４０５ 第１の絶縁膜
１４０６ コンタクト領域
１４０７ ソース電極
１４０８ ドレイン電極
１４０９ 第２の絶縁膜
１５０１ 基板
１５０２ ゲート電極
１５０３ ゲート絶縁膜
１５０４ 酸化物半導体層
１５０５ 第１の絶縁膜
１５０６ コンタクト領域
１５０７ ソース電極
１５０８ ドレイン電極
１５０９ 第２の絶縁膜
１６０１ 基板
１６０２ 酸化物半導体層
１６０３ 第１の絶縁膜
１６０４ 第２の絶縁膜
１６０５ ゲート電極
１６０６ コンタクト領域
１６０７ ソース電極
１６０８ ドレイン電極
１７０１ 基板
１７０２ 酸化物半導体層
１７０３ 第１の絶縁膜
１７０４ 第２の絶縁膜
１７０５ ゲート電極
１７０６ コンタクト領域
１７０７ ソース電極
１７０８ ドレイン電極
１８０１ 基板
１８０２ 酸化物半導体層
１８０３ 第１の絶縁膜
１８０４ 第２の絶縁膜
１８０５ ゲート電極
１８０６ コンタクト領域
１８０７ ソース電極
１８０８ ドレイン電極
１９０１ 基板
１９０２ 酸化物半導体層
１９０３ 第１の絶縁膜
１９０４ 第２の絶縁膜
１９０５ ゲート電極
１９０６ コンタクト領域
１９０７ ソース電極
１９０８ ドレイン電極
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ 第１の絶縁膜
６ 低抵抗化されたコンタクト領域
７ ソース電極（ソース端子）
８ ドレイン電極（ドレイン端子）
９ 第２の絶縁膜
２０１ 基板
２０２ ゲート電極
２０３ ゲート絶縁膜
２０４ 酸化物半導体層
２０５ 第１の絶縁膜
２０６ コンタクト領域
２０７ ソース電極
２０８ ドレイン電極
２０９ 第２の絶縁膜
３０１ ゲート電極兼基板
３０２ 熱酸化シリコン絶縁膜
３０３ 酸化物半導体層
３０４ 第２の絶縁膜
３０５ ソース電極
３０６ ドレイン電極
７１１ 基体
７１２ ゲート電極
７１３ ゲート絶縁層
７１４ 酸化物半導体層
７１５ 第１の絶縁膜
７１６ コンタクト領域
７１７ ドレイン（ソース）電極
７１８ ソース（ドレイン）電極
７１９ 第２の絶縁膜
７２０ 電極
７２１ 層間絶縁膜
７２２ 発光層
７２３ 電極
８１１ 基板
８１２ ゲート電極
８１３ ゲート絶縁層
８１４ 酸化物半導体層
８１５ 第１の絶縁膜
８１６ コンタクト領域
８１７ ソース（ドレイン）電極
８１８ ドレイン（ソース）電極
８１９ 電極
８２０ 第２の絶縁膜
８２１ 層間絶縁膜
８２２ 高抵抗膜
８２３ 液晶セルまたは電気泳動型粒子セル
８２４ 高抵抗膜
８２５ 電極
９０１ トランジスタ
９０２ トランジスタ
９０３ コンデンサ
９０４ 有機ＥＬ層
９０５ 走査電極線
９０６ 信号電極線
９０７ 共通電極線
１４０１ 基板
１４０２ ゲート電極
１４０３ ゲート絶縁膜
１４０４ 酸化物半導体層
１４０５ 第１の絶縁膜
１４０６ コンタクト領域
１４０７ ソース電極
１４０８ ドレイン電極
１４０９ 第２の絶縁膜
１５０１ 基板
１５０２ ゲート電極
１５０３ ゲート絶縁膜
１５０４ 酸化物半導体層
１５０５ 第１の絶縁膜
１５０６ コンタクト領域
１５０７ ソース電極
１５０８ ドレイン電極
１５０９ 第２の絶縁膜
１６０１ 基板
１６０２ 酸化物半導体層
１６０３ 第１の絶縁膜
１６０４ 第２の絶縁膜
１６０５ ゲート電極
１６０６ コンタクト領域
１６０７ ソース電極
１６０８ ドレイン電極
１７０１ 基板
１７０２ 酸化物半導体層
１７０３ 第１の絶縁膜
１７０４ 第２の絶縁膜
１７０５ ゲート電極
１７０６ コンタクト領域
１７０７ ソース電極
１７０８ ドレイン電極
１８０１ 基板
１８０２ 酸化物半導体層
１８０３ 第１の絶縁膜
１８０４ 第２の絶縁膜
１８０５ ゲート電極
１８０６ コンタクト領域
１８０７ ソース電極
１８０８ ドレイン電極
１９０１ 基板
１９０２ 酸化物半導体層
１９０３ 第１の絶縁膜
１９０４ 第２の絶縁膜
１９０５ ゲート電極
１９０６ コンタクト領域
１９０７ ソース電極
１９０８ ドレイン電極
Claims (13)
- 基板上に、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上に、ゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にアモルファス酸化物からなる半導体層を形成する工程と、
前記ゲート絶縁膜をパターニングする工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第１の絶縁膜をパターニングし、ソース電極およびドレイン電極と前記酸化物半導体層とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記酸化物半導体層にソース電極層およびドレイン電極層を形成する工程と、
パターニングによってソース電極およびドレイン電極を形成し、かつ前記第１の絶縁膜を露出させる工程と、
露出した前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記酸化物半導体層のチャネル領域を含む面の上に第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 基板上に、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上に、ゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にアモルファス酸化物からなる半導体層を形成する工程と、
前記ゲート絶縁膜をパターニングする工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記チャネル領域および第１の絶縁膜の上に第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
積層されている前記第１ならびに第２の絶縁膜に、ソース電極およびドレイン電極と第１の絶縁膜の下にある酸化物半導体層の低抵抗化された領域とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して酸化物半導体層の低抵抗化された領域にソース電極層およびドレイン電極層を形成する工程と、
ソース電極および、ドレイン電極をパターニングする工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 基板上に、ゲート電極と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上にアモルファス酸化物からなる半導体層を形成する工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第１の絶縁膜をパターニングし、ソース電極およびドレイン電極と前記酸化物半導体層とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記酸化物半導体層にソース電極層およびドレイン電極層を形成する工程と、
パターニングによってソース電極およびドレイン電極を形成し、かつ前記第１の絶縁膜を露出させる工程と、
露出した前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記酸化物半導体層のチャネル領域を含む面の上に、第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
前記第２の絶縁膜の上にゲート電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 基板上に、ゲート電極と、酸化物半導体層と、第１の絶縁膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上にアモルファス酸化物からなる半導体層を形成する工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第１の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第１の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記酸化物半導体層のチャネル領域を含む面の上に、第２の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
積層されている前記第１ならびに第２の絶縁膜に、ソース電極およびドレイン電極と第１の絶縁膜の下にある酸化物半導体層の低抵抗化された領域とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記酸化物半導体層にソース電極層、ドレイン電極層およびゲート電極層を形成する工程と、
パターニングによってソース電極、ドレイン電極および、ゲート電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記酸化性ガスが含まれる雰囲気として、Ｏ２／Ａｒ混合ガスが用いられ、その混合比は１０体積％以上であることを特徴とする請求項１から４のいずれか１項に記載の薄膜トランジスタの製造方法。
- 前記アモルファス酸化物は、ＩｎとＺｎとＳｎの少なくとも１つを含むアモルファス酸化物、またはＩｎ、Ｚｎ、およびＧａを含むアモルファス酸化物であることを特徴とする請求項１から５のいずれか１項に記載の薄膜トランジスタの製造方法。
- 前記第１の絶縁膜は、アモルファス酸化物絶縁体であることを特徴とする請求項１から６のいずれか１項に記載の薄膜トランジスタの製造方法。
- 前記第２の絶縁膜は、アモルファス酸化物絶縁体であり、昇温脱離分析によりＯ2 ＋及びＯ＋として観測される脱離ガスを３．８×１０１９個／ｃｍ３以上含有することを特徴とする請求項１から７のいずれか１項に記載の薄膜トランジスタの製造方法。
- 請求項１から８のいずれか１項に記載の製造方法によって製造されたことを特徴とする薄膜トランジスタ。
- 表示素子の電極に、請求項９に記載の薄膜トランジスタのソースまたはドレイン電極が接続されていることを特徴とする表示装置。
- 前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする請求項１０に記載の表示装置。
- 前記表示素子は、液晶セルであることを特徴とする請求項１０に記載の表示装置。
- 基板上に前記表示素子および前記薄膜トランジスタが二次元状に複数配されていることを特徴とする請求項１０から１２のいずれか１項に記載の表示装置。
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