KR101609033B1 - 박막 트랜지스터 기판 및 이를 구비한 액정표시장치 - Google Patents

박막 트랜지스터 기판 및 이를 구비한 액정표시장치 Download PDF

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Abstract

소스부(S)는, 게이트 절연막(23) 및 산화물 반도체막(24a)의 상층에 형성된 소스 메탈(25s)로 형성되고, 드레인부(DR)는, 산화물 반도체막(24a) 중, 게이트 절연막(23)측과는 반대측의 표면을 포함한 산화물 반도체막(24a)의 일부가 저(低)저항화된 저저항 영역(24ad)에 의해 구성된다.

Description

박막 트랜지스터 기판 및 이를 구비한 액정표시장치{THIN-FILM TRANSISTOR SUBSTRATE, AND LIQUID CRYSTAL DISPLAY DEVICE PROVIDED WITH SAME}
본 발명은, 박막 트랜지스터 및 이를 구비한 액정표시장치에 관하며, 특히, 산화물 반도체로 이루어진 반도체층을 이용한 박막 트랜지스터를 갖는 박막 트랜지스터 기판 및 액정표시장치에 관한 것이다.
액정표시장치를 구성하는 박막 트랜지스터 기판에서는, 화상의 최소단위인 각 화소의 스위칭 소자로서, 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라고도 칭함)가 이용된다. 종래, TFT로는, 반도체층이 비정질 실리콘(amorphous silicon)으로 이루어진 것이 이용되어 왔으나, 최근, 비정질 실리콘 반도체층을 구비한 TFT 대신에, 산화물 반도체막으로 이루어진 반도체층을 구비한 TFT가 제안되고 있다. 반도체층으로써 산화물 반도체막을 구비한 TFT는, 고(高)이동도, 고신뢰성 및 저(低)오프(off) 전류 등의 양호한 특성을 나타내므로, 활발하게 연구 개발이 이루어지고 있다.
보텀 게이트 구조의 TFT는, 일반적으로 유리기판 상에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에, 게이트 전극에 겹쳐지도록 형성된 반도체층과, 이 반도체층에 서로 이간(離間)하여 겹쳐지도록 게이트 절연막 상에 형성된 소스부를 구성하는 소스전극 및 드레인부를 구성하는 드레인 전극을 구비하고, 이들 소스전극과 드레인 전극과의 사이에 노출한 반도체층 부분에 채널부가 구성되어 있다. 그리고, TFT는, 소스전극 및 드레인 전극 상에 형성된 층간 절연막에 의해 피복되어 있다. 층간 절연막에는 드레인 전극에 도달하는 콘택트 홀이 형성되고, 콘택트 홀의 표면이 투명 도전막으로 이루어진 화소전극에 의해 피복됨으로써, 화소전극과 드레인 전극이 전기적으로 접속되어 있다.
그런데, 드레인 전극은, 통상, 금속 박막이 복수층 적층된 구성을 갖는다. 드레인 전극의 적층구조로는, 예를 들어, 게이트 절연막측에서부터, 티타늄막으로 이루어진 제 1 도전막, 알루미늄막으로 이루어진 제 2 도전막, 및 질화 몰리부덴막으로 이루어진 제 3 도전막이 차례로 적층된 구성을 들 수 있다.
콘택트 홀 형성을 위한 에칭 시에는, 층간 절연막의 표면에서 드레인 전극까지 관통하도록 콘택트 홀이 형성되나, 이 에칭은, 예를 들어, 불소계 가스를 에칭 가스로써 이용한 드라이 에칭에 의해 행해진다. 이 때, 에칭 가스에 의해 형성된 콘택트 홀이 드레인 전극에 도달하면, 콘택트 홀이 제 3 도전막을 관통하는 경우에는, 제 2 도전막(알루미늄막)이 콘택트 홀 표면에 노출하게 된다.
콘택트 홀 표면에 노출한 알루미늄막이 에칭 가스와 접촉하면, 알루미늄막 표면에, 불화 알루미늄 막이 형성된다. 그리고, 드라이 에칭에 계속되는 산소 애싱(ashing)을 행함으로써, 불화 알루미늄막의 표면이 산화되고, 결과적으로, 알루미늄막의 표면이, 불소를 함유한 산화 알루미늄막(즉, 부동태 피막)에 의해 피복되게 된다.
따라서, 콘택트 홀 표면에 화소전극으로써 ITO막 등을 형성하여도, ITO막과 드레인 전극과는 접촉은 하나, 드레인 전극의 화소전극과 접촉하는 부분이 부동태(不動態) 피막에 의해 피복되므로, 도통(導通)불량이 발생하여 품질이 열화(劣化)될 우려가 있다.
특허문헌 1에는, 박막 트랜지스터의 채널부, 소스부, 드레인부, 그리고, 화소전극, 게이트 신호선 및 소스 신호선 단부(端部)의 접속용 단자부를 동일 산화물 반도체막으로 형성하고, 박막 트랜지스터 어레이의 모든 층 구조를 형성한 후, 최상층(最上層) 보호 절연막의 원하는 위치에 개구부를 형성하고, 이 개구부를 통해 플라즈마 처리를 행함으로써, 접속용 단자부, 소스부, 드레인부, 화소전극을 동시에 저저항화 함으로써 박막 트랜지스터 어레이를 얻는 것이 개시되어 있다.
특허문헌 1 : 일본 특허공개 2008-40343호 공보
그러나, 특허문헌 1에 개시된 방법에 의해 박막 트랜지스터 어레이를 형성하면, 층 전체의 저저항화 처리를 행할 필요가 있어, 플라즈마 처리에 시간이 걸린다. 또, 채널부에 있어서도 저저항화의 영향을 받아, 소스·드레인 사이의 리크나 임계값이 높아지는 문제가 발생한다. 또한, 산화물 반도체막을 충분히 보호할 수 없으므로, 박막 트랜지스터 어레이의 장기적인 신뢰성이 충분하지 않을 우려가 있다. 또, 화소전극이 저저항화된 산화물 반도체막으로 형성되므로, 화소전극이 ITO막이나 IZO막 등의 투명전극으로 구성되는 경우보다 고저항이기 때문에, 충분한 표시품위를 얻을 수 없다.
본 발명은, 박막 트랜지스터 기판에 있어서, 드레인부와 화소전극과의 양호한 접촉을 얻는 것을 목적으로 한다.
본 발명의 박막 트랜지스터 기판은, 기판과, 기판 상에 형성된 게이트 전극, 게이트 전극을 피복하도록 형성된 게이트 절연막, 게이트 절연막 상에 게이트 전극에 대향하는 위치에 채널부가 형성된 산화물 반도체막, 그리고, 채널부를 개재하여 서로 이간(離間)하여 형성된 소스부 및 드레인부를 갖는 박막 트랜지스터와, 박막 트랜지스터를 피복하도록 형성되어, 드레인부에 도달하는 화소 콘택트 홀을 갖는 보호막과, 보호막 상에 형성되어, 화소 콘택트 홀을 통해 드레인부에 전기적으로 접속된 화소전극을 구비하며, 소스부는, 게이트 절연막 및 산화물 반도체막의 상층에 형성된 소스 메탈로 형성되고, 드레인부는, 산화물 반도체막 중, 게이트 절연막측과는 반대측의 표면을 포함하는 산화물 반도체막의 일부가 저저항화 된 저저항 영역에 의해 구성되는 것을 특징으로 한다.
상기 구성에 의하면, 드레인부가, 산화물 반도체막 중, 게이트 절연막측과는 반대측의 표면을 포함한 산화물 반도체막의 일부가 저저항화된 저저항 영역에 의해 구성되므로, 화소 콘택트 홀 표면에 형성된 화소전극과 드레인부와의 접촉불량이 발생할 우려가 없다.
본 발명의 박막 트랜지스터 기판은, 드레인부를 구성하는 저저항 영역은, 두께가 산화물 반도체막의 2분의 1 이하인 것이 바람직하다.
본 발명의 박막 트랜지스터 기판은, 게이트 절연막 및 산화물 반도체막의 상층이며, 보호막 하층에는 추가로 층간 절연막이 형성되고, 소스부를 구성하는 소스 메탈은, 층간 절연막의 상층에 형성되며, 층간 절연막은, 층간 절연막 표면에서부터 산화물 반도체막에 도달하는 소스 콘택트 홀이 형성됨과 동시에, 소스 콘택트 홀의 표면에 소스 메탈이 형성됨으로써 소스 메탈과 산화물 반도체막이 전기적으로 접속되고, 산화물 반도체막 중, 소스 메탈과 접촉하는 표면을 포함한 산화물 반도체막의 일부는, 저저항화된 저저항 영역에 의해 형성되어도 된다.
본 발명의 박막 트랜지스터 기판은, 소스 메탈이, 게이트 절연막측에서 차례로, 제 1 도전막, 및 알루미늄으로 이루어진 제 2 도전막이 적층된 구성을 포함하는 경우에 적합하게 이용된다.
이 경우, 제 1 도전막은 고융점 금속막으로 형성되어도 된다. 고융점 금속막으로는, 예를 들어, 티타늄(Ti)막, 몰리부덴(Mo)막, 탄탈(Ta)막, 텅스텐(W)막, 크롬(Cr)막, 니켈(Ni)막 등의 금속막이나, 이들 금속의 질화물, 합금으로 이루어진 금속막 등을 들 수 있다.
또, 본 발명의 박막 트랜지스터 기판은, 소스 메탈이, 제 2 도전막의 제 1 도전막과는 반대측에 추가로 제 3 도전막이 적층되어도 된다.
본 발명의 박막 트랜지스터 기판은, 이 박막 트랜지스터 기판과, 박막 트랜지스터 기판에 대향 배치된 대향기판과, 박막 트랜지스터 기판과 대향기판과의 사이에 형성된 액정층을 구비한 액정표시장치에 적합하게 이용된다.
본 발명에 의하면, 드레인부가, 산화물 반도체막 중, 게이트 절연막측과는 반대측의 표면을 포함하는 산화물 반도체막의 일부가 저저항화된 저저항 영역에 의해 구성되므로, 화소 콘택트 홀 표면에 형성된 화소전극과 드레인부와의 접촉불량이 발생할 우려가 없다.
도 1은, 액정표시장치의 개략 평면도이다.
도 2는, 도 1의 II-II선 단면도이다.
도 3은, 제 1 실시형태에 관한 박막 트랜지스터 기판의 주요부를 확대하여 나타내는 평면도이다.
도 4는, 도 3의 A-A선 단면도이다.
도 5는, 도 3의 B-B선 단면도이다.
도 6은, 도 3의 C-C선 단면도이다.
도 7은, 제 1 실시형태의 박막 트랜지스터 기판 제조방법의 설명도이고, 각각, (a)는 도 3의 A-A선 단면도, (b)는 도 3의 B-B선 단면도, 및 (c)는 도 3의 C-C선 단면도에 대응한다.
도 8은, 도 7에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 9는, 도 8에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 10은, 도 9에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 11은, 도 10에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 12는, 제 2 실시형태에 관한 박막 트랜지스터 기판의 주요부를 확대하여 나타내는 평면도이다.
도 13은, 도 12의 A-A선 단면도이다.
도 14는, 도 12의 B-B선 단면도이다.
도 15는, 도 12의 C-C선 단면도이다.
도 16은, 제 2 실시형태의 박막 트랜지스터 기판 제조방법의 설명도이고, 각각, (a)는 도 12의 A-A선 단면도, (b)는 도 12의 B-B선 단면도, 및 (c)는 도 12의 C-C선 단면도에 대응한다.
도 17은, 도 16에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 18은, 도 17에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 19는, 도 18에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 20은, 도 19에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 21은, 제 3 실시형태에 관한 박막 트랜지스터 기판의 주요부를 확대하여 나타내는 평면도이다.
도 22는, 도 21의 A-A선 단면도이다.
도 23는, 도 21의 B-B선 단면도이다.
도 24는, 제 3 실시형태의 박막 트랜지스터 기판 제조방법의 설명도이고, 각각, (a)는 도 21의 A-A선 단면도, 및 (b)는 도 21의 B-B선 단면도에 대응한다.
도 25는, 도 24에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 26은, 도 25에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 단, 본 발명은 이하의 실시형태에 한정되는 것은 아니며, 다른 구성이라도 된다. 그리고, 각 실시형태에 있어서, 대응하는 구성은 동일 참조부호를 이용하여 설명한다.
≪제 1 실시형태≫
＜액정표시장치의 구성＞
도 1 및 도 2는, 제 1 실시형태에 관한 액정표시장치(10)를 나타낸다. 액정표시장치(10)는, 서로 대향하여 배치된 TFT 기판(20) 및 대향기판(30)을 구비한다. 양 기판(20 및 30)은, 이들 외주연부(外周緣部)에 틀형상으로 배치된 씰재(40)에 의해 접착된다. 그리고, 양 기판(20 및 30) 사이의 씰재(40)에 포위된 공간에는, 표시층으로써 액정층(50)이 형성된다. 액정표시장치(10)는, 씰재(40) 내측에 형성되어 복수의 화소가 매트릭스형으로 배치된 표시영역(D)을 가지며, 이를 둘러싸는 영역이 프레임 영역이 된다.
(TFT 기판)
도 3∼6은, 제 1 실시형태의 TFT 기판(20)을 나타낸다. 도 3은, TFT 기판(20)의 평면도이다. TFT 기판(20)은, 유리기판 등으로 이루어진 기판(21) 상에, 게이트 전극(22a), 하부전극(22b), 단자(22c)와 게이트선(22gb), 트랜스퍼 패드(transfer pad)(도시 않음) 등을 포함한 제 1 메탈, SiO2나 SiO2와 SiN과의 적층체 등으로 이루어진 게이트 절연막(23), IGZO막 등으로 이루어진 산화물 반도체막(24a∼24b), 소스부를 구성하는 소스 메탈(25s)과 소스선(25sb) 등을 포함한 제 2 메탈, SiO2, SiN, 투명 절연성 수지 등으로 이루어진 보호막(26), ITO(Indium Tin Oxide)막 등으로 이루어진 화소전극(28), 및 폴리 이미드막 등으로 이루어진 배향막(도시 않음)이 적층 형성된다.
TFT 기판(20)의 프레임 영역 일부는, TFT 기판(20)이 대향기판(30)보다 돌출되어 형성되고, 실장(實裝)부품 등의 외부 접속단자(도시 않음)를 장착하기 위한 단자영역이 된다. 프레임 영역에는, 대향기판(30)의 공통전극에 공통 전위를 부여하기 위한 트랜스퍼 패드(도시 않음)가 형성되고, 각 트랜스퍼 패드는, 단자영역에 형성된 트랜스퍼 라인(도시 않음)에 접속된다.
그리고, TFT 기판(20)의 액정층(50)과는 반대측 표면에는 편광판(도시 않음)이 배치된다.
도 4는, 도 3의 A-A선 단면도이다.
도 4에 나타내듯이, 게이트 전극(22a)은 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 게이트 전극(22a)에 대향하는 위치에 채널부(24ac)가 형성된 산화물 반도체막(24a)이 배치되며, 산화물 반도체막(24a) 상에 채널부(24ac)를 개재하고 서로 이간하여 소스부(S) 및 드레인부(DR)가 형성된 구성으로 되며, 이들이 박막 트랜지스터(TR)를 구성한다.
게이트 전극(22a)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다.
소스부(S)는, 게이트 절연막(23)과 산화물 반도체막(24a)의 상층에 형성된 소스 메탈(25s)(제 2 메탈)로 형성된다.
소스 메탈(25s)은, 제 1 도전막(25sp), 제 2 도전막(25sq) 및 제 3 도전막(25sr)이 차례로 적층된 구성을 갖는다. 제 1 도전막(25sp)은, 예를 들어 티타늄(Ti)막으로 이루어지고, 예를 들어 두께가 50㎚이다. 제 2 도전막(25sq)은, 예를 들어 알루미늄막으로 이루어지고, 예를 들어 두께가 100㎚이다. 제 3 도전막(25sr)은, 예를 들어 질화 몰리부덴(MoN)막 등의 고융점 금속막으로 이루어지며, 예를 들어 두께가 150㎚이다.
드레인부(DR)는, 산화물 반도체막(24a) 중, 화소 콘택트 홀(27a)의 표면에 노출한 영역을 포함하는 부분이 저저항화된 저저항 영역(24ad)에 의해 구성된다.
저저항 영역(24ad)은, 산화물 반도체막(24a) 중, 화소 콘택트 홀(27a)의 표면에 노출한 부분을 포함한 부분이 저저항화 처리되고, 저항율이 채널부(24ac) 저항율의 1/10000000000∼1/100 정도가 되는 고도전성(高導電性)이 부여된 것이다. 저저항 영역(24ad)은, 산화물 반도체막(24a)의 표면을 포함하고, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께인 것인 바람직하다. 저저항 영역(24ad)의 저항값은 균일하지 않고, 예를 들어, 산화물 반도체막(24a)의 표면에서 게이트 절연막(23)측으로 감에 따라, 서서히 저항이 크게 된다. 또, 도 4에 있어서는, 편의상, 저저항 영역(24ad)을 선형상 틀로 나누어 독립된 영역으로 나타내나, 산화물 반도체막(24a)과 일체화된 영역 중 일부가 저저항 영역(24ad)이 되어 있으면 되고, 독립된 영역일 필요는 없다.
보호막(26)에는 화소 콘택트 홀(27a)이 형성되고, 보호막(26) 표면에서부터 산화물 반도체막(24a)의 저저항 영역(24ad)에 도달한다. 화소 콘택트 홀(27a)의 표면은 화소전극(28)에 의해 피복되며, 화소전극(28)은, 드레인부(DR)인 저저항 영역(24ad)과 전기적으로 접속된다.
도 5는, 도 3의 B-B선 단면도이다.
도 5에 나타내듯이, 하부전극(22b)은 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 하부전극(22b)에 대향하는 위치에, 산화물 반도체로 이루어진 에칭 스토퍼층(24b)이 배치된다. 그리고, 에칭 스토퍼층(24b)을 피복하는 보호막(26)에는 에칭 스토퍼층(24b)에 도달하는 보조용량 콘택트 홀(27b)이 형성되고, 에칭 스토퍼층(24b) 중 보조용량 콘택트 홀(27b) 표면에 노출하는 부분을 포함하는 영역은, 그 이외의 부분보다도 저저항화되어 저저항 영역(24bt)에 형성되고, 이들이 보조용량 소자(Cs)를 구성한다.
하부전극(22b)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다. 그리고, 하부전극(22b)은, 단자영역에 형성된 보조용량 단자(TCs)와 접속된다.
보호막(26)에 형성된 보조용량 콘택트 홀(27b)의 표면은 화소전극(28)에 의해 피복되며, 화소전극(28)은, 에칭 스토퍼층(24b)에 형성된 저저항 영역(24bt)과 접촉하여 전기적으로 접속된다.
도 6은, 도 3의 C-C선 단면도이다.
도 6에 나타내듯이, 단자(22c)는 게이트 절연막(23) 및 보호막(26)에 의해 피복된다. 단자(22c)는 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다.
게이트 절연막(23) 및 보호막(26)에는, 보호막(26) 표면에서부터 단자(22c)에 도달하도록 콘택트 홀(27c)이 형성된다. 콘택트 홀(27c)의 표면은 화소전극(28)에 의해 피복되고, 화소전극(28)은 단자(22c)와 전기적으로 접속되고, 게이트 단자부(TG)를 구성한다.
그리고, 도 6은 게이트 단자부(TG)의 단면을 나타내나, 소스단자부(TS)에 있어서도 마찬가지 단면구조를 갖는다.
(대향기판)
대향기판(30)은, 도시하지 않으나, 표시영역(D)에 있어서, 기판본체 표면에, 적색 착색층, 녹색 착색층, 및 청색 착색층의 각 착색층이 화소마다 형성된다. 그리고, 각 착색층(22R, 22G, 22B)의 상층에는, 예를 들어 두께 100㎚ 정도의 ITO 등으로 이루어진 공통전극이 형성되고, 또한, 공통전극을 피복하도록 배향막이 형성된다. 그리고, 각 착색층이 적색, 녹색 및 청색의 3종류의 착색층으로 구성된다고 했으나, 이에 한정되지 않으며, 예를 들어, 적색, 녹색, 청색 및 황색의 4종류의 착색층으로 구성되어도 된다.
그리고, 대향기판(30)의 액정층(50)과는 반대측의 표면에는 편광판(도시 않음)이 배치된다.
(씰재)
TFT 기판(20)과 대향기판(30) 사이의 외주연부에는, 프레임 영역을 따라 고리형으로 연장되도록 씰재(40)가 배치된다. 그리고, 씰재(40)가 TFT 기판(20)과 대향기판(30)을 서로 접착한다.
씰재(40)는, 유동성(流動性)을 갖는 열경화성 수지나 자외선 경화 수지 등(예를 들어, 아크릴계 수지나 에폭시계 수지)의 접착제를 주성분으로 하는 씰재 원료가, 가열이나 자외선 조사(照射)에 의해 경화(硬化)된 것이다. 씰재(40)에는, 예를 들어 도전성 비즈(conductive beads)가 혼입되며, 공통전극과 트랜스퍼 패드를 전기적으로 접속시키기 위한 매체로써 기능한다.
(액정층)
액정층(50)은, 전기광학 특성을 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
상기 구성의 액정표시장치(10)는, 각 화소전극마다 1개의 화소가 구성되며, 각 화소에 있어서, 게이트선(22gb)으로부터 게이트 신호가 보내져 박막 트랜지스터(TR)가 온(ON) 상태로 된 때에, 소스선(25sb)으로부터 소스신호가 보내져 소스부(S)(소스 메탈(25s)) 및 드레인부(DR)(저저항 영역(24ad))을 개재하고, 화소전극(28)에 소정의 전하가 기록되고, 화소전극(28)과 대향기판(30)의 공통전극과의 사이에 전위차가 생기게 되며, 액정층(50)으로 이루어진 액정용량에 소정의 전압이 인가되도록 구성된다. 그리고, 액정표시장치(10)에서는, 이 인가전압의 크기에 따라 액정분자의 배향상태가 바뀌는 것을 이용하여, 외부로부터 입사(入射)되는 빛의 투과율을 조정함으로써, 화상이 표시된다.
그리고, 상기에서는, TFT 기판(20)의 소스 메탈(25s) 등을 구성하는 제 2 메탈은, 제 1 도전막(25sp), 제 2 도전막(25sq) 및 제 3 도전막(25sr)이 차례로 적층된 구성을 갖는다고 설명했으나, 제 3 도전막(25sr)을 구비하지 않는 구성(즉, 제 1 도전막(25sp) 및 제 2 도전막(25sq)의 2층이 적층된 구성)이라도 되고, 그 밖의 구성이라도 된다.
또, 상기에서는, TFT 기판(20)의 소스메탈(25s) 등을 구성하는 제 2 메탈의 제 2 도전막(25sq)이 알루미늄막이라고 설명했으나, 예를 들어, 알루미늄의 합금으로 이루어진 막이나, 구리(Cu) 또는 그 합금으로 이루어진 막 등이라도 된다.
＜TFT 기판의 제조방법＞
이하, 도 7∼11을 이용하여 본 실시형태의 TFT 기판(20)을 제조하는 방법에 대해 설명한다.
(제 1 메탈, 게이트 절연막, 산화물 반도체막 형성)
먼저, 도 7(a)∼(c)에 나타내듯이, 기판(21) 상에 제 1 메탈을 형성하고, 게이트 전극(22a), 하부전극(22b), 단자(22c), 게이트선(22gb)(도 3 참조), 트랜스퍼 패드(도시 않음) 등을 형성한다. 구체적으로는, 알루미늄막, 티타늄막, 및 질화 티타늄막을, 예를 들어 스퍼터링(sputtering)법을 이용하여 연속하여 적층 형성한 후, 포토리소 그래피법(photolithography)을 이용하여 게이트 전극(22a), 하부전극(22b), 단자(22c) 등이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어, 염소계의 가스를 이용한 드라이 에칭법(RIE법)을 이용하여 알루미늄막, 티타늄막, 및 질화 티타늄막의 도전막 적층체를 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리한다.
다음에, 게이트 절연막(23)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다.
이어서, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)을 형성한다. 구체적으로는, 예를 들어 스퍼터링법을 이용하여, IGZO막 등의 산화물 반도체막을 형성한 후, 포토리소 그래피법을 이용하여, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어, 에천트로써 옥살산(oxalic acid)액을 이용한 ? 에칭법에 의해 IGZO막을 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리한다.
(제 2 메탈 형성)
계속해서, 도 8(a)~(b)에 나타내듯이, 소스 메탈(25s)을 형성한다. 구체적으로는, 제 1 도전막(25sp)이 되는 티타늄막(두께 50㎚ 정도), 제 2 도전막(25sq)이 되는 알루미늄막(두께 150㎚ 정도), 및, 제 3 도전막(25sr)이 되는 질화 몰리부덴막(두께 100㎚ 정도)를 예를 들어 스퍼터링법을 이용하여 연속하여 적층 형성한 후, 포토리소 그래피법을 이용하여 소스 메탈(25s)이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어, 에천트(etchant)로써 인산/아세트산/질산(phosphoric acid/acetic acid/nitric acid)의 혼산액(混酸液)을 이용한 ? 에칭에 의해 제 2 도전막 및 제 3 도전막을 에칭하고, 또한 염소계 가스를 이용한 드라이 에칭(RIE법)을 이용하여 제 1 도전막인 티타늄막을 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리한다.
(보호막·콘택트 홀 형성)
다음에, 도 9(a)~(c)에 나타내듯이, 보호막(26)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다. 그리고, 보호막(26)을 드라이 에칭함으로써, 화소 콘택트 홀(27a), 보조용량 콘택트 홀(27b), 콘택트 홀(27c)을 형성한다. 구체적으로는, 먼저, 보호막(26) 상에 감광성의 레지스트를 도포한 후, 포토리소 그래피법을 이용하여, 각 콘택트 홀(27a∼27c)이 되는 부분 이외의 부분에 레지스트를 잔존시킨다. 그리고, 예를 들어, 드라이 에칭법(RIE법)을 이용하여 보호막(26)을 에칭함으로써, 각 콘택트 홀(27a~27c)이 형성된다. 이 때, 산화물 반도체막(24a), 에칭 스토퍼층(24b), 및 단자(22c)가 에칭 스토퍼로써 기능한다.
(저저항화 처리)
계속해서, 도 10(a), 도 10(b)에 나타내듯이, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b) 중, 각각, 화소 콘택트 홀(27a) 및 보조용량 콘택트 홀(27b)의 표면에 노출한 영역에 저저항화 처리를 행함으로써, 이 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)의 노출면을 포함한 부분을 저저항화하고, 저저항 영역(24ad 및 24bt)을 형성한다. 저저항화 처리로는, 예를 들어, 플라즈마 처리, 진공 어닐처리 등을 들 수 있다. 예를 들어 플라즈마 처리에 의해 저저항화 처리를 행하는 경우에는, 예를 들어, 수소가스 유량 2000sc㎝, 압력 200㎩, RF전력 1000W, 온도 250℃, 및 처리시간 30sec 이상의 플라즈마 처리조건 하에서 행하는 것이 바람직하다. 이 때, 수소가스 외에, NH3이나 SiH4 등의 가스를 이용할 수 있다. 또는, 예를 들어, CF4 가스 유량 270sc㎝, O2 가스 유량 30sc㎝, 압력 7㎩, RF전력 1000W, 및 처리시간 30sec 이상의 플라즈마 처리조건 하에서 플라즈마 처리를 행하여도 된다. 또는, 예를 들어, SF6 가스 유량 200sc㎝, O2 가스 유량 200sc㎝, 압력 8㎩, RF전력 600W, 처리시간 30sec 이상의 플라즈마 처리조건 하에서 플라즈마 처리를 행하여도 된다. 또는, 예를 들어, Cl2 가스 유량 80sc㎝, BCl3 가스 유량 120sc㎝, 압력 4㎩, RF전력 1000W, 및 처리시간 30sec 이상의 조건 하에서 행하는 것이 바람직하다. 또, 진공 어닐에 의해 저저항화 처리를 행하는 경우에는, 온도 250℃ 이상, 압력 500㎩ 이하, 및 처리시간 1분 이상의 진공어닐 조건 하에서 행하는 것이 바람직하다. 이 저저항화 처리에 의해, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께의 부분이, 산화물 반도체막(24a)보다 저항이 작은 저저항 영역(24ad)에 형성된다. 또, 에칭 스토퍼층(24b) 두께의 2분의 1 이하의 두께의 부분이, 에칭 스토퍼층(24b)보다 저항이 작은 저저항 영역(24bt)에 형성된다. 산화물 반도체막(24a)의 일부가 저저항화됨에 의해 형성된 저저항화 영역(24ad)은, 드레인부(DR)가 된다. 또, 에칭 스토퍼층(24b)의 일부가 저저항화됨에 의해 형성된 저저항 영역(24bt)은, 보조용량 소자(Cs)의 상부 전극부가 된다.
그리고, 게이트 단자부(TG)에 있어서는, 도 11(c)에 나타내듯이, 콘택트 홀(27c)에 대해서는 저저항화 처리는 행하지 않는다.
(화소전극 형성)
마지막으로, 도 11(a)~(c)에 나타내듯이, 화소전극(28)을 형성한다. 구체적으로는, 먼저, 예를 들어 스퍼터링법 등을 이용하여 ITO막을 형성한 후, 포토리소 그래피법을 이용하여 화소전극(28)이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어 에천트로써 옥살산액을 이용하여 ITO막을 에칭하고, 레지스트 박리액에 의해 레지스트를 박리함으로써 화소전극(28)이 형성된다.
이상과 같이 하여, TFT 기판(20)이 제작된다. 그리고, 상기 방법에 의해 제작한 TFT 기판(20)과, 각 화소마다 컬러필터가 형성된 대향기판(30)을 대향 배치시켜 씰재(40)에 의해 맞붙이고, 양 기판 사이에 액정재료를 충전(充塡)시켜 액정층(50)으로 함으로써, 액정표시장치(10)를 얻을 수 있다.
(제 1 실시형태의 효과)
본 실시형태의 박막 트랜지스터(TR)는, 상기 구성을 가짐으로써, 화소전극(28)과 드레인부(DR)가 직접 접촉하여 전기적으로 접속되므로, 화소전극(28)과 드레인부(DR)와의 접촉불량 발생을 억제할 수 있다. 특히, 제 2 메탈이, 제 1 도전막, 및 제 2 도전막의 적층체로써 구성되고, 제 2 도전막이 알루미늄막인 경우에는, 드레인부(DR)를 드레인 메탈로 구성하면, 화소 콘택트 홀(27a) 형성 시에 제 2 도전막인 알루미늄막이 산화되어 표면이 부동태 피막에 의해 피복되고, 드레인 메탈과 화소 콘택트 홀(27a) 표면에 형성된 화소전극(28)과의 접촉불량이 생길 우려가 있으나, 드레인부(DR)가, 산화물 반도체막(24a)의 일부가 저저항화된 저저항 영역(24ad)에 의해 구성되므로, 이러한 문제가 발생할 우려가 없어, 양호한 접촉을 얻을 수 있다.
≪제 2 실시형태≫
＜액정표시장치의 구성＞
제 2 실시형태에 관한 액정표시장치(10)는, 제 1 실시형태와 마찬가지로, 서로 대향하여 배치된 TFT 기판(20) 및 대향기판(30)을 구비한다. 양 기판(20 및 30)은, 이들 외주연부(外周緣部)에 틀형상으로 배치된 씰재(40)에 의해 접착된다. 그리고, 양 기판(20 및 30) 사이의 씰재(40)에 포위된 공간에는, 표시층으로써 액정층(50)이 형성된다. 액정표시장치(10)는, 씰재(40) 내측에 형성되어 복수의 화소가 매트릭스형으로 배치된 표시영역(D)을 가지며, 이를 둘러싸는 영역이 프레임 영역이 된다. 대향기판(30), 씰재(40), 및 액정층(50)의 구성 등은 제 1 실시형태와 동일하므로, 설명을 생략한다.
(TFT 기판)
도 12~15는, 제 2 실시형태의 TFT 기판(20)을 나타낸다. 도 12는, TFT 기판(20)의 평면도이다. TFT 기판(20)은, 기판(21) 상에 제 1 메탈(게이트 전극(22a), 하부전극(22b), 단자(22c)와 게이트선(22gb), 트랜스퍼 패드(transfer pad)(도시 않음) 등을 포함), 게이트 절연막(23), 산화물 반도체막(24a∼24b), 층간 절연막(26A), 제 2 메탈(소스 메탈(25s)과 소스선(25sb)을 포함), 보호막(26B), 화소전극(28), 및 배향막(도시 않음)이 적층 형성된다.
도 13은, 도 12의 A-A선 단면도이다.
도 13에 나타내듯이, 게이트 전극(22a)은 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 게이트 전극(22a)에 대향하는 위치에 채널부(24ac)가 형성된 산화물 반도체막(24a)이 배치되며, 산화물 반도체막(24a) 상에 채널부(24ac)를 개재하고 서로 이간하여 소스부(S) 및 드레인부(DR)가 형성된 구성으로 된다.
게이트 전극(22a)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다.
소스부(S)는, 산화물 반도체막(24a) 중, 소스 콘택트 홀(27as)의 표면에 노출한 영역을 포함하는 부분이 저저항화된 저저항 영역(24as), 및 게이트 절연막(23)이나 산화물 반도체막(24a), 층간 절연막(26A) 상층에 형성된 소스메탈(25s)로 형성된다.
저저항 영역(24as)은, 산화물 반도체막(24a) 중, 소스 콘택트 홀(27as)의 표면에 노출한 부분을 포함한 부분이 저저항화 처리되고, 저항율이, 채널부(24ac) 저항율의 1/10000000000~1/100 정도가 되는 고도전성이 부여된 것이다. 저저항 영역(24as)은, 산화물 반도체막(24a)의 표면을 포함하고, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께인 것이 바람직하다. 저저항 영역(24as)의 저항값은 균일하지 않고, 예를 들어, 산화물 반도체막(24a)의 표면에서 게이트 절연막(23)측으로 감에 따라, 서서히 저항이 크게 된다. 또, 도 13에 있어서는, 편의상, 저저항 영역(24as)을 선형상 틀로 나누어 독립된 영역으로 나타내나, 산화물 반도체막(24a)과 일체화된 영역 중의 일부가 저저항 영역(24as)이 되어 있으면 되고, 독립된 영역일 필요는 없다.
소스 메탈(25s)은 제 2 메탈로 형성되고, 제 1 실시형태와 마찬가지로, 예를 들어, 제 1 도전막(25sp), 제 2 도전막(25sq) 및 제 3 도전막(25sr)이 차례로 적층된 구성을 갖는다.
드레인부(DR)는, 산화물 반도체막(24a) 중, 화소 콘택트 홀(27ad) 표면에 노출한 영역을 포함하는 부분이 저저항화된 저저항 영역(24ad)에 의해 구성된다.
저저항 영역(24ad)은, 산화물 반도체막(24a) 중, 화소 콘택트 홀(27ad)의 표면에 노출한 부분을 포함한 부분이 저저항화 처리되고, 저항율이 채널부(24ac) 저항율의 1/10000000000~1/100 정도가 되는 고도전성이 부여된 것이다. 저저항 영역(24ad)은, 산화물 반도체막(24a)의 표면을 포함하고, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께인 것인 바람직하다. 저저항 영역(24ad)의 저항값은 균일하지 않고, 예를 들어, 산화물 반도체막(24a)의 표면에서 게이트 절연막(23)측으로 감에 따라, 서서히 저항이 크게 된다. 또, 도 13에 있어서는, 편의상, 저저항 영역(24ad)을 선형상 틀로 나누어 독립된 영역으로 나타내나, 산화물 반도체막(24a)과 일체화된 영역 중 일부가 저저항 영역(24ad)이 되어 있으면 되고, 독립된 영역일 필요는 없다.
층간 절연막(26A) 및 보호막(26B)에는 화소 콘택트 홀(27ad)이 형성되고, 보호막(26B) 표면에서 산화물 반도체막(24a)의 저저항 영역(24ad)에 도달한다. 화소 콘택트 홀(27ad)의 표면은 화소전극(28)에 의해 피복되며, 화소전극(28)은, 드레인부(DR)인 저저항 영역(24ad)과 전기적으로 접속된다.
본 실시형태의 박막 트랜지스터(TR)는, 상기 구성을 가짐으로써, 화소전극(28)과 드레인부(DR)가 직접 접촉하여 전기적으로 접속되므로, 화소전극(28)과 드레인부(DR)와의 접촉불량 발생을 억제할 수 있다. 특히, 제 2 메탈이, 제 1 도전막, 제 2 도전막 및 제 3 도전막의 적층체로써 구성되고, 제 2 도전막이 알루미늄막인 경우에는, 드레인부(DR)를 드레인 메탈을 형성함에 의해 형성하면, 화소 콘택트 홀(27ad)의 형성 시에 제 2 도전막인 알루미늄막이 산화되어 표면이 부동태 피막에 의해 피복되고, 드레인 메탈과 화소 콘택트 홀(27ad) 표면에 형성된 화소전극(28)과의 접촉불량이 발생할 우려가 있으나, 드레인부(DR)가, 산화물 반도체막(24a)의 일부가 저저항화된 저저항 영역(24ad)에 의해 구성되므로, 이러한 문제가 발생할 우려가 없고, 양호한 접촉을 얻을 수 있다.
도 14는, 도 12의 B-B선 단면도이다.
도 14에 나타내듯이, 하부전극(22b)은 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 하부전극(22b)에 대향하는 위치에, 산화물 반도체로 이루어진 에칭 스토퍼층(24b)이 배치된다. 그리고, 에칭 스토퍼층(24b)을 피복하는 층간 절연막(26A) 및 보호막(26B)에는, 에칭 스토퍼층(24b)에 도달하는 보조용량 콘택트 홀(27b)이 형성된다. 에칭 스토퍼층(24b) 중 보조용량 콘택트 홀(27b)의 표면에 노출하는 부분을 포함하는 영역은, 이 이외의 부분보다 저저항화되어 저저항 영역(24bt)에 형성되고, 이들이 보조용량 소자(Cs)를 구성한다.
하부전극(22b)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다. 그리고, 하부전극(22b)은, 단자영역에 형성된 보조용량 단자(TCs)와 접속된다.
층간 절연막(26A) 및 보호막(26B)에는 보조용량 콘택트 홀(27b)이 형성되고, 보호막(26B) 표면에서부터 에칭 스토퍼층(24b)의 저저항 영역(24bt)에 도달한다. 보조용량 콘택트 홀(27b)의 표면은 화소전극(28)에 의해 피복되며, 화소전극(28)은, 저저항 영역(24bt)과 전기적으로 접속된다.
도 15는, 도 12의 C-C선의 단면도이다.
도 15에 나타내듯이, 단자(22c)는 게이트 절연막(23), 층간 절연막(26A) 및 보호막(26B)에 의해 피복된다. 단자(22c)는 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다.
게이트 절연막(23), 층간 절연막(26A) 및 보호막(26B)에는, 보호막(26B) 표면에서부터 단자(22c)에 도달하도록 콘택트 홀(27c)이 형성된다. 콘택트 홀(27c)의 표면은 화소전극(28)에 의해 피복되고, 화소전극(28)은 단자(22c)와 전기적으로 접속되어, 게이트 단자부(TG)를 구성한다.
그리고, 도 15는 게이트 단자부(TG)의 단면을 나타내나, 소스단자부(TS)에서도 마찬가지 단면구조를 갖는다.
상기 구성의 액정표시장치(10)는, 각 화소전극마다 1개의 화소가 구성되며, 각 화소에 있어서, 게이트선(22gb)으로부터 게이트 신호가 보내져 박막 트랜지스터(TR)가 온(ON) 상태로 된 때에, 소스선(25sb)으로부터 소스신호가 보내져 소스부(S)(저저항 영역(24as)과 소스 메탈(25s)) 및 드레인부(DR)(저저항 영역(24ad))를 개재하고, 화소전극(28)에 소정의 전하가 기록되고, 화소전극(28)과 대향기판(30)의 공통전극과의 사이에서 전위차가 생김으로써, 액정층(50)으로 이루어진 액정용량에 소정의 전압이 인가되도록 구성된다. 그리고, 액정표시장치(10)에서는, 이 인가전압의 크기에 따라 액정분자의 배향상태가 바뀌는 것을 이용하여, 외부로부터 입사되는 빛의 투과율을 조정함으로써, 화상이 표시된다.
그리고, 상기에서는, TFT 기판(20)의 소스 메탈(25s) 등을 구성하는 제 2 메탈이, 제 1 도전막(25sp), 제 2 도전막(25sq) 및 제 3 도전막(25sr)이 차례로 적층된 구성을 가진다고 설명했으나, 제 3 도전막(25sr)을 구비하지 않는 구성(즉, 제 1 도전막(25sp) 및 제 2 도전막(25sq)의 2층이 적층된 구성)이라도 되고, 그 밖의 구성이라도 된다.
또, 상기에서는, TFT 기판(20)의 소스메탈(25s) 등을 구성하는 제 2 메탈의 제 2 도전막(25sq)이 알루미늄막이라고 설명했으나, 예를 들어, 알루미늄의 합금으로 이루어진 막이나, 구리(Cu) 또는 그 합금으로 이루어진 막 등이라도 된다.
＜TFT 기판의 제조방법＞
이하, 도 16~20을 이용하여 본 실시형태의 TFT 기판(20)을 제조하는 방법에 대해 설명한다.
(제 1 메탈, 게이트 절연막, 산화물 반도체막, 층간 절연막 형성)
먼저, 도 16(a)~(c)에 나타내듯이, 기판(21) 상에, 예를 들어 알루미늄막, 티타늄막, 및 질화 티타늄막의 적층체로 이루어진 제 1 메탈을 형성하고, 게이트 전극(22a), 하부전극(22b), 단자(22c) 등을 형성한다.
다음에, 게이트 절연막(23)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다.
이어서, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)을 형성한다. 구체적으로는, 예를 들어 스퍼터링법을 이용하여, IGZO막 등의 산화물 반도체막을 형성한 후, 포토리소 그래피법을 이용하여, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어, 에천트로써 옥살산액을 이용한 ? 에칭법에 의해 IGZO막을 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리한다.
또한, 산화물 반도체막(24a)과 에칭 스토퍼층(24b)을 피복하도록, 게이트 절연막(23) 상층에, 층간 절연막(26A)으로써 예를 들어 CVD법을 이용하여 SiO2막을 형성한다.
(콘택트 홀 형성·제 1 저저항화 처리)
계속해서, 도 17(a)에 나타내듯이, 층간 절연막(26A)을 드라이 에칭함으로써, 산화물 반도체막(24a)에 도달하는 소스 콘택트 홀(27as)을 형성한다. 그리고, 산화물 반도체막(24a) 중, 소스 콘택트 홀(27as)의 표면에 노출한 영역에 저저항화 처리를 행함으로써, 이 산화물 반도체막(24a)의 노출면을 포함한 부분을 저저항화하고, 저저항 영역(24as)을 형성한다. 저저항화 처리는, 제 1 실시형태에서 저저항화 처리로써 예를 든 것과 마찬가지 방법에 의해 행할 수 있다. 이 저저항화 처리에 의해, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께의 부분이, 산화물 반도체막(24a)보다 저항이 작은 저저항 영역(24ad)에 형성된다. 산화물 반도체막(24a)의 일부가 저저항화됨으로써 형성된 저저항 영역(24as)은, 소스부(S)가 된다.
그리고, 도 17(b), 도 17(c)에 나타내듯이, 보조용량 소자(Cs)나 게이트 단자부(TG)가 되는 영역에는, 이 시점에서는 콘택트 홀의 형성은 행하지 않는다.
(제 2 메탈 형성)
다음에, 도 18(a)에 나타내듯이, 소스 콘택트 홀(27as)의 표면을 피복하도록, 소스 메탈(25s)을 형성한다. 소스 메탈(25s)은, 제 1 실시형태와 마찬가지로, 예를 들어, 제 1 도전막(25sp)이 되는 티타늄막(두께 50㎚ 정도), 제 2 도전막(25sq)이 되는 알루미늄막(두께 150㎚ 정도) 및, 제 3 도전막(25sr)이 되는 질화 몰리부덴막(두께 100㎚ 정도)을 예를 들어 스퍼터링법을 이용하여 연속하여 적층 형성한 후, 포토리소 그래피법을 이용하여 소스 메탈(25s)을 포함하는 부분에 레지스트 패턴을 잔존시키고, 예를 들어, 에천트로써 인산/아세트산/질산의 혼산액을 이용한 ? 에칭에 의해 제 2 도전막 및 제 3 도전막을 에칭하고, 또한 염소계 가스를 이용한 드라이 에칭(RIE법)을 이용하여 제 1 도전막인 티타늄막을 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리하여, 형성할 수 있다.
그리고, 소스 메탈(25s)의 형성과 동시에, 소스선(25sb) 등의 제 2 메탈로 형성되는 구성이 형성된다. 도 18(b), 도 18(c)에 나타내듯이, 보조용량 소자(Cs)나 게이트 단자부(TG)가 되는 영역에는, 제 2 메탈의 형성은 행하지 않는다.
(보호막, 콘택트 홀 형성·제 2 저저항화 처리)
다음에, 도 19(a)~(c)에 나타내듯이, 보호막(26B)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다. 그리고, 보호막(26B)과 층간 절연막(26A)을 동시에 드라이 에칭함으로써, 화소 콘택트 홀(27ad), 보조용량 콘택트 홀(27b), 콘택트 홀(27c)을 형성한다. 구체적으로는, 도 19(a), 도 19(b)에 나타내듯이, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b) 중, 각각, 화소 콘택트 홀(27ad) 및 보조용량 콘택트 홀(27b)의 표면에 노출한 영역에 저저항화 처리를 행함으로써, 이 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)의 노출면을 포함한 부분을 저저항화 하고, 저저항 영역(24ad 및 24bt)을 형성한다. 이 저저항화 처리에 의해, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께의 부분이, 산화물 반도체막(24a)보다 저항이 작은 저저항 영역(24ad)에 형성된다. 또, 에칭 스토퍼층(24b) 두께의 2분의 1 이하의 두께의 부분이, 에칭 스토퍼층(24b)보다 저항이 작은 저저항 영역(24bt)에 형성된다. 산화물 반도체막(24a)의 일부가 저저항화됨으로써 형성된 저저항 영역(24ad)은, 드레인부(DR)가 된다. 또, 에칭 스토퍼층(24b)의 일부가 저저항화됨에 의해 형성된 저저항 영역(24bt)은, 보조용량 소자(Cs)의 상부 전극부가 된다.
(화소전극 형성)
마지막으로, 도 20(a)~(c)에 나타내듯이, 제 1 실시형태와 마찬가지로 하여 화소전극(28)을 형성한다.
이상과 같이 하여, TFT 기판(20)이 제작된다. 그리고, 상기 방법에 의해 제작한 TFT 기판(20)과, 각 화소마다 컬러필터가 형성된 대향기판(30)을 대향 배치시켜 씰재(40)에 의해 맞붙이고, 양 기판 사이에 액정재료를 충전시켜 액정층(50)으로 함으로써, 액정표시장치(10)를 얻을 수 있다.
(제 2 실시형태의 효과)
본 실시형태의 박막 트랜지스터(TR)는, 제 1 실시형태와 마찬가지로, 화소전극(28)과 드레인부(DR)가 직접 접촉하여 전기적으로 접속되므로, 화소전극(28)과 드레인부(DR)와의 접촉불량 발생을 억제할 수 있다.
또, 제 1 실시형태에서 얻어지는 효과에 더불어, 제 2 실시형태의 구성에 의하면, 소스부(S)를 저저항 영역(24as)과 소스 메탈(25s)에 의해 구성함으로써, 소스메탈(24as)의 전극 면적을 작게 하여도 저저항 영역(24as)에 있어서도 소스부(S)의 접촉을 확보할 수 있으므로, 양호한 접촉을 얻을 수 있다. 따라서, 제 2 실시형태의 구성에 의하면, 소스 메탈(24as)의 전극 면적을 작게 함으로써 개구율이 향상되는 효과를 얻을 수 있다.
≪제 3 실시형태≫
＜액정표시장치의 구성＞
제 3 실시형태에 관한 액정표시장치(10)는, 제 1 실시형태와 마찬가지로, 서로 대향하여 배치된 TFT 기판(20) 및 대향기판(30)을 구비한다. 양 기판(20 및 30)은, 이들 외주연부에 틀형상으로 배치된 씰재(40)에 의해 접착된다. 그리고, 양 기판(20 및 30) 사이의 씰재(40)에 포위된 공간에는, 표시층으로써 액정층(50)이 형성된다. 액정표시장치(10)는, 씰재(40) 내측에 형성되어 복수의 화소가 매트릭스형으로 배치된 표시영역(D)을 가지며, 이를 둘러싸는 영역이 프레임 영역이 된다. 대향기판(30), 씰재(40), 및 액정층(50)의 구성 등은 제 1 실시형태와 동일하므로, 설명을 생략한다.
(TFT 기판)
도 21~도 23은, 제 3 실시형태의 TFT 기판(20)을 나타낸다. 도 21은, TFT 기판(20)의 평면도이다. TFT 기판(20)은, 제 1 실시형태와 마찬가지로, 기판(21) 상에, 제 1 메탈(게이트 전극(22a), 하부전극(22b), 단자(22c)와 게이트선(22gb), 트랜스퍼 패드(도시 않음) 등을 포함), 게이트 절연막(23), 산화물 반도체막(24a~24b), 제 2 메탈(소스 메탈(25s), 드레인 메탈(25d), 상부 메탈(25b)과 소스선(25sb) 등을 포함), 보호막(26), 화소전극(28), 및 배향막(도시 않음)이 적층 형성된다.
도 22는, 도 21의 A-A선 단면도이다.
도 22에 나타내듯이, 게이트 전극(22a)은 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 게이트 전극(22a)에 대향하는 위치에 채널부(24ac)가 형성된 산화물 반도체막(24a)이 배치되며, 산화물 반도체막(24a) 상에 채널부(24ac)를 개재하고 서로 이간하여 소스부(S) 및 드레인부(DR)가 형성된 구성으로 된다.
게이트 전극(22a)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다.
소스부(S)는, 게이트 절연막(23)과 산화물 반도체막(24a) 상층에 형성된 소스메탈(25s)로 형성된다.
소스 메탈(25s)은 제 2 메탈로 형성되고, 제 1 실시형태와 마찬가지로, 예를 들어, 제 1 도전막(25sp), 제 2 도전막(25sq) 및 제 3 도전막(25sr)이 차례로 적층된 구성을 갖는다.
드레인부(DR)는, 산화물 반도체막(24a) 중, 화소 콘택트 홀(27a) 표면에 노출한 영역을 포함하는 부분이 저저항화된 저저항 영역(24ad)에 의해 구성된다.
저저항 영역(24ad)은, 산화물 반도체막(24a) 중, 화소 콘택트 홀(27a)의 표면에 노출한 부분을 포함한 부분이 저저항화 처리되어, 저항율이, 채널부(24ac) 저항율의 1/10000000000~1/100 정도가 되는 고도전성이 부여된 것이다. 저저항 영역(24ad)은, 산화물 반도체막(24a)의 표면을 포함하고, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께인 것인 바람직하다. 저저항 영역(24ad)의 저항값은 균일하지 않고, 예를 들어, 산화물 반도체막(24a)의 표면에서 게이트 절연막(23)측으로 감에 따라, 서서히 저항이 크게 된다. 또, 도 22에서는, 편의상, 저저항 영역(24ad)을 선형상 틀로 나누어 독립된 영역으로 나타내나, 산화물 반도체막(24a)과 일체화된 영역 중의 일부가 저저항 영역(24ad)이 되어 있으면 되고, 독립된 영역일 필요는 없다.
산화물 반도체막(24a) 상층에는, 드레인 메탈(25d)이 형성된다. 드레인 메탈(25d)은, 소스 메탈(25s)과 동일 층에 형성되고, 예를 들어, 티타늄막으로 이루어진 제 1 도전막(25dp), 알루미늄막으로 이루어진 제 2 도전막(25dq), 및 질화 몰리부덴막으로 이루어진 제 3 도전막(25dr)이 차례로 적층된 구성을 갖는다.
보호막(26)에는, 드레인 메탈(25d)을 관통하여 산화물 반도체막(24a)에 도달하는 화소 콘택트 홀(27a)이 형성된다. 화소 콘택트 홀(27a)의 표면은 화소전극(28)에 의해 피복되며, 화소전극(28)은, 드레인부(DR)인 저저항 영역(24ad)과 전기적으로 접속된다.
본 실시형태의 박막 트랜지스터(TR)는, 상기 구성을 가짐으로써, 화소전극(28)과 드레인부(DR)가 직접 접촉하여 전기적으로 접속되므로, 화소전극(28)과 드레인부(DR)와의 접촉불량의 발생을 억제할 수 있다. 특히, 드레인 메탈(25d)이, 제 1 도전막(25dp), 제 2 도전막(25dq), 및 제 3 도전막(25dr)의 적층체로써 구성되고, 제 2 도전막(25dq)이 알루미늄막인 경우에는, 알루미늄막이 산화되어 표면이 부동태 피막에 의해 피복되어 버리므로, 드레인 메탈(25d)과 화소전극(28)과의 도통(導通)이 충분히 얻어지지 않아 접촉불량이 될 우려가 있다. 그러나, 드레인부(DR)가, 산화물 반도체막(24a)의 일부가 저저항화된 저저항 영역(24ad)에 의해 구성되므로, 화소전극(28)과 드레인부(DR)와의 도통을 저저항 영역(24ad)에서 확보할 수 있으므로, 양호한 접촉을 얻을 수 있다.
도 23은, 도 21의 B-B선 단면도이다.
도 23에 나타내듯이, 하부전극(22b)은, 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 하부전극(22b)에 대향하는 위치에, 산화물 반도체로 이루어진 에칭 스토퍼층(24b)이 배치된다. 에칭 스토퍼층(24b) 상층에는 상부 메탈(25b)이 형성된다. 그리고, 에칭 스토퍼층(24b)을 피복하는 보호막(26)에는, 상부 메탈(25b)을 관통하여 에칭 스토퍼층(24b)에 도달하는 보조용량 콘택트 홀(27b)이 형성되고, 에칭 스토퍼층(24b) 중 보조용량 콘택트 홀(27b) 표면에 노출하는 부분을 포함하는 영역은, 그 이외의 부분보다 저저항화되어 저저항 영역(24bt)에 형성되고, 이들이 보조용량 소자(Cs)를 구성한다.
하부전극(22b)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다. 그리고, 하부전극(22b)은, 단자영역에 형성된 보조용량 단자(TCs)와 접속된다.
상부 메탈(25b)은, 소스 메탈(25s)과 드레인 메탈(25d)과 동일 층에 형성되고, 예를 들어, 티타늄막으로 이루어진 제 1 도전막(25bp), 알루미늄막으로 이루어진 제 2 도전막(25bq), 및 질화 몰리부덴막으로 이루어진 제 3 도전막(25br)이 차례로 적층된 구성을 갖는다.
보호막(26)에 형성된 보조용량 콘택트 홀(27b)의 표면은 화소전극(28)에 의해 피복되며, 화소전극(28)은, 에칭 스토퍼층(24b)에 형성된 저저항 영역(24bt)과 접촉하여 전기적으로 접속된다.
그리고, 게이트 단자부(TG)나 소스 단자부(TS)의 단면은, 도시하지 않으나, 제 1 실시형태의 게이트 단자부(TG)의 단면(도 6)과 마찬가지 구성을 갖는다.
상기 구성의 액정표시장치(10)는, 각 화소전극마다 1개의 화소가 구성되며, 각 화소에 있어서, 게이트선(22gb)으로부터 게이트 신호가 보내져 박막 트랜지스터(TR)가 온 상태가 된 때에, 소스선(25sb)으로부터 소스 신호가 보내져 소스부(S)(소스 메탈(25s)) 및 드레인부(DR)(저저항 영역(24ad))을 개재하고, 화소전극(28)에 소정의 전하가 기록되고, 화소전극(28)과 대향기판(30)의 공통전극과의 사이에서 전위차가 생김으로써, 액정층(50)으로 이루어진 액정용량에 소정의 전압이 인가되도록 구성된다. 그리고, 액정표시장치(10)에서는, 이 인가전압의 크기에 따라 액정분자의 배향상태가 바뀌는 것을 이용하여, 외부로부터 입사되는 빛의 투과율을 조정함으로써, 화상이 표시된다.
그리고, 상기에서는, TFT 기판(20)의 소스 메탈(25s)과 드레인 메탈(25d), 상부 메탈(25b) 등을 구성하는 제 2 메탈이, 제 1 도전막(25sp, 25dp, 25bp), 제 2 도전막(25sq, 25dq, 25bq) 및 제 3 도전막(25sr, 25dr, 25br)이 차례로 적층된 구성을 갖는다고 설명했으나, 제 3 도전막(25sr, 25dr, 25br)을 구비하지 않는 구성(즉, 제 1 도전막(25sp, 25dp, 25bp) 및 제 2 도전막(25sq, 25dq, 25bq)의 2층이 적층된 구성)이라도 되고, 그 밖의 구성이라도 된다.
또, 상기에서는, TFT 기판(20)의 소스메탈(25s)과 드레인 메탈(25d), 상부 메탈(25b) 등을 구성하는 제 2 메탈의 제 2 도전막(25sq, 25dq, 25bq)이 알루미늄막이라고 설명했으나, 예를 들어, 알루미늄의 합금으로 이루어진 막이나, 구리(Cu) 또는 그 합금으로 이루어진 막 등이라도 된다.
＜TFT 기판의 제조방법＞
이하, 도 24∼26을 이용하여 본 실시형태의 TFT 기판(20)을 제조하는 방법에 대해 설명한다.
(제 1 메탈, 게이트 절연막, 산화물 반도체막, 제 2 메탈 형성)
먼저, 도 24(a), 도 24(b)에 나타내듯이, 기판(21) 상에, 예를 들어 알루미늄막, 티타늄막, 및 질화 티타늄막의 적층체로 이루어진 제 1 메탈을 형성하여, 게이트 전극(22a), 하부전극(22b) 등을 형성한다.
다음에, 게이트 절연막(23)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다.
이어서, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)을 형성한다.
계속해서, 게이트 절연막(23) 및 산화물 반도체막(24a) 상층에 소스 메탈(25s) 및 드레인 메탈(25d)이, 게이트 절연막(23) 및 에칭 스토퍼층(24b)의 상층에 상부 메탈(25b)이 형성되도록, 제 1 도전막, 제 2 도전막 및 제 3 도전막의 적층체로 이루어진 제 2 메탈을 형성한다. 이 때, 소스 메탈(25s), 드레인 메탈(25d), 상부 메탈(25b)과 동시에, 소스선(25sb) 등이 형성되는 패턴이 되도록 제 2 메탈을 형성한다.
(보호막, 콘택트 홀 형성·저저항화 처리)
다음에, 도 25(a), 도 25(b)에 나타내듯이, 보호막(26)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다. 그리고, 보호막(26)을 드라이 에칭함으로써, 화소 콘택트 홀(27a), 보조용량 콘택트 홀(27b), 콘택트 홀(27c)(도 21 참조)을 형성한다. 그리고, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b) 중, 각각, 화소 콘택트 홀(27a) 및 보조용량 콘택트 홀(27b) 표면에 노출한 영역에 저저항화 처리를 행함으로써, 이 산화물 반도체막(24a)및 에칭 스토퍼층(24b)의 노출면을 포함한 부분을 저저항화하고, 저저항 영역(24ad 및 24bt)을 형성한다. 저저항화 처리는, 제 1 실시형태에서 저저항화 처리로써 예를 든 것과 마찬가지 방법에 의해 행할 수 있다. 이 저저항화 처리에 의해, 산화물 반도체막(24a) 두께의 2분의 1 이하의 두께의 부분이, 산화물 반도체막(24a)보다 저항이 작은 저저항 영역(24ad)에 형성된다. 또, 에칭 스토퍼층(24b) 두께의 2분의 1 이하의 두께의 부분이, 에칭 스토퍼층(24b)보다 저항이 작은 저저항 영역(24bt)에 형성된다. 산화물 반도체막(24a)의 일부가 저저항화됨으로써 형성된 저저항 영역(24ad)은, 드레인부(DR)가 된다. 또, 에칭 스토퍼층(24b)의 일부가 저저항화됨에 의해 형성된 저저항 영역(24bt)은, 보조용량 소자(Cs)의 상부 전극부가 된다.
(화소전극 형성)
마지막으로, 도 26(a), 도 26(b)에 나타내듯이, 제 1 실시형태와 마찬가지로 하여 화소전극(28)을 형성한다.
이상과 같이 하여, TFT 기판(20)이 제작된다. 그리고, 상기 방법에 의해 제작한 TFT 기판(20)과, 각 화소마다 컬러필터가 형성된 대향기판(30)을 대향 배치시켜 씰재(40)에 의해 맞붙이고, 양 기판 사이에 액정재료를 충전(充塡)시켜 액정층(50)으로 함으로써, 액정표시장치(10)를 얻을 수 있다.
(제 3 실시형태의 효과)
본 실시형태의 박막 트랜지스터(TR)는, 드레인 메탈(25d) 표면의 도전성능이 열화(劣化)되어 있어도, 제 1 실시형태와 마찬가지로, 화소전극(28)과 드레인부(DR)가 직접 접촉하여 전기적으로 접속되므로, 화소전극(28)과 드레인부(DR)와의 접촉불량 발생을 억제할 수 있다.
또, 제 1 실시형태에 있어서 얻어지는 효과에 더불어, 제 3 실시형태의 구성에 의하면, 드레인부(DR)에 드레인 메탈(25d)이 형성되고, 보조용량 소자(Cs)에 있어서 상부 메탈(25b)이 형성되므로, 화소 콘택트 홀(27a)이나 보조용량 콘택트 홀(27b)을 형성할 때, 드레인 메탈(25d)과 상부 메탈(25b)이, 보호막(26)이 오버 에칭되는 것을 억제할 수 있다. 그리고, 결과적으로, 산화물 반도체막(24a)이 플라즈마 손상을 받거나, 조금 에칭되거나 하는 것을 억제할 수 있다.
[산업상 이용 가능성]
본 발명은, 박막 트랜지스터 기판 및 이를 구비한 액정표시장치에 대해 유용하다.
TR : 박막 트랜지스터 D : 드레인부
S : 소스부 10 : 액정표시장치
20 : 박막 트랜지스터 기판(TFT 기판) 21 : 기판
22a : 게이트 전극 23 : 게이트 절연막
24a, 25a: 산화물 반도체막 24ac : 채널부
25sp : 제 1 도전막 25sq : 제 2 도전막
25sr : 제 3 도전막 25s : 소스 메탈
26, 26B : 보호막 26A : 층간 절연막
27a, 27ad : 화소 콘택트 홀 27as : 소스 콘택트 홀
28 : 화소전극 30 : 대향기판
50 : 액정층

Claims (9)

  1. 기판과,
    상기 기판 상에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상에 상기 게이트 전극에 대향하는 위치에 채널부가 형성된 산화물 반도체막, 그리고, 상기 채널부를 개재하여 서로 이간(離間)하여 형성된 소스부 및 드레인부를 갖는 박막 트랜지스터와,
    상기 박막 트랜지스터를 피복하도록 형성되어, 상기 드레인부에 도달하는 화소 콘택트 홀을 갖는 보호막과,
    상기 보호막 상에 형성되어, 화소 콘택트 홀을 개재하여 상기 드레인부에 전기적으로 접속된 화소전극
    을 구비한 박막 트랜지스터 기판에 있어서,
    상기 소스부는, 상기 게이트 절연막 및 상기 산화물 반도체막의 상층에 형성된 소스 메탈로 형성되고,
    상기 드레인부는, 상기 산화물 반도체막 중, 상기 화소 콘택트 홀에 의해 노출된 부분만인, 상기 게이트 절연막측과는 반대측의 표면을 포함하는 산화물 반도체막의 일부가 플라즈마 처리 또는 진공 어닐처리에 의해 저(低)저항화된 저저항 영역에 의해 구성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 드레인부를 구성하는 저저항 영역은, 두께가 상기 산화물 반도체막의 2분의 1 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 청구항 1에 있어서,
    상기 게이트 절연막 및 상기 산화물 반도체막의 상층이며, 상기 보호막 하층에는 추가로 층간 절연막이 형성되고,
    상기 소스부를 구성하는 소스 메탈은, 상기 층간 절연막의 상층에 형성되며,
    상기 층간 절연막은, 이 층간 절연막 표면에서부터 상기 산화물 반도체막에 도달하는 소스 콘택트 홀이 형성됨과 함께, 이 소스 콘택트 홀의 표면에 상기 소스 메탈이 형성됨으로써 이 소스 메탈과 상기 산화물 반도체막이 전기적으로 접속되고,
    상기 산화물 반도체막 중, 상기 소스 콘택트 홀에 의해 노출된 부분인, 상기 소스 메탈과 접촉하는 표면을 포함하는 산화물 반도체막의 일부는, 저저항화된 저저항 영역에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 청구항 1에 있어서,
    상기 소스 메탈은, 상기 게이트 절연막측에서부터 차례로, 제 1 도전막, 및 알루미늄으로 이루어진 제 2 도전막이 적층된 구성을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 청구항 4에 있어서,
    상기 제 1 도전막은 고융점 금속막으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 청구항 4에 있어서,
    상기 소스 메탈은, 상기 제 2 도전막의 상기 제 1 도전막과는 반대측에 추가로 제 3 도전막이 적층되는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 청구항 1∼6 중 어느 한 항에 기재된 박막 트랜지스터 기판과,
    상기 박막 트랜지스터 기판에 대향 배치된 대향기판과,
    상기 박막 트랜지스터 기판과 상기 대향기판과의 사이에 형성된 액정층을 구비한 것을 특징으로 하는 액정표시장치.
  8. 기판 상에 게이트 전극, 상기 게이트 전극을 피복하도록 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 상기 게이트 전극에 대향하는 위치에 채널부가 형성되도록 산화물 반도체막을 형성하는 공정과,
    상기 산화물 반도체막 상에 소스 메탈로 형성되는 소스부를 형성하는 공정과,
    상기 소스부 상에 상기 산화물 반도체막의 드레인부가 되는 부분에 도달하는 화소 콘택트 홀을 갖는 보호막을 형성하는 공정과,
    상기 산화물 반도체막의 상기 화소 콘택트 홀에 의해 노출된 영역에, 플라즈마 처리 또는 진공 어닐처리에 의해 저저항화 처리를 행하는 것에 의해 상기 드레인부를 형성하는 공정과,
    상기 보호막 상에 상기 드레인부와 접속되는 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 삭제
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