CN108701719A - 半导体装置和半导体装置的制造方法 - Google Patents

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Abstract

本发明的实施方式的半导体装置的制造方法包含：工序(C)，在栅极绝缘层上，形成多个薄膜晶体管的氧化物半导体层；工序(F)，在层间绝缘层，形成位于有源区域与多个端子部之间并且贯通层间绝缘层的开口部；以及工序(G)，在工序(F)之后，在层间绝缘层上形成上部导电部。在工序(C)中，在栅极绝缘层的位于有源区域与多个端子部之间的区域上形成保护层，保护层与氧化物半导体层由同一氧化物半导体膜形成。在工序(F)中，开口部以与保护层重叠的方式形成。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
用于液晶显示装置等的有源矩阵基板按每个像素具备薄膜晶体管(Thin FilmTransistor；以下称为“TFT”)等开关元件。已广泛使用将非晶硅膜作为活性层的TFT(以下，称为“非晶硅TFT”)、将多晶硅膜作为活性层的TFT(以下，称为“多晶硅TFT”)作为这样的开关元件。
近年来，已提出代替非晶硅、多晶硅而使用氧化物半导体作为TFT的活性层的材料。将具有氧化物半导体膜作为活性层的TFT称为“氧化物半导体TFT”。专利文献1公开了将In-Ga-Zn-O系半导体膜用于TFT的活性层的有源矩阵基板。
氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能以比非晶硅TFT高的速度进行动作。另外，氧化物半导体膜是由比多晶硅膜简便的工艺形成，因此也能应用于需要大面积的装置。
有源矩阵基板一般具有有源区域和周边区域。有源区域包含多个像素，也称为显示区域。周边区域位于有源区域的周边，也称为边框区域。
在有源区域，设置有按每个像素形成的TFT以及与TFT的栅极电极、源极电极以及漏极电极分别电连接的栅极配线、源极配线以及像素电极。TFT由层间绝缘层覆盖，在层间绝缘层上形成有像素电极。已知层叠有由无机绝缘材料形成的无机绝缘层(钝化膜)和由有机绝缘材料形成的有机绝缘层(平坦化膜)作为层间绝缘层的构成。
在周边区域，设置有用于将栅极配线以及源极配线与外部配线电连接的多个端子部。例如，栅极配线从有源区域延伸到周边区域，经由端子部(栅极端子部)与栅极驱动器连接。另一方面，源极配线例如电连接到与栅极配线由同一导电膜形成的栅极连接配线。栅极连接配线在周边区域经由端子部(源极端子部)连接到源极驱动器。
现有技术文献
专利文献
专利文献1：特开2012-134475号公报
专利文献2：特开平11-24101号公报
发明内容
发明要解决的问题
为了防止水分向有源区域的侵入，有时在周边区域，更具体地说，在多个端子部与有源区域之间，在层间绝缘层形成开口部(槽)。
然而，在开口部的底面配置有配线(从有源区域延伸到端子部侧的配线)的情况下，有可能在相邻的配线间发生短路。该短路起因于，在层间绝缘层上形成导电层的工序，即在沉积导电膜并在之后进行图案化的工序中，导电膜的本来应该除去的部分残留在开口部的边缘附近(以下，有时也将这样残留的部分称为“导电膜残渣”)。
专利文献2中提出，为了防止起因于导电膜残渣的这样的短路，使开口部的边缘成为凸部位于相邻的配线间这样的形状。然而，在专利文献2公开的构成中，在开口部的深度大的情况下(即在形成有大的台阶的情况下)或根据凸部(层间绝缘层)的锥角的大小，有时不能充分得到防止短路的效果。
本发明是鉴于上述问题而完成的，其目的在于提供能防止起因于层间绝缘层的开口部的导电膜残渣的短路的发生的半导体装置及其制造方法。
用于解决问题的方案
本发明的实施方式的半导体装置的制造方法中，上述半导体装置具备：基板；多个第1薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，各自包含设置在上述层间绝缘层上的上部导电部，上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，在上述半导体装置的制造方法中，包含：工序(A)，在上述基板上，形成上述多个第1薄膜晶体管的栅极电极；工序(B)，形成覆盖上述栅极电极的栅极绝缘层；工序(C)，在上述栅极绝缘层上，形成上述多个薄膜晶体管的氧化物半导体层；工序(D)，形成上述多个薄膜晶体管的源极电极和漏极电极；工序(E)，形成覆盖上述多个薄膜晶体管的上述层间绝缘层；工序(F)，在上述层间绝缘层，形成位于上述有源区域与上述多个端子部之间并且贯通上述层间绝缘层的开口部；以及工序(G)，在上述工序(F)之后，在上述层间绝缘层上形成上述上部导电部，在上述工序(C)中，在上述栅极绝缘层的位于上述有源区域与上述多个端子部之间的区域上形成保护层，上述保护层与上述氧化物半导体层由同一氧化物半导体膜形成，在上述工序(F)中，上述开口部以与上述保护层重叠的方式形成。
在某实施方式中，在上述工序(G)中，形成从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
在某实施方式中，在上述工序(F)中，上述开口部以上述保护层具有与上述开口部重叠的区域以及与上述开口部不重叠的区域的方式形成。
在某实施方式中，上述多个端子部各自包含下部导电部，上述下部导电部与上述栅极电极由同一导电膜形成，上述下部导电部在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，在上述工序(A)中，与形成上述栅极电极一起，形成上述下部导电部和从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
在某实施方式中，本发明的半导体装置的制造方法还包含除去上述保护层的工序(H)。
在某实施方式中，本发明的半导体装置的制造方法不包含除去上述保护层的工序。
在某实施方式中，本发明的半导体装置的制造方法还包含除去上述保护层的一部分的工序(H)，在上述工序(H)中，除去上述保护层的一部分，由此形成多个氧化物半导体岛状部，上述多个氧化物半导体岛状部各自以不与2个以上的上述配线接触的方式配置。
在某实施方式中，上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上。
本发明的实施方式的半导体装置的制造方法中，上述半导体装置具备：基板；多个第1薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，各自包含设置在上述层间绝缘层上的上部导电部，上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，在上述半导体装置的制造方法中，包含：工序(A)，在上述基板上，形成上述多个第1薄膜晶体管的栅极电极；工序(B)，形成覆盖上述栅极电极的栅极绝缘层；工序(C)，在上述栅极绝缘层上，形成上述多个薄膜晶体管的氧化物半导体层；工序(D)，形成上述多个薄膜晶体管的源极电极和漏极电极；工序(E)，形成覆盖上述多个薄膜晶体管的上述层间绝缘层；工序(F)，在上述层间绝缘层，形成位于上述有源区域与上述多个端子部之间的开口部；以及工序(G)，在上述工序(F)之后，在上述层间绝缘层上形成上述上部导电部，在上述工序(F)中，上述开口部以贯通到上述层间绝缘层的厚度方向上的中途的方式形成。
在某实施方式中，上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上，在上述工序(F)中，上述开口部以贯通上述第2绝缘层并且贯通到上述第1绝缘层的厚度方向上的中途的方式形成。
在某实施方式中，在上述工序(G)中，形成从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
在某实施方式中，上述多个端子部各自包含下部导电部，上述下部导电部与上述栅极电极由同一导电膜形成，上述下部导电部在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，在上述工序(A)中，与形成上述栅极电极一起，形成上述下部导电部和从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
在某实施方式中，上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上，在上述工序(F)中，上述开口部以贯通到上述第2绝缘层的厚度方向上的中途的方式形成。
在某实施方式中，本发明的半导体装置的制造方法中，在上述工序(F)之后且在上述工序(G)之前，还包含将残存在上述开口部之下的上述第2绝缘层除去的工序(F’)。
在某实施方式中，在上述工序(G)中，形成从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
在某实施方式中，上述多个端子部各自包含下部导电部，上述下部导电部与上述栅极电极由同一导电膜形成，上述下部导电部在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，在上述工序(A)中，与形成上述栅极电极一起，形成上述下部导电部和从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
在某实施方式中，上述第1绝缘层由无机绝缘材料形成，上述第2绝缘层由有机绝缘材料形成。
在某实施方式中，上述半导体装置还具备多个第2薄膜晶体管，上述多个第2薄膜晶体管支撑于上述基板，各自包含结晶质硅半导体层。
在某实施方式中，本发明的半导体装置的制造方法中，在上述工序(A)之前还包含：工序(I)，在上述基板上，形成上述多个第2薄膜晶体管的上述结晶质硅半导体层；以及工序(J)，形成覆盖上述结晶质硅半导体层的另外的栅极绝缘层，在上述工序(A)中，在上述另外的栅极绝缘层上形成上述多个第2薄膜晶体管的栅极电极，上述多个第2薄膜晶体管的上述栅极电极与上述多个第1薄膜晶体管的上述栅极电极由同一导电膜形成。
在某实施方式中，上述多个第1薄膜晶体管各自具有沟道蚀刻结构。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述氧化物半导体层包含结晶质部分。
本发明的实施方式的半导体装置具备：基板；多个第1薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，在上述半导体装置中，上述多个第1薄膜晶体管各自具有：栅极电极，其设置在上述基板上；栅极绝缘层，其覆盖上述栅极电极；氧化物半导体层，其设置在上述栅极绝缘层上；以及源极电极和漏极电极，其与上述氧化物半导体层电连接，上述层间绝缘层具有形成在上述有源区域与上述多个端子部之间并且贯通上述层间绝缘层的开口部，上述半导体装置还具备在上述栅极绝缘层的位于上述有源区域与上述多个端子部之间的区域上与上述氧化物半导体层由同一氧化物半导体膜形成的保护层，上述开口部以至少一部分与上述保护层重叠的方式形成。
在某实施方式中，上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上。
本发明的实施方式的半导体装置具备：基板；多个第1薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，在上述半导体装置中，上述多个第1薄膜晶体管各自具有：栅极电极，其设置在上述基板上；栅极绝缘层，其覆盖上述栅极电极；氧化物半导体层，其设置在上述栅极绝缘层上；以及源极电极和漏极电极，其与上述氧化物半导体层电连接，上述层间绝缘层具有形成在上述有源区域与上述多个端子部之间并且贯通到上述层间绝缘层的厚度方向上的中途的开口部。
在某实施方式中，上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上，上述开口部以贯通上述第2绝缘层并且贯通到上述第1绝缘层的厚度方向上的中途的方式形成。
在某实施方式中，上述第1绝缘层由无机绝缘材料形成，上述第2绝缘层由有机绝缘材料形成。
在某实施方式中，上述多个端子部各自包含设置在上述层间绝缘层上的上部导电部，上述半导体装置还具备从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
在某实施方式中，上述多个端子部各自包含：上部导电部，其设置在上述层间绝缘层上；以及下部导电部，其与上述栅极电极由同一导电膜形成，并且在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，上述半导体装置还具备从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
在某实施方式中，本发明的半导体装置还具备多个第2薄膜晶体管，上述多个第2薄膜晶体管支撑于上述基板，各自包含结晶质硅半导体层。
在某实施方式中，上述多个第1薄膜晶体管各自具有沟道蚀刻结构。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述氧化物半导体层包含结晶质部分。
发明效果
根据本发明的实施方式，提供能防止起因于层间绝缘层的开口部的导电膜残渣的短路的发生的半导体装置及其制造方法。
附图说明
图1是示意性地示出本发明的实施方式的半导体装置100A的截面图，包含沿着图2中所示的1A-1A’线的截面。
图2是示意性地示出半导体装置100A的一部分(层间绝缘层20的开口部20H附近)的俯视图。
图3的(a)～(c)是示出半导体装置100A的制造方法的工序截面图。
图4的(a)～(c)是示出半导体装置100A的制造方法的工序截面图。
图5的(a)和(b)是示出半导体装置100A的制造方法的工序截面图。
图6的(a)和(b)是示出半导体装置100A的制造方法的工序截面图。
图7的(a)和(b)是示出半导体装置100A的制造方法的工序截面图。
图8是示意性地示出本发明的实施方式的半导体装置100B的截面图，包含沿着图9中所示的8A-8A’线的截面。
图9是示意性地示出半导体装置100B的一部分(层间绝缘层20的开口部20H附近)的俯视图。
图10的(a)～(c)是示出半导体装置100B的制造方法的工序截面图。
图11的(a)～(c)是示出半导体装置100B的制造方法的工序截面图。
图12的(a)和(b)是示出半导体装置100B的制造方法的工序截面图。
图13的(a)和(b)是示出半导体装置100B的制造方法的工序截面图。
图14是示出在半导体装置100B中在层间绝缘层20的开口部20H内产生导电膜残渣cr的状态的截面图。
图15是示意性地示出本发明的实施方式的半导体装置100C的截面图。
图16的(a)～(c)是示出半导体装置100C的制造方法的工序截面图。
图17的(a)和(b)是示出半导体装置100C的制造方法的工序截面图。
图18的(a)和(b)是示出半导体装置100C的制造方法的工序截面图。
图19是示意性地示出本发明的实施方式的半导体装置100D的截面图。
图20的(a)～(c)是示出半导体装置100D的制造方法的工序截面图。
图21的(a)和(b)是示出半导体装置100D的制造方法的工序截面图。
图22是示出在半导体装置100D中在层间绝缘层20的开口部20H内产生导电膜残渣cr的状态的截面图。
图23是示意性地示出本发明的实施方式的半导体装置100E的截面图。
图24的(a)和(b)是示出半导体装置100E的制造方法的工序截面图。
图25的(a)和(b)是示出半导体装置100E的制造方法的工序截面图。
图26是示出半导体装置100E的制造方法的工序截面图。
图27是示意性地示出本发明的实施方式的半导体装置100F的截面图。
图28的(a)和(b)是示出半导体装置100F的制造方法的工序截面图。
图29的(a)和(b)是示出半导体装置100F的制造方法的工序截面图。
图30是示出半导体装置100F的制造方法的工序截面图。
图31是示出在半导体装置100F中在层间绝缘层20的开口部20H内产生导电膜残渣cr的状态的截面图。
图32的(a)和(b)是示出半导体装置100A的制造方法的另一例的截面图。
图33是示意性地示出本发明的实施方式的半导体装置100G的截面图，包含沿着图34中所示的33A-33A’线的截面。
图34是示意性地示出半导体装置100G的一部分(层间绝缘层20的开口部20H附近)的俯视图。
图35是示意性地示出本发明的实施方式的半导体装置100H的一部分(层间绝缘层20的开口部20H附近)的俯视图。
图36是示意性地示出比较例的半导体装置900的截面图，包含沿着图37中所示的36A-36A’线的截面。
图37是示意性地示出半导体装置900的一部分(层间绝缘层920的开口部920H附近)的俯视图。
图38是示出在半导体装置900中在层间绝缘层920的开口部20H内产生导电膜残渣cr的状态的截面图，包含沿着图39中所示的38A-38A’线的截面。
图39是示出在半导体装置900中在层间绝缘层920的开口部20H内产生导电膜残渣cr的状态的俯视图。
图40的(a)～(c)是示出半导体装置900的制造方法的工序截面图。
图41的(a)～(c)是示出半导体装置900的制造方法的工序截面图。
具体实施方式
以下，参照附图说明本发明的实施方式。此外，以下，例示液晶显示装置用的有源矩阵基板(TFT基板)作为本发明的实施方式的半导体装置，但是本发明的实施方式的半导体装置也可以是用于其它显示装置例如电泳显示装置、MEMS(Micro Electro MechanicalSystem：微电子机械系统)显示装置、有机EL(Electroluminescence：电致发光)显示装置等的有源矩阵基板。
在说明本发明的实施方式之前，先说明在开口部的边缘附近产生上述这样的导电膜残渣的理由。
图36和图37示出比较例的半导体装置(TFT基板)900的结构。图36是示意性地示出半导体装置900的截面图，图37是示意性地示出半导体装置900的一部分(层间绝缘层920的开口部920H附近)的俯视图。
如图36和图37所示，半导体装置900具备：基板901；多个像素TFT910，其支撑于基板901；层间绝缘层920，其覆盖多个像素TFT910；以及多个端子部930，其将多个像素TFT910与对应的外部配线电连接。另外，半导体装置900具有：有源区域(显示区域)Ra；以及周边区域(边框区域)Rb，其位于有源区域Ra的周边。在有源区域Ra，按每个像素设置有像素TFT910。在周边区域Rb，设置有端子部930。半导体装置900还具备设置在周边区域Rb的多个驱动TFT940。
像素TFT910具有：栅极电极902；第1栅极绝缘层903，其覆盖栅极电极902；氧化物半导体层904，其设置在第1栅极绝缘层903上；以及源极电极905和漏极电极906，其与氧化物半导体层904电连接。栅极电极902电连接到栅极配线，由栅极配线供应栅极信号。源极电极905电连接到源极配线914，由源极配线914供应源极信号。源极配线914设置在层间绝缘层920上，源极电极905在形成于层间绝缘层920的源极接触孔CH3中与源极配线914连接。漏极电极906与设置在层间绝缘层920上的像素电极(未图示)电连接。
电路TFT940具有：结晶质硅半导体层915，其设置在基板901上；第2栅极绝缘层916，其覆盖结晶质硅半导体层915；栅极电极917，其设置在第2栅极绝缘层916上，与结晶质硅半导体层915重叠；以及源极电极918和漏极电极919，其与结晶质硅半导体层915电连接。在基板901上形成有底涂层923，在该底涂层923上形成有结晶质硅半导体层915。电路TFT940的栅极电极917与像素TFT910的栅极电极902由同一导电膜形成。即，像素TFT910的栅极电极902也设置在第2栅极绝缘层916上。电路TFT940的源极电极918以及漏极电极919与源极配线914由同一导电膜形成，设置在层间绝缘层920上。像素TFT910具有底栅结构，而电路TFT940具有顶栅结构。
层间绝缘层920包含：无机绝缘层(钝化膜)921，其由无机绝缘材料形成；以及有机绝缘层(平坦化膜)922，其由有机绝缘材料形成，设置在无机绝缘层921上。在层间绝缘层920，形成有开口部(槽)920H。开口部20H位于有源区域Ra与多个端子部30之间。更具体地说，开口部20H不仅贯通层间绝缘层920，还贯通第1栅极绝缘层903、第2栅极绝缘层916以及底涂层923。
各端子部930包含设置在层间绝缘层920上的上部导电部911。上部导电部911与源极配线914由同一导电膜形成。从上部导电部911延伸设置有配线924。配线924经由开口部920H延伸到有源区域Ra侧。配线924例如是源极配线914。或者，配线924是与栅极配线电连接的配线(源极连接配线)。
在图36和图37所示的半导体装置900中，有时在开口部920H的边缘附近产生导电膜残渣。
图38和图39示出在半导体装置900中产生导电膜残渣cr的状态。如图38和图39所示，当导电膜残渣cr以与2个以上的配线924接触的方式形成时，配线924彼此会通过导电膜残渣cr连接而发生短路。
图40的(a)～(c)和图41的(a)～(c)示出半导体装置900的制造方法的一部分工序。
图40的(a)示出在无机绝缘层921上刚形成有机绝缘层922之后的状态。有机绝缘层922的形成是通过在无机绝缘层921上涂布感光性树脂材料后进行曝光、显影而进行的。在显影后的有机绝缘层922，形成有开口部h1。
如图40的(b)所示，在形成有机绝缘层922后，将有机绝缘层922作为掩模进行蚀刻，由此在无机绝缘层921、第1栅极绝缘层903、第2栅极绝缘层916以及底涂层923形成开口部h2。由有机绝缘层922的开口部h1以及与其连续的无机绝缘层921、第1栅极绝缘层903、第2栅极绝缘层916及底涂层923的开口部h2构成开口部920H。
接着，如图40的(c)所示，在层间绝缘层920上形成导电膜918。此时，导电膜918也形成在开口部920H内。
接着，如图41的(a)所示，在导电膜918上涂布光致抗蚀剂919。此时，开口部920H的边缘附近的光致抗蚀剂919的厚度比其它区域的光致抗蚀剂919的厚度大。
接着，进行光致抗蚀剂919的曝光、显影。此时，导电膜918的应该被除去的部分上的光致抗蚀剂919通过显影被除去。但是，由于开口部920H的边缘附近的光致抗蚀剂919的厚度比其它区域的光致抗蚀剂919的厚度大，因此在开口部920H的边缘附近，对光致抗蚀剂919的曝光会不充分。因此，如图41的(b)所示，在开口部920H的边缘附近，会产生抗蚀剂残渣919r。
之后，对导电膜918进行蚀刻，但是如图41的(c)所示，导电膜918中的被抗蚀剂残渣919r覆盖的部分未完全除去，成为导电膜残渣cr。
如上所述，在比较例的半导体装置900中，会产生导电膜残渣cr，因此会发生位于开口部920H内的配线924彼此的短路。另外，即使光致抗蚀剂919被彻底除去以不产生抗蚀剂残渣919r，导电膜918中的位于开口部920H的边缘附近(即台阶部)的部分也难以通过干式蚀刻被除去。因此，有时产生导电膜残渣cr，在该情况下也会发生短路。
此外，也可以考虑与像素TFT910和电路TFT940的栅极电极902和917由同一导电膜形成从端子部930侧经由开口部920H延伸到有源区域Ra侧的配线的构成，但是基于以下的理由不能采用这样的构成。在制造半导体装置900时，在形成电路TFT940的源极电极918和919的工序之前，为了降低接触电阻，需要进行用氢氟酸(HF)清洗结晶质硅半导体层915的表面的处理。与栅极电极902和917由同一导电膜形成的配线在开口部920H内露出，因此在使用氢氟酸的处理时会受到损坏。
与此相对，本发明的实施方式的半导体装置具有以下说明的构成(或者通过以下说明的制造方法进行制造)，由此，能防止起因于层间绝缘层的开口部中的导电膜残渣的短路的发生。另外，能使用与TFT的栅极电极由同一导电膜形成的配线作为从端子部延伸到有源区域侧的配线。
(实施方式1)
参照图1和图2说明本实施方式的半导体装置(TFT基板)100A。图1是示意性地示出半导体装置100A的截面图，图2是示意性地示出半导体装置100A的一部分(层间绝缘层20的开口部20H附近)的俯视图。
如图1和图2所示，半导体装置100A具备：基板1；多个薄膜晶体管(TFT)10，其支撑于基板1；层间绝缘层20，其覆盖多个TFT10；以及多个端子部30，其将多个TFT10与对应的外部配线电连接。另外，半导体装置100A具有：有源区域(有时也称为“显示区域”)Ra；以及周边区域(有时也称为“边框区域”)Rb，其位于有源区域Ra的周边。在有源区域Ra，按每个像素设置有TFT10。在周边区域Rb，设置有端子部30。半导体装置100A还具备设置在周边区域Rb的多个另外的TFT40。另外的TFT40构成驱动电路。以下，将TFT40称为“电路TFT”。另外，以下，将设置于各像素的TFT10称为“像素TFT”。
像素TFT10具有：栅极电极2；栅极绝缘层(第1栅极绝缘层)3，其覆盖栅极电极2；氧化物半导体层4，其设置在第1栅极绝缘层3上；以及源极电极5和漏极电极6，其与氧化物半导体层4电连接。栅极电极2电连接到栅极配线(扫描配线)，由栅极配线供应栅极信号(扫描信号)。源极电极5电连接到源极配线(信号配线)14，由源极配线14供应源极信号(显示信号)。源极配线14设置在层间绝缘层20上，源极电极5在形成于层间绝缘层20的源极接触孔CH3中与源极配线14连接。漏极电极6与设置在层间绝缘层20上的像素电极(未图示)电连接。
电路TFT40具有：结晶质硅半导体层15，其设置在基板1上；另外的栅极绝缘层(第2栅极绝缘层)16，其覆盖结晶质硅半导体层15；栅极电极17，其设置在第2栅极绝缘层16上，与结晶质硅半导体层15重叠；以及源极电极18和漏极电极19，其与结晶质硅半导体层15电连接。在此，结晶质硅半导体层15是LTPS(Low-temperature Poly-Silicon：低温多晶硅)层(当然也可以是LTPS以外的结晶质硅的层)。在基板1上形成有底涂层23，在该底涂层23上形成有LTPS层15。电路TFT40的栅极电极17与像素TFT10的栅极电极2由同一导电膜形成。即，像素TFT10的栅极电极2也设置在第2栅极绝缘层16上。电路TFT40的源极电极18及漏极电极19与源极配线14由同一导电膜形成，设置在层间绝缘层20上。像素TFT10具有底栅结构，而电路TFT40具有顶栅结构。
层间绝缘层20包含：第1绝缘层21，其以覆盖像素TFT10的源极电极5和漏极电极6的方式设置；以及第2绝缘层22，其设置在第1绝缘层21上。在此，第1绝缘层21由无机绝缘材料形成(即是无机绝缘层)，第2绝缘层22由有机绝缘材料形成(即是有机绝缘层)。
层间绝缘层20具有形成在有源区域Ra与多个端子部30之间的开口部(槽)20H。开口部20H贯通层间绝缘层20。即，开口部20H贯通第1绝缘层21和第2绝缘层22。通过设置有开口部20H，能防止水分向有源区域Ra的侵入。
各端子部30包含设置在层间绝缘层20上的上部导电部11。上部导电部11与源极配线14由同一导电膜形成。从上部导电部11延伸设置有配线24。配线24经由开口部20H延伸到有源区域Ra侧。配线24例如是源极配线14。或者，配线24是与栅极配线电连接的配线(源极连接配线)。
在此，参照图3～图7说明半导体装置100A的制造方法。图3的(a)～(c)、图4的(a)～(c)、图5的(a)、(b)、图6的(a)、(b)以及图7的(a)、(b)是示出半导体装置100A的制造方法的工序截面图。
首先，如图3的(a)所示，在基板1的表面上形成底涂层(基底层)23。基板1例如是玻璃基板或塑料基板。底涂层23例如具有将氮化硅(SiNx)层和氧化硅(SiOx)层按该顺序层叠的构成，但是当然不限于此。
接着，如图3的(b)所示，在基板1上(底涂层23上)形成LTPS层15。LTPS层15的厚度例如是30nm以上且70nm以下。LTPS层15例如是通过在沉积非晶质硅(a-Si)膜后使其结晶化并将得到的LTPS膜图案化而形成的。a-Si膜的沉积例如能通过等离子体CVD(ChemicalVapor Deposition：化学气相沉积)法、溅射法等公知的方法进行。a-Si膜的结晶化例如能通过使用准分子激光的退火来进行。
接着，如图3的(c)所示，形成覆盖LTPS层15的第2栅极绝缘层16。第2栅极绝缘层16例如是氮化硅(SiNx)层。第2栅极绝缘层16的厚度例如是50nm以上且130nm以下。
接着，如图4的(a)所示，在第2栅极绝缘层16上，形成电路TFT40的栅极电极17和像素TFT10的栅极电极2。栅极电极17和栅极电极2是通过沉积栅极用导电膜后将其图案化而形成的。栅极用导电膜例如是铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属膜或它们的合金膜。另外，栅极用导电膜可以是单层，也可以具有层叠结构。在此，使用Ti膜、Al膜以及Ti膜按该顺序层叠的层叠膜作为栅极用导电膜。栅极用导电膜的厚度例如是100nm以上且500nm以下。
接着，如图4的(b)所示，形成覆盖栅极电极17和栅极电极2的第1栅极绝缘层3。第1栅极绝缘层3例如能使用氧化硅(SiOx)层、氮化硅(SiNx)层、氧化氮化硅(SiOxNy；x＞y)层、氮化氧化硅(SiNxOy；x＞y)层等。第1栅极绝缘层3的厚度例如是50nm以上且200nm以下。
接着，如图4的(c)所示，在第1栅极绝缘层3上，形成氧化物半导体层4和保护层7。氧化物半导体层4以隔着栅极绝缘层3与栅极电极2重叠的方式形成。保护层7形成在与后来形成层间绝缘层20的开口部20H的区域重叠的位置。氧化物半导体层4和保护层7例如能通过利用溅射法沉积氧化物半导体膜并在之后将氧化物半导体膜图案化而形成。氧化物半导体膜例如是In-Ga-Zn-O系半导体膜。氧化物半导体膜的厚度例如是30nm以上且100nm以下。
接着，如图5的(a)所示，形成像素TFT10的源极电极5和漏极电极6。源极电极5和漏极电极6以其至少一部分与氧化物半导体层4接触的方式形成。源极电极5和漏极电极6例如是通过以规定的厚度沉积源极用导电膜并在之后进行图案化而形成的。源极用导电膜例如是铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属膜或它们的合金膜。另外，源极用导电膜可以是单层，也可以具有层叠结构。在此，使用Ti膜、Al膜以及Ti膜按该顺序层叠的层叠膜作为源极用导电膜。像素源极用导电膜的厚度例如是100nm以上且500nm以下。
接着，形成覆盖像素TFT10的层间绝缘层20。具体地说，首先，如图5的(b)所示，以覆盖像素TFT10的源极电极5和漏极电极6的方式形成第1绝缘层21。第1绝缘层21的厚度例如是200nm以上且500nm以下。第1绝缘层21例如是氧化硅(SiOx)层、氮化硅(SiNx)层或它们的层叠膜。在是层叠膜的情况下，通过在与氧化物半导体层4接触的下层侧配置氧化硅层，能防止氧化物半导体层4的缺氧。在形成第1绝缘层21后，为了使像素TFT10的特性(阈值电压Vth等)稳定化，可以在干燥的空气或大气中例如以200℃～400℃的温度进行1小时～2小时的热处理工序。
接着，如图6的(a)所示，在第1绝缘层21上，形成第2绝缘层22。第2绝缘层22例如是通过将正型的感光性树脂材料施加到第1绝缘层21上并在之后进行曝光、显影而形成的。此时，在第2绝缘层22的规定的区域，形成开口部22h、22h3、22h4以及22h5。具体地说，在开口部形成区域中，形成与保护层7重叠的开口部22h。另外，在像素形成区域中，形成与源极电极5的一部分重叠的开口部22h3。而且，在形成驱动电路的区域(电路形成区域)中，形成与LTPS层15的一部分重叠的开口部22h4和22h5。第2绝缘层22的厚度例如是1μm以上且2μm以下。
接着，如图6的(b)所示，将第2绝缘层22作为蚀刻掩模，对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻。通过该蚀刻，在像素形成区域中，以使源极电极5的一部分露出的方式将第1绝缘层21除去，形成源极接触孔CH3。在开口部形成区域中，以使保护层7露出的方式将第1绝缘层21除去，以与保护层7重叠的方式形成开口部20H。保护层7作为蚀刻阻挡物发挥功能，因此第1栅极绝缘层3的位于保护层7之下的部分不被除去。在电路形成区域中，以使LTPS层15的一部分露出的方式将第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16除去，形成电路用接触孔CH4和CH5。
接着，如图7的(a)所示，除去开口部20H内的保护层7。保护层7的除去例如能使用氢氟酸(HF)进行。
接着，如图7的(b)所示，在层间绝缘层20上(第2绝缘层22上)，形成源极配线14、上部导电部11、配线24、电路TFT40的源极电极18以及漏极电极19。源极配线14等例如是通过以规定的厚度沉积源极配线用导电膜并在之后进行图案化而形成的。源极配线用导电膜例如是铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属膜或它们的合金膜。另外，源极配线用导电膜可以是单层，也可以具有层叠结构。源极配线用导电膜的厚度例如是100nm以上且500nm以下。
之后，在层间绝缘层20上(第2绝缘层22上)，形成像素电极。像素电极是通过以规定的厚度沉积透明导电膜(例如ITO膜)并在之后进行图案化而形成的。
这样，得到本实施方式的半导体装置100A。在形成像素TFT10的氧化物半导体层4的工序中，以与后来形成于层间绝缘层20的开口部20H重叠的方式形成保护层7，由此在蚀刻第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16的工序中，保护层7之下的第1栅极绝缘层3不被除去。因此，开口部20H所致的台阶变小(即开口部20H的深度变小)，因此不易产生导电膜残渣cr。因此，能抑制配线24彼此的短路的发生。
＜氧化物半导体层＞
在此，说明在本发明的实施方式中使用的氧化物半导体层。
本说明书中所说的“氧化物半导体层”是包含作为氧化物半导体TFT的活性层发挥功能的半导体区域的层。有时氧化物半导体层包含部分地被低电阻化的区域(低电阻区域或导电体区域)。例如，在氧化物半导体层与金属层等导电体层或还原性的绝缘层接触的情况下，氧化物半导体层的表面中的与导电体层接触的部分成为电阻比半导体区域低的低电阻区域。有时只有氧化物半导体层的表面被低电阻化，有时氧化物半导体层在整个厚度方向上被低电阻化。
氧化物半导体层的半导体区域所包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。结晶质氧化物半导体可以举出多晶氧化物半导体、微晶氧化物半导体、c轴大致垂直于层面取向的结晶质氧化物半导体等。
氧化物半导体层也可以具有2层以上的层叠结构。在氧化物半导体层具有层叠结构的情况下，氧化物半导体层也可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含晶体结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层具有包括上层和下层的2层结构的情况下，优选上层所含的氧化物半导体的能隙比下层所含的氧化物半导体的能隙大。但是，在这些层的能隙的差比较小的情况下，下层氧化物半导体的能隙也可以大于上层氧化物半导体的能隙。
例如特开2014-007399号公报中记载了非晶质氧化物半导体及上述各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等。为了参考，在本说明书中援引特开2014-007399号公报公开的全部内容。
氧化物半导体层例如可以包含In、Ga和Zn中的至少一种金属元素。在本发明的实施方式中，氧化物半导体层例如包含In-Ga-Zn-O系半导体(例如，氧化铟镓锌)。在此，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga和Zn的比例(组成比)没有特别限定，例如包括In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这样的氧化物半导体层11能由包含In-Ga-Zn-O系半导体的氧化物半导体膜形成。
In-Ga-Zn-O系半导体可以是非晶质，也可以是结晶质。结晶质In-Ga-Zn-O系半导体优选c轴大致垂直于层面取向的结晶质In-Ga-Zn-O系半导体。
此外，结晶质In-Ga-Zn-O系半导体的晶体结构例如已在上述的2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等中公开。为了参考，在本说明书中援引特开2012-134475号公报和特开2014-209727号公报公开的全部内容。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合用作驱动TFT(例如在包含多个像素的显示区域的周边，与显示区域设置在同一基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)。
氧化物半导体层也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如也可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)和Zn(锌)的三元系氧化物。或者，氧化物半导体层11也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体等。
本发明的实施方式的半导体装置具备的氧化物半导体TFT可以是沟道蚀刻型的TFT，也可以是蚀刻阻挡型的TFT。在沟道蚀刻型的TFT中，如图3所示，在沟道区域上不形成蚀刻阻挡层，源极及漏极电极的沟道侧的端部下表面以与氧化物半导体层的上表面接触的方式配置。沟道蚀刻型的TFT例如是通过在氧化物半导体层上形成源极/漏极电极用的导电膜并且进行源极/漏极分离而形成的。在源极/漏极分离工序中，有时沟道区域的表面部分被蚀刻。
另一方面，在沟道区域上形成有蚀刻阻挡层的TFT(蚀刻阻挡型TFT)中，源极及漏极电极的沟道侧的端部下表面例如位于蚀刻阻挡层上。蚀刻阻挡型的TFT例如是通过在形成覆盖氧化物半导体层中的成为沟道区域的部分的蚀刻阻挡层后，在氧化物半导体层和蚀刻阻挡层上形成源极/漏极电极用的导电膜，进行源极/漏极分离而形成的。
另外，本发明的实施方式的半导体装置具备的氧化物半导体TFT可以是如图1所示的源极及漏极电极与氧化物半导体层的上表面接触的顶接触结构，也可以是源极及漏极电极与氧化物半导体层的下表面接触的底接触结构。
此外，有时将具有包含In-Ga-Zn-O系半导体等氧化物半导体的活性层的沟道蚀刻型的TFT称为“CE-OS-TFT”。
(实施方式2)
参照图8和图9说明本实施方式的半导体装置(TFT基板)100B。图8是示意性地示出半导体装置100B的截面图，图9是示意性地示出半导体装置100B的一部分(层间绝缘层20的开口部20H附近)的俯视图。以下，以半导体装置100B与实施方式1的半导体装置100A的不同点为中心进行说明。
图8和图9所示的半导体装置100B的端子部30不仅包含上部导电部11，还包含设置在第1栅极绝缘层3之下的下部导电部12。下部导电部12与像素TFT10的栅极电极2及电路TFT40的栅极电极17由同一导电膜形成。下部导电部12在形成于第1栅极绝缘层3和层间绝缘层20的端子部接触孔CH2中与上部导电部11电连接。
从下部导电部12延伸设置有配线13。配线13在开口部20H之下经过而延伸到有源区域Ra侧。配线13例如是栅极配线。或者，配线13是与源极配线电连接的栅极连接配线。
在此，参照图10～图13说明半导体装置100B的制造方法。图10的(a)～(c)、图11的(a)～(c)、图12的(a)、(b)以及图13的(a)、(b)是示出半导体装置100B的制造方法的工序截面图。
首先，如图10的(a)所示，在基板1上依次形成底涂层23、LTPS层15以及第2栅极绝缘层16。它们的形成能与实施方式1的半导体装置100A中参照图3的(a)～(c)的说明的方式同样地进行。
接着，如图10的(b)所示，在第2栅极绝缘层16上，形成电路TFT40的栅极电极17、像素TFT10的栅极电极2、下部导电部12以及配线13。电路TFT40的栅极电极17、像素TFT10的栅极电极2、下部导电部12以及配线13是通过在沉积栅极用导电膜后进行图案化而形成的。
接着，如图10的(c)所示，形成覆盖电路TFT40的栅极电极17、像素TFT10的栅极电极2、下部导电部12以及配线13的第1栅极绝缘层3。第1栅极绝缘层3是通过沉积无机绝缘材料而形成的。
接着，如图11的(a)所示，在第1栅极绝缘层3上，形成氧化物半导体层4和保护层7。氧化物半导体层4以隔着栅极绝缘层3与栅极电极2重叠的方式形成。保护层7形成在与后来形成层间绝缘层20的开口部20H的区域重叠的位置。氧化物半导体层4和保护层7例如能通过利用溅射法沉积氧化物半导体膜并在之后将氧化物半导体膜图案化而形成。
接着，如图11的(b)所示，形成像素TFT10的源极电极5和漏极电极6。源极电极5和漏极电极6以其至少一部分与氧化物半导体层4接触的方式形成。源极电极5和漏极电极6例如是通过以规定的厚度沉积源极用导电膜并在之后进行图案化而形成的。
接着，形成覆盖像素TFT10的层间绝缘层20。具体地说，首先，如图11的(c)所示，以覆盖像素TFT10的源极电极5和漏极电极6的方式形成第1绝缘层21。第1绝缘层21例如是通过以规定的厚度沉积无机绝缘膜而形成的。
接着，如图12的(a)所示，在第1绝缘层21上，形成第2绝缘层22。第2绝缘层22例如是通过将正型的感光性树脂材料施加到第1绝缘层21上并在之后进行曝光、显影而形成的。此时，在第2绝缘层22的规定的区域，形成开口部22h、22h2、22h3、22h4以及22h5。具体地说，在开口部形成区域中，形成与保护层7重叠的开口部22h。另外，在端子部形成区域中，形成与下部导电部12的一部分重叠的开口部22h2，在像素形成区域中，形成与源极电极5的一部分重叠的开口部22h3。而且，在电路形成区域中，形成与LTPS层15的一部分重叠的开口部22h4和22h5。
接着，如图12的(b)所示，将第2绝缘层22作为蚀刻掩模，对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻。通过该蚀刻，在像素形成区域中，以使源极电极5的一部分露出的方式将第1绝缘层21除去，形成源极接触孔CH3。在开口部形成区域中，以使保护层7露出的方式将第1绝缘层21除去，以与保护层7重叠的方式形成开口部20H。保护层7作为蚀刻阻挡物发挥功能，因此第1栅极绝缘层3的位于保护层7之下的部分不被除去。在端子部形成区域中，以使下部导电部12的一部分露出的方式将第1绝缘层21和第1栅极绝缘层3除去，形成端子部接触孔CH2。在电路形成区域中，以使LTPS层15的一部分露出的方式将第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16除去，形成电路用接触孔CH4和CH5。
接着，如图13的(a)所示，除去开口部20H内的保护层7。保护层7的除去例如能使用氢氟酸(HF)进行。
接着，如图13的(b)所示，在层间绝缘层20上(第2绝缘层22上)，形成源极配线14、上部导电部11、电路TFT40的源极电极18以及漏极电极19。源极配线14等例如是通过以规定的厚度沉积源极配线用导电膜并在之后进行图案化而形成的。
之后，在层间绝缘层20上(第2绝缘层22上)，形成像素电极。像素电极是通过以规定的厚度沉积透明导电膜并在之后进行图案化而形成的。
这样，得到本实施方式的半导体装置100B。在形成像素TFT10的氧化物半导体层4的工序中，以与后来形成于层间绝缘层20的开口部20H重叠的方式形成保护层7，由此在对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻的工序中，保护层7之下的第1栅极绝缘层3不被除去。因此，在形成上部导电部11等的工序中，即使在开口部20H内产生导电膜残渣cr，也能防止配线13彼此的短路的发生。
图14示出在层间绝缘层20的开口部20H内产生导电膜残渣cr的状态。如图14所示，导电膜残渣cr由第1栅极绝缘层3与配线13隔开，与配线13不接触。因此，配线13彼此不会通过导电膜残渣cr电连接，不会发生短路。
另外，根据本实施方式，能使用与栅极电极2和栅极电极17由同一导电膜形成的配线13作为从端子部30延伸到有源区域Ra侧的配线。
(实施方式3)
参照图15说明本实施方式的半导体装置(TFT基板)100C。图15是示意性地示出半导体装置100C的截面图。以下，以半导体装置100C与实施方式1的半导体装置100A的不同点为中心进行说明。
在图15所示的半导体装置100C中，层间绝缘层20的开口部20H贯通到层间绝缘层20的厚度方向上的中途。具体地说，开口部20H以贯通第2绝缘层22并且贯通到第1绝缘层21的厚度方向上的中途的方式形成。即，第1绝缘层21在与开口部20H重叠的区域具有厚度比其它部分小的部分(薄壁部)。
在此，参照图16～图18说明半导体装置100C的制造方法。图16的(a)～(c)、图17的(a)、(b)以及图18的(a)、(b)是示出半导体装置100C的制造方法的工序截面图。
首先，如图16的(a)所示，在基板1上，依次形成底涂层23、LTPS层15、第2栅极绝缘层16、像素TFT10的栅极电极2、电路TFT40的栅极电极17以及第1栅极绝缘层3。它们的形成能与实施方式1的半导体装置100A中参照图3的(a)～(c)和图4的(a)、(b)说明的方式同样地进行。
接着，如图16的(b)所示，在第1栅极绝缘层3上，形成氧化物半导体层4。氧化物半导体层4以隔着栅极绝缘层3与栅极电极2重叠的方式形成。氧化物半导体层4例如能通过利用溅射法沉积氧化物半导体膜并在之后将氧化物半导体膜图案化而形成。
接着，如图16的(c)所示，形成像素TFT10的源极电极5和漏极电极6。源极电极5和漏极电极6以其至少一部分与氧化物半导体层4接触的方式形成。源极电极5和漏极电极6例如能通过以规定的厚度沉积源极用导电膜并在之后进行图案化而形成。
接着，形成覆盖像素TFT10的层间绝缘层20。具体地说，首先，如图17的(a)所示，以覆盖像素TFT10的源极电极5和漏极电极6的方式形成第1绝缘层21。第1绝缘层21例如是通过以规定的厚度沉积无机绝缘膜而形成的。
接着，如图17的(b)所示，在第1绝缘层21上，形成第2绝缘层22。第2绝缘层22例如是通过将感光性树脂材料施加到第1绝缘层21上并在之后进行曝光、显影而形成的。此时，在第2绝缘层22的规定的区域，形成开口部22h、22h3、22h4以及22h5。像素形成区域和电路形成区域中的开口部22h3、22h4以及22h5以贯通第2绝缘层22的方式形成，而开口部形成区域中的开口部22h以贯通到第2绝缘层22的厚度方向上的中途的方式形成。这样的开口部22h能通过使用多色调掩模(灰色调掩模、半色调掩模)将感光性树脂材料的一部分进行半曝光而形成。
接着，如图18的(a)所示，将第2绝缘层22作为蚀刻掩模，对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻。通过该蚀刻，在像素形成区域中，以使源极电极5的一部分露出的方式将第1绝缘层21除去，形成源极接触孔CH3。在开口部形成区域中，在第2绝缘层22形成薄壁部，由此，第1绝缘层21被轻蚀刻(半蚀刻)。因此，第1绝缘层21被除去到厚度方向上的中途为止，形成开口部20H。栅极绝缘层3的与开口部20H重叠的部分不被除去。在电路形成区域中，以使LTPS层15的一部分露出的方式将第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16除去，形成电路用接触孔CH4和CH5。
接着，如图18的(b)所示，在层间绝缘层20上(第2绝缘层22上)，形成源极配线14、上部导电部11、配线24、电路TFT40的源极电极18和漏极电极19。源极配线14等例如是以规定的厚度沉积源极配线用导电膜并在之后进行图案化而形成的。
之后，在层间绝缘层20上(第2绝缘层22上)，形成像素电极。像素电极是通过以规定的厚度沉积透明导电膜并在之后进行图案化而形成的。
这样，得到本实施方式的半导体装置100C。在层间绝缘层20形成开口部20H的工序中，以贯通到层间绝缘层20的厚度方向上的中途的方式形成开口部20H，由此，开口部20H所致的台阶变小(即开口部20H的深度变小)，因此不易产生导电膜残渣cr。因此，能抑制配线24彼此的短路的发生。
(实施方式4)
参照图19说明本实施方式的半导体装置(TFT基板)100D。图19是示意性地示出半导体装置100D的截面图。以下，以半导体装置100D与实施方式3的半导体装置100C的不同点为中心进行说明。
图19所示的半导体装置100D的端子部30不仅包含上部导电部11，还包含设置在第1栅极绝缘层3之下的下部导电部12。下部导电部12与像素TFT10的栅极电极2及电路TFT40的栅极电极17由同一导电膜形成。下部导电部12在形成于第1栅极绝缘层3和层间绝缘层20的端子部接触孔CH2中与上部导电部11电连接。
从下部导电部12延伸设置有配线13。配线13在开口部20H之下经过而延伸到有源区域Ra侧。配线13例如是栅极配线。或者，配线13是与源极配线电连接的栅极连接配线。
在此，参照图20和图21说明半导体装置100D的制造方法。图20的(a)～(c)和图21的(a)、(b)是示出半导体装置100D的制造方法的工序截面图。
首先，如图20的(a)所示，在基板1上，依次形成底涂层23、LTPS层15、第2栅极绝缘层16、像素TFT10的栅极电极2、电路TFT40的栅极电极17、下部导电部12、配线13以及第1栅极绝缘层3。它们的形成能与实施方式2的半导体装置100B中参照图10的(a)～(c)说明的方式同样地进行。
接着，如图20的(b)所示，在第1栅极绝缘层3上，依次形成氧化物半导体层4、像素TFT10的源极电极5和漏极电极6、第1绝缘层21。它们的形成能与实施方式3的半导体装置100C中参照图16的(b)、(c)和图17的(a)说明的方式同样地进行。
接着，如图20的(c)所示，在第1绝缘层21上，形成第2绝缘层22。第2绝缘层22例如是通过将感光性树脂材料施加到第1绝缘层21上并在之后进行曝光、显影形成的。此时，在第2绝缘层22的规定的区域，形成开口部22h、22h2、22h3、22h4以及22h5。端子部形成区域、像素形成区域以及电路形成区域中的开口部22h2、22h3、22h4以及22h5以贯通第2绝缘层22的方式形成，而开口部形成区域中的开口部22h以贯通到第2绝缘层22的厚度方向上的中途的方式形成。这样的开口部22h能通过使用多色调掩模(灰色调掩模、半色调掩模)将感光性树脂材料的一部分进行半曝光而形成。
接着，如图21的(a)所示，将第2绝缘层22作为蚀刻掩模，对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻。通过该蚀刻，在像素形成区域中，以使源极电极5的一部分露出的方式将第1绝缘层21除去，形成源极接触孔CH3。在开口部形成区域中，在第2绝缘层22形成薄壁部，由此，第1绝缘层21被轻蚀刻(半蚀刻)。因此，第1绝缘层21被除去到厚度方向的中途为止，形成开口部20H。栅极绝缘层3的与开口部20H重叠的部分不被除去。在端子部形成区域中，以使下部导电部12的一部分露出的方式将第1绝缘层21和第1栅极绝缘层3除去，形成端子部接触孔CH2。在电路形成区域中，以使LTPS层15的一部分露出的方式将第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16除去，形成电路用接触孔CH4和CH5。
接着，如图21的(b)所示，在层间绝缘层20上(第2绝缘层22上)，形成源极配线14、上部导电部11、电路TFT40的源极电极18和漏极电极19。源极配线14等例如是通过以规定的厚度沉积源极配线用导电膜并在之后进行图案化而形成的。
之后，在层间绝缘层20上(第2绝缘层22上)，形成像素电极。像素电极是通过以规定的厚度沉积透明导电膜并在之后进行图案化而形成的。
这样，得到本实施方式的半导体装置100D。在本实施方式中，在层间绝缘层20形成开口部20H的工序中，开口部20H以贯通到层间绝缘层20的厚度方向上的中途的方式形成。即，在对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻的工序中，第1栅极绝缘层3的与开口部20H重叠的部分不被除去。因此，在形成上部导电部11等的工序中，即使在开口部20H内产生导电膜残渣cr，也能防止配线13彼此的短路的发生。
图22示出在层间绝缘层20的开口部20H内产生导电膜残渣cr的状态。如图22所示，导电膜残渣cr由第1绝缘层21(更具体地说是第1绝缘层21的薄壁部)和第1栅极绝缘层3与配线13隔开，与配线13不接触。因此，配线13彼此不会通过导电膜残渣cr电连接，不会发生短路。
另外，根据本实施方式，能使用与栅极电极2和栅极电极17由同一导电膜形成的配线13作为从端子部30延伸到有源区域Ra侧的配线。
(实施方式5)
参照图23说明本实施方式的半导体装置(TFT基板)100E。图23是示意性地示出半导体装置100E的截面图。以下，以半导体装置100E与实施方式1的半导体装置100A的不同点为中心进行说明。
在图23所示的半导体装置100E中，层间绝缘层20的开口部20H贯通到层间绝缘层20的厚度方向上的中途。具体地说，开口部20H以贯通第2绝缘层22并且不贯通第1绝缘层21的方式形成。
在此，参照图24～图26说明半导体装置100E的制造方法。图24的(a)、(b)、图25的(a)、(b)以及图26是示出半导体装置100H的制造方法的工序截面图。
首先，如图24的(a)所示，在基板1上，依次形成底涂层23、LTPS层15、第2栅极绝缘层16、像素TFT10的栅极电极2、电路TFT40的栅极电极17、第1栅极绝缘层3、氧化物半导体层4、像素TFT10的源极电极5和漏极电极6、第1绝缘层21。它们的形成能与实施方式3的半导体装置100C中参照图16的(a)～(c)和图17的(a)说明的方式同样地进行。
接着，如图24的(b)所示，在第1绝缘层21上，形成第2绝缘层22。第2绝缘层22例如是通过将感光性树脂材料施加到第1绝缘层21上并在之后进行曝光、显影而形成的。此时，在第2绝缘层22的规定的区域，形成开口部22h、22h3、22h4以及22h5。像素形成区域和电路形成区域中的开口部22h3、22h4以及22h5以贯通第2绝缘层22的方式形成，而开口部形成区域中的开口部22h以贯通到第2绝缘层22的厚度方向上的中途的方式(即以在第2绝缘层22形成薄壁部的方式)形成。这样的开口部22h能使用多色调掩模(灰色调掩模、半色调掩模)将感光性树脂材料的一部分进行半曝光而形成。
接着，如图25的(a)所示，将第2绝缘层22作为蚀刻掩模，对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻。通过该蚀刻，在像素形成区域中，以使源极电极5的一部分露出的方式将第1绝缘层21除去，形成源极接触孔CH3。在开口部形成区域中，在第2绝缘层22形成薄壁部，由此，第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16不被蚀刻(第2绝缘层22的开口部22h成为层间绝缘层20的开口部20H)。在电路形成区域中，以使LTPS层15的一部分露出的方式将第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16除去，形成电路用接触孔CH4和CH5。
接着，如图25的(b)所示，进行灰化。由此，第2绝缘层22整体的厚度变小，并且第2绝缘层22的薄壁部被除去。即，残存在开口部20H之下的第2绝缘层22被除去。
接着，如图26所示，在层间绝缘层20上(第2绝缘层22上)，形成源极配线14、上部导电部11、配线24、电路TFT40的源极电极18和漏极电极19。源极配线14等例如是通过以规定的厚度沉积源极配线用导电膜并在之后进行图案化而形成的。
之后，在层间绝缘层20上(第2绝缘层22上)，形成像素电极。像素电极以规定的厚度沉积透明导电膜并在之后进行图案化而形成的。
这样，得到本实施方式的半导体装置100E。在层间绝缘层20形成开口部20H的工序中，以贯通到层间绝缘层20的厚度方向上的中途的方式形成开口部20H，由此，开口部20H所致的台阶变小(即开口部20H的深度变小)，因此不易产生导电膜残渣cr。因此，能抑制配线24彼此的短路的发生。
此外，如本实施方式中所例示，在开口部形成区域中，优选在以贯通到第2绝缘层22的厚度方向上的中途的方式(即以在第2绝缘层22形成薄壁部的方式)形成开口部22h后，将第2绝缘层22的薄壁部除去(即将残存在开口部20H之下的第2绝缘层22除去)。这是因为，作为有机绝缘层的第2绝缘层22易于成为水分向有源区域Ra的侵入路径。
(实施方式6)
参照图27说明本实施方式的半导体装置(TFT基板)100F。图27是示意性地示出半导体装置100F的截面图。以下，以半导体装置100F与实施方式5的半导体装置100E的不同点为中心进行说明。
图27所示的半导体装置100F的端子部30不仅包含上部导电部11，还包含设置在第1栅极绝缘层3之下的下部导电部12。下部导电部12与像素TFT10的栅极电极2及电路TFT40的栅极电极17由同一导电膜形成。下部导电部12在形成于第1栅极绝缘层3和层间绝缘层20的端子部接触孔CH2中与上部导电部11电连接。
从下部导电部12延伸设置有配线13。配线13在开口部20H之下经过而延伸到有源区域Ra侧。配线13例如是栅极配线。或者，配线13是与源极配线电连接的栅极连接配线。
在此，参照图28～图30说明半导体装置100F的制造方法。图28的(a)、(b)、图29的(a)、(b)以及图30是示出半导体装置100F的制造方法的工序截面图。
首先，如图28的(a)所示，在基板1上，依次形成底涂层23、LTPS层15、第2栅极绝缘层16、像素TFT10的栅极电极2、电路TFT40的栅极电极17、下部导电部12、配线13、第1栅极绝缘层3、氧化物半导体层4、像素TFT10的源极电极5和漏极电极6、第1绝缘层21。它们的形成能与实施方式4的半导体装置100D中参照图20的(a)和(b)说明的方式同样地进行。
接着，如图28的(b)所示，在第1绝缘层21上，形成第2绝缘层22。第2绝缘层22例如是通过将感光性树脂材料施加到第1绝缘层21上并在之后进行曝光、显影而形成的。此时，在第2绝缘层22的规定的区域，形成开口部22h、22h2、22h3、22h4以及22h5。端子部形成区域、像素形成区域以及电路形成区域中的开口部22h2、22h3、22h4以及22h5以贯通第2绝缘层22的方式形成，而开口部形成区域中的开口部22h以贯通到第2绝缘层22的厚度方向上的中途的方式(即在第2绝缘层22形成薄壁部的方式)形成。这样的开口部22h能通过使用多色调掩模(灰色调掩模、半色调掩模)将感光性树脂材料的一部分进行半曝光而形成。
接着，如图29的(a)所示，将第2绝缘层22作为蚀刻掩模，对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻。通过该蚀刻，在像素形成区域中，以使源极电极5的一部分露出的方式将第1绝缘层21除去，形成源极接触孔CH3。在开口部形成区域中，在第2绝缘层22形成薄壁部，由此，第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16不被蚀刻(第2绝缘层22的开口部22h成为层间绝缘层20的开口部20H)。在端子部形成区域中，以使下部导电部12的一部分露出的方式将第1绝缘层21和第1栅极绝缘层3除去，形成端子部接触孔CH2。在电路形成区域中，以使LTPS层15的一部分露出的方式将第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16除去，形成电路用接触孔CH4和CH5。
接着，如图29的(b)所示，进行灰化。由此，第2绝缘层22整体的厚度变小，并且第2绝缘层22的薄壁部被除去。
接着，如图30所示，在层间绝缘层20上(第2绝缘层22上)，形成源极配线14、上部导电部11、电路TFT40的源极电极18和漏极电极19。源极配线14等例如是通过以规定的厚度沉积源极配线用导电膜并在之后进行图案化而形成的。
之后，在层间绝缘层20上(第2绝缘层22上)，形成像素电极。像素电极是通过以规定的厚度沉积透明导电膜并在之后进行图案化而形成的。
这样，得到本实施方式的半导体装置100F。在本实施方式中，在层间绝缘层20形成开口部20H的工序中，开口部20H以贯通到层间绝缘层20的厚度方向上的中途的方式形成。即，在对第1绝缘层21、第1栅极绝缘层3以及第2栅极绝缘层16进行蚀刻的工序中，第1栅极绝缘层3的与开口部20H重叠的部分不被除去。因此，在形成上部导电部11等的工序中，即使在开口部20H内产生导电膜残渣cr，也能防止配线13彼此的短路的发生。
图31示出在层间绝缘层20的开口部20H内产生导电膜残渣cr的状态。如图31所示，导电膜残渣cr由第1绝缘层21和第1栅极绝缘层3与配线13隔开，与配线13不接触。因此，配线13彼此不会通过导电膜残渣cr电连接，不会发生短路。
另外，根据本实施方式，能使用与栅极电极2和栅极电极17由同一导电膜形成的配线13作为从端子部30延伸到有源区域Ra侧的配线。
(其它实施方式)
在实施方式1中，如图6的(b)所示，示出了保护层7的整体与层间绝缘层20H的开口部20H重叠(即当从基板1的法线方向观看时保护层7的面积和开口部20H的面积相同)的例子。与此相对，如图32的(a)所示，开口部20H也可以是以保护层7具有与开口部20H重叠的区域7a以及与开口部20H不重叠的区域7b的方式形成。即，保护层7也可以形成得比开口部20H大。
当这样形成的保护层7在之后被除去(例如由氢氟酸除去)时，如图32的(b)所示，会在第1绝缘层21的、开口部20H的边缘附近形成凹陷21a。
当保护层7比开口部20H小时，在形成开口部20H的工序(图6的(b)所示的工序)中，第1栅极绝缘层3和第2栅极绝缘层16的未由保护层7覆盖的部分会被蚀刻。与此相对，通过使保护层7的面积与开口部20H的面积相同，或者比开口部20H的面积大，由此能防止第1栅极绝缘层3和第2栅极绝缘层16的位于开口部20H内的部分被除去。
另外，在实施方式1中，示出了之后除去暂时形成的保护层4的例子，但是如图33和图34所示的半导体装置100G那样，也可以不除去保护层7。即，完成的半导体装置100G也可以具备保护层7。
另外，如图35所示的半导体装置100H那样，也可以在形成开口部20H的工序之后并且在形成上部导电部11的工序之前，将保护层7的一部分除去。在半导体装置100H中，通过将保护层7的一部分除去，形成了多个氧化物半导体岛状部7’。多个氧化物半导体岛状部7’各自以仅与1个配线24接触的方式配置，即以不与2个以上的配线24接触的方式配置。通过采用这样的构成，能防止保护层7成为短路路径(漏电路径)。
上述实施方式中例示的半导体装置100A～100H特别适合用于内嵌触摸面板型显示装置的有源矩阵基板。在该情况下，能与源极配线14使用同一导电膜形成触摸面板的驱动用配线(驱动电极用配线或检测电极用配线)。在内嵌触摸面板型显示装置中，为了进行触摸面板的感测和向像素的写入，要求向像素的写入时间更短。通过将源极配线14设置在层间绝缘层20上(第2绝缘层22上)，能降低源极配线14与栅极配线之间的寄生电容，因此能缩短向像素的写入时间。
工业上的可利用性
根据本发明的实施方式，提供能防止起因于层间绝缘层的开口部的导电膜残渣的短路的发生的半导体装置及其制造方法。本发明的实施方式适合用于液晶显示装置等各种显示装置用的有源矩阵基板。
附图标记说明
1 基板
2 栅极电极
3 栅极绝缘层(第1栅极绝缘层)
4 氧化物半导体层
5 源极电极
6 漏极电极
7 保护层
7a 保护层的与开口部重叠的区域
7b 保护层的与开口部不重叠的区域
7’ 氧化物半导体岛状部
8 像素电极
10 薄膜晶体管(像素TFT)
11 上部导电部
12 下部导电部
13 配线
14 源极配线
15 结晶质硅半导体层(LTPS层)
16 另外的栅极绝缘层(第2栅极绝缘层)
17 栅极电极
18 源极电极
19 漏极电极
20 层间绝缘层
20H 开口部
21 第1绝缘层
21a 凹陷
22 第2绝缘层
22h、22h2、22h3、22h4、22h5 开口部
23 底涂层
24 配线
30 端子部
40 薄膜晶体管(电路TFT)
100A、100B、100C、100D 半导体装置(TFT基板)
100E、100F、100G、100H 半导体装置(TFT基板)
Ra 有源区域(显示区域)
Rb 周边区域(边框区域)
CH2 端子部接触孔
CH3 源极接触孔
CH4、CH5 电路用接触孔
cr 导电膜残渣。

Claims (33)

1.一种半导体装置的制造方法，
上述半导体装置具备：基板；多个第1薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，各自包含设置在上述层间绝缘层上的上部导电部，
上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，
上述半导体装置的制造方法的特征在于，包含：
工序(A)，在上述基板上，形成上述多个第1薄膜晶体管的栅极电极；
工序(B)，形成覆盖上述栅极电极的栅极绝缘层；
工序(C)，在上述栅极绝缘层上，形成上述多个薄膜晶体管的氧化物半导体层；
工序(D)，形成上述多个薄膜晶体管的源极电极和漏极电极；
工序(E)，形成覆盖上述多个薄膜晶体管的上述层间绝缘层；
工序(F)，在上述层间绝缘层，形成位于上述有源区域与上述多个端子部之间并且贯通上述层间绝缘层的开口部；以及
工序(G)，在上述工序(F)之后，在上述层间绝缘层上形成上述上部导电部，
在上述工序(C)中，在上述栅极绝缘层的位于上述有源区域与上述多个端子部之间的区域上形成保护层，上述保护层与上述氧化物半导体层由同一氧化物半导体膜形成，
在上述工序(F)中，上述开口部以与上述保护层重叠的方式形成。
2.根据权利要求1所述的半导体装置的制造方法，
在上述工序(G)中，形成从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
3.根据权利要求2所述的半导体装置的制造方法，
在上述工序(F)中，上述开口部以上述保护层具有与上述开口部重叠的区域以及与上述开口部不重叠的区域的方式形成。
4.根据权利要求1所述的半导体装置的制造方法，
上述多个端子部各自包含下部导电部，上述下部导电部与上述栅极电极由同一导电膜形成，上述下部导电部在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，
在上述工序(A)中，与形成上述栅极电极一起，形成上述下部导电部和从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
5.根据权利要求1至4中的任一项所述的半导体装置的制造方法，
还包含除去上述保护层的工序(H)。
6.根据权利要求1至4中的任一项所述的半导体装置的制造方法，
不包含除去上述保护层的工序。
7.根据权利要求2或3所述的半导体装置的制造方法，
还包含除去上述保护层的一部分的工序(H)，
在上述工序(H)中，除去上述保护层的一部分，由此形成多个氧化物半导体岛状部，
上述多个氧化物半导体岛状部各自以不与2个以上的上述配线接触的方式配置。
8.根据权利要求1至7中的任一项所述的半导体装置的制造方法，
上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上。
9.一种半导体装置的制造方法，
上述半导体装置具备：基板；多个第1薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，各自包含设置在上述层间绝缘层上的上部导电部，
上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，
上述半导体装置的制造方法的特征在于，包含：
工序(A)，在上述基板上，形成上述多个第1薄膜晶体管的栅极电极；
工序(B)，形成覆盖上述栅极电极的栅极绝缘层；
工序(C)，在上述栅极绝缘层上，形成上述多个薄膜晶体管的氧化物半导体层；
工序(D)，形成上述多个薄膜晶体管的源极电极和漏极电极；
工序(E)，形成覆盖上述多个薄膜晶体管的上述层间绝缘层；
工序(F)，在上述层间绝缘层，形成位于上述有源区域与上述多个端子部之间的开口部；以及
工序(G)，在上述工序(F)之后，在上述层间绝缘层上形成上述上部导电部，
在上述工序(F)中，上述开口部以贯通到上述层间绝缘层的厚度方向上的中途的方式形成。
10.根据权利要求9所述的半导体装置的制造方法，
上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上，
在上述工序(F)中，上述开口部以贯通上述第2绝缘层并且贯通到上述第1绝缘层的厚度方向上的中途的方式形成。
11.根据权利要求10所述的半导体装置的制造方法，
在上述工序(G)中，形成从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
12.根据权利要求10所述的半导体装置的制造方法，
上述多个端子部各自包含下部导电部，上述下部导电部与上述栅极电极由同一导电膜形成，上述下部导电部在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，
在上述工序(A)中，与形成上述栅极电极一起，形成上述下部导电部和从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
13.根据权利要求9所述的半导体装置的制造方法，
上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上，
在上述工序(F)中，上述开口部以贯通到上述第2绝缘层的厚度方向上的中途的方式形成。
14.根据权利要求13所述的半导体装置的制造方法，
在上述工序(F)之后且在上述工序(G)之前，还包含将残存在上述开口部之下的上述第2绝缘层除去的工序(F’)。
15.根据权利要求13或14所述的半导体装置的制造方法，
在上述工序(G)中，形成从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
16.根据权利要求13或14所述的半导体装置的制造方法，
上述多个端子部各自包含下部导电部，上述下部导电部与上述栅极电极由同一导电膜形成，上述下部导电部在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，
在上述工序(A)中，与形成上述栅极电极一起，形成上述下部导电部和从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
17.根据权利要求8、10至16中的任一项所述的半导体装置的制造方法，
上述第1绝缘层由无机绝缘材料形成，
上述第2绝缘层由有机绝缘材料形成。
18.根据权利要求1至17中的任一项所述的半导体装置的制造方法，
上述半导体装置还具备多个第2薄膜晶体管，上述多个第2薄膜晶体管支撑于上述基板，各自包含结晶质硅半导体层。
19.根据权利要求18所述的半导体装置的制造方法，
在上述工序(A)之前还包含：
工序(I)，在上述基板上，形成上述多个第2薄膜晶体管的上述结晶质硅半导体层；以及
工序(J)，形成覆盖上述结晶质硅半导体层的另外的栅极绝缘层，
在上述工序(A)中，在上述另外的栅极绝缘层上形成上述多个第2薄膜晶体管的栅极电极，上述多个第2薄膜晶体管的上述栅极电极与上述多个第1薄膜晶体管的上述栅极电极由同一导电膜形成。
20.根据权利要求1至19中的任一项所述的半导体装置的制造方法，
上述多个第1薄膜晶体管各自具有沟道蚀刻结构。
21.根据权利要求1至20中的任一项所述的半导体装置的制造方法，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
22.根据权利要求21所述的半导体装置的制造方法，
上述氧化物半导体层包含结晶质部分。
23.一种半导体装置，具备：
基板；
多个第1薄膜晶体管，其支撑于上述基板；
层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及
多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，
上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，
上述半导体装置的特征在于，
上述多个第1薄膜晶体管各自具有：
栅极电极，其设置在上述基板上；
栅极绝缘层，其覆盖上述栅极电极；
氧化物半导体层，其设置在上述栅极绝缘层上；以及
源极电极和漏极电极，其与上述氧化物半导体层电连接，
上述层间绝缘层具有形成在上述有源区域与上述多个端子部之间并且贯通上述层间绝缘层的开口部，
上述半导体装置还具备在上述栅极绝缘层的位于上述有源区域与上述多个端子部之间的区域上与上述氧化物半导体层由同一氧化物半导体膜形成的保护层，
上述开口部以至少一部分与上述保护层重叠的方式形成。
24.根据权利要求23所述的半导体装置，
上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上。
25.一种半导体装置，具备：
基板；
多个第1薄膜晶体管，其支撑于上述基板；
层间绝缘层，其覆盖上述多个第1薄膜晶体管；以及
多个端子部，其将上述多个第1薄膜晶体管与对应的外部配线电连接，
上述半导体装置具有：有源区域，其设置有上述多个第1薄膜晶体管；以及周边区域，其位于上述有源区域的周边，设置有上述多个端子部，
上述半导体装置的特征在于，
上述多个第1薄膜晶体管各自具有：
栅极电极，其设置在上述基板上；
栅极绝缘层，其覆盖上述栅极电极；
氧化物半导体层，其设置在上述栅极绝缘层上；以及
源极电极和漏极电极，其与上述氧化物半导体层电连接，
上述层间绝缘层具有形成在上述有源区域与上述多个端子部之间并且贯通到上述层间绝缘层的厚度方向上的中途的开口部。
26.根据权利要求25所述的半导体装置，
上述层间绝缘层包含：第1绝缘层，其以覆盖上述源极电极和上述漏极电极的方式设置；以及第2绝缘层，其设置在上述第1绝缘层上，
上述开口部以贯通上述第2绝缘层并且贯通到上述第1绝缘层的厚度方向上的中途的方式形成。
27.根据权利要求24或26所述的半导体装置，
上述第1绝缘层由无机绝缘材料形成，
上述第2绝缘层由有机绝缘材料形成。
28.根据权利要求23至27中的任一项所述的半导体装置，
上述多个端子部各自包含设置在上述层间绝缘层上的上部导电部，
上述半导体装置还具备从上述上部导电部延伸设置并且经由上述开口部延伸到上述有源区域侧的配线。
29.根据权利要求23至27中的任一项所述的半导体装置，
上述多个端子部各自包含：上部导电部，其设置在上述层间绝缘层上；以及下部导电部，其与上述栅极电极由同一导电膜形成，并且在形成于上述栅极绝缘层和上述层间绝缘层的接触孔中与上述上部导电部电连接，
上述半导体装置还具备从上述下部导电部延伸设置并且在上述开口部之下经过而延伸到上述有源区域侧的配线。
30.根据权利要求23至29中的任一项所述的半导体装置，
还具备多个第2薄膜晶体管，上述多个第2薄膜晶体管支撑于上述基板，各自包含结晶质硅半导体层。
31.根据权利要求23至30中的任一项所述的半导体装置，
上述多个第1薄膜晶体管各自具有沟道蚀刻结构。
32.根据权利要求23至31中的任一项所述的半导体装置，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
33.根据权利要求32所述的半导体装置，
上述氧化物半导体层包含结晶质部分。
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