KR20160085402A - 박막 트랜지스터 기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 기판 및 이의 제조방법을 제공한다. 박막 트랜지스터는 기판, 기판 상에 배치된 제1 게이트 전극, 제1 게이트 전극 상에 배치된 제1 절연막, 제1 절연막 상에 배치되고 제1 게이트 전극에 중첩되도록 배치되는 반도체층, 반도체층 상에 적어도 일부가 중첩되게 배치되며, 상호 이격된 소스 전극과 드레인 전극, 소스 전극 및 드레인 전극 상에 배치된 제2 절연막, 제2 절연막 상에 제1 게이트 전극과 부분적으로 중첩되도록 배치된 제2 게이트 전극, 제2 게이트 전극 상에 배치된 제3 절연막, 제1 절연막에 형성되고, 제1 게이트 전극의 일부를 노출시키는 제1 홀, 제2 절연막에 형성되고, 제1 홀과 연결된 제2 홀, 제3 절연막에 형성되고, 제2 홀과 연결되며, 제2 게이트 전극을 부분적으로 노출하는 제3 홀 및 제3 절연막 상에 형성되고, 제1 홀, 제2 홀 및 제3 홀에 의해 정의된 콘택 영역을 충진하여 제1 게이트 전극과 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 포함한다.

Description

박막 트랜지스터 기판 및 이의 제조방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor: TFT)는 액정 디스플레이 장치(Liquid Display Device: LCD) 또는 유기 발광 장치(Organic Light Emitting Device: OLED) 등과 같은 디스플레이 장치에서 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동소자로서 이용된다.
디스플레이 장치에 사용되는 박막 트랜지스터는 크기가 감소하면서 하나의 채널효과에 의하여 문턱전압의 변화가 증가하고 차단전류의 증가로 인한 문턱전압 이하 전류특성의 저하 등 여러 가지 효과 때문에 개선의 필요성을 느끼고 있다.
이러한 문제를 개선하기 위하여 개발되고 있는 것이 더블 게이트 박막 트랜지스터이다. 구체적으로 더블 게이트 박막트랜지스터는 반도체층을 사이에 두고 상하에 게이트 전극을 가지는 구성의 트랜지스터로써 온 전류를 늘릴 수 있고 또는, 문턱전압 값을 제어하여 오프 전류를 저감할 수 있는 것으로 알려져 있다.
본 발명이 해결하고자 하는 과제는, 온 전류의 마진 추가확보가 가능하고, 문턱전압의 변동폭이 감소된 박막 트랜지스터 기판 및 이의 제조방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판, 상기 기판 상에 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 제1 절연막, 상기 제1 절연막 상에 배치되고 상기 제1 게이트 전극에 중첩되도록 배치되는 반도체층, 상기 반도체층 상에 적어도 일부가 중첩되게 배치되며, 상호 이격된 소스 전극과 드레인 전극, 상기 소스 전극, 및 상기 드레인 전극 상에 배치된 제2 절연막, 상기 제2 절연막 상에 상기 제1 게이트 전극과 부분적으로 중첩되도록 배치된 제2 게이트 전극, 상기 제2 게이트 전극 상에 배치된 제3 절연막, 상기 제1 절연막에 형성되고, 상기 제1 게이트 전극의 일부를 노출시키는 제1 홀, 상기 제2 절연막에 형성되고, 상기 제1 홀과 연결된 제2 홀, 상기 제3 절연막에 형성되고, 상기 제2 홀과 연결되며, 상기 제2 게이트 전극을 부분적으로 노출하는 제3 홀 및 상기 제3 절연막 상에 형성되고, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀에 의해 정의된 콘택 영역을 충진하여 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 포함한다.
상기 제2 절연막과 제3 절연막 사이에 유기막을 더 포함하되, 상기 유기막은 상기 제1 게이트 전극이 형성된 영역 상에는 배치되지 않을 수 있다.
상기 제2 절연막 상에 상기 제2 게이트 전극이 배치되고, 상기 유기막 상에는 공통 전극이 배치되되, 상기 공통 전극과 상기 제2 게이트 전극은 동일한 물질로 형성될 수 있다.
상기 소스 전극은 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 소스 전극에 이격된 제2 소스 전극을 가지며, 상기 드레인 전극은 상기 제1 소스 전극과 상기 제2 소스 전극 사이에 배치될 수 있다.
상기 드레인 전극 상에는 화소 전극이 배치되고, 상기 소스 전극 상에는 상기 제1 소스 전극과 제2 소스 전극을 연결시키는 브릿지 전극이 배치될 수 있다.
상기 화소 전극, 상기 연결 전극, 상기 브릿지 전극은 동일한 물질로 형성될 수 있다.
상기 드레인 전극 및 상기 반도체층으로 일부가 노출된 상기 제1 절연막의 영역과 상기 제1 홀 사이의 이격 공간에 배치되는 제2 게이트 절연영역을 포함할 수 있다.
상기 제2 게이트 절연영역에는 상기 제2 절연막이 배치되고, 상기 제2 절연막은 상기 반도체층과 상기 연결 전극 사이를 절연할 수 있다.
상기 제3 절연막 상에 배치되는 상기 제 3홀은 상기 제2 홀보다 크게 형성되어 상기 제2 게이트 전극의 일부를 노출시킬 될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극이 형성된 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 상기 제1 게이트 전극의 일부를 노출시키는 제1 홀을 형성하는 단계, 상기 제1 홀이 형성된 상기 제1 절연막 상에 상기 제1 게이트 전극에 적어도 일부가 중첩되는 반도체층을 형성하는 단계, 상기 반도체층 상에 적어도 일부가 중첩되도록 배치되며, 상호 이격된 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계, 상기 제2 절연막 상에 상기 제1 게이트 전극과 부분적으로 중첩되도록 배치되는 제2 게이트 전극을 형성하는 단계, 상기 제2 게이트 전극이 형성된 기판 전면에 제3 절연막을 형성하는 단계, 상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계 및 상기 제3 절연막 상에 형성되고, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀에 의해 정의된 콘택 영역을 충진하여 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 포함한다.
상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계 이후에, 상기 제2 절연막 상에 유기막을 형성하는 단계, 상기 제1 게이트 전극이 형성된 영역 상의 상기 유기막을 식각시키는 단계를 더 포함할 수 있다.
상기 제1 게이트 전극이 형성된 영역 상의 상기 유기막을 식각시키는 단계 이후에, 상기 제2 절연막 상에 상기 제2 게이트 전극을 형성할 때, 상기 유기막 상에는 공통 전극을 형성하는 단계를 포함하되, 상기 공통 전극과 상기 제2 게이트 전극은 하나의 마스크로 동시에 형성하는 단계일 수 있다.
상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계는, 상기 제2, 3 절연막을 동시에 식각하는 단계로서, 상기 소스 전극 상에 형성되는 브릿지 홀과, 상기 드레인 전극 상에 형성되는 콘택홀을 동시에 형성하는 단계일 수 있다.
상기 콘택 영역과 동시에 형성되는 상기 브릿지 홀을 형성한 이후에, 상기 소스 전극에 형성되는 상기 브릿지 홀은 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 소스 전극에 이격된 제2 소스 전극에 각각 형성되고, 상기 브릿지 홀 상에 상기 제1 소스 전극과 상기 제2 소스 전극을 연결하는 브릿지 전극을 형성하는 단계를 포함하되, 상기 브릿지 전극을 형성하는 단계는 상기 연결 전극을 형성하는 마스크를 사용하여 동시에 형성하는 단계일 수 있다.
상기 콘택 영역과 동시에 형성되는 상기 콘택홀을 형성한 이후에, 상기 콘택홀 상에 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계를 포함하되, 상기 화소 전극을 형성하는 단계는 상기 연결 전극을 형성하는 마스크를 사용하여 동시에 형성하는 단계일 수 있다.
상기 콘택 영역, 상기 브릿지 홀 및 상기 콘택홀 각각에 형성되는 전극은 동일한 물질로 형성될 수 있다.
상기 제1 홀이 형성된 상기 제1 절연막 상에 상기 제1 게이트 전극에 적어도 일부가 중첩되는 반도체층을 형성하는 단계에 있어서, 상기 반도체층의 패턴을 형성하기 위해 반도체 물질층을 식각하는 단계에서 상기 제1 홀에 대응되는 위치에 배치된 반도체 물질층을 더 식각하여 반도체층 홀을 더 형성하되, 상기 반도체층 홀은 상기 제1 절연막의 일부 표면을 노출시키고 상기 제1 홀 사이의 이격 공간에 배치되는 제2 게이트 절연영역을 형성하는 단계일 수 있다.
상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계는, 상기 제2 게이트 절연영역 상에 상기 연결 전극과 상기 반도체층을 절연하는 상기 제2 절연막을 배치시키는 단계일 수 있다.
상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계는, 상기 제3 절연막 상에 배치되는 상기 제 3홀은 상기 제2 홀보다 크게 형성시켜 상기 제2 게이트 전극의 일부를 노출시키는 단계일 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극이 형성된 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 반도체 물질층, 금속층을 적층시키는 단계, 상기 반도체 물질층, 금속층을 동시에 식각시켜 반도체층, 상호 이격된 소스 전극, 드레인 전극 전극을 동일한 패턴으로 형성하는 단계, 상기 반도체층, 상기 소스 전극 및 드레인 전극에서 소정 간격된 영역의 상기 제1 절연막을 일부 식각하여 상기 제1 홀을 형성하는 단계, 상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계, 상기 제2 절연막 상에 상기 제1 게이트 전극과 부분적으로 중첩되도록 배치되는 제2 게이트 전극을 형성하는 단계, 상기 제2 게이트 전극이 형성된 기판 전면에 제3 절연막을 형성하는 단계, 상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계 및 상기 제3 절연막 상에 형성되고, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀에 의해 정의된 콘택 영역을 충진하여 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
온 전류 마진을 확보할 수 있고, 문턱 전압의 변동폭을 감소시킨 박막 트랜지스터 기판 및 이를 제조하기 위한 박막 트랜지스터 기판 및 이의 제조방법을 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I' 및 II-II'에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 채널 형성을 도시한 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 5는 도 4의 IV-IV' 및 V-V'에 따른 단면도이다.
도 6 내지 도 15는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 16 내지 도 23은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1의 I-I' 및 II-II'에 따른 단면도이고, 도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 채널 형성을 도시한 개략적인 단면도이다.
여기서 구조의 용이한 설명을 위해 박막 트랜지스터(TR)가 형성되는 동일 영역에서의 서로 다른 단면을 도시한 것으로 브릿지 전극이 형성되는 영역과, 제1 게이트 전극과 제2 게이트 전극이 콘택되는 영역으로 나누어 설명하기로 한다.
도 1 내지 도 3을 참조하면, 박막 트랜지스터 기판(100) 상에는 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동 소자로서의 기능을 수행하는 박막 트랜지스터(TR)가 형성되어 있다.
기판 상에 배치되는 제1 게이트 전극(110), 제1 게이트 전극(110)을 포함하는 기판 전면에 배치된 절연막으로서, 제1 게이트 전극(110)의 일부를 노출시키는 제1 홀(H1)을 구비하는 제1 절연막(120), 제1 절연막(120) 상에 배치되고 제1 게이트 전극(110)에 중첩되도록 배치되는 반도체층(130), 반도체층(130)에 적어도 일부가 중첩되게 배치되며, 소스 전극(143) 및 소스 전극(143)에 이격된 드레인 전극(145), 소스 전극(143), 드레인 전극(145)이 형성된 기판 전면에 배치된 보호막으로서, 제1 홀(H1)에 대응되는 위치에 배치되어 제1 홀(H1)과 연결된 제2 홀(H2)을 구비하는 제2 절연막(150), 제2 절연막(150) 상에 배치되고, 제1 게이트 전극(110)과 중첩되는 영역에 배치되는 제2 게이트 전극(170), 제2 게이트 전극(170) 상에 배치된 보호막으로서, 제2 홀(H2)에 대응되는 위치에 배치되어 제2 홀(H2)과 연결되며, 제2 홀(H2)보다 크게 형성되어 제2 게이트 전극(170)의 일부를 노출시키는 제3 홀(H3)을 구비하는 제3 절연막(180) 및 제1 홀(H1), 제2 홀(H2) 및 제3 홀(H3)로 이루어진 콘택 영역(H) 내에 배치되고, 제1 게이트 전극(110)과 제2 게이트 전극(170)을 연결시키는 연결 전극(190)을 포함한다.
박막 트랜지스터(TR)는 기판(105), 기판(105) 상에 배치되는 제1 게이트 전극(110), 제1 게이트 전극(110)이 형성된 기판 전면(whole surface)에 배치되는 제1 절연막(120), 제1 절연막(120) 상에 배치되는 반도체층(130), 반도체층(130)에 일부 중첩되게 배치되는 소스 전극(143) 및 드레인 전극(145), 소스 전극(143) 및 드레인 전극(145)이 형성된 기판 전면(whole surface)에 배치되는 제2 절연막(150), 제3 절연막(180) 및 제2, 3 절연막(150, 180)에 관통 형성된 브릿지 홀(BC)을 통해 이격된 소스 전극(143) 간을 연결하는 브릿지 전극(193)을 포함한다.
또한, 박막 트랜지스터(TR)는 기판(105) 상에 배치되는 제1 게이트 전극(110), 제1 게이트 전극(110)이 형성된 기판 전면(whole surface)에 배치되고, 제1 게이트 전극(110)의 일부를 노출시키는 제1 홀(H1)을 구비하는 제1 절연막(120), 제1 절연막(120) 상에 배치되는 반도체층(130), 반도체층(130)에 일부 중첩되게 배치되는 드레인 전극(145), 드레인 전극(145) 상에 배치되는 제2 절연막(150), 제2 절연막(150) 상에 배치되는 제2 게이트 전극(170), 제2 게이트 전극(170) 상에 배치되는 제2 절연막(180) 및 제2, 3 절연막(150, 180)을 식각시켜 각각 형성되는 제2 홀(H2) 및 제3 홀(H3), 제1, 2, 3 홀(H1, H2, H3)에 배치되는 연결 전극(190)을 포함한다.
먼저, 기판(105) 상에 배치되는 제1 게이트 전극(110)은 박막 트랜지스터 기판(100)의 박막 트랜지스터(TR)가 배치되는 영역에 게이트 라인(113)과 연결되어 배치되고, 돌출 형상, 판 형상 등으로 형성할 수 있다. 도 1에서는 개략적으로 도시하였으나 게이트 라인(113)의 끝 단에는 게이트 패드 영역(117)이 배치되어 게이트 전극(115) 및 제1 게이트 전극(110)에 게이트 신호를 입력할 수 있다.
제1 게이트 전극(110)을 포함한 기판(105) 전면(Whole surface)에 산화 실리콘 또는 질화 실리콘 등으로 형성되는 제1 절연막(120)이 배치된다. 여기서 제1 게이트 전극(110)의 콘택 영역(H)에 제1 절연막(120)을 식각하여 제1 게이트 전극(110)의 일부를 노출시키는 제1 홀(H1)이 배치될 수 있다.
제1 절연막(120) 상에 반도체층(130)이 배치될 수 있다. 반도체층(130)은 수소화 비정질 실리콘(hydrogenated amorphous silicon), 다결정 실리콘 또는, 산화 아연(ZnO) 등을 포함하는 산화물 계열의 산화물 반도체 등으로 형성할 수 있다. 상기한 반도체층(130)은 제1, 2 소스전극(143a, 143b)과 드레인 전극(145)을 포함하는 영역에 배치될 수 있다.
반도체층(130)은 콘택 영역(H)을 덮도록 배치될 수 있고, 콘택 영역(H)까지 미치지 않도록 배치시킬 수도 있다.
반도체층(130)은 콘택 영역(H)을 덮도록 배치시킬 경우, 제1 홀(H1)에 대응되는 위치에 반도체층(130)을 관통시켜 제1 게이트 전극(110)을 노출시킬 수 있다.
여기서 반도체층(130)을 관통시키는 홀을 형성할 경우, 상기 홀은 제1 홀(H1)과 소정간격 이격시켜 제1 절연막(120)의 일부를 노출시킬 수 있다. 제1 홀(H1)에 인접한 제1 절연막(120)의 일부를 노출시켜 반도체층(130)이 제1 홀(H1)에 이격되도록 배치시킬 수 있다. 여기서 도면에 도시된 바와 같이, 반도체층(130)이 일부 제거되어 제1 절연막(120)의 상부 표면이 노출된 영역을 제2 게이트 절연영역(I)으로 명칭한다.
제1 절연막(120)의 상부 표면이 노출된 영역인 제2 게이트 절연영역(I) 상에는 노출된 상기 제1 절연막(120)의 표면 일부, 반도체층(130)의 측부, 소스 전극(143) 및 드레인 전극(145)의 측부 및 상부를 덮도록 제2 절연막(150)이 배치될 수 있다.
그리고 반도체층(130)은 콘택 영역(H)을 덮도록 배치시킬 경우, 반도체층(130)에 관통시킨 상기 홀을 형성하면서 반도체층(130)은 반도체층(130)의 패턴의 형상에 따라 단면으로 보기에 일부가 플로팅된 반도체층(130) 패턴이 남아 있을 수 있다. 경우에 따라서 반도체층(130)의 설계된 형상에 따라 상기와 같은 플로팅 패턴은 존재하지 않을 수도 있으나, 도면에서는 플로팅 반도체층(130) 패턴이 남아 있는 것으로 도시하였다.
한편, 도면에 도시되지 않았으나, 반도체층(130)의 상에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등의 물질로 만들어진 오믹 콘택층이 배치될 수 있다.
반도체층(130)에 중첩되게 위치하는 드레인 전극(145)이 배치될 수 있다. 드레인 전극(145)은 반도체층(130)에 적어도 일부가 중첩되게 배치되며, 드레인 전극(145) 상에는 화소 전극(195)과 연결되는 콘택홀(CH)이 배치될 수 있다.
그리고 반도체층(130)이 형성된 기판(105) 상에 데이터 라인(147)과 데이터 라인(147)에서 분지된 제1 소스 전극(143a), 제1 소스 전극(143a)과 소정 간격 이격된 제2 소스 전극(143b)이 배치될 수 있다. 그리고 드레인 전극(145)은 제1 소스 전극(143a)과 제2 소스 전극(143b) 사이에 배치될 수 있다. 이하, 제1 소스 전극(143a) 및 제2 소스 전극(143b)을 함께 지시할 때에는 소스 전극(143)으로 명칭하기로 한다.
그리고, 제1, 2 소스 전극(143a, 143b) 및 드레인 전극(145)은 상기 오믹 콘택층 상에 배치될 수 있다.
여기서, 박막 트랜지스터(TR)는 게이트 전극(115)과, 드레인 전극(145)과, 소스 전극(143)을 포함하는 적어도 3개의 단자를 가지는 소자이다. 박막 트랜지스터(TR)는 드레인 전극(145)과 소스 전극(143)의 사이에 반도체층(130)에 형성되는 채널 영역을 가지고 있고, 드레인 전극(145)과 상기 채널 영역과 소스 전극(143)를 통하여 전류를 흘릴 수 있는 것이다.
박막 트랜지스터(TR)의 관점에서는 소스 전극(143)와 드레인 전극(145)은 박막 트랜지스터(TR)의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스 전극(143) 또는 드레인 전극(145) 인지를 한정하는 것이 곤란할 수 있다. 그래서, 용이한 설명을 위해서 소스 전극(143)으로서 기능하는 부분, 및 드레인 전극(145)으로서 기능하는 부분을 명확히 구분하나, 상기에 설명된 소스 전극(143)과 드레인 전극(145)은 반듯이 구조와 동작 조건으로 나누어 한정하는 것은 아니다.
상기와 같이 소스 전극(143), 드레인 전극(145)이 배치된 기판(105) 상에 제2 절연막(150), 유기막(160), 제3 절연막(180)이 순차적으로 배치될 수 있다.
제2 절연막(150)은 질화 규소(SiNx) 또는 산화 규소(SiOx)로 이루어진 무기물로 형성할 수 있다. 제2 절연막(150)은 제2 게이트 절연영역(I) 상에 배치될 수 있다. 즉, 제1 절연막(120)이 노출된 상부면은 제2 절연막(150)에 접촉될 수 있고, 반도체층(130)의 측부면 또한 제2 절연막(150)에 접촉될 수 있다. 따라서 제2 절연막(150)은 반도체층(130)과 연결 전극(190)을 절연하고, 제2 게이트 전극(170)과 소스 전극(143), 드레인 전극(145) 간에도 절연을 할 수 있다.
그리고, 제2 절연막(150)에는 제1 홀(H1)에 대응되는 위치에 제2 절연막(150)이 구비하는 제2 홀(H2)이 배치될 수 있다. 제2 홀(H2)에 배치되는 연결 전극(190)과 반도체층(130)의 측면부에 제2 절연막(150)이 배치되어 제1 절연막(120)과 동일한 역할을 할 수 있다.
따라서 제1 게이트 전극(110)에 연결되는 연결 전극(190) 및 제2 게이트 전극(170)은 제2 절연막(150)을 통해 반도체층(130)에 다른 채널을 형성할 수 있다. 다시 말해, 제1 게이트 전극(110)과 제1 절연막(120)으로 반도체층(130)에 채널을 형성할 수 있고, 그 이외에 제2 게이트 전극(170)과 제2 절연막(150)으로 형성되는 다른 채널을 반도체층(130)에 형성할 수 있다.
제2 절연막(150) 상에는 유기막(160)이 배치될 수 있다. 유기막(160)은 제1 게이트 전극(110)이 형성된 영역 상에서는 배치되지 않을 수 있다. 유기막(160)은 화소 전극(195)이 배치되는 콘택홀(CH)을 형성할 때 제1 게이트 전극(110)이 형성된 영역 상의 유기막(160)을 식각함으로써 추가적인 마스크 공정 없이도 유기막(160)의 오픈 공정이 가능하다. 그리고 유기막(160) 상에 공통 전극(175)이 배치될 수 있다.
이와 같이, 제2 절연막(150) 상에 유기막(160)을 형성하는 공정은 유기막(160)의 우수한 평탄화 특성을 살리면서도 노출된 반도체층(130) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있어 본 실시예에 따른 박막 트랜지스터를 포함하는 표시 장치의 개구율을 향상시킬 수 있다.
제2 절연막(150) 상에는 제3 절연막(180)이 배치될 수 있다. 제2 절연막(150)과 제3 절연막(180) 사이에 제2 게이트 전극(170)이 배치될 수 있다. 여기서 제2 게이트 전극(170)은 제1 게이트 전극(110)에 대응되는 위치에 제1 게이트 전극(110)의 일부를 덮으며, 콘택 영역(H)의 일부에 중첩되도록 배치될 수 있다.
제2 게이트 전극(170)은 반도체층(130)을 덮도록 배치되고, 소스 전극(143), 드레인 전극(145)의 일부에 중첩되도록 배치될 수 있다. 제2 게이트 전극(170)과 공통 전극(175)은 동일한 재료로 하나의 마스크를 사용하여 동시에 형성이 가능하고, 제2 게이트 전극(170)은 제2 절연막(150) 상에 배치될 수 있고, 공통 전극(175)은 유기막(160) 상에 배치될 수 있다.
여기서 제1 절연막(120) 상에 배치되는 제1 홀(H1) 및 제2 절연막(150) 상에 배치된 제2 홀(H2)에 대응되는 위치에 제3 절연막(180)에 배치되는 제3 홀(H3)이 배치될 수 있다.
이와 같이, 제1 절연막(120)을 제거하여 형성된 제1 홀(H1), 제2 절연막(150)을 제거하여 형성된 제2 홀(H2), 제3 절연막(180)을 제거하여 형성된 제3 홀(H3)을 포함하는 콘택 영역(H)을 형성할 수 있다. 상기한 콘택 영역(H)은 제1 게이트 전극(110)의 일부를 노출시킬 수 있다.
여기서 제2 게이트 절연영역(I)은 반도체층(130)을 패터닝시킬 때 제1 홀(H1)에 이격시켜 제1 절연막(120)의 일부를 노출시키도록 형성할 수 있다. 따라서 제2 홀(H2)로 인해 노출된 제1 절연막(120) 즉, 제2 게이트 절연영역(I)에는 제2 절연막(150)이 배치되어 연결 전극(190)과 반도체층(130), 드레인 전극(145) 간에 절연시킬 수 있다.
그리고 제3 홀(H3)은 제2 홀(H2)보다 크게 형성하여 제2 절연막(150) 상에 배치되는 제2 게이트 전극(170)을 일부 노출시킬 수 있다. 그리고 콘택 영역(H) 상에는 연결 전극(190)이 배치되어 제2 게이트 전극(170)과 제1 게이트 전극(110)이 연결될 수 있다. 따라서 제2 게이트 전극(170)은 콘택 영역(H)에 배치되는 연결 전극(190)을 통해 제1 게이트 전극(110)과 연결될 수 있다.
한편, 제1, 2 소스 전극(143a, 143b) 상에 브릿지 홀(BC)이 각각 배치되고, 브릿지 홀(BC)에 브릿지 전극(193)을 배치시켜 이격된 제1 소스 전극(143a) 제2 소스 전극(143b)을 연결할 수 있다. 제2 소스 전극(143b)은 제1 소스 전극(143a)을 통해 데이터 라인(147)과 연결될 수 있다. 여기서 브릿지 홀(BC)은 제2 절연막(150) 및 제3 절연막(180)을 관통시켜 형성할 수 있다. 도시하지 않았지만, 브릿지 홀(BC)은 선택적으로 반도체층(130)에 중첩되게 배치할 수도 있다.
그리고 드레인 전극(145) 상에는 콘택홀(CH)이 배치될 수 있다. 콘택홀(CH)에는 화소 전극(195)이 배치될 수 있다. 콘택홀(BC)에 배치되는 화소 전극(195)은 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 포함하는 투명 전도성 산화막(Trasparent Conductance Oxide; TCO) 등으로 형성될 수 있다.
상기한 브릿지 홀(BC)에 배치되는 브릿지 전극(193), 콘택 영역(H)에 배치되는 연결 전극(190)은 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 포함하는 투명 전도성 산화막(Trasparent Conductance Oxide; TCO)으로 또는, 알루미늄 등의 금속성 도전체로 형성될 수 있다. 여기서 브릿지 전극(193), 연결 전극(190)이 화소 전극(195)과 동일한 물질로 형성될 경우 제조 공정이 용한 장점이 있다.
도 3을 참조하면, 제2 절연막(150) 상에 제2 게이트 전극(170)을 형성하여 듀얼 게이트 트랜지스터를 형성함으로써 제1 절연막(120)과 반도체층(130) 사이의 계면에서 제1 채널 영역(A)이 형성되고, 반도체층(130)과 제2 절연막(150) 사이의 계면에서 제2 채널 영역(B)이 형성되어 소스 전극(143)에서 드레인 전극(145)으로 전자들이 이동할 수 있는 두 개의 채널 영역을 형성할 수 있다.
이에 따라 박막 트랜지스터(TR)의 W/L를 증가시키지 않고도 동일 면적에서 2배의 전류량을 얻을 수 있다. 따라서, 게이트 구동 회로의 집적도 및 구동 능력을 증가시킬 수 있다. 또한, 기존 박막 트랜지스터 공정 중에서 화소 전극(195) 및 공통 전극(175) 형성시 단순히 마스크만을 변경하여 제2 게이트 전극(170)과 제1 게이트 전극(110)을 연결하는 연결 전극(190)을 형성할 수 있어 별도의 공정을 추가하지 않아도 된다.
따라서, 박막 트랜지스터(TR)은 제2 게이트 전극(170)에 의해 문턱 전압을 효과적으로 제어하는 것이 가능하게 된다. 따라서, 노멀리 오프 상태가 되기 쉽게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 온 전류를 효과적으로 크게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 오프 전류를 효과적으로 작게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 온 오프비를 크게 할 수 있다.
게다가, 본 실시예에 따른 박막 트랜지스터(TR) 및 이를 포함하는 표시 장치는 선명한 화면을 표시할 수 있다. 또는, 유기막(160)을 평탄화막으로서도 기능시킴으로써 개구율을 향상시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이고, 도 5는 도 4의 IV-IV' 및 V-V'에 따른 단면도이다.
여기서 도 4 및 도 5는 도 1 내지 도 3을 인용하여 설명하며 중복되는 엘리멘트는 간략히 설명하거나 생략하기로 한다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(100-4)은 일 실시예에 따른 박막 트랜지스터 기판(100)과 다른 점은 반도체층(130-4)과 소스 전극(143), 드레인 전극(145) 및 데이터 라인(147)을 동시에 패터닝시켜 형성할 수 있다. 환언하면, 소스 전극(143), 드레인 전극(145) 및 데이터 라인(147) 하부에 반도체층(130-4)이 동일한 형상으로 배치될 수 있다.
이에 따라, 다른 실시예에 따른 박막 트랜지스터 기판(100-4)은 제1 게이트 전극(110) 상에 제1 절연막(120)이 배치되고, 제1 절연막(120)에는 제1 게이트 전극(110)의 일부를 노출시키는 제1 홀(H1)이 콘택 영역(H) 상에 배치될 수 있다.
그리고 제1 절연막(120) 상에는 반도체층(130-4)과 소스 전극(143), 드레인 전극(145)이 동일한 패턴으로 배치될 수 있다. 여기서 드레인 전극(145)은 일 실시예의 박막 트랜지스터(100)와 다르게 플로팅된 반도체층(130)이 존재하지 않도록 설계할 수 있다.
여기서 반도체층(130) 및 드레인 전극(145)을 동시에 형성하면서 제1 절연막(120)의 일부를 노출시켜 제2 게이트 절연영역(I)을 형성할 수 있다.
소스 전극(143), 드레인 전극(145)이 배치된 기판(105) 상에 제2 절연막(150)이 배치될 수 있다. 제2 절연막(150) 상에 유기막(160)을 배치할 수 있다. 여기서 제1 게이트 전극(110)이 형성된 영역 상에는 유기막(160)이 배치되지 않을 수 있다. 따라서 제1 게이트 전극(110)이 형성된 영역 상에는 제2 절연막(150) 상에 제2 게이트 전극(170) 및 제3 절연막(180)이 배치될 수 있다.
유기막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성할 수 있다. 또는 유기막(160)은 컬러 필터로 형성할 수도 있다.
이와 같이, 제2 절연막(150) 상에 유기막(160)의 형성을 통해 유기막(160)의 우수한 평탄화 특성을 살리면서도 노출된 반도체층(130) 부분을 보호하기 위하여 무기막인 제2 절연막(150)과 제2 절연막(150) 상부 유기막의 이중막 구조로 형성할 수 있다. 따라서 제2 게이트 절연영역(I)에는 무기막인 제2 절연막(150)이 배치될 수 있다.
제2 게이트 전극(170)은 제1 게이트 전극(110)에 대응되는 위치에 제1 게이트 전극(110)의 일부를 덮으며, 콘택 영역(H)의 일부에 중첩되도록 배치될 수 있다. 제2 게이트 전극(170)은 반도체층(130)을 적어도 일부를 덮도록 배치되고, 소스 전극(143), 드레인 전극(145)의 일부에 중첩되도록 배치될 수 있다.
여기서 제1 절연막(120)을 식각하여 형성되는 제1 홀(H1) 및 제2 절연막(150)을 식각하여 형성된 제2 홀(H2)에 대응되는 위치에 제3 절연막(180)을 식각시킨 제3 홀(H3)이 배치될 수 있다.
이와 같이, 제1 절연막(120)을 제거하여 형성된 제1 홀(H1), 제2 절연막(150)을 제거하여 형성된 제2 홀(H2), 제3 절연막(180)을 제거하여 형성된 제3 홀(H3)을 포함하는 콘택 영역(H)을 형성할 수 있다. 상기한 콘택 영역(H)은 제1 게이트 전극(110)의 일부를 노출시킬 수 있다.
그리고 제3 홀(H3)은 제2 홀(H2)보다 크게 형성하여 제2 절연막(150) 상에 배치되는 제2 게이트 전극(170)을 일부 노출시킬 수 있다. 그리고 콘택 영역(H) 상에는 연결 전극(190)이 배치되어 제2 게이트 전극(170)과 제1 게이트 전극(110)이 연결될 수 있다. 따라서 제2 게이트 전극(170)은 콘택 영역(H)에 배치되는 연결 전극(190)을 통해 제1 게이트 전극(110)과 연결될 수 있다.
따라서, 본 실시예에 따른 박막 트랜지스터 기판(100-4) 상에 배치된 박막 트랜지스터(TR)는 서로 전기적으로 연결된 제1 게이트 전극(110)과 제2 게이트 전극(170)으로 이루어진 이중 게이트 구조로 형성될 수 있다.
상기한 박막 트랜지스터(TR)는 반도체층(130-4)의 하부 및 상부 각각에 형성되는 2개의 게이트 전극(110, 170)에 인가되는 전압에 의해 반도체층(130-4)의 하부 및 상부에 채널이 형성되기 때문에 온 전류(on current) 특성이 향상되고, 전압의 크기에 따라 문턱 전압을 원하는 레벨로 조절할 수 있다.
도 6 내지 도 15는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법을 도시한 단면도들이다. 여기서 도 1 내지 도 3를 인용하여 설명하며 중복되는 엘리멘트는 간략히 설명하기나 생략하기로 한다.
여기서 구조의 용이한 설명을 위해 박막 트랜지스터(TR)가 형성되는 동일 영역에서의 서로 다른 단면을 도시한 것으로 브릿지 전극이 형성되는 영역과, 제1 게이트 전극과 제2 게이트 전극이 콘택되는 영역으로 나누어 설명하기로 한다.
도 6에 도시된 바와 같이, 기판(105) 상의 게이트 라인(113)에서 분지된 제1 게이트 전극(110)을 형성한다. 제1 게이트 전극(110)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 제1 게이트 전극(110)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 제1 게이트 전극(110)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al) 계열 금속, 은(Ag) 계열 금속, 구리(Cu) 계열 금속 등으로 이루어진다.
이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴(Mo) 계열 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 제1 게이트 전극(110)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
이와 같이 제1 게이트 전극(110)을 형성하기 위해 금속물질을 기판(105) 상에 증착시키고 상기 금속물질을 포토마스크 공정 및 에칭 공정을 거쳐 패터닝된 제1 게이트 전극(110)을 형성할 수 있다.
도 7에 도시된 바와 같이, 제1 게이트 전극(110)을 포함한 기판(105) 전면(Whole surface)에 산화 실리콘 또는 질화 실리콘 등으로 형성되는 제1 절연막(120)을 형성한다.
여기서 게이트 라인(113)의 패드 영역은 추후에 게이트 신호를 입력시키기 위해 게이트 패드 영역(117)을 오픈시키는 공정을 실시할 수 있다. 상기와 같은 게이트 패드 영역을 오픈시키는 공정을 실시하면서, 제1 게이트 전극(110)의 콘택 영역(H)에 제1 절연막(120)을 일부 식각하여 제1 게이트 전극(110)의 일부를 노출시킨 제1 홀(H1)을 형성할 수 있다.
도 8에 도시된 바와 같이, 제1 홀(H1)이 형성된 제1 절연막(120) 상에 수소화 비정질 실리콘(hydrogenated amorphous silicon) 또는 다결정 실리콘 등으로 이루어진 반도체층(130)을 기판 전면(Whole surface)에 형성한다. 또는 반도체층(130)은 산화 아연(ZnO) 등을 포함하는 산화물 계열의 산화물 반도체로도 형성할 수 있다.
반도체층(130)은 예를 들어, 상기 비정질 실리콘 등으로 이루어진 반도체 물질층을 제1 절연막(120)이 형성된 기판(105) 전면(Whole surface)에 형성하고, 마스크 공정 및 에칭 공정를 실시하여 반도체층(130)의 패턴을 형성할 수 있다.
여기서 반도체층(130)은 아일랜드 패턴, 선형 패턴 등과 같이 다양한 형상을 가질 수 있으며, 도시된 바와 같이 제1 게이트 전극(110) 상에 아일랜드 패턴 형상으로 배치될 수 있다. 상기한 반도체층(130)은 제1, 2 소스 전극(143a, 143b)과 드레인 전극(145)을 포함하는 영역에 배치될 수 있다.
반도체층(130)은 콘택 영역(H)을 덮도록 배치될 수 있고, 콘택 영역(H)까지 미치지 않도록 배치시킬 수도 있다. 반도체층(130)은 콘택 영역(H)을 덮도록 배치시킬 경우, 제1 홀(H1)에 대응되는 위치에 반도체층(130)을 관통시켜 제1 게이트 전극(110)을 노출시킬 수 있다.
여기서 반도체층(130)을 관통시키는 반도체층 홀(SH)을 형성할 경우, 상기 반도체층 홀(SH)은 제1 홀(H1)보다 크게 형성할 수 있다.
따라서 반도체층(130)은 제1 홀(H1)과 소정간격 이격되어 반도체층(130) 하부에 배치된 제1 절연막(120)의 일부가 노출될 수 있다. 이와 같이, 반도체층(130)이 일부 제거되어 제1 절연막(120)의 상부 표면이 노출된 제2 게이트 절연영역(I)을 형성할 수 있다.
한편, 도면에 도시되지 않았으나, 반도체층(130)의 상에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등의 물질로 만들어진 오믹 콘택층이 배치될 수 있다.
그리고 반도체층 홀(SH)을 형성하면서 반도체층(130)은 반도체층(130)의 패턴의 형상에 따라 단면으로 일부가 플로팅된 반도체층(130) 패턴이 남아 있을 수 있다. 또는 반도체층(130)의 설계된 형상에 따라 상기와 같은 플로팅 패턴은 존재하지 않을 수도 있으며, 도면에서는 플로팅 반도체층 패턴이 남아 있는 것으로 도시하였다.
이와 같이, 반도체층(130)의 패턴을 형성하면서 제1 홀(H1)에 대응하는 위치에 반도체 물질층을 식각하여 제1 게이트 전극(110)의 일부를 노출시키는 반도체층 홀(SH)을 형성할 수 있다. 추후에 형성하는 브릿지 홀(BC)을 반도체층(130)과 중첩되게 배치시키는 경우, 반도체층 홀(SH)을 형성하면서 브릿지 홀(BC) 상에 배치된 반도체 물질층을 동시에 식각할 수도 있다.
여기서 반도체층 홀(SH)은 제1 홀(H1)보다 크게 형성할 수 있다. 이는 추후에 제1 절연막(120)과 반도체층(130) 사이에 형성된 제2 게이트 절연영역(I)에 형성되는 절연층들을 배치시키기 위함이다.
구체적으로, 제1 홀(H1)보다 반도체층 홀(SH)을 크게 형성하여 제1 홀(H1)에 인접한 제1 절연막(120)의 일부를 노출시켜 반도체층(130)이 콘택 영역(H)에 이격되도록 배치시킬 수 있다. 따라서 추후에 절연층들이 제2 게이트 절연영역(I)에 배치될 수 있다. 따라서 제2 게이트 절연영역(I)에 배치되는 절연층들은 추후에 제1 절연막(120)과 동일하게 반도체층(130)에 채널을 형성시키는 역할을 할 수 있다.
도 9에 도시된 바와 같이, 반도체층(130)이 형성된 기판(105) 상에 반도체층(130)에 중첩되게 배치되는 드레인 전극(145)을 형성한다. 그리고 그리고 반도체층(130)이 형성된 기판(105) 상에 데이터 라인(147)과 데이터 라인(147)에서 분지된 제1 소스 전극(143a), 제1 소스 전극(143a)과 소정 간격 이격된 제2 소스 전극(143b)이 배치되도록 형성할 수 있다. 그리고 드레인 전극(145)은 제1 소스 전극(143a)과 제2 소스 전극(143b) 사이에 배치되도록 형성할 수 있다.
데이터 라인(147)과 데이터 라인(147)에서 분지된 소스 전극(143), 소스 전극(143)과 소정 간격 이격된 드레인 전극(145)을 형성하기 위해 금속층을 증착시키고, 마스크 공정 등을 이용하여 마스크 패턴을 형성하고, 에칭 공정을 사용하여 데이터 라인(147), 소스 전극(143), 드레인 전극(145)의 패턴을 형성할 수 있다. 여기서, 소스 전극(143) 및 드레인 전극(145)의 일부는 상기 오믹 콘택층 상에 형성될 수 있다.
데이터 라인(147), 소스 전극(143), 드레인 전극(145)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등의 내화성 금속으로 형성될 수 있다. 데이터 라인(147), 소스 전극(143). 드레인 전극(145)은 내화성 금속 저저항 물질로 이루어진 다층막 구조를 가질 수도 있다. 예를 들어 데이터 라인(147), 소스 전극(143). 드레인 전극(145)은 크롬과 알루미늄막 또는 알루미늄과 몰리브덴막의 이중막 또는 몰리브덴막-알루미늄막-몰리브덴막의 삼중막으로 형성할 수 있다.
그리고 소스 전극(143) 및 드레인 전극(145)의 패턴을 형성하기 위해 금속층을 식각하면서 상기 금속층이 제거되면, 제1 홀(H1), 반도체층 홀(SH)에 의해 노출된 제1 게이트 전극(110)의 일부 표면이 노출될 수 있다.
도 10에 도시된 바와 같이, 드레인 전극(145)이 형성된 기판 전면(Whole surface)에 제2 절연막(150)을 형성하고, 제2 절연막(150) 상에 유기막(160)을 형성할 수 있다.
제2 절연막(150)은 질화 규소(SiNx) 또는 산화 규소(SiOx)로 이루어진 무기물로 형성할 수 있다. 제2 절연막(150)은 제2 게이트 절연영역(I) 상에도 배치될 수 있다.
다시 말해, 제2 절연막(150)은 제1 절연막(120)이 노출된 상부면에 접촉되고 또한, 반도체층(130)의 측부면에 접촉될 수 있다. 그리고 소스 전극(143), 드레인 전극(145) 등으로부터 노출된 반도체층(130) 상에 제2 절연막(150)이 형성될 수 있다. 따라서 노출된 반도체층(130)을 무기물인 제2 절연막(150)으로 보호할 수 있다.
그리고 유기막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성할 수 있다. 또는 유기막(160)은 컬러 필터로 형성할 수도 있다.
도 11에 도시된 바와 같이, 드레인 전극(145) 상에 콘택홀(CH)을 형성하면서 제1 게이트 전극(110)이 형성된 영역에 배치된 유기막(160)을 식각한다. 여기서 콘택홀(CH)은 드레인 전극(145)까지 노출되지 않고 제2 절연막(150)까지 오픈될 수 있다.
유기막(160)은 화소 전극(195)이 배치되는 콘택홀(CH)을 형성할 때 제1 게이트 전극(110)이 형성된 영역 상의 유기막(160)을 식각함으로 추가적인 마스크 공정 없이도 유기막(160)의 오픈공정이 가능하다.
이와 같이, 제2 절연막(150) 상에 유기막(160)을 형성하는 공정은 유기막(160)의 우수한 평탄화 특성을 살리면서도 노출된 반도체층(130) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있어 본 실시예에 따른 박막 트랜지스터를 포함하는 표시 장치의 개구율을 향상시킬 수 있다.
도 12에 도시된 바와 같이, 유기막(160)이 오픈되어 노출된 제2 절연막(150) 상에는 제2 게이트 전극(170)이 형성되고, 유기막(160) 상에는 공통 전극(175)이 형성될 수 있다.
제2 절연막(150) 상에 제2 게이트 전극(170)을 형성할 수 있다. 공통 전극(175)은 유기막(160) 상에 형성될 수 있다. 제2 게이트 전극(170)은 공통 전극(175)을 형성하면서 공통 전극(175)에 플로팅된 전극으로 형성할 수 있다.
제2 게이트 전극(170)은 반도체층(110)의 형상을 고려한 형상으로 형성할 수 있다. 제2 게이트 전극(170)은 제1 게이트 전극(110)에 대응되는 위치에 제1 게이트 전극(110)의 일부를 덮으며, 콘택 영역(H)의 일부에 중첩되도록 형성할 수 있다. 제2 게이트 전극(170)은 반도체층(130)을 덮도록 형성할 수 있고, 소스 전극(143), 드레인 전극(145)의 일부에 중첩되도록 형성할 수 있다.
한편, 공통 전극(175)은 기판(105) 전면(Whole surface)에 형성되며, 일부 라인 및 박막 트랜지스터(TR)가 형성되는 영역에는 공통 전극(175)이 형성되지 않을 수 있다.
제2 게이트 전극(170)은 공통 전극(175)을 동일 물질로 형성하는 경우, 예를 들면 ITO, IZO 등의 투명 전도성 산화물로 형성할 수 있다. 동일 물질로 형성하는 경우, 공통 전극(175) 및 제2 게이트 전극(170)의 패턴을 형성하기 위해 포토 마스크 공정, 에칭 공정을 거치면서 공통 전극(175) 및 제2 게이트 전극(170)을 형성할 수 있다.
제2 게이트 전극(170)은 공통 전극(175)으로 형성되는 물질과 동일한 금속으로 형성할 수도 있고, 서로 다른 금속으로도 형성할 수 있다. 동일 물질로 형성하는 경우 하나의 마스크로 동시에 형성하여 마스크 추가 없이 제2 게이트 전극(170)을 형성할 수 있다는 장점이 있다. 구체적으로 공통 전극(175) 및 제2 게이트 전극(170)을 동일 물질로 형성할 경우, 한번의 증착 공정 및 하나의 마스크로 사용하여 공통 전극(175) 및 제2 게이트 전극(170)을 함께 형성할 수 있어 공정이 단순해 질 수 있다.
공통 전극(175), 제2 게이트 전극(170)을 형성하는 금속은 서로 다른 물질로도 형성 가능하며, 투명 전도성 산화물뿐만 아니라 알루미늄 등을 포함하는 전도성 금속으로 형성할 수 있다. 공통 전극(175), 제2 게이트 전극(170)은 전도성 금속이면 되기 때문에 반듯이 이들에 한정하지 않는다.
이와 같이, 제2 게이트 전극(170) 및 공통 전극(175)은 기판 전면(Whole surface)에 금속층을 증착시키고, 하나의 마스크를 통해 식각 공정을 거쳐 동시에 형성할 수 있으므로 추가적인 마스크 공정 추가 없이도 제2 게이트 전극(170)을 형성할 수 있다.
도 13에 도시된 바와 같이, 제2 게이트 전극(170) 및 공통 전극(175)이 형성된 기판(105) 상에 제3 절연막(180)을 형성한다.
제3 절연막(180)은 제2 절연막(150)과 동일한 재료로 형성할 수도 있다. 이와 같이, 기판 전면(Whole surface)에는 절연막으로 제2 절연막 (150)과 제3 절연막(180)이 형성될 수 있다.
구체적으로 추후에 화소 전극(195)이 배치되는 콘택홀(CH) 상에도 드레인 전극(145)상에 제2, 3 절연막(150, 180)이 형성될 수 있다. 그리고 제1, 2 소스 전극(143a, 143b)을 연결하는 브릿지 전극(193)이 배치되는 브릿지 홀(BC)이 형성되는 영역 또한 제2, 3 절연막(150, 180)이 형성될 수 있다. 그리고 제1 홀(H1)이 형성된 콘택 영역(H) 상에도 제2, 3 절연막층(150, 180)이 형성될 수 있다.
도 14에 도시된 바와 같이, 제3 절연막(180)이 형성된 기판(105)에 브릿지 홀(BC), 콘택홀(CH), 콘택 영역(H)을 형성하는 공정을 실시한다.
먼저, 콘택홀(CH)은 드레인 전극(145)이 위치된 영역에 형성할 수 있다. 여기서 콘택홀(CH)이 형성된 영역에는 제2 절연막(150)과 제3 절연막(180)이 형성된 영역을 식각하여 형성할 수 있다. 여기서 콘택홀(CH)은 추후에 화소 전극(195)이 배치될 수 있다.
그리고 브릿지 홀(BC)은 제1, 2 소스 전극(143a, 143b)이 배치된 영역에 형성할 수 있다. 여기서 소스 전극(143) 상에는 제2 절연막(150), 제3 절연막(180)이 형성되어 있다. 브릿지 홀(BC)은 제2 소스 전극(143b)과, 제2 소스 전극(143b)에 이격되어 데이터 라인(147)과 연결된 제1 소스 전극(143a) 상에 각각 형성될 수 있다. 브릿지 홀(BC)은 추후에 브릿지 전극(193)이 배치되어 제2 소스 전극(143b)과 데이터 라인(147)에 연결된 제1 소스 전극(143a)을 서로 연결시킬 수 있다.
그리고, 콘택 영역(H)은 이전에 형성되어 있던 제1 홀(H1) 및 반도체층 홀(SH)에 대응되는 위치에 형성할 수 있다. 제1 홀(H1) 및 반도체층 홀(SH)이 형성되어 있던 영역에는 제2 절연막(150), 제3 절연막(180)이 적층되어 있다.
여기서 제1 절연막(120)을 식각하여 형성되는 제1 홀(H1), 제1 홀(H1) 상에 제2 절연막(150)을 식각시켜 제2 홀(H2)을 형성할 수 있고, 제2 홀(H2)에 대응되는 위치에 제3 절연막(180)을 식각시켜 제3 홀(H3)을 형성할 수 있다. 따라서 제2 게이트 절연영역(I)에는 무기막인 제2 절연막(150)이 배치될 수 있다.
이와 같이, 제2 절연막(150)은 반도체층(130)과 추후에 형성될 연결 전극(190)을 절연하고, 제2 게이트 전극(170)과 소스 전극(143), 드레인 전극(145) 간에도 절연을 할 수 있다.
제1 절연막(120)을 제거하여 형성된 제1 홀(H1), 제2 절연막(150)을 제거하여 형성된 제2 홀(H2), 제3 절연막(180)을 제거하여 형성된 제3 홀(H3)을 포함하는 콘택 영역(H)을 형성할 수 있다. 이와 같이, 제1, 2, 3 홀(H1, H2, H3)을 연결시킨 콘택 영역(H)을 형성할 수 있고, 콘택 영역(H)으로 제1 게이트 전극(110)의 일부를 노출시킬 수 있다. 즉, 콘택 영역(H)에 위치하는 제1 게이트 전극(110)의 상부을 노출시킬 수 있다.
한편, 콘택 영역(H)은 제2 게이트 전극(175)을 노출시키기 위해 제2 홀(H2)보다 제3 홀(H3)을 더 크게 형성할 수 있다. 제3 홀(H3)은 제3 절연막(180)을 식각하여 형성할 수 있으며, 제2 홀(H2)은 제2 절연막(150)을 식각하여 형성할 수 있다.
따라서, 콘택 영역(H), 브릿지 홀(BC) 및 콘택홀(CH)과 동일한 층들을 제거하여 형성할 수 있어 추가 마스크 없이도 동시에 형성할 수 있다.
도 15에 도시된 바와 같이, 콘택 영역(H), 브릿지 홀(BC) 및 콘택홀(CH)이 형성된 기판(105) 상에 화소 전극(195), 연결 전극(190), 브릿지 전극(193)을 동시에 형성할 수 있다.
브릿지 홀(BC)에는 브릿지 전극(193)이 형성될 수 있고, 콘택홀(CH)에는 화소 전극(195)이 형성될 수 있고, 콘택 영역(H)에는 연결 전극(190)이 각각 형성될 수 있다.
화소 전극(195), 연결 전극(190) 및 브릿지 전극(193)은 동일한 물질로 형성할 수도 있고 서로 다른 물질로 형성할 수도 있다.
화소 전극(195), 연결 전극(190) 및 브릿지 전극(193)이 서로 다른 물질로 형성되는 경우, 비표시 영역에 배치되는 연결 전극(190), 브릿지 전극(193)은 알루미늄 등의 전도성 금속이 사용될 수 있다.
화소 전극(195), 연결 전극(190) 및 브릿지 전극(193)은 동일한 물질로 형성되는 경우 화소 전극(195)에는 ITO 또는 IZO 등의 투명 전도성 산화막(Trasparent Conductance Oxide; TCO)이 사용될 수 있고, 하나의 마스크 패턴으로 화소 전극(195), 연결 전극(190), 브릿지 전극(193)을 함께 형성할 수 있어 공정 횟수를 줄일 수 있다.
이와 같이 화소 전극(195)을 형성하면서 연결 전극(190)을 형성할 수 있고, 공통 전극(175)과 함께 제2 게이트 전극(170)을 형성하여 추가적인 마스크 공정 없이도 듀얼 게이트를 형성할 수 있다.
즉, 박막 트랜지스터(TR)의 게이트 전극(115)에서 온/오프 신호를 주면 반도체층(130)에서 제1 채널 영역(참조 도 3의 A)이 형성될 수 있고, 제1 게이트 전극(110)에서 입력된 게이트 신호는 제2 게이트 전극(170)에 전달되어 제2 게이트 절연영역(I)에 형성된 제2 절연막(150)이 제1 절연막(120)과 동일한 역할을 하여 반도체층(130)에 제2 채널 영역(참조 도 3의 B)이 형성될 수 있다.
따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 추가적인 마스크 공정 없이도 듀얼 게이트를 형성하여 두개의 채널을 형성시킬 수 있다.
이에 따라 박막 트랜지스터(TR)의 W/L를 증가시키지 않고도 동일 면적에서 2배의 전류량을 얻을 수 있다. 따라서, 게이트 구동 회로의 집적도 및 구동 능력을 증가시킬 수 있다. 또한, 기존 박막 트랜지스터 공정 중에서 화소 전극(195) 및 공통 전극(175) 형성시 단순히 마스크만을 변경하여 제2 게이트 전극(170)과 제1 게이트 전극(110)을 연결하는 연결 전극(190)을 형성할 수 있어 별도의 공정을 추가하지 않아도 된다.
따라서, 박막 트랜지스터(TR)은 제2 게이트 전극(170)에 의해 문턱 전압을 효과적으로 제어하는 것이 가능하게 된다. 따라서, 노멀리 오프 상태가 되기 쉽게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 온 전류를 효과적으로 크게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 오프 전류를 효과적으로 작게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 온 오프비를 크게 할 수 있다.
도 16 내지 도 23은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다. 여기서 도 4 및 도 5에 도시된 본 발명의 다른 실시예에 따른 박막 트랜지스터를 인용하며, 용이한 설명을 위해 도 6 내지 도 15를 인용하여 동일한 엘리멘트는 생략하거나 간략히 설명하기로 한다.
도 16에 도시된 바와 같이, 기판(105) 상에 제1 게이트 전극(110)을 형성한다.
도 17에 도시된 바와 같이, 제1 게이트 전극(110)이 형성된 기판(105) 전면(Whole surface)에 제1 절연막(120)을 형성할 수 있다. 이어서 제1 절연막(120)이 형성된 기판(105) 전면(Whole surface)에 반도체 물질(130A), 전도성 금속층(140A)을 순차적으로 증착한다.
도 18에 도시된 바와 같이, 반도체 물질(130A), 전도성 금속층(140A)을 동시에 패터닝하여 반도체층(130) 및 데이터 라인(147), 데이터 라인(147)에 연결된 제1 소스 전극(143a), 제1 소스 전극(143a)과 소정 간격 이격된 제2 소스 전극(143b), 드레인 전극(145)을 동시에 형성할 수 있다.
박막 트랜지스터 기판(100-4)은 반도체층(130-4)과 소스 전극(143), 드레인 전극(145) 및 데이터 라인(147)을 동시에 패터닝하여 동일한 형상으로 형성될 수 있다.
그리고 제1 절연막(120) 상에는 반도체층(130-4)과 소스 전극(143), 드레인 전극(145)이 동일한 패턴으로 배치될 수 있다. 여기서 반도체층(130-4)은 일 실시예의 박막 트랜지스터(100)와 다르게 플로팅된 반도체층(130)이 존재하지 않도록 설계할 수 있다.
또한, 반도체층(130), 소스 전극(143), 드레인 전극(145)을 형성할 때, 제1 절연막(120)의 일부를 노출시키도록 형성할 수 있다. 이와 같이, 제1 절연막(120)을 일부 노출시켜 제2 게이트 절연영역(I)을 형성할 수 있다.
도 19에 도시된 바와 같이, 여기서 제1 절연막(120)의 콘택 영역(H)에 대응시켜 제1 홀(H1)을 형성하여 제1 게이트 전극(110)의 상부를 노출시킬 수 있다. 여기서 제1 홀(H1)은 제2 게이트 절연영역(I)이 형성된 영역에서 반도체층(130)에 소정간격 이격된 영역에 형성시킬 수 있다. 제1 홀(H1)은 앞에서 설명한 바와 같이, 게이트 패드 오픈할 때, 동일한 마스크로 동시에 식각이 가능하기 때문에 추가적인 마스크 공정 없이도 형성이 가능하다.
제1 홀(H1)을 먼저 형성하여 콘택 영역(H)을 형성하는데 얼라인 키(align key)로 사용할 수도 있다. 이로 인해 콘택 영역(H)의 형성을 위한 정렬을 용이하게 할 수도 있다.
한편, 제1 홀(H1)을 형성하지 않고 선택적으로 제2 절연막(150), 제3 절연막(180)을 식각할 때 제1 절연막(120)에 배치되는 제1 홀(H1)을 동시에 형성할 수도 있다.
도 20에 도시된 바와 같이, 소스 전극(143), 드레인 전극(145)이 형성된 기판(105) 상에 제2 절연막(150)을 기판 전면에 형성하고, 제2 절연막(150) 상에 유기막(160)을 형성할 수 있다.
여기서 유기막(160)은 화소 전극(195)이 배치되는 콘택홀(CH)을 형성하기 위한 공정을 하면서 식각될 수 있다. 이에 따라 유기막(160)이 식각되어 제2 절연막(150)이 노출될 수 있다.
도 21에 도시된 바와 같이, 제2 절연막(150)이 노출된 영역 상에 제2 게이트 전극(170)을 형성한다. 제2 게이트 전극(170)은 제1 게이트 전극(110)에 대응되는 위치에 제1 게이트 전극(110)의 일부를 덮으며, 콘택 영역(H)의 일부에 중첩되도록 형성할 수 있다. 제2 게이트 전극(170)은 반도체층(130)을 덮도록 형성할 수 있고, 소스 전극(143), 드레인 전극(145)의 일부에 중첩되도록 형성할 수 있다.
여기서, 제2 게이트 전극(170)은 제2 절연막(150) 상에 형성되고, 공통 전극(175)은 유기막(160) 상에 형성할 수 있다.
제2 게이트 전극(170)과 공통 전극(175)은 동일한 물질로 형성할 수 있고, 동일한 물질로 형성시키는 경우, 한번의 마스크 공정으로 동시에 형성할 수 있다는 장점이 있다.
도 22에 도시된 바와 같이, 공통 전극(175) 및 제2 게이트 전극(170)이 형성된 기판 전면에 제3 절연막(180)을 형성한다. 그리고 제2, 3 절연막(150, 180)을 식각하여 연결 전극(190)이 배치되는 콘택 영역(H), 화소 전극(195)이 배치되는 콘택홀(CH) 및 브릿지 전극(193)이 배치되는 브릿지 홀(BC)을 형성할 수 있다.
먼저, 콘택홀(CH)은 드레인 전극(145)이 위치된 영역에 형성할 수 있다. 여기서 콘택홀(CH)이 형성된 영역에는 제2 절연막(150)과 제3 절연막(180)이 형성된 영역을 식각하여 형성할 수 있다. 여기서 콘택홀(CH) 상에는 추후에 화소 전극(195)이 배치될 수 있다.
그리고 브릿지 홀(BC)은 소스 전극(143)이 배치된 영역에 형성할 수 있다. 여기서 소스 전극(143) 상에는 제2 절연막(150), 제3 절연막(180)이 형성되어 있다. 즉, 브릿지 홀(BC)은 콘택홀(CH)과 동일층을 제거하여 형성할 수 있다. 브릿지 홀(BC)은 소스 전극(143)과, 상기 소스 전극(143)에 이격되어 데이터 라인(147)과 연결된 소스 전극(143) 상에 각각 형성될 수 있다. 브릿지 홀(BC)은 추후에 브릿지 전극(193)이 배치되어 제2 소스 전극(143b)과 데이터 라인(147)을 서로 연결시킬 수 있다.
그리고, 콘택 영역(H)은 이전에 수행되어 형성되어 형성되어 있던 제1 홀(H1)에 대응되는 위치에 형성할 수 있다. 제1 홀(H1)이 형성되어 있던 영역에는 제2 절연막(150), 제3 절연막(180)이 적층되어 있다. 따라서 콘택 영역(H)은 브릿지 홀(BC), 콘택홀(CH)과 동일한 층들을 제거하여 형성할 수 있다.
여기서 콘택 영역(H)은 제2 게이트 전극(175)을 노출시키기 위해 제2 홀(H2)보다 제3 홀(H3)을 더 크게 형성할 수 있다. 제3 홀(H3)은 제3 절연막(180)을 식각하여 형성할 수 있으며, 제2 홀(H2)은 제2 절연막(150)을 식각하여 형성할 수 있다.
그리고 제3 홀(H3)은 제1, 2 홀(H1, H2)과 연결되어 제1 게이트 전극(110)의 일부를 노출시킬 수 있다. 즉, 콘택 영역(H)에 위치하는 제1 게이트 전극(110)의 상부을 노출시킬 수 있다.
이와 같이, 콘택 영역(H), 브릿지 홀(BC) 및 콘택홀(CH)과 동일한 층들을 제거하여 형성할 수 있어 추가 마스크 없이도 동시에 형성할 수 있다.
도 23에 도시된 바와 같이, 콘택 영역(H), 브릿지 홀(BC) 및 콘택홀(CH)이 형성된 기판(105) 상에 화소 전극(195), 연결 전극(190), 브릿지 전극(193)을 동시에 형성할 수 있다.
브릿지 홀(BC)에는 브릿지 전극(193)이 형성될 수 있고, 콘택홀(CH)에는 화소 전극(195)이 형성될 수 있고, 콘택 영역(H)에는 연결 전극(190)이 각각 형성될 수 있다.
화소 전극(195), 연결 전극(190) 및 브릿지 전극(193)은 동일한 물질로 형성할 수도 있고 서로 다른 물질로 형성할 수도 있다. 예를 들어 화소 전극(195)에는 ITO 또는 IZO 등의 투명 전도성 산화막(Trasparent Conductance Oxide; TCO)이 사용될 수 있고, 비표시 영역에 배치되는 연결 전극(190), 브릿지 전극(193)은 알루미늄 등의 전도성 금속이 사용될 수 있다.
또 다른 예를 들면, 화소 전극(195)에 사용되는 ITO 또는 IZO 등의 투명 전도성 산화막(Trasparent Conductance Oxide; TCO)으로 연결 전극(190) 및 브릿지 전극(193)에 사용하는 경우, 하나의 마스크 패턴으로 화소 전극(195), 연결 전극(190), 브릿지 전극(193)을 함께 형성할 수 있어 공정 횟수를 줄일 수 있다.
이와 같이 화소 전극(195)을 형성하면서 연결 전극(190)을 형성할 수 있고, 공통 전극(175)과 함께 제2 게이트 전극(170)을 형성하여 추가적인 마스크 공정 없이도 듀얼 게이트를 형성할 수 있다.
즉, 박막 트랜지스터(TR)의 제1 게이트 전극(110)에서 온/오프 신호를 주면 반도체층(130)에서 제1 채널 영역이 형성될 수 있고, 제1 게이트 전극(110)에서 입력된 게이트 신호는 제2 게이트 전극(170)에 전달되어 제2 게이트 절연영역(I)에 형성된 제2 절연막(150)이 제1 절연막(120)과 동일한 역할을 하여 반도체층(130)에 제2 채널 영역이 형성될 수 있다.
따라서, 본 발명에 실시예에 따른 박막 트랜지스터의 제조방법은 추가적인 마스크 공정 없이도 듀얼 게이트를 형성하여 두 개의 채널을 형성시킬 수 있다.
이에 따라 박막 트랜지스터(TR)의 W/L를 증가시키지 않고도 동일 면적에서 2배의 전류량을 얻을 수 있다. 따라서, 게이트 구동 회로의 집적도 및 구동 능력을 증가시킬 수 있다. 또한, 기존 박막 트랜지스터 공정 중에서 화소 전극(195) 및 공통 전극(175) 형성시 단순히 마스크만을 변경하여 제2 게이트 전극(170)과 제1 게이트 전극(110)을 연결하는 연결 전극(190)을 형성할 수 있어 별도의 공정을 추가하지 않아도 된다.
따라서, 박막 트랜지스터(TR)은 제2 게이트 전극(170)에 의해 문턱 전압을 효과적으로 제어하는 것이 가능하게 된다. 따라서, 노멀리 오프 상태가 되기 쉽게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 온 전류를 효과적으로 크게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 오프 전류를 효과적으로 작게 할 수 있다. 또는, 제2 게이트 전극(170)에 의해 온 오프비를 크게 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 박막 트랜지스터 기판 105: 기판
110: 제1 게이트 전극 120: 제1 절연막
130: 반도체층 143: 소스 전극
145: 드레인 전극 150: 제2 절연막
160: 유기막 170: 제2 게이트 전극
175: 공통 전극 180: 제3 절연막
190: 연결 전극 193: 브릿지 전극
195: 화소 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 배치되고 상기 제1 게이트 전극에 중첩되도록 배치되는 반도체층;
    상기 반도체층 상에 적어도 일부가 중첩되게 배치되며, 상호 이격된 소스 전극과 드레인 전극;
    상기 소스 전극, 및 상기 드레인 전극 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 상기 제1 게이트 전극과 부분적으로 중첩되도록 배치된 제2 게이트 전극;
    상기 제2 게이트 전극 상에 배치된 제3 절연막;
    상기 제1 절연막에 형성되고, 상기 제1 게이트 전극의 일부를 노출시키는 제1 홀;
    상기 제2 절연막에 형성되고, 상기 제1 홀과 연결된 제2 홀;
    상기 제3 절연막에 형성되고, 상기 제2 홀과 연결되며, 상기 제2 게이트 전극을 부분적으로 노출하는 제3 홀; 및
    상기 제3 절연막 상에 형성되고, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀에 의해 정의된 콘택 영역을 충진하여 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 제2 절연막과 제3 절연막 사이에 유기막을 더 포함하되,
    상기 유기막은 상기 제1 게이트 전극이 형성된 영역 상에는 배치되지 않는 박막 트랜지스터 기판.
  3. 제 2항에 있어서,
    상기 제2 절연막 상에 상기 제2 게이트 전극이 배치되고, 상기 유기막 상에는 공통 전극이 배치되되,
    상기 공통 전극과 상기 제2 게이트 전극은 동일한 물질로 형성되는 박막 트랜지스터 기판.
  4. 제 1항에 있어서,
    상기 소스 전극은 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 소스 전극에 이격된 제2 소스 전극을 가지며, 상기 드레인 전극은 상기 제1 소스 전극과 상기 제2 소스 전극 사이에 배치되는 박막 트랜지스터 기판.
  5. 제 4항에 있어서,
    상기 드레인 전극 상에는 화소 전극이 배치되고,
    상기 소스 전극 상에는 상기 제1 소스 전극과 제2 소스 전극을 연결시키는 브릿지 전극이 배치되는 박막 트랜지스터 기판.
  6. 제 5항에 있어서,
    상기 화소 전극, 상기 연결 전극, 상기 브릿지 전극은 동일한 물질로 형성되는 박막 트랜지스터 기판.
  7. 제 1항에 있어서,
    상기 드레인 전극 및 상기 반도체층으로 일부가 노출된 상기 제1 절연막의 영역과 상기 제1 홀 사이의 이격 공간에 배치되는 제2 게이트 절연영역을 포함하는 박막 트랜지스터 기판.
  8. 제 7항에 있어서,
    상기 제2 게이트 절연영역에는 상기 제2 절연막이 배치되고, 상기 제2 절연막은 상기 반도체층과 상기 연결 전극 사이를 절연하는 박막 트랜지스터 기판.
  9. 제 1항에 있어서,
    상기 제3 절연막 상에 배치되는 상기 제 3홀은 상기 제2 홀보다 크게 형성되어 상기 제2 게이트 전극의 일부를 노출시키는 박막 트랜지스터 기판.
  10. 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극이 형성된 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 게이트 전극의 일부를 노출시키는 제1 홀을 형성하는 단계;
    상기 제1 홀이 형성된 상기 제1 절연막 상에 상기 제1 게이트 전극에 적어도 일부가 중첩되는 반도체층을 형성하는 단계;
    상기 반도체층 상에 적어도 일부가 중첩되도록 배치되며, 상호 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 제1 게이트 전극과 부분적으로 중첩되도록 배치되는 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극이 형성된 기판 전면에 제3 절연막을 형성하는 단계;
    상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계; 및
    상기 제3 절연막 상에 형성되고, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀에 의해 정의된 콘택 영역을 충진하여 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제 10항에 있어서,
    상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계 이후에,
    상기 제2 절연막 상에 유기막을 형성하는 단계;
    상기 제1 게이트 전극이 형성된 영역 상의 상기 유기막을 식각시키는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 제1 게이트 전극이 형성된 영역 상의 상기 유기막을 식각시키는 단계 이후에,
    상기 제2 절연막 상에 상기 제2 게이트 전극을 형성할 때, 상기 유기막 상에는 공통 전극을 형성하는 단계를 포함하되,
    상기 공통 전극과 상기 제2 게이트 전극은 하나의 마스크로 동시에 형성하는 단계인 박막 트랜지스터 기판의 제조 방법.
  13. 제 10항에 있어서,
    상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계는,
    상기 제2, 3 절연막을 동시에 식각하는 단계로서, 상기 소스 전극 상에 형성되는 브릿지 홀과, 상기 드레인 전극 상에 형성되는 콘택홀을 동시에 형성하는 단계인 박막 트랜지스터 기판의 제조 방법.
  14. 제 13항에 있어서,
    상기 콘택 영역과 동시에 형성되는 상기 브릿지 홀을 형성한 이후에,
    상기 소스 전극에 형성되는 상기 브릿지 홀은 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 소스 전극에 이격된 제2 소스 전극에 각각 형성되고,
    상기 브릿지 홀 상에 상기 제1 소스 전극과 상기 제2 소스 전극을 연결하는 브릿지 전극을 형성하는 단계를 포함하되,
    상기 브릿지 전극을 형성하는 단계는 상기 연결 전극을 형성하는 마스크를 사용하여 동시에 형성하는 단계인 박막 트랜지스터 기판의 제조 방법.
  15. 제 13항에 있어서,
    상기 콘택 영역과 동시에 형성되는 상기 콘택홀을 형성한 이후에,
    상기 콘택홀 상에 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계를 포함하되,
    상기 화소 전극을 형성하는 단계는 상기 연결 전극을 형성하는 마스크를 사용하여 동시에 형성하는 단계인 박막 트랜지스터 기판의 제조 방법.
  16. 제 13항에 있어서,
    상기 콘택 영역, 상기 브릿지 홀 및 상기 콘택홀 각각에 형성되는 전극은 동일한 물질로 형성되는 박막 트랜지스터 기판의 제조 방법.
  17. 제 10항에 있어서,
    상기 제1 홀이 형성된 상기 제1 절연막 상에 상기 제1 게이트 전극에 적어도 일부가 중첩되는 반도체층을 형성하는 단계에 있어서,
    상기 반도체층의 패턴을 형성하기 위해 반도체 물질층을 식각하는 단계에서 상기 제1 홀에 대응되는 위치에 배치된 반도체 물질층을 더 식각하여 반도체층 홀을 더 형성하되,
    상기 반도체층 홀은 상기 제1 절연막의 일부 표면을 노출시키고 상기 제1 홀 사이의 이격 공간에 배치되는 제2 게이트 절연영역을 형성하는 단계인 박막 트랜지스터 기판의 제조 방법.
  18. 제 17항에 있어서,
    상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계는,
    상기 제2 게이트 절연영역 상에 상기 연결 전극과 상기 반도체층을 절연하는 상기 제2 절연막을 배치시키는 단계인 박막 트랜지스터 기판의 제조 방법.
  19. 제 10항에 있어서,
    상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계는,
    상기 제3 절연막 상에 배치되는 상기 제 3홀은 상기 제2 홀보다 크게 형성시켜 상기 제2 게이트 전극의 일부를 노출시키는 단계인 박막 트랜지스터 기판의 제조 방법.
  20. 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극이 형성된 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 반도체 물질층, 금속층을 적층시키는 단계;
    상기 반도체 물질층, 금속층을 동시에 식각시켜 반도체층, 상호 이격된 소스 전극, 드레인 전극 전극을 동일한 패턴으로 형성하는 단계;
    상기 반도체층, 상기 소스 전극 및 드레인 전극에서 소정 간격된 영역의 상기 제1 절연막을 일부 식각하여 상기 제1 홀을 형성하는 단계;
    상기 소스 전극 및 드레인 전극이 형성된 기판 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 제1 게이트 전극과 부분적으로 중첩되도록 배치되는 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극이 형성된 기판 전면에 제3 절연막을 형성하는 단계;
    상기 제1 홀이 대응되는 위치에 상기 제2 절연막을 식각시켜 형성된 제2 홀 및 상기 제3 절연막을 식각시켜 형성된 제3 홀을 동시에 형성하여 상기 제2 게이트 전극을 부분적으로 노출시키는 콘택 영역을 형성하는 단계; 및
    상기 제3 절연막 상에 형성되고, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀에 의해 정의된 콘택 영역을 충진하여 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
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