KR20080030798A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

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Abstract

제조 원가를 절감할 수 있는 박막 트랜지스터 표시판의 제조 방법이 제공된다. 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트선과 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 상기 게이트 및 데이터 배선을 덮는 보호막을 형성하는 단계, 상기 보호막을 식각하여 상기 드레인 전극을 노출시키는 콘택홀을 형성하는 단계 및 상기 노출된 드레인 전극 및 상기 보호막 상에 인듐(indium) 성분을 포함하지 않는 투명 도전막을 증착하고, 건식 식각하여 화소 전극을 형성하는 단계를 포함한다.
투명 도전막, 건식식각, 액정 표시 장치

Description

박막 트랜지스터 표시판의 제조 방법{Method for manufacturing of thin film transistor panel}
도 1a는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 B - B'선을 따라 절단한 단면도이다.
도 2a 내지 도 5a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이다.
도 2b 내지 도 5b는 각각 도 2a 내지 도 5a의 B - B'선을 따라 절단한 단면도들이다.
도 6a는 본 발명의 다른 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판의 배치도이다.
도 6b는 도 10a의 B - B'선을 따라 절단한 단면도이다.
도 7a, 도 9a 및 도 15a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이다.
도 7b, 도 8은 도 7a의 B - B'선을 따라 절단한 공정 단계별 단면도들이다.
도 9b 내지 도 14는 도 9a의 B - B'선을 따라 절단한 공정 단계별 단면도들이다.
도 15b는 도 15a의 B - B'선을 따라 절단한 공정 단계별 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 22: 게이트선
24: 게이트 끝단 26: 게이트 전극
27: 유지 전극 28: 유지 전극선
30: 게이트 절연막 40: 반도체층
55, 56: 접촉성 저항층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 68: 데이터 끝단
70: 보호막 82: 화소 전극
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 보다 상세하게는 제조 원가를 절감할 수 있는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로, 액정 표시 장치(Liquid Crystal Display)는 액정(Liquid Crystal)을 이용하여 영상을 디스플레이 하는 평판 표시 장치의 하나로써, 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 소비전력 및 낮은 구동전압을 갖는 장점이 있다.
액정 표시 장치는 기준전극과 컬러필터 등이 형성되어 있는 색필터 표시판과 박막 트랜지스터와 화소전극 등이 형성되어 있는 박막트랜지스터 기판 사이에 액정층이 개재되며, 화소전극과 기준전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현한다.
여기에서, 화소 전극은 투명한 도전 물질인 ITO(indium thin oxide) 또는 IZO(indium zinc oxide)를 이용하는데 화소 전극을 사진 식각으로 패터닝하기 위해서는 화학 용액을 이용하는 습식 식각을 이용한다. 그 이유는 양호한 선택비와 대면적 기판처리에서 우수한 식각 균일성(etch uniformity)을 얻을 수 있기 때문이다.
그러나, 화소 전극의 재료인 인듐(indium) 고갈로 인하여 원가가 상승되고 있다. 이로 인해, 인듐 성분이 들어가지 않는 새로운 투명 도전 물질에 대한 개발이 이루어지고 있는데, 새로운 투명 도전 물질에 대해 기존 습식 식각을 그대로 이용하게 되면, 식각율(etch rate)이 빨라 원하는 식각 형상을 얻을 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 제조 원가를 절감할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트선과 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 상기 게이트 및 데이터 배선을 덮는 보호막을 형성하는 단계, 상기 보호막을 식각하여 상기 드레인 전극을 노출시키는 콘택홀을 형성하는 단계 및 상기 노출된 드레인 전극 및 상기 보호막 상에 인듐(indium) 성분을 포함하지 않는 투명 도전막을 증착하고, 건식 식각하여 화소 전극을 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계 및 인듐 성분을 포함하지 않는 투명 도전막을 증착하고 건식 식각하여, 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
먼저 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 표시판의 구조에 대해 설명한다. 도 1a는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 표시판의 배치도이고, 도 1b는 도 1a의 B - B' 선을 따라 절단한 단면도이다.
절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓게 형성되어 있는 유지 전극(27)이 연결된다. 유지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(27) 및 유지 전극선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성되지 않을 수도 있다.
게이트 배선(22, 24, 26, 27, 28)은 예를 들어 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 24, 26, 27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트선(22, 24, 26, 27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 다만, 본 발명은 이에 한정되지 않으며, 다양한 여러 가지 금속과 도전체로 이루어질 수 있다.
기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 전극(26)의 게이트 절연막(30) 상부에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67, 68)은 예를 들어 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 데이터 배선(62, 65, 66, 67, 68)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 데이터 배선(62, 65, 66, 67, 68)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다.
소스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체층(40)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
드레인 전극 확장부(67)는 유지 전극(27)과 중첩되도록 형성되어, 유지 전극(27)과 게이트 절연막(30)을 사이에 두고 유지 용량이 형성된다. 유지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27) 또한 형성하지 않는다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)이 드러난 부분에 보호막(70)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 절연막(미도시)이 추가로 형성될 수도 있다.
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝단(68)을 각각 드러내는 컨택홀(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 컨택홀(74)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 데이터 전압이 인가된 화소 전극(82)은 상부 표시판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)이 형성되어 있다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 인듐(indium)을 포함하지 않는 투명 도전막(Transparent Conductive Oxide)으로 이루어져 있다. 이때, 투명 도전막은 ZAO(Al doped ZnO), ZGO(Ga doped ZnO), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)로 이루어지는 그룹에서 선택된 어느 하나로 이루어질 수 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 1a 및 도 1b와, 도 2a 내지 도 5b를 참조하여 상세히 설명한다.
먼저 도 2a 및 도 2b에 도시된 바와 같이, 절연 기판(10) 위에 예를 들면 몰리브덴막-알루미늄막-몰리브덴막으로 이루어지는 게이트 삼중막을 차례로 적층한다. 이어서, 게이트 삼중막을 사진 식각하며, 이때에 식각 공정은 식각액을 이용하는 습식 식각으로 진행된다.
그 결과, 도 2a 및 도 2b에 도시된 바와 같이, 게이트선(22), 게이트 전극(26), 게이트 끝단(24), 유지 전극(27) 및 유지 전극선(28)을 포함하는 게이트 배선(22, 24, 26, 27, 28)이 형성된다.
이어서, 도 3a 및 도 3b에 도시된 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층 및 불순물이 도핑된 비정질 규소층을 예컨대, 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착한다. 계속해서, 진성 비정질 규소층과 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(50)을 형성한다.
그 다음, 도 4a 및 도 4b에 도시된 바와 같이, 게이트 절연막(30), 노출된 반도체층(40) 및 저항성 접촉층(50) 위에 몰리브덴막-알루미늄막-몰리브덴막으로 이루어지는 데이터 삼중막을 차례로 적층한다. 이어서, 데이터 삼중막을 사진 식각하며, 이때에 식각 공정은 식각액을 이용하는 습식 식각으로 진행한다.
이로써, 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)을 포함하는 데이터 배선(62, 65, 66, 67, 68)이 형성된다.
이어서, 데이터 배선(62, 65, 66, 67, 68)으로 가리지 않는 도핑된 비정질 규소층을 식각하여 데이터 배선(62, 65, 66, 67, 68)을 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 저항성 접촉층(55, 56) 사이의 반도체층(40)을 노출시킨다. 이때, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라즈마를 실시하는 것이 바람직하다.
이어서, 도 5a 및 도 5b에 도시된 바와 같이 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등을 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(70)을 형성한다.
이어서, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 끝단(24), 드레인 전극 확장부(67) 및 데이터 끝단(68)을 드러내는 컨택홀(74, 77, 78)을 형성한다. 이때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 컨택홀을 형성할 수 있으며, 게이트 절연막(30)과 보호막(70)에 대하여 실질적으로 동일한 식각비를 갖는 식각 조건으로 실시하는 것이 바람직하다.
이어서, 마지막으로 도 1a 및 도 1b에 도시된 바와 같이, 인듐(indium)을 포함하지 않는 투명 도전막을 증착하고 사진 식각하여 컨택홀(77)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 컨택홀(74, 78)을 통하여 게이트 끝단(24) 및 데이터 끝단(68)과 각각 연결되는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)을 형성한다.
이때, 투명 도전막은 ZAO(Al doped ZnO), ZGO(Ga doped ZnO), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)로 이루어지는 그룹에서 선택된 어느 하나로 이루어질 수 있다.
또한, 투명 도전막 식각 공정은 건식 식각으로 진행되며, Cl2, HCl, HI 및 HBr와 같이 H 또는 Cl을 포함하는 식각 가스를 이용할 수 있다. 이때에 Cl을 포함하는 식각 가스는 약 1 내지 200sccm을 이용하며, HBr을 포함하는 식각 가스는 약 1 내지 200sccm을 이용할 수 있다. 여기에서, 건식 식각에 이용되는 압력은 약 1 내지 10mT, 소스 파워 또는 바이어스 파워는 약 1 내지 5,000W 범위에서 이용할 수 있으며, 소스 및 바이어스 파워는 절연 기판(10)의 단위면적당(cm2) 약 3 내지 4W가 증가될 수 있다. 또한, 건식 식각에 이용되는 식각 장비는 ICP(Inductive Coupled Plasma) 또는 RIE(Reactive Ion Etching) 식각 장비를 이용할 수 있다.
예를 들면, 건식 식각은 약 3 내지 7mT의 압력, 약 2,800 내지 3,200W의 소스 파워, 약 1,300 내지 1,700W의 바이어스 파워, 약 30 내지 120sccm의 Cl2를 포함하는 식각 가스를 이용하여 56 내지 60초 동안 진행할 수 있다.
또는 건식 식각은 약 3 내지 7mT의 압력, 약 2,800 내지 3,200W의 소스 파워, 약 1,300 내지 1,700W의 바이어스 파워, 약 30 내지 120sccm의 HBr를 포함하는 식각 가스를 이용하여 62 내지 66초 동안 진행할 수 있다.
본 발명에서는 투명 전도막에 건식 식각을 진행하여 화소 전극을 형성함으로써, 임계 치수 스큐(critical dimension skew)를 줄일 수 있다. 그 이유는 습식 식각은 수평과 수직이 같은 비율로 식각되는 등방석 식각이므로 원하는 식각 형상이 얻어지지 않아 임계 치수 스큐가 매우 크다. 그러나, 건식 식각은 기판 표면에의 이온 충격에 의한 물리적 작용, 플라즈마 속에서 발생된 반응 물질의 화학작용, 또는 물리 및 화학적 작용이 동시에 일어나는 이방성 식각이므로 식각률 제어가 용이하여 임계 치수 스큐을 작게 할 수 있다. 따라서, 화소 전극 형성시 습식 식각보다 건식 식각을 사용하여 공정을 진행하는 것이 효과적이다.
또한, 본 발명에서는 투명 도전막을 기존의 건식 식각 가스를 이용하여 식각 가능하므로, 별도의 건식 식각 가스의 개발이 필요하지 않는 장점을 가지고 있다. 그리고, 인듐을 포함하지 않는 투명 도전막을 화소 전극으로 이용함으로써 제조 원가를 절감할 수 있다.
이상, 반도체층과 데이터 배선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법을 설명하였으나, 반도체층과 데이터 배선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법에 대해서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 6a 내지 도 15b를 참조하여 본 발명의 다른 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 표시판의 단위 화소 구조에 대하여 상세히 설명한다.
도 6a는 본 발명의 다른 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 표시판의 배치도이고, 도 6b는 도 6a의 B - B' 선을 따라 절단한 단면도이다.
먼저, 본 발명의 일 실시예에서와 동일하게 절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓게 형성되어 있는 유지 전극(27)이 연결된다. 유지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(27) 및 유지 전극선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성되지 않을 수도 있다.
기판(10), 게이트 배선(22, 24, 26, 27, 28) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체 패턴(42, 44, 47, 48)이 형성되어 있으며, 반도체 패턴(42, 44, 47, 48)의 상부에는 실리사이드 등의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(52, 54, 55, 56, 58)이 형성되어 있다.
저항성 접촉층(52, 54, 55, 56, 58) 위에는 데이터 배선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전 극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
소스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체층(40)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
드레인 전극 확장부(67)는 유지 전극(27)과 중첩되도록 형성되어, 유지 전극(27)과 게이트 절연막(30)을 사이에 두고 유지 용량이 형성된다. 유지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27) 또한 형성하지 않는다.
저항성 접촉층 (52, 54, 55, 56, 58)은 그 하부의 반도체 패턴(42, 44, 47, 48)과 그 상부의 데이터 배선(62, 65, 66, 67, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 65, 66, 67, 68)과 완전히 동일한 형태를 가진다.
한편, 반도체 패턴(42, 44, 47, 48)은 박막 트랜지스터의 채널부를 제외하면 데이터 배선(62, 65, 66, 67, 68) 및 저항성 접촉층(52, 54, 55, 56, 58)과 동일한 모양을 하고 있다. 즉, 박막 트랜지스터의 채널부에서 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 소스 전극(65) 하부의 저항성 접촉층(55)과 드레인 전극(66) 하부의 저항성 접촉층(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(44)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다.
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝단(68)을 각각 드러내는 컨택홀(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 접촉 구멍(74)이 형성되어 있다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)이 형성되어 있다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 인듐을 포함하지 않는 투명 도전막으로 이루어져 있다. 이때, 투명 도전막은 ZAO(Al doped ZnO), ZGO(Ga doped ZnO), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)로 이루어지는 그룹에서 선택된 어느 하나로 이루어질 수 있다.
이하, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 6a 및 도 6b와 도 7a 내지 도 15b를 참조하여 설명하기로 한다.
먼저, 도 7a 및 7b에 도시한 바와 같이, 도 2a와 도 2b와 동일하게 예를 들면 하부 몰리브덴막-알루미늄막-상부 몰리브덴막으로 이루어지는 게이트 삼중막을 차례로 적층한다. 이어서, 게이트 삼중막을 사진 한다.
그 결과, 도 7a 및 도 7b에 도시된 바와 같이 게이트선(22), 게이트 전극(26), 게이트 끝단(24), 유지 전극(27) 및 유지 전극선(28)을 포함하는 게이트 배선(22, 24, 26, 27, 28)이 형성된다.
이어서, 도 8에 도시된 바와 같이 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층(40) 및 도핑된 비정질 규소층(50)을 연속 증착한다. 계속해서, 도핑된 비정질 규소층(50) 위에 하부몰리브덴막-알루미늄막-상부 몰리브덴막으로 이루어지는 데이터 삼중막을 차례로 적층한다. 이어서, 데이터 삼중막(60)을 사진 식각한다.
그 다음, 데이터 삼중막(60)의 상부에 감광막(110)을 도포한다.
이어서, 도 9a 내지 도 14를 참조하면, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 9b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부, 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제 1 부분(114)은 데이터 배선부, 즉 데이터 배선이 형성될 부분에 위치한 제 2 부분(112)보다 두께가 작게 되도록 하며, 채널부와 데이터 배선부를 제외한 기타 부분의 감광막은 모두 제거한다. 이때, 채널부에 남아 있는 감광막(114)의 두께와 데이터 배선부에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제 1 부분(114)의 두께를 제 2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 이용한다.
이어서, 감광막 패턴(114) 및 그 하부의 상부 몰리브덴막(603)과 알루미늄막(602) 및 하부 몰리브덴막(601)으로 이루어진 데이터 삼중막(60)에 대한 식각을 진행한다. 본 식각 공정은 도 1a 내지 도 5b의 실시예에서의 데이터 배선 식각 공 정 및 본 실시예에서의 게이트 배선(22, 24, 26, 28, 29) 형성을 위한 식각 공정과 실질적으로 동일하며, 이에 대한 중복 설명은 생략한다.
이렇게 하면, 도 10에 나타낸 것처럼, 채널부 및 데이터 배선부의 삼중막 패턴(62, 64, 67, 68)만이 남고 채널부 및 데이터 배선부를 제외한 기타 부분의 삼중막(60)은 모두 제거되어 그 하부의 도핑된 비정질 규소층(50)이 드러난다. 이때 남은 삼중막 패턴(62, 64, 67, 68)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 65, 66, 67, 68)의 형태와 동일하다.
이어서, 도 11에 도시된 바와 같이, 채널부와 데이터 배선부를 제외한 기타 부분의 노출된 도핑된 비정질 규소층(50) 및 그 하부의 진성 비정질 규소층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이때의 식각은 감광막 패턴(112, 114)과 도핑된 비정질 규소층(50) 및 진성 비정질 규소층(40) 이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 진성 비정질 규소층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다.
이렇게 하면, 도 15에 도시된 바와 같이, 채널부의 제1 부분(114)이 제거되어 소스/드레인용 삼중막 패턴(64)이 드러나고, 기타 부분의 도핑된 비정질 규소층(50) 및 진성 비정질 규소층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부의 제2 부분(112) 역시 식각되므로 두께가 얇아진다.
이어서, 애싱(ashing)을 통하여 채널부의 소스/드레인용 삼중막 패턴(64) 표 면에 남아 있는 감광막 찌꺼기를 제거한다.
이어서, 도 11에 도시된 바와 같이 채널부의 상부 몰리브덴막(643), 알루미늄막(642) 및 하부 몰리브덴막(641)으로 이루어진 삼중막 패턴(64)을 식각하여 제거한다.
계속해서, 도핑된 비정질 규소로 이루어진 저항성 접촉층(57)을 식각한다. 이때 건식 식각이 이용될 수 있다. 이때에 반도체 패턴(44)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제 2 부분(112)도 어느 정도의 두께로 식각될 수 있다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제 2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 65, 66, 67, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(65, 66)과 그 하부의 저항성 접촉층(55, 56)이 완성된다.
이어서, 도 13에 도시된 바와 같이 데이터 배선부에 남아 있는 감광막 제 2 부분(112)을 제거한다.
이어서, 도 14에 도시된 바와 같이 보호막(70)을 형성한다.
이어서, 도 15a 및 15b에 도시된 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극 확장부(67), 게이트 끝단(24), 및 데이터 끝단(68) 을 각각 드러내는 컨택홀(77, 74, 78)을 형성한다.
마지막으로, 도 6a 및 도 6b에 도시한 바와 같이, 400Å 내지 500Å 두께의 인듐을 포함하지 않는 투명 도전막을 증착하고 사진 식각하여 드레인 전극 확장 부(67)와 연결된 화소 전극(82), 게이트 끝단(24)과 연결된 보조 게이트 끝단(84) 및 데이터 끝단(68)과 연결된 보조 데이터 끝단(88)을 형성한다.
이때, 투명 도전막은 ZAO(Al doped ZnO), ZGO(Ga doped ZnO), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)로 이루어지는 그룹에서 선택된 어느 하나로 이루어질 수 있다.
또한, 투명 도전막 식각 공정은 건식 식각으로 진행되며, Cl2, HCl, HI 및 HBr와 같이 H 또는 Cl을 포함하는 식각 가스를 이용할 수 있다. 이때에 Cl을 포함하는 식각 가스는 약 1 내지 200sccm을 이용하며, HBr을 포함하는 식각 가스는 약 1 내지 200sccm을 이용할 수 있다. 그리고, 건식 식각에 이용되는 압력은 약 1 내지 10mT, 소스 파워 또는 바이어스 파워는 약 1 내지 5,000W 범위에서 이용할 수 있다.
예를 들면, 건식 식각은 약 3 내지 7mT의 압력, 약 2,800 내지 3,200W의 소스 파워, 약 1,300 내지 1,700W의 바이어스 파워, 약 30 내지 120sccm의 Cl2를 포함하는 식각 가스를 이용하여 56 내지 60초 동안 진행할 수 있다.
또는 건식 식각은 약 3 내지 7mT의 압력, 약 2,800 내지 3,200W의 소스 파워, 약 1,300 내지 1,700W의 바이어스 파워, 약 30 내지 120sccm의 HBr를 포함하는 식각 가스를 이용하여 62 내지 66초 동안 진행할 수 있다.
한편, 투명 도전막을 적층하기 전의 예열(pre-heating) 공정에서 이용하는 기체로는 질소를 이용하는 것이 바람직하며, 이는 컨택홀(74, 77, 78)을 통해 드러난 금속막(24, 67, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이러한 본 발명의 다른 실시예에서는 본 발명의 일 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 65, 66, 67, 68)과 그 하부의 저항성 접촉층(52, 54, 55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
상기한 바와 같은 본 발명에 의한 박막 트랜지스터 표시판의 제조 방법은, 인듐을 포함하지 않는 투명 도전막을 건식 식각하여 화소 전극을 형성함으로써 임계 치수 스큐를 줄일 수 있다.
또한, 투명 도전막 건식 식각시 기존의 건식 식각요 가스를 이용할 수 있으므로, 별도의 건식 식각용 가스의 개발이 필요치 않다.
마지막으로, 인듐을 포함하지 않는 투명 도전막을 화소 전극으로 이용함으로써 제조 원가를 절갈함 수 있다.

Claims (20)

  1. 절연 기판 상에 게이트선과 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;
    상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계;
    상기 게이트 및 데이터 배선을 덮는 보호막을 형성하는 단계;
    상기 보호막을 식각하여 상기 드레인 전극을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 노출된 드레인 전극 및 상기 보호막 상에 인듐(indium) 성분을 포함하지 않는 투명 도전막을 증착하고, 건식 식각하여 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 투명 도전막은 ZAO(Al doped ZnO), ZGO(Ga doped ZnO), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)로 이루어지는 그룹에서 선택된 어느 하나로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 건식 식각은 H 또는 Cl을 포함하는 식각 가스를 이용하는 박막 트랜지 스터 표시판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 건식 식각에 이용되는 압력은 약 1 내지 10mT 범위인 박막 트랜지스터 표시판의 제조 방법.
  5. 제 3 항에 있어서,
    상기 건식 식각에 이용되는 소스 파워 또는 바이어스 파워는 약 1 내지 5,000W 범위인 박막 트랜지스터 표시판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 파워는 상기 절연 기판의 단위면적당(cm2) 약 3 내지 4W가 증가되는 박막 트랜지스터 표시판의 제조 방법.
  7. 제 3 항에 있어서,
    상기 Cl을 포함하는 식각 가스의 유량은 약 1 내지 200sccm 범위인 박막 트랜지스터 표시판의 제조 방법.
  8. 제 3 항에 있어서,
    상기 H를 포함하는 식각 가스는 HBr을 포함하고,
    상기 HBr을 포함하는 식각 가스의 유량은 약 1 내지 200sccm 범위인 박막 트랜지스터 표시판의 제조 방법.
  9. 제 3 항에 있어서,
    상기 건식 식각은 약 3 내지 7mT의 압력, 약 2,800 내지 3,200W의 소스 파워, 약 1,300 내지 1,700W의 바이어스 파워, 약 30 내지 120sccm의 Cl2를 포함하는 식각 가스를 이용하여 56 내지 60초 동안 진행되는 박막 트랜지스터 표시판의 제조 방법.
  10. 제 3 항에 있어서,
    상기 건식 식각은 약 3 내지 7mT의 압력, 약 2,800 내지 3,200W의 소스 파워, 약 1,300 내지 1,700W의 바이어스 파워, 약 30 내지 120sccm의 HBr를 포함하는 식각 가스를 이용하여 62 내지 66초 동안 진행되는 박막 트랜지스터 표시판의 제조 방법.
  11. 제 1 항에 있어서,
    상기 게이트 배선 및 상기 데이터 배선과 오버랩되는 반도체층을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 반도체층과 상기 데이터 배선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  13. 절연 기판 상에 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계; 및
    인듐 성분을 포함하지 않는 투명 도전막을 증착하고 건식 식각하여, 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 투명 도전막은 ZAO(Al doped ZnO), ZGO(Ga doped ZnO), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)로 이루어지는 그룹에서 선택된 어느 하나로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  15. 제 13 항에 있어서,
    상기 건식 식각은 H 또는 Cl을 포함하는 식각 가스를 이용하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 건식 식각에 이용되는 압력은 약 1 내지 10mT 범위인 박막 트랜지스터 표시판의 제조 방법.
  17. 제 15 항에 있어서,
    상기 건식 식각에 이용되는 소스 파워 또는 바이어스 파워는 약 1 내지 5,000W 범위인 박막 트랜지스터 표시판의 제조 방법.
  18. 제 17 항에 있어서,
    상기 파워는 상기 절연 기판의 단위면적당(cm2) 약 3 내지 4W가 증가되는 박막 트랜지스터 표시판의 제조 방법.
  19. 제 15 항에 있어서,
    상기 Cl을 포함하는 식각 가스의 유량은 약 1 내지 200sccm 범위인 박막 트랜지스터 표시판의 제조 방법.
  20. 제 15 항에 있어서,
    상기 H를 포함하는 식각 가스는 HBr을 포함하고,
    상기 HBr을 포함하는 식각 가스의 유량은 약 1 내지 200sccm 범위인 박막 트랜지스터 표시판의 제조 방법.
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