KR20150060448A - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents

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김창옥
김윤호
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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하며 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층, 및 상기 반도체층 위에 위치하며 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연막은 불소화 실리콘 산화막(SiOF)을 포함하며, 상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극은 박막 트랜지스터를 이루고, 상기 박막 트랜지스터의 문턱 전압 이동 값은 약 4.9V 미만이다.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR DISPLAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.
표시 장치는 평판 표시 장치가 사용될 수 있으며, 평판 표시 장치로는 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치 등 다양한 표시 장치가 사용될 수 있다.
그 중 대표적인 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함하고, 이들 액정층을 협지한 표시판에 빛을 제공하는 백라이트 유닛을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 백라이트 유닛이 제공하는 빛의 출사량을 제어함으로써 영상을 표시한다.
일반적으로 액정 표시 장치를 포함하는 표시 장치는 박막 트랜지스터 표시판을 포함한다. 박막 트랜지스터 표시판은 게이트선의 일부인 게이트 전극, 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
본 발명이 이루고자 하는 기술적 과제는 SiOF를 포함하는 게이트 절연막을 형성하여 발생 가능한 댕글링 본드(dangling bond)를 감소시키고 소자 수명이 증가된 박막 트랜지스터 표시판을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하며 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층, 및 상기 반도체층 위에 위치하며 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연막은 불소화 실리콘 산화막(SiOF)을 포함하며, 상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극은 박막 트랜지스터를 이루고, 상기 박막 트랜지스터의 문턱 전압 이동 값은 약 4.9V 미만일 수 있다.
상기 게이트 절연막은 이중막 구조이고, 상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막이며, 상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있다.
상기 게이트 절연막은 삼중막 구조이고, 상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막이며, 상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막 및 제3 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있다.
상기 게이트선은 저저항 금속으로 이루어질 수 있다.
상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼울 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 테트라플루오르화 규소(SiF4) 기체를 사용하여 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 및 상기 반도체층 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극은 박막 트랜지스터를 이루고, 상기 박막 트랜지스터의 문턱 전압 이동 값은 약 4.9V 미만이다.
상기 게이트 절연막은 화학 기상 증착법을 사용하여 형성될 수 있다.
상기 화학 기상 증착법에서 사용되는 전체 기체에 대한 상기 테트라플루오르화규소의 양이 증가할수록 상기 문턱 전압 이동 값은 작아질 수 있다.
상기 게이트 절연막은 이중막 구조로 형성되고, 상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막이며, 상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있다.
상기 게이트 절연막은 삼중막 구조로 형성되고, 상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막이며, 상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막 및 제3 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있다.
상기 게이트선은 저저항 금속으로 이루어질 수 있다.
상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍게 형성될 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 형성하는 단계를 더 포함할 수 있다.
이상과 같은 박막 트랜지스터 표시판에 의하면 반도체층과 게이트 절연막 사이의 댕글링 본드(dangling bond)를 감소시키고, 댕글링 본드 감소에 의해 박막 트랜지스터 소자의 신뢰성이 향상된다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 2는 도 1의 박막 트랜지스터 표시판에서 II-II''선을 따라 자른 단면도이다.
도 3(a) 및 도 3(b)는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 공정이다.
도 9 내지 도 17은 본 발명의 일 실시예에 따른 박막 트랜지스터에 대한 실험 데이터이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 위에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다. 도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이고, 도 2는 도 1의 절단선 II-II' 및 II'-II''를 따라 자른 단면도이다.
우선, 도 1 및 도 2를 참조하여, 본 실시예에 따른 박막 트랜지스터 표시판(100)에 대해 설명한다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 상에는 제1 방향으로 연장된 복수의 게이트선들과 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 배선들이 위치한다. 절연 기판(110)에는 게이트선들과 데이터 배선들에 의해 복수의 화소부들이 정의된다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)과 다른 층 또는 게이트 구동부(도시하지 않음)와의 접속을 위한 넓은 끝 부분인 게이트 패드(129)를 포함한다.
게이트 전극(124)은 게이트선과 동일한 저저항성 금속 패턴으로 형성될 수 있다. 본 발명의 실시예에서는 게이트 전극(124)이 단일층인 경우만을 도시하였으나, 게이트 전극은 이중층일 수 있다.
일례로써 게이트 전극(124)이 이중층인 경우, 알루미늄(Al) 및 알루미늄 네오디뮴(AlNd) 중에서 선택된 어느 하나로 이루어진 하부 금속층과, 몰리브덴(Mo)으로 이루어진 상부 금속층이 순차적으로 적층된 구조를 가질 수 있다.
상기 하부 금속층은 배선의 본래 기능인 전기 신호의 통로 역할을 수행하는 층으로 비저항이 낮은 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)으로 형성된다.
상기 상부 금속층은 상기 하부 금속층을 보호하기 위해 위치하는 층으로, 고온의 후속 공정에서 나타나는 알루미늄(Al)의 힐록(Hillock)을 방지하고, 화소 전극과 상기 하부 금속층간의 접촉 저항을 낮추는 역할을 한다.
다음, 게이트선(121) 위에는 질화 규소 등의 절연 물질로 만들어진 게이트 절연막(140)이 위치한다. 도 2는 본 발명의 일 실시예에 따라 단일층 구조의 게이트 절연막(140)을 도시하였으나, 이에 제한되지 않고 이중층 구조 또는 삼중층 구조를 가지는 게이트 절연막(140)일 수 있다. 이러한 다른 실시예에 대해서는 후술하기로 한다.
본 발명의 일 실시예에 따른 게이트 절연막(140)은 불소화 실리콘 산화막(SiOF)를 포함한다. 불소화 실리콘 산화막은 분자 간 결합력이 강하여 게이트 절연막(140)에 포함되는 댕글링 본드에 의해 반도체층(154)에 미치는 영향을 감소시킬 수 있다.
다음, 게이트 절연막(140) 위에는 비정질 규소, 다결정 규소, 또는 산화물 반도체 등으로 만들어진 반도체층(154)이 위치한다. 본 발명의 일 실시예는 IGZO 산화물 반도체로 이루어진 반도체층(154)이나, 이에 제한되지 않고 스위칭 특성을 나타내는 어떠한 물질도 가능하다.
반도체층(154)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)를 포함한다.
반도체층(154)의 돌출부 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 위치한다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체층(154)의 돌출부 위에 위치한다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터 배선(171)과 복수의 데이터 배선(171)에 연결된 복수의 소스 전극(173)과 소스 전극(173)과 마주보는 복수의 드레인 전극(175)이 위치한다.
데이터 배선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 소스 전극(173)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가질 수 있으나, 이것은 한 예에 불과하고 다양하게 변형된 모양을 가질 수 있다.
드레인 전극(175)은 데이터 배선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 데이터 배선(171)은 다른 층 또는 데이터 구동부(도시하지 않음)와의 접속을 위하여 면적이 데이터 패드(179)를 포함한다.
도시하지 않았으나 데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)도 상부 및 하부의 이중막 구조를 가질 수 있다. 상부막은 구리(Cu) 또는 구리 합금으로 형성될 수 있고, 하부막은 티타늄(Ti), 탄탈늄(Ta), 몰리브덴(Mo) 및 이들의 합금 중에서 하나로 형성될 수 있다.
데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)은 테이퍼(taper)진 측면을 가질 수 있다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체층(154)과 그 위의 데이터 배선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 또한, 저항성 접촉 부재(161, 163, 165)는 데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가질 수 있다.
반도체층(154)의 돌출부에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터 배선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(154)은 돌출부의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 패턴을 가진다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(154)의 돌출부와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부에 형성된다.
박막 트랜지스터는 문턱 전압을 가지며, 박막 트랜지스터에 구동 전류가 생성되기 위해서는 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 전압이 문턱 전압 보다 커야 한다. 그러나 게이트 전극을 통해 인가되는 네거티브 전압에 의해 발생된 전자들이 포토 어시스트 주입(photo-assisted injection)되어 반도체층 계면에 트랩을 형성하는바, 문턱 전압이 시프트 되는 문제가 있다.
박막 트랜지스터의 구동 전류는 상기와 같이 시프트된 문턱 전압에 의해 달라지게 되어, 결국 각 화소가 휘도 불균일을 야기한다. 따라서 상기 문턱 전압 이동 값을 제어함으로써, 휘도의 균일성을 달성할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 절연막의 재질이 SiOF를 포함함으로써 휘도의 균일성을 달성한다. 구체적으로, SiOF는 분자 간 결합력이 강하여 댕글링 본드를 감소시킬 수 있고, 이에 따라 게이트 절연막이 반도체층에 미치는 영향을 감소 시킬 수 있다. 이를 통해 문턱 전압의 이동 값을 제어할 수 있으며, 일례로써 박막 트랜지스터의 문턱 전압 값의 이동은 약 4.9V 미만일 수 있다. 문턱 전압의 이동 값은 작은 값을 가질수록 박막 트랜지스터 소자의 신뢰성이 향상된다.
데이터 배선(171), 드레인 전극(175) 및 노출된 반도체층(154)의 돌출부 부분 위에는 보호막(180)이 위치한다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180) 및 게이트 절연막(140)에는 게이트 패드(129)를 드러내는 접촉 구멍(181)이 위치한다. 또한, 보호막(180)에는 데이터 배선(171)의 데이터 패드(179)을 드러내는 접촉 구멍(182) 및 드레인 전극(175)의 일단을 각각 드러내는 접촉 구멍(185)이 위치한다.
보호막(180) 위에는 화소 전극(191) 및 접촉 보조 부재(81, 82)가 위치한다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가받는다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터 배선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 게이트 패드(129) 및 데이터 배선(171)의 데이터 패드(179)와 외부 장치와의 접착성을 보완하고 이들을 보호한다.
본 발명의 일 실시예에 따르면, 게이트 절연막(140)은 강한 수소 결합을 가지는 SiOF를 포함하여 댕글링 본드를 감소시키고, 박막 트랜지스터 소자의 신뢰성을 향상시킨다.
이하에서는, 도 3(a) 내지 도 3(b)를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 설명한다. 도 1 내지 도 2에서 설명한 구성요소와 동일한 구성요소에 대한 설명은 생략한다.
도 3(a)를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판(100)은 게이트 절연막(140)이 이중층 구조이다.
즉, 게이트 절연막(140)은 이중막 구조이며, 제1 게이트 절연막(140a) 및 제2 게이트 절연막(140b)를 포함한다. 제1 게이트 절연막(140a)는 반도체층(154) 아래에 위치하며, 제1 게이트 절연막(140a)의 재질은 불소화 실리콘 산화막이다. 제2 게이트 절연막(140b)은 제1 게이트 절연막(140a) 아래에 위치하며, 제2 게이트 절연막(140b)의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있다. 일례로써 제2 게이트 절연막(140b)의 재질은 산화규소일 수 있으며, 이와 같이 산화규소와 SiOF를 포함하는 이중 게이트 절연막을 형성하기 위해 SiH4 및 SiF4 기체를 동시에 사용할 수 있다.
한편, 게이트 절연막(140)이 이중층 구조인 경우, 제1 게이트 절연막(140a)의 두께는 상기 제2 게이트 절연막(140b)의 두께보다 두꺼울 수 있다.
도 3(b)를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 게이트 절연막(140)이 삼중층 구조이다. 게이트 절연막(140)은 제1 게이트 절연막(140a), 제2 게이트 절연막(140b) 및 제3 게이트 절연막(140c)을 포함하는 삼중막 구조이다. 제1 게이트 절연막(140a)는 반도체층(154) 아래에 위치하며, 재질은 불소화 실리콘 산화막이다. 제2 게이트 절연막(140b)은 제1 게이트 절연막(140a) 아래에 위치하며, 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있으며, 본 발명의 일례로써 산화규소일 수 있다. 제3 게이트 절연막(140c)는 제2 게이트 절연막(140b) 아래에 위치하며, 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있으며, 본 발명의 일례로써 질화규소일 수 있다.
본 발명의 다른 실시예에 따라 복수의 층을 포함하는 게이트 절연막(140)을 포함하는 경우에도, 반도체층(154)과 맞닿는 제1 게이트 절연막(140a)은 불소화 실리콘 산화막이며, 이를 통해 문턱 전압의 이동 값을 제어할 수 있다.
도 4 내지 도 8은 도 3에 도시된 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 공정도들이다. 전술한 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 4 내지 도 8에서는 게이트 절연막(140)이 이중층으로 형성되는 경우를 도시하였으나, 이에 제한되지 않고 단일층 또는 삼중층으로 형성될 수 있음은 물론이다. 이를 제어하기 위해서는 화학 증착 기상법에 사용되는 기체의 종류를 변경할 수 있다.
도 4를 참조하면, 절연 기판(110) 위에 저저항성 금속층을 적층하고 사진 식각 공정을 거쳐 게이트 전극(124) 및 게이트 패드(129)를 포함하는 게이트선(121)을 형성한다.
게이트 전극(124)은 게이트선과 동일한 금속층으로 형성될 수 있다. 본 발명의 실시예에서는 게이트 전극(124)이 단일층인 경우만을 도시하였으나, 게이트 전극은 이중층일 수 있다.
일례로써 게이트 전극(124)이 이중층인 경우, 알루미늄(Al) 및 알루미늄 네오디뮴(AlNd) 중에서 선택된 어느 하나로 이루어진 하부 금속층과, 몰리브덴(Mo)으로 이루어진 상부 금속층이 순차적으로 적층된 구조를 가질 수 있다.
상기 하부 금속층은 배선의 본래 기능인 전기 신호의 통로 역할을 수행하는 층으로 비저항이 낮은 구리(Cu), 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)으로 형성될 수 있다.
상기 상부 금속층은 상기 하부 금속층을 보호하기 위해 위치하는 층으로, 고온의 후속 공정에서 나타나는 알루미늄(Al)의 힐록(Hillock)을 방지하고, 화소 전극과 상기 하부 금속층 간의 접촉 저항을 낮추는 역할을 한다.
다음 도 5를 참조하면, 게이트선(121) 위에 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법을 통하여 게이트 절연막(140)을 형성한다. 이때, 상기 게이트 절연막(140)을 형성하는 CVD 챔버 내에는 테트라플루오르화규소 기체(SiF4)가 공급되며, 이 외에는 일례로써 사일렌 기체(SiH4), 수소 기체(H2), 질소 기체(NH3) 등이 공급된다.
본 발명의 일 실시예에 따르면 SiOF 재질인 게이트 절연막(140)의 형성을 위해서는 테트라플루오르화규소 기체(SiF4)가 반드시 공급되어야 하며, 사일렌 기체(SiH4) 및 테트라플루오르화규소 기체(SiF4)의 비율 조절을 통해 이중층 구조의 게이트 절연막(140)을 형성할 수 있다.
상기 화학 기상 증착법에서 사용되는 전체 기체에 대한 상기 테트라플루오르화규소 기체(SiF4)의 양이 증가할수록 상기 문턱 전압 이동 값은 작아질 수 있다.
또한, 본 발명의 일 실시예는 이중층을 가지는 게이트 절연막을 도시 및 설명하였으나, 이에 제한되지 않고 단일층을 가지는 게이트 절연막 또는 삼중층을 가지는 게이트 절연막을 형성할 수 있다.
본 발명의 일례로써 게이트 절연막(140)은 이중막 구조로 형성되고, 상기 반도체층(154) 아래에 위치하는 제1 게이트 절연막(140a)의 재질은 불소화 실리콘 산화막이며, 상기 제1 게이트 절연막(140a) 아래에 위치하는 제2 게이트 절연막(140b)의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있다. 또한, 상기 제1 게이트 절연막(140a)의 두께는 상기 제2 게이트 절연막(140b)의 두께보다 두껍게 형성될 수 있다.
도 6을 참조하면 게이트 절연막(140)을 형성한 후, CVD 챔버 내에 반도체층(154)을 형성한다. 비정질 규소, 다결정 규소, 또는 산화물 반도체 등으로 만들어진 반도체층(154)이 위치할 수 있으며, 본 발명의 일 실시예는 IGZO 산화물 반도체로 이루어진 반도체층(154)이나, 이에 제한되지 않고 스위칭 특성을 나타내는 어떠한 물질도 가능하다.
반도체층(154)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)를 포함한다.
반도체층(154)의 돌출부 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 위치한다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체층(154)의 돌출부 위에 위치한다.
도 7을 참조하면, 반도체층을 형성한 후에 CVD 챔버 내에 예를 들어 사일렌 기체(SiH4), 수소 기체(H2), 질소 기체(NH3) 및 인화 수소 기체(PH3)를 공급하여 저항성 접촉 부재(165)를 형성한다.
반도체층(154)의 돌출부 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 위치한다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체층(154)의 돌출부 위에 위치한다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체층(154)과 그 위의 데이터 배선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 또한, 저항성 접촉 부재(161, 163, 165)는 데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가질 수 있다.
다음, 사진 식각 공정을 통해, 데이터 라인, 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선을 형성한다. 드레인 전극(175)은 소스 전극(173)과 이격되며, 게이트 전극(124)을 중심으로 소스 전극(173)의 반대측 상부에 위치한다.
데이터 배선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 소스 전극(173)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가질 수 있으나, 이것은 한 예에 불과하고 다양하게 변형된 모양을 가질 수 있다.
드레인 전극(175)은 데이터 배선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 데이터 배선(171)은 다른 층 또는 데이터 구동부(도시하지 않음)와의 접속을 위하여 면적이 데이터 패드(179)를 포함한다.
도시하지 않았으나 데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)도 상부 및 하부의 이중막 구조를 가질 수 있다. 상부막은 구리(Cu) 또는 구리 합금으로 형성될 수 있고, 하부막은 티타늄(Ti), 탄탈늄(Ta), 몰리브덴(Mo) 및 이들의 합금 중에서 하나로 형성될 수 있다.
데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)은 테이퍼(taper)진 측면을 가질 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(154)의 돌출부와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부에 형성된다.
박막 트랜지스터는 문턱 전압을 가지며, 박막 트랜지스터에 구동 전류가 생성되기 위해서는 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 전압이 문턱 전압 보다 커야 한다. 그러나 게이트 전극을 통해 인가되는 네거티브 전압에 의해 발생된 전자들이 포토 어시스트 주입(photo-assisted injection)되어 반도체층 계면에 트랩을 형성하는바, 문턱 전압이 시프트 되는 문제가 있다.
박막 트랜지스터의 구동 전류는 상기와 같이 시프트된 문턱 전압에 의해 달라지게 되어, 결국 각 화소가 휘도 불균일을 야기한다. 따라서 상기 문턱 전압 이동 값을 제어함으로써, 휘도의 균일성을 달성할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 절연막의 재질이 SiOF를 포함함으로써 휘도의 균일성을 달성한다. 구체적으로, SiOF는 분자 간 결합력이 강하여 댕글링 본드를 감소시킬 수 있고, 이에 따라 게이트 절연막이 반도체층에 미치는 영향을 감소 시킬 수 있다. 이를 통해 문턱 전압의 이동 값을 제어할 수 있으며, 일례로써 박막 트랜지스터의 문턱 전압 값의 이동은 약 4.9V 미만일 수 있다. 문턱 전압의 이동 값은 작은 값을 가질수록 박막 트랜지스터 소자의 신뢰성이 향상된다.
다음, 소스 전극(173) 및 드레인 전극(175) 사이에 위치하는 저항성 접촉 부재(165)를 식각하여 상기 반도체층(154)을 노출하며, 게이트 절연막(140)을 노출한다.
다음, 도 8을 참조하면 반도체층(154)을 커버하도록 보호막(180)을 형성한 후, 사진 식각 공정을 통해 드레인 전극(175)의 일부를 노출하는 접촉 구멍(185)을 형성한다. 보호막(180) 위에 투명한 도전층(미도시)을 증착하고, 사진 식각 공정을 통해 드레인 전극과 전기적으로 연결되는 화소 전극(191)을 형성한다.
보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180) 및 게이트 절연막(140)에는 게이트 패드(129)를 드러내는 접촉 구멍(181)이 위치한다. 또한, 보호막(180)에는 데이터 배선(171)의 데이터 패드(179)을 드러내는 접촉 구멍(182) 및 드레인 전극(175)의 일단을 각각 드러내는 접촉 구멍(185)이 위치한다.
보호막(180) 위에는 화소 전극(191) 및 접촉 보조 부재(81, 82)가 위치한다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가받는다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터 배선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 게이트 패드(129) 및 데이터 배선(171)의 데이터 패드(179)와 외부 장치와의 접착성을 보완하고 이들을 보호한다.
이상에서는 4 마스크 공정을 설명하였으나, 이에 제한되지 않고 5 마스크 공정에도 사용될 수 있음은 물론이다.
본 발명의 일 실시예에 따르면, 게이트 절연막(140)은 강한 수소 결합을 가지는 SiOF를 포함하여 댕글링 본드가 감소하고, 이를 통해 박막 트랜지스터 소자의 신뢰성을 향상시킨다.
이하에서 도 9 내지 도 17을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 문턱 전압 이동 값을 살펴본다.
도 9 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대해 문턱 전압 값을 살펴본 그래프로서, 화학 기상 증착법 사용시 테트라플루오르화 규소(SiF4) 기체의 양을 변경하여 살펴본다. 도 9는 테트라플루오르화 규소를 사용하지 않고 SiH4 기체만을 사용한 경우이며, 도 10은 화학 증착 기상법에서 사용되는 전체 기체에 대해 SiF4 : SiH4 기체의 비율을 1:3으로 주입하여 게이트 절연막을 형성한 경우이며, 도 11은 SiF4 : SiH4 기체의 비율을 1:2로 주입하여 게이트 절연막을 형성한 경우이며, 도 12는 SiF4 : SiH4 기체의 비율을 1:1로 주입하여 게이트 절연막을 형성한 경우이며, 도 13은 도 9 내지 도 12의 문턱 전압 이동 값을 나타낸 그래프이다. 또한, 도 9 내지 도 12에서, (a)는 박막 트랜지스터 표시판의 우측 상부에서 측정한 것이며, (b)는 박막 트랜지스터 표시판의 중앙에서 측정한 경우이고, (c)는 박막 트랜지스터 표시판의 좌측 하부에서 측정한 것이며, 일정 조건에서 전압을 인가한 시간에 따른 전류의 흐름을 살펴본다.
도 9(a)를 참조하면, 박막 트랜지스터 표시판의 우측 상단에서 게이트 전압 인가 시 드레인 전극에 흐르는 전류를 나타낸 것이다. 이때 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -5.85V이다.
다음, 도 9(b)를 살펴보면, 박막 트랜지스터 표시판의 중앙에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 측정한 것이다. 도 9(a)와 같이 시간이 지날수록 그래프가 좌측으로 이동하는 경향을 나타냈으며, 최종적인 문턱 전압 값은 약 -4.68V이다.
다음, 도 9(c)를 살펴보면, 박막 트랜지스터 표시판의 좌측 하단에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 나타냈으며, 역시 동일하게 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -4.17V이다.
이때 도 9(a) 내지 (c)를 비교하면, (a)에서 (c)로 갈수록 좌측으로 이동함을 알 수 있으며, 전체적으로 문턱 전압 이동 값의 평균은 약 4.9V를 나타냈다.
다음, 도 10은 화학 증착 기상법에서 사용되는 전체 기체에 대해 SiF4 : SiH4 기체의 비율을 1:3으로 주입하여 게이트 절연막을 형성한 경우이며, 공정 조건은 도 9의 경우와 동일하다.
도 10(a)를 참조하면, 박막 트랜지스터 표시판의 우측 상단에서 게이트 전압 인가 시 드레인 전극에 흐르는 전류를 나타낸 것이다. 이때 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -3.81V이다.
다음, 도 10(b)를 살펴보면, 박막 트랜지스터 표시판의 중앙에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 측정한 것이다. 도 10(a)와 같이 시간이 지날수록 그래프가 좌측으로 이동하는 경향을 나타냈으며, 최종적인 문턱 전압 값은 약 -4.53V이다.
다음, 도 10(c)를 살펴보면, 박막 트랜지스터 표시판의 좌측 하단에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 나타냈으며, 역시 동일하게 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -4.22V이다.
이때 도 10(a) 내지 (c)를 비교하면, 박막 트랜지스터 표시판의 중앙에 위치하는 (b)의 경우에 가장 큰 문턱 전압 이동이 발생하였으며, 전체적으로 문턱 전압 이동 값의 평균이 약 4.19V이다. 즉, 게이트 절연막 형성 시에 SiF4를 함유함에 따라 도 9와 비교하여 현저하게 문턱 전압의 이동 정도가 감소하였음을 알 수 있다.
다음, 도 11은 화학 증착 기상법에서 사용되는 전체 기체에 대해 SiF4 : SiH4 기체의 비율을 1:2로 주입하여 게이트 절연막을 형성한 경우이며, 공정 조건은 도 9의 경우와 동일하다.
도 11(a)를 참조하면, 박막 트랜지스터 표시판의 우측 상단에서 게이트 전압 인가 시 드레인 전극에 흐르는 전류를 나타낸 것이다. 이때 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -2.95V이다.
다음, 도 11(b)를 살펴보면, 박막 트랜지스터 표시판의 중앙에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 측정한 것이다. 도 11(a)와 같이 시간이 지날수록 그래프가 좌측으로 이동하는 경향을 나타냈으며, 최종적인 문턱 전압 값은 약 -3.40V이다.
다음, 도 11(c)를 살펴보면, 박막 트랜지스터 표시판의 좌측 하단에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 나타냈으며, 역시 동일하게 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -3.33V이다.
이때 도 11(a) 내지 (c)를 비교하면, 도 10과 마찬가지로 박막 트랜지스터 표시판의 중앙에 위치하는 (b)의 경우에 가장 큰 문턱 전압 이동이 발생하였으며, 전체적으로 문턱 전압 이동 값의 평균이 약 3.23V이다. 즉, SiF4의 함유에 따라 도 9와 비교하여 현저하게 문턱 전압의 이동 정도가 감소하였음을 알 수 있다. 또한, 도 10과 비교한 경우에도, SiF4의 기체량이 증가함에 따라 문턱 전압 이동 정도가 감소함을 알 수 있다.
다음, 도 12는 화학 증착 기상법에서 사용되는 전체 기체에 대해 SiF4 : SiH4 기체의 비율을 1:1로 주입하여 게이트 절연막을 형성한 경우이며, 공정 조건은 도 9의 경우와 동일하다.
도 12(a)를 참조하면, 박막 트랜지스터 표시판의 우측 상단에서 게이트 전압 인가 시 드레인 전극에 흐르는 전류를 나타낸 것이다. 이때 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -3.33V이다.
다음, 도 12(b)를 살펴보면, 박막 트랜지스터 표시판의 중앙에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 측정한 것이다. 도 12(a)와 같이 시간이 지날수록 그래프가 좌측으로 이동하는 경향을 나타냈으며, 최종적인 문턱 전압 값은 약 -3.21V이다.
다음, 도 12(c)를 살펴보면, 박막 트랜지스터 표시판의 좌측 하단에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 나타냈으며, 역시 동일하게 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -3.39V이다.
이때 도 12(a) 내지 (c)를 비교하면, 박막 트랜지스터 표시판의 중앙에 위치하는 (b)의 경우에 가장 작은 문턱 전압 이동이 발생하였으며, 전체적으로 문턱 전압 이동 값의 평균이 약 3.31V이다. SiF4의 함유에 따라 도 9와 비교하여 현저하게 문턱 전압의 이동 정도가 감소하였음을 알 수 있으나, 도 11의 경우와 비교할 때 다소 문턱 전압 이동 값이 증가함을 알 수 있다. 그러나 이러한 증가량은 다소 미미한 양으로서, 공정 오차에 따를 수 있다.
도 9 내지 도 12의 평균 문턱 전압 이동 값을 도 13에 나타냈다. 도 9는 case 1이고, 도 10은 case 2이고, 도 11은 case 3이고, 도 12는 case 4이다. 이를 살펴보면, 비교예로서 SiF4를 사용하지 않은 경우에는 약 4.9V의 문턱 전압 이동 정도를 나타냈으나, SiF4를 포함함에 따라 문턱 전압 이동 값이 감소함을 알 수 있다. 즉, SiF4를 포함함에 따라 박막 트랜지스터 소자의 신뢰성이 향상됨을 알 수 있다.
다음으로 도 14 내지 도 17을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 성능에 대해 살펴본다.
다음, 도 14는 화학 증착 기상법을 통해 게이트 절연막이 이중층 구조로 형성된 경우이며, 반도체층 아래에 위치하는 제1 게이트 절연막이 SiOF 재질이고, 제2 게이트 절연막이 SiOx 재질이며, 제1 게이트 절연막의 두께가 제2 게이트 절연막의 두께보다 두꺼운 경우에 대한 실험 그래프이다.
도 14(a)를 참조하면, 박막 트랜지스터 표시판의 우측 상단에서 게이트 전압 인가 시 드레인 전극에 흐르는 전류를 나타낸 것이다. 이때 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -4.26V이다.
다음, 도 14(b)를 살펴보면, 박막 트랜지스터 표시판의 중앙에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 측정한 것이다. 도 14(a)와 같이 시간이 지날수록 그래프가 좌측으로 이동하는 경향을 나타냈으며, 최종적인 문턱 전압 값은 약 -3.58V이다.
다음, 도 14(c)를 살펴보면, 박막 트랜지스터 표시판의 좌측 하단에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 나타냈으며, 역시 동일하게 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 약 -3.64V이다.
이때 도 14(a) 내지 (c)를 비교하면, 박막 트랜지스터 표시판의 중앙에 위치하는 (b)의 경우에 가장 작은 문턱 전압 이동이 발생하였으며, 전체적으로 문턱 전압 이동 값의 평균이 약 3.83V이다. 즉, 이중층 구조이면서 반도체층과 접하는 게이트 절연막이 SiF4를 통해 형성됨에 따라 도 9와 비교하여 현저하게 문턱 전압의 이동 정도가 감소하였음을 알 수 있다.
다음, 도 15 내지 도 16은 화학 증착 기상법에서 사용되는 전체 기체에 대해 SiF4 : SiH4 기체의 비율을 1:2로 주입하여 게이트 절연막을 형성한 경우이며, 도 15는 게이트 절연막 형성 후 세정 공정을 실시한 경우이고, 도 16은 게이트 절연막 형성 후 세정 공정을 실시하지 않은 경우이다.
도 15(a) 및 도 16(a)를 참조하면, 박막 트랜지스터 표시판의 우측 상단에서 게이트 전압 인가 시 드레인 전극에 흐르는 전류를 나타낸 것이다. 이때 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 각각 -2.95V 및 -3.42V이다.
다음, 도 15(b) 및 도 16(b)를 살펴보면, 박막 트랜지스터 표시판의 중앙에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 측정한 것이다. 도 15(a) 및 도 16(a)와 같이 시간이 지날수록 그래프가 좌측으로 이동하는 경향을 나타냈으며, 최종적인 문턱 전압 값은 각각 약 -3.40V 및 -3.45V이다.
다음, 도 15(c) 및 도 16(c)를 살펴보면, 박막 트랜지스터 표시판의 좌측 하단에서 게이트 전압을 인가하여 드레인 전극에 흐르는 전류를 나타냈으며, 역시 동일하게 시간이 지날수록 그래프는 좌측으로 이동하였으며, 최종적인 문턱 전압 값은 각각 약 -3.33V 및 -3.30V이다.
이때 (a) 내지 (c)를 비교하면, 전체적으로 문턱 전압 이동 값의 평균이 각각 약 3.23V 및 약 3.39V이다. 게이트 절연막을 형성함에 있어, 세정을 실시하는 경우가 보다 적은 문턱 전압 이동 값을 나타냈으나, 이러한 차이는 미약하여 세정 여부는 문턱 전압 이동 값에 큰 영향을 미치지 않음을 알 수 있다.
전술한 실시예 및 비교예를 도 17에 나타냈다. 도 9는 case 1이고, 도 10은 case 2이고, 도 11은 case 3이고, 도 12는 case 4이고, 도 13은 case 5이고, 도 15는 case 6이다. 이에 따르면 SiF4의 기체량이 많을수록 문턱 전압 이동 값이 감소하나, 세정 유무에 따라서는 큰 차이를 나타내지 않음을 알 수 있다.
이상에서 본 실시예에서는 액정 표시 장치에 적용된 박막 트랜지스터 표시판에 대해 설명하지만, 어떠한 다른 표시 장치에도 박막 트랜지스터 표시판(100)에 관한 설명이 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
3 : 액정층 81, 82 : 접촉 보조 부재
100: 박막 트랜지스터 표시판 110 : 제1 절연 기판
121 : 게이트선 124 : 게이트 전극
129 : 게이트 패드 140 : 게이트 절연막
140a : 하부 게이트 절연막 140b : 상부 게이트 절연막
154 : 반도체층
161 : 접촉성 저항 부재 165 : 접촉성 저항 부재
171 : 데이터 배선 173 : 소스 전극
175 : 드레인 전극 179 : 데이터 패드
180 : 보호막 185 : 접촉 구멍
191 : 화소 전극

Claims (16)

  1. 절연 기판,
    상기 절연 기판 위에 위치하며 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체층, 및
    상기 반도체층 위에 위치하며 이격된 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연막은 불소화 실리콘 산화막(SiOF)을 포함하며,
    상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극은 박막 트랜지스터를 이루고,
    상기 박막 트랜지스터의 문턱 전압 이동 값은 약 4.9V 미만인 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 게이트 절연막은 이중막 구조이고,
    상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막이며,
    상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)인 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 게이트 절연막은 삼중막 구조이고,
    상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막이며,
    상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막 및 제3 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)인 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 게이트선은 저저항 금속으로 이루어진 박막 트랜지스터 표시판.
  5. 제2항에서,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼운 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  8. 절연 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 테트라플루오르화 규소(SiF4) 기체를 사용하여 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계, 및
    상기 반도체층 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극은 박막 트랜지스터를 이루고,
    상기 박막 트랜지스터의 문턱 전압 이동 값은 약 4.9V 미만인 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 게이트 절연막은 화학 기상 증착법을 사용하여 형성되는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 화학 기상 증착법에서 사용되는 전체 기체에 대한 상기 테트라플루오르화규소(SiF4) 기체의 양이 증가할수록 상기 문턱 전압 이동 값은 작아지는 박막 트랜지스터 표시판의 제조 방법.
  11. 제8항에서,
    상기 게이트 절연막은 이중막 구조로 형성되고,
    상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막(SiOF)이며,
    상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)인 박막 트랜지스터 표시판의 제조 방법.
  12. 제8항에서,
    상기 게이트 절연막은 삼중막 구조로 형성되고,
    상기 반도체층 아래에 위치하는 제1 게이트 절연막의 재질은 불소화 실리콘 산화막(SiOF)이며,
    상기 제1 게이트 절연막 아래에 위치하는 제2 게이트 절연막 및 제3 게이트 절연막의 재질은 산화규소(SiOx) 또는 질화규소(SiNx)인 박막 트랜지스터 표시판의 제조 방법.
  13. 제8항에서,
    상기 게이트선은 저저항 금속으로 이루어진 박막 트랜지스터 표시판의 제조 방법.
  14. 제11항에서,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍게 형성되는 박막 트랜지스터 표시판의 제조 방법.
  15. 제8항에서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제8항에서,
    상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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