KR102196949B1 - 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 Download PDF

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Abstract

박막 트랜지스터는 기판, 기판 상에 형성된 제1 게이트 전극, 기판 상에 형성되고 제1 산화물 반도체층 및 제1 배리어층을 포함하는 제1 액티브층, 제1 액티브층 상에 형성되고 제2 산화물 반도체층 및 중간 배리어층을 포함하는 제2 액티브층, 제2 액티브층 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되고, 제1 게이트 전극과 전기적으로 연결된 제2 게이트 전극, 제2 게이트 전극, 제1 액티브층 및 제2 액티브층 상에 형성된 층간 절연막, 및 제1 액티브층 및 제2 액티브층과 전기적으로 연결된 소스 전극 및 드레인 전극을 포함한다.

Description

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 산화물 반도체 기반 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 박막 트랜지스터의 신뢰성을 개선하기 위한 중간 배리어층을 갖는 산화물 반도체를 이용하는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관심이 고조되고, 휴대가 가능한 전자 장치에 대한 요구가 높아지면서 경량 박막형 평판 표시 장치에 대한 연구 및 상업화가 널리 이루어지고 있다. 이러한 평판 표시 장치 중 특히, 액정 표시 장치(Liquid Crystal Display; LCD)와 유기 발광 표시 장치(Organic Light Emitting Display; OLED)에 대한 연구가 널리 이루어지고 있으며, 액정 표시 장치와 유기 발광 표시 장치에서는 스위칭 소자 및/또는 구동 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)가 사용되고 있다.
박막 트랜지스터는 액티브층으로 사용되는 물질에 따라 비정질 실리콘(amorphous-silicon)을 사용하는 박막 트랜지스터, 다결정 실리콘(poly-silicon)을 사용하는 박막 트랜지스터 및 산화물 반도체를 사용하는 박막 트랜지스터로 나뉜다. 다결정 실리콘을 사용하는 박막 트랜지스터를 제조하는 경우, 액티브층의 저항을 조절하기 위해 이온을 주입하는 공정이 추가적으로 진행되는데, 이온 주입 영역을 정의하기 위한 추가적인 마스크를 사용하는 이온 주입 공정이 추가되어, 공정 상 불리함이 있다. 반면에, 산화물 반도체를 사용하는 박막 트랜지스터의 경우 비정질 실리콘을 사용하는 박막 트랜지스터 대비 이동도가 높고, 비정질 실리콘을 사용하는 박막 트랜지스터 및 다결정 실리콘을 사용하는 박막 트랜지스터 대비 누설 전류(leakage current)가 현저히 낮으며, 상대적으로 신뢰성이 높다. 또한, 산화물 반도체를 사용하는 박막 트랜지스터는 다결정 실리콘을 사용하는 박막 트랜지스터 대비 문턱 전압(Vth)의 산포가 균일한 특성이 확보된다는 유리함이 있다.
산화물 반도체 기반의 박막 트랜지스터의 동작 동안, 캐리어(carrier)들이 절연층에 축적되는 경향이 있고, 박막 트랜지스터의 동작을 통해 절연층에 "트랩된(trapped)" 채로 남겨지는 경향이 있다. 트랩된 캐리어들 중 일부는 박막 트랜지스터가 턴오프된(turned off)된 후에도 절연층에 남는다. 대부분의 예에서, 캐리어들이 트랩되면, 박막 트랜지스터의 온(on) 상태 및 오프(off) 상태에 걸쳐 트랩된 채로 남겨질 수 있고, 박막 트랜지스터의 전체 수명 동안 트랩된 채로 남겨지는 것도 가능하다. 이러한 캐리어들의 "트래핑(trapping)"은 문턱 전압이 서서히 시프트(shift)되게 하고, 문턱 전압의 시프트 양은 일반적으로 트랩 밀도의 많은 양과 상관된다.
[관련기술문헌]
1. 산화물 박막 트랜지스터의 제조 방법 (특허출원번호 제 10-2008-0119112호)
2. 산화물 박막 트랜지스터 및 그 제조 방법 (특허출원번호 제 10-2011-0055786 호)
산화물 반도체를 사용하는 박막 트랜지스터와 관련하여 본 발명의 발명자들은 산화물 반도체가 광에 민감하므로 산화물 반도체에 바이어스가 가해진 상황에서 산화물 반도체에 광이 가해지는 경우 산화물 반도체의 성질이 변할 수 있다는 문제를 인식하였다. 이에, 본 발명의 발명자들은 개선된 코플래너 구조의 박막 트랜지스터를 발명했다.
이에, 본 발명이 해결하고자 하는 과제는 산화물 반도체를 포함하는 액티브층에 입사하는 광을 감소시켜, 광 신뢰성을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 복수의 채널 영역을 사용하고, 액티브층과 소스 전극 및 드레인 전극 사이의 접촉 면적을 증가시켜, 소자 특성을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예들은 제1 산화물 반도체층, 제2 산화물 반도체층 및 제1 산화물 반도체층과 제2 산화물 반도체층을 분리하는 중간 배리어층을 포함하는 박막 트랜지스터에 관한 것이다. 제1 게이트 절연막은 제1 게이트 전극 상에 배치된다. 제1 산화물 반도체층 및 제2 산화물 반도체층은 제1 게이트 절연막 상에 배치된다. 제2 게이트 절연막은 제2 산화물 반도체층 상에 배치된다. 제2 게이트 전극은 제2 게이트 절연막 상에 배치된다. 제2 게이트 전극은 제1 게이트 전극과 전기적으로 연결된다. 소스 전극은 제1 산화물 반도체층 및 제2 산화물 반도체층에 전기적으로 연결된다. 드레인 전극은 제1 산화물 반도체층 및 제2 산화물 반도체층에 전기적으로 연결된다.
일 실시예에서, 제1 전류 경로는 제1 게이트 전극에 제1 전압을 인가함에 의해 제1 산화물 반도체층에 유도되고, 제2 전류 경로는 제2 게이트 전극에 제2 전압을 인가함에 의해 제2 산화물 반도체층에 유도된다.
일 실시예에서, 박막 트랜지스터는 제1 전압과 제2 전압을 동시에 수신하도록 구성된다. 또한, 일 실시예에서, 제1 전압과 제2 전압은 서로 동일할 수도 있다.
일 실시예에서, 박막 트랜지스터가 N-type 박막 트랜지스터이고, 중간 배리어층은 제1 산화물 반도체층 및 제2 산화물 반도체층 중 적어도 하나의 물질보다 작은 최대 가전자대 값(Vmax)을 갖는 배리어 물질을 포함한다. 일 실시예에서, 박막 트랜지스터가 P-type 박막 트랜지스터이고, 중간 배리어층은 제1 산화물 반도체층 및 제2 산화물 반도체층 중 적어도 하나의 물질보다 큰 최대 전도대 값(Cmax)을 갖는 배리어 물질을 포함한다.
일 실시예에서, 제1 산화물 반도체층은 제2 산화물 반도체층의 단면 상의 폭보다 크거나 같은 단면 상의 폭을 갖고, 소스 전극 및 드레인 전극은 제1 산화물 반도체층 및 제2 산화물 반도체층과 직접 접한다.
일 실시예에서, 제1 배리어층은 제1 게이트 절연막과 제1 산화물 반도체층 사이에 개재된다. 제2 배리어층은 제2 게이트 절연막과 제2 산화물 반도체층 사이에 개재된다.
일 실시예에서, 박막 트랜지스터가 N-type 박막 트랜지스터이고, 제1 배리어층은 제1 산화물 반도체층 및 제1 게이트 절연막 중 적어도 하나의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는 배리어 물질을 포함한다. 일 실시예에서, 박막 트랜지스터가 P-type 박막 트랜지스터이고, 제1 배리어층은 제1 산화물 반도체층 및 제1 게이트 절연막 중 적어도 하나의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함한다.
일 실시예에서, 박막 트랜지스터가 N-type 박막 트랜지스터이고, 제2 배리어층은 제2 산화물 반도체층 및 제2 게이트 절연막 중 적어도 하나의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는 배리어 물질을 포함한다. 일 실시예에서, 박막 트랜지스터가 P-type 박막 트랜지스터이고, 제2 배리어층은 제2 산화물 반도체층 및 제2 게이트 절연막 중 적어도 하나의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함한다.
일 실시예에서, 제1 게이트 전극은 반사성 도전성 물질로 형성된다.
일 실시예에서, 박막 트랜지스터는 N-type 박막 트랜지스터이고, 중간 배리어층은 산화 티타늄(TiOx), 산화 탄탈륨(TaOx), 티탄스트론튬 산화물(SrTiO3), 바륨지르코늄 산화물(BaZrO3), 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 알루미늄(Al2O3), 산화 마그네슘(MgO), 산화 갈륨(Ga2O3) 중 적어도 하나를 포함한다. 일 실시예에서, 박막 트랜지스터가 P-type 박막 트랜지스터이고, 중간 배리어층은 산화 구리(Cu2O), 구리알루미늄 산화물(CuAlO2), 산화 실리콘(SiO2), 스트론튬구리 산화물(SrCu2O2), 산화 알루미늄(Al2O3) 중 적어도 하나를 포함한다.
실시예들은 또한 산화물 반도체층과 제1 게이트 절연막 사이에 개재된 제1 배리어층을 포함하는 박막 트랜지스터에 관한 것이다. 일 실시예에서, 박막 트랜지스터가 N-type 박막 트랜지스터이고, 제1 배리어층은 제1 산화물 반도체층 및 제1 게이트 절연막의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는 배리어 물질을 포함한다. 일 실시예에서, 박막 트랜지스터가 P-type 박막 트랜지스터이고, 제1 배리어층은 제1 산화물 반도체층 및 제1 게이트 절연막의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함한다.
박막 트랜지스터는 산화물 반도체층과 제2 게이트 절연막 사이에 개재된 제2 배리어층을 더 포함할 수도 있다. 일 실시예에서, 박막 트랜지스터가 제2 산화물 반도체층 및 제2 게이트 절연막의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는 배리어 물질을 포함한다. 일 실시예에서, 박막 트랜지스터가 P-type 박막 트랜지스터이고, 제2 배리어층은 제2 산화물 반도체층 및 제2 게이트 절연막의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함한다.
일 실시예에서, 산화물 반도체층은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함한다.
실시예들은 또한 박막 트랜지스터 제조 방법에 관한 것이다. 제1 게이트 전극은 기판 상에 형성된다. 제1 게이트 절연막은 제1 게이트 전극 상에 형성된다. 산화물 반도체층과 배리어층이 제1 게이트 절연막 상에 형성된다.
일 실시예에서, 배리어층은 제1 게이트 절연막과 산화물 반도체층 사이에 형성된다. 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 배리어층은 산화물 반도체층 및 제1 게이트 절연막의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는 배리어 물질을 포함한다. 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 배리어층은 산화물 반도체층 및 제1 게이트 절연막의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함한다.
일 실시예에서, 제2 게이트 절연막이 산화물 반도체층과 제2 게이트 전극 사이에 형성되도록, 제2 게이트 절연막 및 제2 게이트 전극이 산화물 반도체층 상에 형성된다. 배리어층은 제2 게이트 절연막과 산화물 반도체층 사이에 형성된다. 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 배리어층은 산화물 반도체층 및 제1 게이트 절연막의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는 배리어 물질을 포함한다. 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 배리어층은 산화물 반도체층 및 제1 게이트 절연막의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함한다.
일 실시예에서, 배리어층은 제1 게이트 절연막과 산화물 반도체층 사이에 형성되고, 다른 배리어층은 제2 게이트 절연막과 산화물 반도체층 사이에 형성된다.
일 실시예에서, 산화물 반도체층은 제1 산화물 반도체층 및 제2 산화물 반도체층으로 형성된다. 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 배리어층은 제1 산화물 반도체층 및 제2 산화물 반도체층의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는 배리어 물질을 포함한다. 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 배리어층은 제1 산화물 반도체층 및 제2 산화물 반도체층의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함한다.
일 실시예에서, 배리어층은 제1 게이트 절연막과 제1 산화물 반도체층 사이에 형성된다. 다른 배리어층은 제1 산화물 반도체층 상에 형성되고, 제2 산화물 반도체층은 다른 배리어층 상에 형성된다. 또 다른 배리어층은 제2 산화물 반도체층 상에 형성되고, 제2 게이트 절연막이 제2 산화물 반도체층 상에 형성된다. 제2 게이트 전극은 제2 게이트 절연막 상에 형성된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 Ib-Ib' 선에 따른 박막 트랜지스터의 단면도이다.
도 1c 및 도 1d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 중간 배리어층의 기능을 설명하기 위한 에너지 밴드 다이어그램이다.
도 1e 내지 도 1i는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 개념도이다.
도 3b는 도 3a의 서브 화소 영역에 대한 확대 개념도이다.
도 3c는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 3d는 도 3c의 IIId-IIId' 선 및 IIId''-IIId'''에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층 위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 명세서에서 플렉서블(flexible) 표시 장치는 연성이 부여된 표시 장치를 의미하는 것으로서, 굽힘이 가능한(bendable) 표시 장치, 롤링이 가능한(rollable) 표시 장치, 깨지지 않는(unbreakable) 표시 장치, 접힘이 가능한(foldable) 표시 장치 등과 동일한 의미로 사용될 수 있다. 본 명세서에서 플렉서블 유기 발광 표시 장치는 다양한 플렉서블 표시 장치 중 일 예이다.
본 명세서에서 투명 표시 장치는 시청자가 시인하는 표시 장치의 화면 중 적어도 일부 영역이 투명한 표시 장치를 의미한다. 본 명세서에서 투명 표시 장치의 투명도는 적어도 표시 장치의 뒤의 사물을 사용자가 인식할 수 있는 정도를 의미한다. 본 명세서에서 투명 표시 장치는 표시 영역과 비 표시 영역을 포함한다. 표시 영역은 영상 등이 표시되는 영역이며, 비표시 영역은 베젤(bezel) 과 같이 영상이 표시되지 않는 영역이다. 투명 표시 장치는 표시 영역의 투과율을 최대화하기 위해, 베터리, PCB(Printed Circuit Board), 메탈 프레임 등 투명하지 않은 구성요소들을 표시 영역 하에 배치하지 않고, 비표시 영역 하에 배치되도록 구성된다. 본 명세서에서 투명 표시 장치는, 예를 들어, 투명 표시 장치 투과율이 적어도 20% 이상인 표시 장치를 의미한다. 본 명세서에서 투과율이란 투명 표시 장치의 투과 영역으로 광이 입사되어 투명 표시 장치의 각 층의 계면에서 반사된 광을 제외하고 투명 표시 장치를 투과한 광량을 전체 입사된 광량으로 나눈 값을 의미한다.
본 명세서에서 투명 표시 장치의 전면 및 후면은 투명 표시 장치에서 발광되는 광을 기준으로 정의된다. 본 명세서에서 투명 표시 장치의 전면은 투명 표시 장치로부터 광이 발광되는 면을 의미하며, 투명 표시 장치의 후면은 투명 표시 장치로부터 광이 발광되는 면의 반대측 면을 의미한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
산화물 반도체는 높은 이동도 및 다른 유익한 특성에 기인하여 박막 트랜지스터의 액티브층으로 보다 많이 사용되고 있다. 그러나, 산화물 반도체는 광에 대한 노출에 의한 열화 및 박막 트랜지스터의 제조 공정과 같은 다른 팩터에 민감하다. 박막 트랜지스터의 문턱 전압은 제조 공정의 결과로서 변할 수도 있고, 더 심하게는, 박막 트랜지스터가 광에 노출됨에 따라 박막 트랜지스터의 동작 동안 변할 수도 있다. 박막 트랜지스터의 문턱 전압은 박막 트랜지스터의 일관된 동작을 제공하기 위해 일정하게 유지되는 것이 바람직하다. 실시예들은 제조 공정 및/또는 광에 대한 노출의 결과로 박막 트랜지스터의 산화물 반도체의 열화를 방지하기 위해 하나 이상의 배리어층을 제공하는 것에 관한 것이다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다. 도 1b는 도 1a의 Ib-Ib' 선에 따른 박막 트랜지스터의 단면도이다. 도 1a 및 도 1b를 참조하면, 박막 트랜지스터(100A)는 기판(110A), 제1 게이트 절연막(163A), 제1 게이트 전극(121A), 제1 액티브층(140A), 제2 액티브층(150A), 제2 게이트 절연막(161A), 제2 게이트 전극(122A), 층간 절연막(162A), 및 소스 전극(131A) 및 드레인 전극(132A)을 포함한다.
기판(110A)은 기판(110A) 상에 형성될 수 있는 다양한 엘리먼트들을 지지하기 위한 부재이다. 기판(110A)은 절연 물질로 구성될 수 있고, 예를 들어, 유리 또는 플라스틱 등으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
기판(110A)은 박막 트랜지스터(100A)가 사용되는 다양한 어플리케이션에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 박막 트랜지스터(100A)가 플렉서블 표시 장치에 사용되는 경우, 기판(110A)은 연성의 절연 물질로 형성될 수 있다. 여기서, 사용 가능한 연성의 절연 물질은 폴리이미드(polyimide; PI)를 비롯하여 폴리에테르 이미드(polyetherimide; PEI), 폴리에틸렌 테레프탈레이드(polyethyelene terephthalate; PET), 폴리카보네이트(PC), 폴리스타이렌(PS), 스타이렌아크릴나이트릴코폴리머(SAN), 실리콘-아크릴 수지 등이 사용될 수 있다. 또한, 박막 트랜지스터(100A)가 투명 표시 장치에 사용되는 경우, 기판(110A)은 투명 절연 물질로 형성될 수 있다. 박막 트랜지스터(100A)가 기판(110A)을 포함하는 것으로 설명하였으나, 박막 트랜지스터(100A)는 후술할 엘리먼트들만을 포함하는 것으로 정의하고, 후술할 엘리먼트들을 지지하기 위한 기판(110A)은 박막 트랜지스터(100A)에 포함되지 않는 것으로 정의할 수도 있다.
기판(110A) 상에는 하부 게이트 전극으로서 제1 게이트 전극(121A)이 형성된다. 제1 게이트 전극(121A)은 구동 신호를 박막 트랜지스터(100A)에 전달한다. 제1 게이트 전극(121A)은 제1 액티브층(140A)과 중첩되고, 구체적으로, 제1 액티브층(140A)의 제1 산화물 반도체층(141A)과 중첩된다.
제1 게이트 전극(121A)은 도전 물질로 형성된다. 제1 게이트 전극(121A)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 제1 게이트 전극(121A)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
기판(110A) 상에는 제1 게이트 절연막(163A)이 형성된다. 제1 게이트 절연막(163A)은 기판(110A) 상에서 제1 게이트 전극(121A)을 덮도록 형성된다. 제1 게이트 절연막(163A)은 기판(110A) 을 통한 수분 또는 불순물의 침투를 방지한다. 제1 게이트 절연막(163A)은 절연 물질로 구성된다. 제1 게이트 절연막(163A)을 구성하는 물질은 기판(110A)의 종류나 박막 트랜지스터(100A)의 종류에 따라 선택된다. 예를 들어, 제1 게이트 절연막(163A)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 등으로 형성될 수 있다.
제1 게이트 절연막(163A) 상에는 하부 액티브층으로서 제1 액티브층(140A)이 형성된다. 제1 액티브층(140A)은 제1 게이트 전극(121A) 상에 형성되어, 박막 트랜지스터(100A)의 하부 액티브층으로 기능하여, 박막 트랜지스터의 하측에 도전성 채널(경로)(이하, "하부 채널"로 지칭됨)을 제공한다. 제1 액티브층(140A)은 제1 게이트 절연막(163A) 상에 형성되어 하부 채널을 제공하는 제1 산화물 반도체층(141A), 및 제1 게이트 절연막(163A)과 제1 산화물 반도체층(141A) 사이에 형성되어 광에 의한 박막 트랜지스터(100A)의 열화를 감소시키는 제1 배리어층(142A)을 포함한다.
제1 산화물 반도체층(141A)은 제1 배리어층(142A) 상에 형성된다. 제1 산화물 반도체층(141A)은 제1 배리어층(142A) 상에서 제1 배리어층(142A)과 실질적으로 동일 면적으로 형성된다. 보다 상세하게는, 제1 산화물 반도체층(141A)과 제1 배리어층(142A)은 서로 중첩되도록 배치된다. 그러나, 일부 다른 실시예에서, 제1 산화물 반도체층(141A)과 제1 배리어층(142A)은 수평 위치에서 오프셋될 수도 있고, 상이한 수평 치수를 가질 수도 있다.
제1 산화물 반도체층(141A)으로는 다양한 금속 산화물이 사용될 수 있다. 예를 들어, 제1 산화물 반도체층(141A)의 구성 물질로서 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 인듐 알루미늄 아연 산화물(InAlZnO)계 재료, 인듐 하프늄 아연 산화물(InHfZnO), 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료나, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 아연 산화물(ZnO)계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다.
제1 산화물 반도체층(141A)은 제1 게이트 전극(121A)과 중첩하고, 소스 전극(131A) 및 드레인 전극(132A)과 접촉하여, 제1 게이트 전극(121A)에 게이트 전압이 인가되는 경우 하부 채널을 제공한다.
제1 배리어층(142A)은 제1 게이트 절연막(163A)과 제1 산화물 반도체층(141A) 사이에 형성된다. 제1 배리어층(142A)은 광에 의한 박막 트랜지스터(100A)의 열화를 감소시키는 층으로서, 구체적으로, 제1 게이트 절연막(163A)과 제1 산화물 반도체층(141A) 사이의 정공(hole) 전도를 억제하기 위한 층이다. 제1 배리어층(142A)에 대한 보다 상세한 설명을 위해 도 1c를 함께 참조한다.
도 1c는 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 에너지 밴드 다이어그램(Energy Band Diagram)이다. 도 1c에서는 설명의 편의를 위해 박막 트랜지스터(100A)의 구성 중 제1 게이트 절연막(163A), 제1 배리어층(142A) 및 제1 산화물 반도체층(141A)만을 도시하였다. 또한, 도 1c에서는 박막 트랜지스터가 n-type인 경우를 도시하였다.
제1 배리어층(142A)은 광에 의한 박막 트랜지스터(100A)의 열화를 감소시키는 층으로서, 광에 대한 노출에 기인한 박막 트랜지스터(100A)의 열화를 감소시키는 전하 트래핑 배리어(charge trapping barrier)로 기능한다. 제1 배리어층(142A)은 제1 게이트 절연막(163A)을 구성하는 물질의 최대 가전자대(valence band)값 보다 작은 최대 가전자대 값을 갖는 물질로 형성된다. 제1 배리어층(142A)의 기능은 에너지 밴드갭, 가전자대 및 전도대(conduction band)의 관점에서 도 1c 및 도 1d를 참조하여 본 명세서에서 설명된다.
가전자대는 원자 안 쪽의 궤도들이 서로 상호작용하며 형성된 에너지 대역으로서, 연속적인 에너지를 가지는 전자들이 모원자 주위에 구속된 채로 다른 곳으로 이동을 할 수 없는 에너지 대역을 의미한다. 전도대는 원자 바깥 쪽의 궤도들이 겹쳐지면서 만들어진 에너지 대역으로서, 연속적인 에너지를 가진 전자들이 해당 원자 주변에서 다른 원자 주변으로 자유롭게 이동할 수 있는 에너지 대역을 의미한다. 이러한 전도대에 위치한 전자를 자유전자라고 한다. 에너지 밴드갭("Eg")은 가전자대와 전도대 사이의 에너지값의 차이를 의미하는 것으로서, 보다 상세하게는, 상대적으로 낮은 에너지 대역인 가전자대의 최대 에너지값("Vmax")과 상대적으로 높은 에너지 대역인 전도대의 최소 에너지값("Cmin")의 차이를 의미한다. 일반적으로, 물질의 에너지 밴드갭이 낮으면 해당 물질은 도체이고, 물질의 에너지 밴드갭이 높으면 해당 물질은 부도체이다.
N-type의 박막 트랜지스터(100A)에서, 제1 게이트 전극(121A)에 게이트 전압이 인가된 상태에서 제1 산화물 반도체층(141A)에 광이 가해지면, 정공/전자 쌍이 제1 산화물 반도체층(141A)에 발생한다. 정공("h")은 박막 트랜지스터의 동작 동안 제1 게이트 절연막(163A)에 트랩(trap)될 수 있으며, 제1 산화물 반도체층(141A)에 전자("e")가 남는다. 트랩된 캐리어들의 일부는 박막 트랜지스터가 턴오프된 후에도 제1 게이트 절연막(163A)에 남는다. 제1 산화물 반도체층에 발생되는 전자의 수는 제1 산화물 반도체층(141A)와 제1 게이트 절연막(163A)의 계면에서의 정공("h")의 수에 의존하므로, 제1 게이트 절연막(163A)에 트랩된 정공은 박막 트랜지스터의 문턱 전압(Vth)을 서서히 시프트시킬 수 있다.
따라서, 제1 배리어층(142A)은 박막 트랜지스터(100A)의 문턱 전압(Vth)의 시프트를 감소시키기 위해 사용된다. 구체적으로, 제1 배리어층(142A)은 제1 배리어층(142A)와 접하는 제1 게이트 절연막(163A)의 최대 가전자대 값(Vmax)보다 작은 최대 가전자대 값을 갖는다. 또한, 제1 배리어층(142A)의 최대 가전자대 값은 제1 산화물 반도체층(141A)의 최대 가전자대 값보다 작다. 따라서, 제1 배리어층(142A)의 물질은 제1 게이트 절연막(163A)의 최대 가전자대 값과 제1 배리어층(142A)의 최대 가전자대 값 사이의 차이가 제1 산화물 반도체층(141A)의 최대 가전자대 값과 제1 배리어층(142A)의 최대 가전자대 값 사이의 차이보다 크도록 한다.
제1 산화물 반도체층(141A)와 제1 게이트 절연막(163A)의 최대 가전자대 값보다 작은 최대 가전자대 값으로, 제1 배리어층(142A)은, 제1 산화물 반도체층(141A)에 발생된 정공이 제1 배리어층(142A)를 통과하여 제1 게이트 절연막(163A)에 도달하는 것을 어렵게 한다. 이는 제1 게이트 절연막(163A)에 트랩되는 정공의 양을 감소시키고, 그에 의해 박막 트랜지스터(100A)의 문턱 전압(Vth) 시프트를 감소시킨다.
상술한 바와 같이, 제1 배리어층(142A)의 기능은 인접하는 층들의 최대 가전자대 값의 상대적인 차이에 의존한다. 따라서, 제1 배리어층(142A)를 형성하기 위한 물질은 제1 배리어층(142A)과 접하는 제1 산화물 반도체층(141A) 및 제1 게이트 절연막(163A)의 물질에 의존하여 변할 수 있다. 예를 들어, 제1 산화물 반도체층(141A)는 인듐 갈륨 아연 산화물(InGaZnO)로 형성될 수도 있고, 제1 게이트 절연막(163A)은 실리콘 질화물로 형성될 수도 있다. 본 예시에서, 제1 배리어층(142A)은 바륨지르코늄 산화물(BaZrO3), 산화 지르코늄(ZrO2), 산화 마그네슘(MgO), 산화 갈륨(Ga2O3), 티탄스트론튬 산화물(SrTiO3), 산화 탄탈륨(TaOx), 산화 알루미늄(Al2O3), 하프늄실리콘 산화물(HfSiO4), 산화 이트륨(Y2O3) 및 산화 티타늄(TiOx) 중 어느 하나 및 그들의 조합으로 형성될 수도 있다. 예를 들어, 산화 탄탈륨(TaOx)으로 형성된 제1 배리어층(142A)은 우수한 정공 차단 능력을 나타내고, 제1 게이트 절연막(163A)에서의 정공 트래핑을 방지하기 위한 우수한 배리어 물질이다.
도 1d는 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 에너지 밴드 다이어그램이다. 도 1d에서는 박막 트랜지스터가 p-type인 경우를 도시하였다.
P-type 박막 트랜지스터(100A)에서, 제1 게이트 전극(121A)에 게이트 전압이 인가된 상태에서 제1 산화물 반도체층(141A)에 광이 가해지면, 전자가 제1 산화물 반도체층(141A)에 생성될 수도 있고, 생성된 전자는 제1 게이트 절연막(163A)에 트랩될 수도 있다. 정공은 트랩된 전자의 수에 의해 제1 산화물 반도체층(141A)에 생성될 수도 있고, 박막 트랜지스터(100A)의 문턱 전압은 박막 트랜지스터(100A)의 특성 열화를 야기시키도록 시프트될 수도 있다.
제1 배리어층(142A)은 박막 트랜지스터(100A)의 문턱 전압(Vth)의 시프트를 감소시키기 위해 사용된다. 제1 배리어층(142A)의 구성 물질은, 제1 게이트 절연막(163A)을 구성하는 물질의 전도대의 최대 에너지값과 제1 배리어층(142A)를 구성하는 물질의 전도대의 최대 에너지값 사이의 차이가 제1 산화물 반도체층(141A)을 구성하는 물질의 전도대의 최대 에너지값과 제1 배리어층(142A)를 구성하는 물질의 전도대의 최대 에너지값 사이의 차이보다 크도록 결정된다. 구체적으로, 제1 배리어층(142A)은, 제1 배리어층(142A)과 접하는 제1 게이트 절연막(163A)를 구성하는 물질의 전도대의 최대 에너지값보다 크고, 제1 산화물 반도체층(141A)를 구성하는 물질의 전도대의 최대 에너지값보다 큰 전도대의 최대 에너지값을 갖는 물질로 형성된다. 제1 배리어층인 상술한 최대 에너지 값 관계를 갖도록 형성되는 경우, 전자가 제1 배리어층(142A)을 통과하고 제1 게이트 절연막(163A)에 트랩되는 것이 어렵다. 따라서, 제1 배리어층(142A)은 박막 트랜지스터(100A)의 시프트된 문턱 전압에 기인하여 발생할 것인 박막 트랜지스터(100A)의 특성 열화를 감소시킬 수 있다.
N-type 박막 트랜지스터의 실시예와 유사하게, 제1 배리어층(142A)의 기능은 인접하는 층들의 최대 전도대 값의 상대적인 차이에 의존하고, 따라서, 제1 배리어층(142A)를 형성하기 위한 물질은 제1 배리어층(142A)과 접하는 제1 산화물 반도체층(141A) 및 제1 게이트 절연막(163A)의 물질에 의존하여 변할 수 있다. 예를 들어, 제1 산화물 반도체층(141A)는 인듐 갈륨 아연 산화물(InGaZnO)로 형성될 수도 있고, 제1 게이트 절연막(163A)은 실리콘 질화물로 형성될 수도 있다. 본 예시에서, 제1 배리어층(142A)은 산화 구리(Cu2O), 구리알루미늄 산화물(CuAlO2), 산화 실리콘(SiO2), 스트론튬구리 산화물(SrCu2O2), 산화 알루미늄(Al2O3) 중 어느 하나 및 그들의 조합으로 형성될 수도 있다. 예를 들어, 산화 구리(Cu2O)로 형성된 제1 배리어층(142A)은 우수한 전자 차단 능력을 나타내고, P-type 박막 트랜지스터의 제1 게이트 절연막(163A)에서의 전자 트래핑을 방지하기 위한 우수한 배리어 물질이다.
제1 배리어층(142A)을 형성하기 위한 물질은 상술한 최대 가전자대 값/최대 전도대 값에 추가하여 다른 팩터들에 의존할 수도 있다. N-type 및 P-type 박막 트랜지스터 둘 모두에서, 제1 산화물 반도체층(141A)과 제1 게이트 절연막(163A)의 표면들의 계면은, 박막 트랜지스터의 동작 동안 전자들이 트래핑되는 것을 허용하는 결함을 가질 수도 있다. 제1 산화물 반도체층(141A)과 제1 게이트 절연막(163A)의 계면에서의 결함 밀도를 감소시키는 것은 또한 박막 트랜지스터의 전체 동작 안정성을 증가시킬 수 있다. 따라서, 제1 배리어층(142A)을 형성하기 위한 물질은 또한 (제1 산화물 반도체층(141A)과 제1 게이트 절연막(163A)의 물질에도 의존할 수도 있는) 계면에서의 결함 밀도에 의존할 수도 있다. 결함 밀도 감소 기능을 나타내는 물질은, 해당 물질이 정공 차단 기능에 대한 최고의 물질이 아니더라도, 제1 배리어층(142A)으로 사용될 수도 있다. 나아가, 제1 배리어층(142A)은 우수한 정공 차단 기능을 나타내는 물질 및 우수한 계면 결함 밀도 감소 기능을 나타내는 물질을 포함하는 합금으로 형성될 수도 있다. 또한, 제1 배리어층(142A)은 층들의 스택(stack)으로 형성될 수도 있고, 층들 중 적어도 하나는 정공 차단 기능을 나타내는 물질로 형성되고, 층들 중 적어도 하나는 인접하는 층(예를 들어, 제1 산화물 반도체층(141A), 제1 게이트 절연막(163A))의 계면 결함 밀도를 감소시키기 위한 물질로 형성된다.
다시 도 1a 및 도 1b를 참조하면, 제1 액티브층(140A) 상에는 상부 액티브층으로서 제2 액티브층(150A)이 형성된다. 제2 액티브층(150A)은 제1 액티브층(140A) 상에 형성되어, 박막 트랜지스터(100A)의 상부 액티브층으로 기능하여, 박막 트랜지스터의 상측에 도전성 채널(이하, "상부 채널"로 지칭됨)을 제공한다. 제2 액티브층(150A)은 제1 액티브층(140A) 상에 형성되어 상부 채널을 제공하는 제2 산화물 반도체층(151A), 및 제1 산화물 반도체층(141A)과 제2 산화물 반도체층(151A) 사이에 형성되어 광에 대한 노출에 의한 박막 트랜지스터(100A)의 열화를 감소시키는 중간 배리어층(152A)을 포함한다. 제2 산화물 반도체층(151A)은 소스 전극(131A) 및 드레인 전극(132A)과 접하고 제2 게이트 전극(122A)에 게이트 전압이 인가되는 경우 상부 채널을 제공하도록 구성되는 제2 게이트 전극(122A)과 중첩된다. 제2 산화물 반도체층(151A)은 중간 배리어층(152A) 상에 형성된다. 제2 산화물 반도체층(151A)은 중간 배리어층(152A)의 면적과 실질적으로 동일한 면적을 갖도록 형성된다. 제2 산화물 반도체층(151A)은 상술한 제1 산화물 반도체층(141A)과 유사한 금속 산화 물질(들)로 형성될 수도 있다.
제2 액티브층(150A)의 단면 상의 폭("W2")은 제1 액티브층(140A)의 단면 상의 폭("W2")보다 작다. 본 명세서 상에서 액티브층의 단면 상의 폭은 액티브층의 소스 전극 측의 끝으로부터 드레인 전극 측의 끝까지의 액티브층의 길이를 의미한다. 제2 액티브층(150A)의 단면 상의 폭("W2")이 제1 액티브층(140A)의 단면 상의 폭("W1)보다 작으므로, 제1 액티브층(140A)의 일부분이 제1 액티브층(140A) 상에 형성된 제2 액티브층(150A)에 의해 덮이지 않게 된다. 이는, 제1 액티브층(140A)이 소스 전극(131A) 및 드레인 전극(132A)과 접촉하게 한다.
중간 배리어층(152A)은 제1 액티브층(140A)과 제2 산화물 반도체층(151A) 사이에 형성된다. 중간 배리어층(152A)는 광에 의한 박막 트랜지스터(100A)의 열화를 감소시키기 위한 층이고, 광에 대한 노출에 기인한 박막 트랜지스터(100A)의 전하(정공/전자) 트래핑 배리어로 기능한다. 중간 배리어층(152A)을 형성하기 위한 물질은 박막 트랜지스터의 타입에 의존하여 상이할 수도 있다. N-type 박막 트랜지스터를 위해, 중간 배리어층(152A)은 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A)을 구성하는 물질의 최대 가전자대 값보다 작은 최대 가전자대 값을 갖는 물질로 형성된다. P-type 박막 트랜지스터를 위해, 중간 배리어층(152A)은 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A)을 구성하는 물질의 최대 전도대 값보다 작은 최대 전도대 값을 갖는 물질로 형성된다.
N-type 박막 트랜지스터(100A)에서, 제1 게이트 전극(121A)에 게이트 전압이 인가되는 동안 제1 산화물 반도체층(141A)에 광이 가해지는 경우, 정공이 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A)에 발생될 수도 있고, 발생된 정공은 제1 게이트 절연막(163A)에 트랩되도록 제1 산화물 반도체층(141A)과 제2 산화물 반도체층(151A) 사이를 이동할 수도 있다. 전자는 트랩된 정공의 수에 의해 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A)에 발생될 수도 있고, 박막 트랜지스터(100A)의 문턱 전압은 박막 트랜지스터(100A)의 특성 열화를 야기하도록 시프트될 수도 있다.
상술한 바와 같이, 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A)을 구성하는 물질의 최대 가전자대 값보다 작은 최대 가전자대 값을 갖는 물질로 형성된 중간 배리어층(152A)은, 중간 배리어층(152A)을 통해 정공/전자가 제1 산화물 반도체층(141A)과 제2 산화물 반도체층(151A) 사이를 이동하는 것을 어렵게 한다. 보다 상세하게는, 중간 배리어층(152A)은 제2 산화물 반도체층(151A)내의 정공/전자가 중간 배리어층(152A)을 통과하고 제1 게이트 절연막(163A)에 트랩되는 것을 방지하기 위한 배리어로서 기능한다. 유사하게, 중간 배리어층(152A)은 제1 산화물 반도체층(141A) 내의 정공/전자가 제2 산화물 반도체층(151)을 통과하고 제2 게이트 절연막(161A)에 트랩되는 것을 어렵게 한다. 따라서, 중간 배리어층(152A)은 전하 트래핑 현상에 의해 야기되는 박막 트랜지스터(100A)의 시프트된 문턱 전압에 기인하여 발생할 것인 박막 트랜지스터의 특성 열화를 감소시킬 수 있다.
중간 배리어층(152A)을 형성하기 위한 물질은 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A)을 형성하는 물질들에 의존하여 선택된다. 중간 배리어층(152A) 물질은 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A)과의 가전자대 최대값/전도대 최대값 관계를 고려하여 선택될 수 있다. 예를 들어, 중간 배리어층(152A)은 바륨지르코늄 산화물(BaZrO3), 산화 지르코늄(ZrO2), 산화 마그네슘(MgO), 산화 갈륨(Ga2O3), 티탄스트론튬 산화물(SrTiO3), 산화 탄탈륨(TaOx), 산화 알루미늄(Al2O3), 하프늄실리콘 산화물(HfSiO4), 산화 이트륨(Y2O3) 및 산화 티타늄(TiOx) 중 어느 하나 및 그들의 조합으로 형성될 수도 있다. 상술한 제1 배리어층(142A)와는 달리, 중간 배리어층(152A)이 제1 산화물 반도체층(141A) 및 제2 산화물 반도체층(151A) 사이에 개재되어 있으므로, 산화물 반도체층들과 게이트 절연막들 사이의 계면 결함 밀도는 고려되지 않아도 된다. 따라서, 중간 배리어층(152A)은 바람직하게는 산화 탄탈륨(TaOx)으로 형성되고, 보다 바람직하게는 Ta2O5로 형성된다. P-type 박막 트랜지스터의 경우, 중간 배리어층(152A)은 산화 구리(Cu2O), 구리알루미늄 산화물(CuAlO2), 산화 실리콘(SiO2), 스트론튬구리 산화물(SrCu2O2), 산화 알루미늄(Al2O3) 중 어느 하나 및 그들의 조합으로 형성될 수도 있다.
제2 액티브층(150A) 상에는 제2 게이트 절연막(161A)이 형성된다. 제2 게이트 절연막(161A)은 제2 액티브층(150A)과 제2 게이트 전극(122A)을 절연시킨다. 제2 게이트 절연막(161A)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 제2 게이트 절연막(161A)은 제2 액티브층(150A)을 포함하는 기판(110A) 전면에 걸쳐 형성될 수 있으나, 제2 게이트 절연막(161A)은 제2 액티브층(150A)과 게이트 전극을 절연시키기만 하면 되므로, 도 1b에 도시된 바와 같이, 제2 액티브층(150A) 상에만 형성될 수도 있다.
제2 게이트 절연막(161A) 상에는 상부 게이트 전극으로서 제2 게이트 전극(122A)이 형성된다. 제2 게이트 전극(122A)은 구동 신호를 박막 트랜지스터(100A)에 전달한다. 제2 게이트 전극(122A)은 제2 액티브층(150A)과 중첩되고, 구체적으로, 제2 액티브층(150A)의 제2 산화물 반도체층(151A)과 중첩된다.
제2 게이트 전극(122A)은 도전 물질로 형성된다. 제2 게이트 전극(122A)은, 제1 게이트 전극(121A)과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 제1 게이트 전극(121A)과 제2 게이트 전극(122A)은 서로 전기적으로 연결된다. 제2 게이트 전극(122A)은 제1 게이트 전극(121A) 위에 형성되고, 제1 게이트 전극(121A)과 제2 게이트 전극(122A)은 직접적으로 접촉하거나, 별도의 도전성 물질에 의해 간접적으로 접촉할 수 있다. 따라서, 제1 게이트 전극(121A)과 제2 게이트 전극(122A)에는 동일한 게이트 전압이 인가되게 된다.
제2 게이트 전극(122A) 상에는 층간 절연막(162A)이 형성된다. 층간 절연막(162A)은 제2 게이트 절연막(161A)과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 층간 절연막(162A)은 기판(110A) 전면에 걸쳐 형성될 수 있고, 제1 액티브층(140A) 및 제2 액티브층(150A)의 일부 영역을 개구시키는 컨택홀(172A)을 갖도록 형성될 수 있다.
층간 절연막(162A) 상에는 소스 전극(131A) 및 드레인 전극(132A)이 형성된다. 소스 전극(131A) 및 드레인 전극(132A) 각각은 층간 절연막(162A) 및/또는 제2 게이트 절연막(161A)에 형성된 컨택홀(172A)을 통해 제1 액티브층(140A) 및 제2 액티브층(150A)과 전기적으로 연결된다. 소스 전극(131A) 및 드레인 전극(132A)은 도전 물질로 형성된다. 소스 전극(131A) 및 드레인 전극(132A)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 소스 전극(131A) 및 드레인 전극(132A)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
소스 전극(131A) 및 드레인 전극(132A)은 제2 액티브층(150A)의 상부 및 측부 중 적어도 하나 및 제1 액티브층(140A)의 상부 및 측부 중 적어도 하나에 접촉한다. 상술한 바와 같이, 제2 액티브층(150A)의 폭이 제1 액티브층(140A)의 폭보다 작으므로, 제1 액티브층(140A) 상에 제2 액티브층(150A)이 형성되더라도 제1 액티브층(140A)의 일부 영역은 제2 액티브층(150A)에 의해 덮이지 않게 된다. 따라서, 도 1b에 도시된 바와 같이, 소스 전극(131A) 및 드레인 전극(132A)은 제1 액티브층(140A)의 제1 산화물 반도체층(141A)의 상부, 및 제2 액티브층(150A)의 제2 산화물 반도체층(151A)의 상부 및 측부에 접촉한다.
제1 산화물 반도체층(141A)의 일부 영역 및/또는 제2 산화물 반도체층(151A)의 일부 영역은 처리된 영역에서 전기적 도전성을 증가되도록 처리될 수 있다. 제1 산화물 반도체층(141A)의 일부 영역 및 제2 산화물 반도체층(151A)의 일부 영역에서 전기적 도전성이 증가되는 경우, 해당 영역은 처리되지 않은 산화물 반도체에 비해 저항이 낮다. 따라서, 해당 영역이 소스 전극(131A) 및 드레인 전극(132A)과 접촉하는 경우, 접촉 저항 또한 낮아지게 된다. 따라서, 전기적 도전성이 증가되는 제1 산화물 반도체층(141A)의 일부 영역 및 제2 산화물 반도체층(151A)의 일부 영역은 소스 전극(131A) 및 드레인 전극(132A)과 접촉하는 제1 산화물 반도체층(141A)의 영역 및 제2 산화물 반도체층(151A)의 영역일 수 있다.
제1 게이트 전극(121A)의 단면 상의 폭은 제2 액티브층(150A)의 단면 상의 폭보다 크거나 같다. 제1 게이트 전극(121A)에 의해 형성되는 채널은 제1 게이트 전극(121A)과 중첩하는 제1 산화물 반도체층(141A)의 영역에 해당하고, 제1 산화물 반도체층(141A)에 접하는 소스 전극(131A) 및 드레인 전극(132A)이 제1 게이트 전극(121A)과 중첩하는 제1 산화물 반도체층(141A)의 영역에 최대한 인접하도록 구성할 수 있다. 다른 실시예로, 제1 게이트 전극(121A)의 단면 상의 폭이 제2 액티브층(150A)의 단면 상의 폭보다 작은 경우, 전기적 도전성이 제1 게이트 전극(121A)과 중첩하지 않는 제1 산화물 반도체층(141A)의 영역에 부여될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100A)에서는 소스 전극(131A) 및 드레인 전극(132A)이 제1 액티브층(140A)의 제1 산화물 반도체층(141A)과 접하고, 제1 산화물 반도체층(141A)은 제1 게이트 전극(121A)과 중첩한다. 나아가, 소스 전극(131A) 및 드레인 전극(132A)은 제2 액티브층(150A)의 제2 산화물 반도체층(151A)과 접하고, 제2 산화물 반도체층(151A)은 제2 게이트 전극(122A)과 중첩한다. 또한, 제1 게이트 전극(121A)과 제2 게이트 전극(122A)은 전기적으로 연결되어, 동시에 동일한 게이트 전압이 인가된다. 따라서, 제1 게이트 전극(121A)과 제2 게이트 전극(122A)에 게이트 전압이 가해져 박막 트랜지스터(100A)가 온 상태가 되는 경우, 제2 액티브층(150A)의 제2 산화물 반도체층(151A)에 상부 채널이 형성되고, 제1 액티브층(140A)의 제1 산화물 반도체층(141A)에 하부 채널이 형성된다. 따라서, 복수의 채널을 갖는 박막 트랜지스터(100A)을 제공하는 것이 가능하다. 또한, 소스 전극(131A) 및 드레인 전극(132A)이 산화물 반도체층의 상부에만 접하는 일반적인 박막 트랜지스터(100A) 구조와는 상이하게, 소스 전극(131A) 및 드레인 전극(132A)이 제2 액티브층(150A)의 제2 산화물 반도체층(151A)의 상부 및 제2 액티브층(150A)의 제2 산화물 반도체층(151A)의 두께를 따라 접하므로, 소스 전극(131A)과 제2 산화물 반도체층(151A) 사이의 접촉 면적 및 드레인 전극(132A)과 제2 산화물 반도체층(151A) 사이의 접촉 면적이 증가한다. 그 결과, 박막 트랜지스터(100A)의 전류 흐름이 개성되어 박막 트랜지스터(100A)의 소자 특성을 개선시키는 것이 가능하다.
도 1e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1e를 참조하면, 박막 트랜지스터(100E)는 기판(110E), 제1 게이트 절연막(163E), 제1 게이트 전극(121E), 제1 액티브층(140E), 제2 액티브층(150E), 제2 게이트 절연막(161E), 제2 게이트 전극(122E), 층간 절연막(162E), 및 소스 전극(131E) 및 드레인 전극(132E)을 포함한다. 기판(110E), 제1 게이트 절연막(163E), 제1 게이트 전극(121E), 제2 액티브층(150E), 제2 게이트 절연막(161E), 제2 게이트 전극(122E), 및 층간 절연막(162E)은 도 1b의 기판(110A), 제1 게이트 절연막(163A), 제1 게이트 전극(121A), 제2 액티브층(150A), 제2 게이트 절연막(161A), 제2 게이트 전극(122A), 및 층간 절연막(162A)과 실질적으로 동일하므로 중복 설명을 생략한다.
제1 액티브층(140E)의 폭은 제2 액티브층(150E)의 폭과 같고, 제1 액티브층(140E)과 제2 액티브층(150E)은 완전히 중첩한다. 제1 액티브층(140E)의 폭과 제2 액티브층(150E)의 폭이 같고 제1 액티브층(140E)과 제2 액티브층(150E)이 완전히 중첩하므로, 소스 전극(131E) 및 드레인 전극(132E)은, 도 1e에 도시된 바와 같이, 제1 액티브층(140E)의 제1 산화물 반도체층(141E)의 측부, 및 제2 액티브층(150E)의 제2 산화물 반도체층(151E)의 상부 및 측부에 접촉한다.
도 1f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1f를 참조하면, 박막 트랜지스터(100F)는 기판(110F), 제1 게이트 절연막(163F), 제1 게이트 전극(121F), 제1 액티브층(140F), 제2 액티브층(150F), 제2 게이트 절연막(161F), 제2 게이트 전극(122F), 층간 절연막(162F), 및 소스 전극(131F) 및 드레인 전극(132F)을 포함한다. 기판(110F), 제1 게이트 절연막(163F), 제1 게이트 전극(121F), 제2 액티브층(150F), 제2 게이트 절연막(161F), 제2 게이트 전극(122F), 및 층간 절연막(162F)은 도 1b의 기판(110A), 제1 게이트 절연막(163A), 제1 게이트 전극(121A), 제2 액티브층(150A), 제2 게이트 절연막(161A), 제2 게이트 전극(122A), 및 층간 절연막(162A)과 실질적으로 동일하므로 중복 설명을 생략한다.
제1 산화물 반도체층(141F)은 제1 배리어층(142F) 상에 형성된다. 제1 배리어층(142F)의 폭은 제1 산화물 반도체층(141F)의 폭보다 크다. 예를 들어, 도 1f에 도시된 바와 같이, 제1 산화물 반도체층(141F)의 폭은 제1 산화물 반도체층(141F) 상에 형성된 제2 액티브층(150F)의 폭과 실질적으로 동일하고, 제1 배리어층(142F)의 폭은 제1 산화물 반도체층(141F)의 폭보다 크다.
도 1g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1g를 참조하면, 박막 트랜지스터(100G)는 기판(110G), 제1 게이트 절연막(163G), 제1 게이트 전극(121G), 제1 액티브층(140G), 제2 액티브층(150G), 제2 게이트 절연막(161G), 제2 게이트 전극(122G), 층간 절연막(162G), 및 소스 전극(131G) 및 드레인 전극(132G)을 포함한다. 기판(110G), 제1 게이트 절연막(163G), 제1 액티브층(140G), 제2 액티브층(150G), 제2 게이트 절연막(161G), 제2 게이트 전극(122G), 층간 절연막(162G), 및 소스 전극(131G) 및 드레인 전극(132G)은 도 1b의 기판(110A), 제1 게이트 절연막(163A), 제1 액티브층(140A), 제2 액티브층(150A), 제2 게이트 절연막(161A), 제2 게이트 전극(122A), 층간 절연막(162A), 및 소스 전극(131A) 및 드레인 전극(132A)과 실질적으로 동일하므로 중복 설명을 생략한다.
제1 게이트 전극(121G)은 광 차단층으로 기능한다. 제1 게이트 전극(121G)은 기판(110G)의 하부에서 입사되는 광이 제2 산화물 반도체층(151G) 및 제1 산화물 반도체층(141G)에 도달하는 것을 차단하는 구성으로서, 반사성 도전성 물질로 형성될 수 있다. 박막 트랜지스터(100G)에 바이어스가 인가된 상태에서 제1 산화물 반도체층(141G) 및 제2 산화물 반도체층(151G)에 광이 입사되는 경우, 박막 트랜지스터(100G)의 신뢰성에 영향을 주게 된다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(100G)에서는 제1 게이트 전극(121G)이 반사성 도전성 물질로 형성되어, 기판(110G)의 하부에서 입사되는 광이 제1 산화물 반도체층(141G) 및 제2 산화물 반도체층(151G)에 도달하는 것을 차단할 수 있고, 광에 대한 노출에 의한 박막 트랜지스터(100G)의 신뢰성 저하를 감소시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 박막 트랜지스터(100G)에서는 광에 의한 박막 트랜지스터(100G)의 열화를 둔감하게 하는 층으로서 제1 배리어층(142G) 및 중간 배리어층(152G)이 사용되므로, 제1 게이트 전극(121G)이 제1 배리어층(142G) 및 중간 배리어층(152G)이 사용되지 않는 경우에서와 같은 외부 광을 차단하기 위한 두께로 형성될 필요가 없다.
도 1h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1h를 참조하면, 박막 트랜지스터(100H)는 기판(110H), 제1 게이트 절연막(163H), 제1 게이트 전극(121H), 제1 액티브층(140H), 제2 액티브층(150H), 제2 배리어층(182H), 제2 게이트 절연막(161H), 제2 게이트 전극(122H), 층간 절연막(162H), 및 소스 전극(131H) 및 드레인 전극(132H)을 포함한다. 기판(110H), 제1 게이트 절연막(163H), 제1 게이트 전극(121H), 제1 액티브층(140H), 제2 액티브층(150H), 제2 게이트 절연막(161H), 제2 게이트 전극(122H), 층간 절연막(162H), 및 소스 전극(131H) 및 드레인 전극(132H)은 도 1b의 기판(110A), 제1 게이트 절연막(163A), 제1 게이트 전극(121A), 제1 액티브층(140A), 제2 액티브층(150A), 제2 게이트 절연막(161A), 제2 게이트 전극(122A), 층간 절연막(162A), 및 소스 전극(131A) 및 드레인 전극(132A)과 실질적으로 동일하므로 중복 설명을 생략한다.
제2 배리어층(182H)은 광에 의한 박막 트랜지스터(100H)의 열화를 감소시키는 층으로서, 광에 대한 노출에 의한 박막 트랜지스터(100H)의 열화를 감소시키는 전하 트래핑 배리어로 기능한다. 제2 배리어층(182H)을 형성하기 위한 물질은 박막 트랜지스터의 타입(즉, N-type 또는 P-type)에 의존하고, 제1 배리어층(142H)와 관련하여 상술한 물질들로부터 선택될 수도 있다. 제1 배리어층(142H)와 유사하게, 제2 배리어층(182H)의 물질(들) 및 구조는 제2 산화물 반도체층(151H)과 제2 게이트 절연막(161H) 사이의 계면 결함 밀도를 고려하여 선택될 수도 있다.
제2 배리어층(182H)의 폭은 제2 산화물 반도체층(151H)의 폭과 동일할 필요가 없다. 도 1h에 도시된 바와 같이, 제2 배리어층(182H)의 폭은 제2 게이트 절연막(161H)의 폭과 같을 수 있다. 도 1h를 참조하면, 제2 게이트 절연막(161H)의 폭은 제2 게이트 전극(122H)의 폭과 실질적으로 동일하고, 제2 산화물 반도체층(151H)에 형성된 상부 채널의 폭 또한 제2 게이트 전극(122H)의 폭과 실질적으로 동일하다. 따라서, 제2 배리어층(182H)이 상부 채널의 폭에 해당하는 영역을 커버하고, 그에 의해 박막 트랜지스터(100H)의 특성의 열화를 효율적으로 억제하므로, 제2 배리어층(182H)의 폭은 제2 게이트 절연막(161H)의 폭과 실질적으로 동일하다.
도 1i는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1i를 참조하면, 박막 트랜지스터(100I)는 기판(110I), 제1 게이트 절연막(163I), 제1 게이트 전극(121I), 제1 액티브층(140I), 제2 액티브층(150I), 제2 게이트 절연막(161I), 제2 게이트 전극(122I), 층간 절연막(162I), 및 소스 전극(131I) 및 드레인 전극(132I)을 포함한다. 기판(110I), 제1 게이트 절연막(163I), 제1 게이트 전극(121I), 제2 게이트 절연막(161I), 제2 게이트 전극(122I), 층간 절연막(162I), 및 소스 전극(131I) 및 드레인 전극(132I)은 도 1b의 기판(110A), 제1 게이트 절연막(163A), 제1 게이트 전극(121A), 제2 게이트 절연막(161A), 제2 게이트 전극(122A), 층간 절연막(162A), 및 소스 전극(131A) 및 드레인 전극(132A)과 실질적으로 동일하므로 중복 설명을 생략한다.
중간 배리어층(142I)은 제1 산화물 반도체층(141I) 상에 형성되고, 제2 배리어층(152I)은 제2 산화물 반도체층(151I) 상에 형성된다. 제1 배리어층(142I)의 폭은 제2 산화물 반도체층(151I)의 폭과 같고, 제2 배리어층(152I)의 폭은 제2 게이트 절연막(161I)의 폭과 같다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2a를 참조하면, 박막 트랜지스터(200A)는 기판(210A), 제1 게이트 절연막(263A), 제1 게이트 전극(221A), 액티브 구조물(270A), 제2 게이트 절연막(261A), 제2 게이트 전극(222A), 층간 절연막(262A), 및 소스 전극(231A) 및 드레인 전극(232A)을 포함한다. 기판(210A), 제1 게이트 절연막(263A), 제1 게이트 전극(221A), 제2 게이트 절연막(261A), 제2 게이트 전극(222A), 층간 절연막(262A), 및 소스 전극(231A) 및 드레인 전극(232A)은 도 1b의 기판(110A), 제1 게이트 절연막(163A), 제1 게이트 전극(121A), 제2 게이트 절연막(161A), 제2 게이트 전극(122A), 층간 절연막(162A), 및 소스 전극(131A) 및 드레인 전극(132A)과 실질적으로 동일하므로 중복 설명을 생략한다.
액티브 구조물(270A)은 채널을 제공하는 구조물로서, 제1 게이트 전극(221A) 상에 형성된다. 액티브 구조물(270A)은 제1 게이트 전극(221A) 상에 형성되고, 하부 채널이 형성된 제1 산화물 반도체층(241A), 제1 산화물 반도체층(241A) 상에 형성되고, 상부 채널이 형성된 제2 산화물 반도체층(251A), 및 제1 산화물 반도체층(241A)과 제2 산화물 반도체층(251A) 사이에 형성된 중간 배리어층(252A)을 포함한다.
제1 산화물 반도체층(241A)은 제1 게이트 전극(221A) 위에 형성된다. 제1 산화물 반도체층(241A)으로는 다양한 금속 산화물이 사용될 수 있다.
제2 산화물 반도체층(251A)은 중간 배리어층(252A) 상에 형성된다. 제2 산화물 반도체층(251A)의 폭은 제1 산화물 반도체층(241A)의 폭보다 작을 수 있다. 제2 산화물 반도체층(251A)은 제1 산화물 반도체층(241A)과 실질적으로 동일한 물질로 형성될 수 있다.
중간 배리어층(252A)은 제1 산화물 반도체층(241A)과 제2 산화물 반도체층(251A) 사이에 형성된다. 중간 배리어층(252A)은 각각 별개의 채널을 제공하는 제1 산화물 반도체층(241A)과 제2 산화물 반도체층(251A)을 서로 절연시키기 위한 층이다. 중간 배리어층(252A)은 광에 의한 박막 트랜지스터(200A)의 열화를 감소시키는 층으로서, 구체적으로, 중간 배리어층(252A) 상에 형성된 제2 산화물 반도체층(251A) 및 중간 배리어층(252A) 아래에 형성된 제1 산화물 반도체층(241A)의 광에 의한 열화를 감소시키는 층이다. 중간 배리어층(252A)은 도 1b의 중간 배리어층(152A)과 동일한 물질로 형성될 수 있다.
도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2b를 참조하면, 박막 트랜지스터(200B)는 기판(210B), 제1 게이트 절연막(263B), 제1 게이트 전극(221B), 액티브 구조물(270B), 제2 게이트 절연막(261B), 제2 게이트 전극(222B), 층간 절연막(262B), 및 소스 전극(231B) 및 드레인 전극(232B)을 포함한다. 기판(210B), 제1 게이트 절연막(263B), 제1 게이트 전극(221B), 제2 게이트 절연막(261B), 제2 게이트 전극(222B), 층간 절연막(262B), 및 소스 전극(231B) 및 드레인 전극(232B)은 도 2a의 기판(210A), 제1 게이트 절연막(263A), 제1 게이트 전극(221A), 제2 게이트 절연막(261A), 제2 게이트 전극(222A), 층간 절연막(262A), 및 소스 전극(231A) 및 드레인 전극(232A)과 실질적으로 동일하므로 중복 설명을 생략한다.
액티브 구조물(270B)의 제1 산화물 반도체층(241B)의 폭은 액티브 구조물(270B)의 제2 산화물 반도체층(251B)의 폭과 같고, 제1 산화물 반도체층(241B)과 제2 산화물 반도체층(251B)은 서로 완전히 중첩한다. 소스 전극(231B) 및 드레인 전극(232B)은 제1 산화물 반도체층(241B)의 상부 및 측부 중 적어도 하나, 및 제2 산화물 반도체층(251B)의 상부 및 측부 중 적어도 하나에 접촉한다. 제1 산화물 반도체층(241B)의 폭과 제2 산화물 반도체층(251B)의 폭이 동일하고 제1 산화물 반도체층(241B)과 제2 산화물 반도체층(251B)이 완전히 중첩하므로, 소스 전극(231B) 및 드레인 전극(232B)은, 도 2b에 도시된 바와 같이, 제1 산화물 반도체층(241B)의 측부, 및 제2 산화물 반도체층(251B)의 상부 및 측부에 접촉한다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 개념도이다. 도 3b는 도 3a의 서브 화소 영역에 대한 확대 개념도이다. 표시 장치(300)는 이미지를 표시하기 위한 장치로서, 유기 발광 표시 장치(OLED), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등 다양한 표시 장치를 포함한다.
표시 장치(300)는 유기 발광 표시 장치일 수 있으며, 유기 발광 표시 장치는 기판(310), 복수의 박막 트랜지스터, 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자를 포함한다. 유기 발광 표시 장치의 기판(310)의 복수의 서브 화소 영역(SP)에는 유기 발광층을 발광 시키기 위한 복수의 박막 트랜지스터가 포함된다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 복수의 박막 트랜지스터는 게이트 구동부(320)로부터 스캔 신호가 인가되면, 데이터 구동부(330)로부터의 데이터 신호를 구동 박막 트랜지스터(TR2)의 게이트 전극으로 전달하는 스위칭 트랜지스터(TR1) 및 스위칭 트랜지스터(TR1)로부터 전달받은 데이터 신호에 의해 전원 공급부(350)를 통해 전달되는 전류를 애노드로 전달하며, 애노드로 전달되는 전류에 의해 해당 화소 또는 서브 화소의 유기 발광층의 발광을 제어하는 구동 트랜지스터(TR2)를 포함할 수 있다. 도 3a 및 도 3b에 도시되지는 않았으나, 유기 발광 표시 장치의 비정상적인 구동을 방지하는 보상 회로용 박막 트랜지스터가 포함될 수도 있다. 유기 발광 표시 장치의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
유기 발광 표시 장치(300)가 투명 유기 발광 표시 장치(300)인 경우, 유기 발광 표시 장치(300)의 복수의 서브 화소 영역(SP)은 발광 영역과 투과 영역을 포함하고, 박막 트랜지스터 및 유기 발광 소자는 발광 영역에 배치될 수 있다.
상술한 바와 같이, 본 발명의 다양한 실시예들에 따른 박막 트랜지스터에서 제1 게이트 전극과 제2 게이트 전극은 전기적으로 연결된다. 제1 게이트 전극과 제2 게이트 전극의 연결 관계에 대한 보다 상세한 설명을 위해 도 3c 및 도 3d를 함께 참조한다.
도 3c는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다. 도 3d는 도 3c의 IIId-IIId' 선 및 IIId''-IIId'''에 따른 단면도이다. 도 3c 및 도 3d를 참조하면, 표시 장치(300)는 기판(310), 제1 게이트 절연막(363), 제1 게이트 전극(321), 제1 액티브층(340), 제2 액티브층(350), 제2 게이트 절연막(361), 제2 게이트 전극(322), 층간 절연막(362), 및 소스 전극(331) 및 드레인 전극(332)을 포함하는 박막 트랜지스터, 및 게이트 배선(323), 데이터 배선(333) 및 패드(334)를 포함한다. 도 3d에서는 설명의 편의를 위해 도 1b에 도시된 본 발명의 일 실시예에 따른 박막 트랜지스터와 동일한 박막 트랜지스터를 도시하였으나, 이에 제한되지 않는다.
본 발명의 다양한 실시예들에 따른 표시 장치(300)의 박막 트랜지스터에서 제1 게이트 전극(321)과 제2 게이트 전극(322)은 서로 전기적으로 연결된다. 도 3c 및 도 3d를 참조하면, 하부 게이트 전극인 제1 게이트 전극(321)은 게이트 배선(323)으로부터 분지되고, 상부 게이트 전극인 제2 게이트 전극(322)은 게이트 배선(323)과 전기적으로 연결된다. 구체적으로, 제2 게이트 전극(322)과 게이트 배선(323)이 전기적으로 연결되는 부분(도 3c 및 도 3d의 IIId''-IIId'''부분)에서, 게이트 배선(323)이 기판(310) 상에 형성되고, 제2 게이트 전극(322)이 게이트 배선(323) 상에 형성된 제1 게이트 절연막(363) 및 제2 게이트 절연막(361) 상에 형성되고, 층간 절연막(362)이 제2 게이트 전극(322) 상에 형성된다. 제1 게이트 전극(321)과 제2 게이트 전극(322)이 전기적으로 연결되기 위해, 제1 게이트 전극(321)이 분지된 게이트 배선(323) 상의 제1 게이트 절연막(363) 및 층간 절연막(362)에 컨택홀이 형성되고, 제2 게이트 전극(322) 상의 층간 절연막(362)에 컨택홀이 형성되며, 패드(334)는 게이트 배선(323)과 제2 게이트 전극(322)을 전기적으로 연결시키기 위한 컨택홀이 형성된 층간 절연막(362) 상에 형성된다. 도 3c 및 도 3d에서는 별도의 패드(334)를 통해 게이트 배선(323)과 제2 게이트 전극(322)이 전기적으로 연결되는 것으로 도시하였으나, 이에 제한되지 않는다. 게이트 배선(323)과 제2 게이트 전극(322)은 직접 접촉하는 방식으로 전기적으로 연결될 수도 있다. 도 3c 및 도 3d에서는 제2 게이트 전극(322)이 제1 게이트 전극(321)이 분지된 게이트 배선(323)과 접촉하는 것으로 도시되었으나, 제1 게이트 전극(321)과 제2 게이트 전극(322)의 접촉 위치는 설계에 따라 다양하게 변경될 수 있다. 예를 들어, 제2 게이트 전극(322)이 게이트 배선(323)으로부터 분지되고, 제1 게이트 전극(321)이 게이트 배선(323)과 접촉하는 방식으로 제1 게이트 전극(321)과 제2 게이트 전극(322)이 전기적으로 연결될 수도 있다. 제1 게이트 전극(321)이 분지된 제1 게이트 배선과 제2 게이트 전극(322)이 분지된 제2 게이트 배선이 형성되고, 제1 게이트 배선과 제2 게이트 배선이 박막 트랜지스터가 위치하는 화소 영역 부근 또는 화소 영역에서 떨어진 기판(310)의 비표시 영역 등에서 접촉하는 방식으로 제1 게이트 전극(321)과 제2 게이트 전극(322)이 전기적으로 연결될 수도 있다.
게이트 배선(323)은 제1 게이트 전극(321) 및 제2 게이트 전극(322)에 게이트 전압을 전달하기 위해 게이트 구동부(320)와 연결된다. 즉, 게이트 배선(323)이 게이트 구동부(320)와 직접 연결되어, 게이트 구동부(320)로부터 게이트 전압을 인가받고, 게이트 배선(323)은 제1 게이트 전극(321) 및 제2 게이트 전극(322)에 연결되어 게이트 전압을 인가할 수 있다.
다시 도 3a 및 도 3b를 참조하면, 표시 장치(300)는 액정 표시 장치일 수 있으며, 액정 표시 장치는 하부 기판, 상부 기판, 화소 전극, 공통 전극, 컬러 필터 및 상부 기판과 하부 기판 사이에 개재된 액정층을 포함한다. 액정 표시 장치는 복수의 화소 영역을 포함하고, 복수의 화소 영역을 독립 구동하기 위한 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 각각의 화소 영역의 하부 기판에 형성되는 화소 전극과 전기적으로 연결되어 각각의 화소 전극 별로 전압을 인가하고, 각각의 화소 영역에 위치하는 화소 전극과 하부 기판 또는 상부 기판에 형성되는 공통 전극 사이에서 형성되는 전기장에 의해 액정을 배향시키며, 배향된 액정은 별도의 광원에서부터 입사된 광을 선택적으로 투과시킨다. 이러한 방식으로, 선택적으로 투과된 광은 상부 기판에 위치한 컬러 필터를 통과하여, 이미지가 표시되게 된다. 액정 표시 장치의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
표시 장치(300)는 전기 영동 표시 장치일 수 있으며, 전기 영동 표시 장치는 하부 기판, 상부 기판, 화소 전극, 공통 전극 및 광학 매체층을 포함한다. 광학 매체층은 상부 기판과 하부 기판 사이에 개재되고, 유체 및 유체에 분산된 유색 대전 입자를 포함한다. 전기 영동 표시 장치는 복수의 화소 영역을 포함하고, 복수의 화소 영역을 독립 구동하기 위한 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 각각의 화소 영역의 하부 기판에 형성되는 화소 전극과 전기적으로 연결되어 각각의 화소 전극 별로 전압을 인가하고, 각각의 화소 영역에 위치하는 화소 전극과 상부 기판 에 형성되는 공통 전극 사이에서 형성되는 전기장에 의해 유색 대전 입자를 이동시킨다. 전기 영동 표시 장치는 상술한 방식으로 유색 대전 입자를 이동시키고, 유색 대전 입자가 전기 영동 표시 장치 전면, 예를 들어, 상부 기판 측에 위치한 경우 유색 대전 입자의 색상이 표시되게 된다. 전기 영동 표시 장치의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치(300)에 사용되는 경우, 표시 장치(300)의 종류에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치(300)가 플렉서블 표시 장치인 경우, 표시 장치(300)는 반복적인 굽힘 또는 접힘이 가능하여야 하므로, 박막 트랜지스터를 구성하는 다양한 엘리먼트들 또한 굽힘 또는 접힘이 용이하도록 채택될 수 있다. 또한, 표시 장치(300)가 투명 표시 장치인 경우, 표시 장치(300)를 한 면에서 바라보았을 때 표시 방치의 반대편을 어느 정도 시인할 수 있어야 하므로, 박막 트랜지스터를 구성하는 다양한 엘리먼트들의 크기를 매우 작게 설계하거나, 박막 트랜지스터를 구성하는 다양한 엘리먼트들을 투명한 재료로 형성할 수도 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치(300)에 사용되는 경우, 표시 장치(300)의 설치 물품에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치(300)가 핸드폰, 스마트폰, 태블릿 PC, PDA 등과 같은 소형 장치 또는 모바일 장치에 설치되는 경우, 외부 전원이 공급되지 않고 자체 배터리를 사용하게 되므로, 한정된 배터리 용량에 알맞도록 박막 트랜지스터의 엘리먼트들이 설계될 수 있다. 또한, 표시 장치(300)가 텔레비전, 모니터, 스크린, 전광판 등과 같은 대형 장치 또는 고정 장치에 설치되는 경우, 외부 전원이 공급되므로 안정적인 공급 전원 하에서 표시 장치(300)가 보다 고화질을 구현할 수 있도록 박막 트랜지스터의 엘리먼트들이 설계될 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치(300)에 사용되는 경우, 표시 장치(300)의 설치 장소에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치(300)가 화장실, 세면대, 샤워실, 부엌 등 습도가 높은 곳에 설치되는 경우, 박막 트랜지스터는 습기에 강한 엘리먼트들로 설계될 수 있다. 또한, 표시 장치(300)가 건물 외벽, 건물 유리, 차량 유리 등 외부로부터의 충격에 용이하게 노출되는 곳에 설치되는 경우, 박막 트랜지스터는 충격을 쉽게 흡수하거나, 충격으로부터의 내성이 강한 엘리먼트들로 설계될 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들은 상술한 다양한 변형예들에 제한되지 않고, 다양한 어플리케이션에 적용될 수 있고, 적용되는 어플리케이션에 따라 다양한 방식으로 설계가 변경될 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다. 도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
먼저, 기판 상에 제1 게이트 전극을 형성한다(S40). 그 후, 제1 게이트 전극 상에 제1 게이트 절연막을 형성한다(S41). 제1 게이트 절연막을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 5a를 참조한다.
도 5a를 참조하면, 기판(510) 상에 제1 게이트 전극(521)이 형성된다. 제1 게이트 전극(521)을 형성하는 것은 제1 게이트 전극(521)용 금속 물질을 기판(510) 전면에 형성한 후, 예를 들어, 포토리소그래피 공정을 통해 제1 게이트 전극(521) 용 금속 물질을 선택적으로 패터닝하는 것을 포함할 수 있다. 이어서, 제1 게이트 전극(521)이 형성된 기판(510) 상에 제1 게이트 절연막(563)이 형성된다. 제1 게이트 절연막(563)은 기판(510) 상에서 제1 게이트 전극(521)을 덮도록 형성된다.
제1 액티브층으로서 제1 산화물 반도체층이 제1 게이트 절연막 상에 형성되고(S42), 중간 배리어층이 제1 산화물 반도체층 상에 형성되고, 제2 산화물 반도체층이 중간 배리어층 상에 형성된다. 제1 산화물 반도체층, 중간 배리어층 및 제2 산화물 반도체층을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 5b를 참조한다.
제1 배리어층을 형성한다(S43). 후술할 바와 같이, 제1 배리어층은 제1 산화물 반도체층(541) 상에 형성될 수도 있다. 그러나, 제1 배리어층은 제1 게이트 절연막(563) 상에 형성될 수도 있다.
제2 산화물 반도체층(551) 및 중간 배리어층(즉, 제1 배리어층)(552)을 형성하기 위해, 제1 산화물 반도체층(541) 상에 제2 산화물 반도체층(551) 용 물질 및 중간 배리어층(552) 용 물질이 형성되고, 제2 산화물 반도체층(551) 용 물질 및 중간 배리어층(552) 용 물질이 패터닝된다.
이어서, 제2 게이트 절연막이 제2 산화물 반도체층 상에 형성되고, 제2 게이트 전극이 제2 게이트 절연막 상에 형성된다.
도 5c를 참조하면, 제2 산화물 반도체층(551)의 일부 영역 상에 제2 게이트 절연막(561) 및 제2 게이트 전극(522)이 형성된다. 제2 게이트 절연막(561) 및 제2 게이트 전극(522)을 형성하는 것은, 기판(510) 전면에 걸쳐 제2 게이트 절연막(561) 용 물질 및 제2 게이트 전극(522) 용 물질을 형성한 후, 예를 들어, 포토리소그래피 공정을 통해 제2 게이트 절연막(561) 용 물질 및 제2 게이트 전극(522) 용 물질을 선택적으로 패터닝하는 것을 포함할 수 있다.
또한, 도 5c에 도시되지는 않았으나, 제2 액티브층(550) 상에 제2 배리어층을 형성할 수 있다. 제2 배리어층은 제1 배리어층(542) 또는 중간 배리어층(552)과 동일한 물질로 형성될 수 있고, 제2 배리어층의 폭은 제2 게이트 전극(522)의 폭과 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제1 액티브층(540)의 일부 영역 및 제2 액티브층(550)의 일부 영역에 전기적 도전성이 부여될 수 있다. 제1 액티브층(540)의 일부 영역 및 제2 액티브층(550)의 일부 영역에 전기적 도전성을 부여하는 것은 제2 게이트 전극(522) 및 제2 게이트 절연막(561)을 마스크로 하여 제1 액티브층(540)의 일부 영역 및 제2 액티브층(550)의 일부 영역에 전기적 도전성을 부여하는 것을 포함할 수 있다. 제1 액티브층(540)의 일부 영역 및 제2 액티브층(550)의 일부 영역에 전기적 도전성을 부여하는 것은 소스 전극(531) 및 드레인 전극(532)과 접촉하는 제1 액티브층(540)의 일부 영역 및 제2 액티브층(550)의 일부 영역의 저항을 감소시키기 위해 수행된다.
이어서, 제2 게이트 전극, 제1 산화물 반도체층 및 제2 산화물 반도체층 상에 층간 절연막이 형성되고, 제1 산화물 반도체층 및 제2 산화물 반도체층과 전기적으로 연결된 소스 전극 및 드레인 전극이 형성된다. 층간 절연막을 형성하는 공정, 및 소스 전극 및 드레인 전극을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 5d를 참조한다.
도 5d를 참조하면, 층간 절연막(562)을 형성하는 것은 게이트 전극이 형성된 기판(510) 전면에 걸쳐 층간 절연막(562) 용 물질을 형성한 후, 포토리소그래피 공정을 통해 층간 절연막(562) 용 물질을 선택적으로 패터닝하여, 제1 액티브층(540)의 일부 영역 및 제2 액티브층(550)의 일부 영역을 오픈시키는 컨택홀을 형성하는 것을 포함할 수 있다. 컨택홀을 포함하는 층간 절연막(562)이 형성된 후, 제1 산화물 반도체층(541) 및 제2 산화물 반도체층(551)에 전기적으로 연결된 소스 전극(531) 및 드레인 전극(532)이 형성될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 박막 트랜지스터의 다양한 특징들에 대해 설명한다.
본 발명의 다른 특징에 따르면, 제1 전류 경로는 제1 게이트 전극에 제1 전압을 인가함에 의해 제1 산화물 반도체층에 유도되고, 제2 전류 경로는 제2 게이트 전극에 제2 전압을 인가함에 의해 제2 산화물 반도체층에 유도된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 전압 및 제2 전압은 동일한 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 중간 배리어층은, 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 제1 산화물 반도체층 및 제2 산화물 반도체층의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고, 중간 배리어층은, 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 제1 산화물 반도체층 및 제2 산화물 반도체층의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 산화물 반도체층은 제2 산화물 반도체층의 단면 상의 폭보다 크거나 같은 단면 상의 폭을 갖고, 소스 전극 및 드레인 전극은 제1 산화물 반도체층 및 제2 산화물 반도체층과 직접 접하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터는 제1 게이트 절연막과 제1 산화물 반도체층 사이에 개재된 제1 배리어층 및 제2 게이트 절연막과 제2 산화물 반도체층 사이에 개재된 제2 배리어층 중 적어도 하나를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 배리어층은, 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 제1 산화물 반도체층 및 제1 게이트 절연막의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고, 제1 배리어층은, 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 제1 산화물 반도체층 및 제1 게이트 절연막의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제2 배리어층은, 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 제2 산화물 반도체층 및 제2 게이트 절연막의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고, 제2 배리어층은, 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 제2 산화물 반도체층 및 제2 게이트 절연막의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 게이트 전극은 반사성 도전성 물질로 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 중간 배리어층은 산화 티타늄(TiOx), 산화 탄탈륨(TaOx), 티탄스트론튬 산화물(SrTiO3), 바륨지르코늄 산화물(BaZrO3), 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 알루미늄(Al2O3), 산화 마그네슘(MgO), 산화 갈륨(Ga2O3) 중 적어도 하나를 포함하고, 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 중간 배리어층은 중간 배리어층은 산화 구리(Cu2O), 구리알루미늄 산화물(CuAlO2), 산화 실리콘(SiO2), 스트론튬구리 산화물(SrCu2O2), 산화 알루미늄(Al2O3) 중 적어도 하나를 포함하는 것을 특징으로 한다.
이하에서는, 본 발명의 일 실시예에 따른 박막 트랜지스터의 다양한 특징들에 대해 설명한다.
본 발명의 다른 특징에 따르면, 제1 배리어층은 산화물 반도체층의 단면 상의 폭보다 크거나 같은 단면 상의 폭을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터는 산화물 반도체층 상의 제2 게이트 절연막 및 제2 게이트 절연막 상의 제2 게이트 전극을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터는 산화물 반도체층과 제2 게이트 절연막 사이에 개재된 제2 배리어층을 더 포함하고, 제2 배리어층은, 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 제2 산화물 반도체층 및 제2 게이트 절연막의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고, 제2 배리어층은, 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 제2 산화물 반도체층 및 제2 게이트 절연막의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 제1 배리어층 및 제2 배리어층은 산화 티타늄(TiOx), 산화 탄탈륨(TaOx), 티탄스트론튬 산화물(SrTiO3), 바륨지르코늄 산화물(BaZrO3), 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 알루미늄(Al2O3), 산화 마그네슘(MgO), 산화 갈륨(Ga2O3) 중 적어도 하나를 포함하고, 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 제1 배리어층 및 제2 배리어층은 산화 구리(Cu2O), 구리알루미늄 산화물(CuAlO2), 산화 실리콘(SiO2), 스트론튬구리 산화물(SrCu2O2), 산화 알루미늄(Al2O3) 중 적어도 하나를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제2 배리어층은 제2 게이트 절연막의 단면 상의 폭보다 크거나 같은 단면 상의 폭을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 산화물 반도체층은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 게이트 전극은 반사성 도전성 물질로 형성된 것을 특징으로 한다.
이하에서는, 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법의 다양한 특징들에 대해 설명한다.
본 발명의 다른 특징에 따르면, 배리어층은 제1 게이트 절연막 상에 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터 제조 방법은 제1 산화물 반도체층 상에 다른 배리어층을 형성하는 단계, 다른 배리어층 상에 제2 산화물 반도체층을 형성하는 단계, 제2 산화물 반도체층 상에 제2 게이트 절연막을 형성하는 단계 및 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터 제조 방법은 배리어층 상에 제2 산화물 반도체층을 형성하는 단계, 제2 산화물 반도체층 상에 제2 게이트 절연막을 형성하는 단계 및 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터 제조 방법은 제2 게이트 절연막과 제2 산화물 반도체층 사이에 다른 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110A, 110E, 110F, 110G, 110H, 110I, 210A, 210B, 310, 510: 기판
121A, 121E, 121F, 121G, 121H, 121I, 221A, 221B, 321, 521: 제1 게이트 전극
122A, 122E, 122F, 122G, 122H, 122I, 222A, 222B, 322, 522: 제2 게이트 전극
323: 게이트 배선
131A, 131E, 131F, 131G, 131H, 131I, 231A, 231B, 331, 531: 소스 전극
132A, 132E, 132F, 132G, 132H, 132I, 232A, 232B, 332, 532: 드레인 전극
333: 데이터 배선
140A, 140E, 140F, 140G, 140H, 140I, 340: 제1 액티브층
141A, 141E, 141F, 141G, 141H, 141I, 241A, 241B, 341, 541: 제1 산화물 반도체층
142A, 142E, 142F, 142G, 142H, 342, 542: 제1 배리어층
150A, 150E, 150F, 150G, 150H, 150I, 350: 제2 액티브층
151A, 151E, 151F, 151G, 151H, 151I, 251A, 251B, 351, 551: 제2 산화물 반도체층
152A, 152E, 152F, 152G, 152H, 142I, 252A, 252B, 352, 552: 중간 배리어층
161A, 161E, 161F, 161G, 161H, 161I, 261A, 261B, 361, 561: 제2 게이트 절연막
162A, 162E, 162F, 162G, 162H, 162I, 262A, 262B, 362, 562: 층간 절연막
163A, 163E, 163F, 163G, 163H, 163I, 263A, 263B, 363, 563: 제1 게이트 절연막
152I, 182H: 제2 배리어층
270A, 270B: 액티브 구조물
100A, 100E, 100F, 100G, 100H, 100I, 200A, 200B: 박막 트랜지스터
320: 게이트 구동부
330: 데이터 구동부
334: 패드
350: 전원 공급부
TR1: 스위칭 트랜지스터
TR2: 구동 트랜지스터
Cst: 커패시터
300: 표시 장치

Claims (23)

  1. 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치된 제1 산화물 반도체층 및 제2 산화물 반도체층;
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층을 분리하는 중간 배리어층;
    상기 제2 산화물 반도체층 상에 배치된 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 배치되고, 상기 제1 게이트 전극과 전기적으로 연결된 제2 게이트 전극;
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층과 전기적으로 연결된 소스 전극; 및
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층과 전기적으로 연결된 드레인 전극을 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    제1 전류 경로는 상기 제1 게이트 전극에 제1 전압을 인가함에 의해 상기 제1 산화물 반도체층에 유도되고,
    제2 전류 경로는 상기 제2 게이트 전극에 제2 전압을 인가함에 의해 상기 제2 산화물 반도체층에 유도된 것을 특징으로 하는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 동일한 것을 특징으로 하는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 중간 배리어층은, 상기 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고,
    상기 중간 배리어층은, 상기 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 하는, 박막 트랜지스터.
  5. 제2항에 있어서,
    상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층의 단면 상의 폭보다 크거나 같은 단면 상의 폭을 갖고,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층과 직접 접하는 것을 특징으로 하는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 게이트 절연막과 상기 제1 산화물 반도체층 사이에 개재된 제1 배리어층; 및
    상기 제2 게이트 절연막과 상기 제2 산화물 반도체층 사이에 개재된 제2 배리어층 중 적어도 하나를 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 제1 배리어층은, 상기 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 상기 제1 산화물 반도체층 및 상기 제1 게이트 절연막의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고,
    상기 제1 배리어층은, 상기 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 상기 제1 산화물 반도체층 및 상기 제1 게이트 절연막의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 하는, 박막 트랜지스터.
  8. 제6항에 있어서,
    상기 제2 배리어층은, 상기 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 상기 제2 산화물 반도체층 및 상기 제2 게이트 절연막의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고,
    상기 제2 배리어층은, 상기 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 상기 제2 산화물 반도체층 및 상기 제2 게이트 절연막의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 하는, 박막 트랜지스터.
  9. 삭제
  10. 삭제
  11. 박막 트랜지스터로서,
    제1 게이트 전극;
    상기 제1 게이트 전극 상의 산화물 반도체층;
    상기 산화물 반도체층과 상기 제1 게이트 전극 사이에 개재된 제1 게이트 절연막;
    상기 산화물 반도체층과 전기적으로 연결된 소스 전극 및 드레인 전극; 및
    상기 산화물 반도체층과 상기 제1 게이트 절연막 사이에 개재된 제1 배리어층을 포함하고,
    상기 제1 배리어층은 상기 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 상기 산화물 반도체층 및 상기 제1 게이트 절연막의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고,
    상기 제1 배리어층은, 상기 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 상기 산화물 반도체층 및 상기 제1 게이트 절연막의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 하는, 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 제1 배리어층은 상기 산화물 반도체층의 단면 상의 폭보다 크거나 같은 단면 상의 폭을 갖는 것을 특징으로 하는, 박막 트랜지스터.
  13. 제11항에 있어서,
    상기 산화물 반도체층 상의 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상의 제2 게이트 전극을 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 산화물 반도체층과 상기 제2 게이트 절연막 사이에 개재된 제2 배리어층을 더 포함하고,
    상기 제2 배리어층은, 상기 박막 트랜지스터가 N-type 박막 트랜지스터인 경우, 상기 산화물 반도체층 및 상기 제2 게이트 절연막의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값을 갖고,
    상기 제2 배리어층은, 상기 박막 트랜지스터가 P-type 박막 트랜지스터인 경우, 상기 산화물 반도체층 및 상기 제2 게이트 절연막의 최대 전도대 값(Cmax) 보다 큰 최대 전도대 값을 갖는 것을 특징으로 하는, 박막 트랜지스터.
  15. 삭제
  16. 제14항에 있어서,
    상기 제2 배리어층은 상기 제2 게이트 절연막의 단면 상의 폭보다 크거나 같은 단면 상의 폭을 갖는 것을 특징으로 하는, 박막 트랜지스터.
  17. 삭제
  18. 삭제
  19. 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제1 산화물 반도체층을 형성하는 단계; 및
    상기 제1 산화물 반도체층의 최대 가전자대 값(Vmax) 보다 작은 최대 가전자대 값 또는 상기 제1 산화물 반도체층의 최대 전도대 값(Cmax)보다 큰 최대 전도대 값을 갖는 배리어 물질을 포함하는 배리어층을 형성하는 단계를 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
  20. 제19항에 있어서,
    상기 배리어층은 상기 제1 게이트 절연막 상에 형성된 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
  21. 제20항에 있어서,
    상기 제1 산화물 반도체층 상에 다른 배리어층을 형성하는 단계;
    상기 다른 배리어층 상에 제2 산화물 반도체층을 형성하는 단계;
    상기 제2 산화물 반도체층 상에 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
  22. 제19항에 있어서,
    상기 배리어층 상에 제2 산화물 반도체층을 형성하는 단계;
    상기 제2 산화물 반도체층 상에 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
  23. 제22항에 있어서,
    상기 제2 게이트 절연막과 상기 제2 산화물 반도체층 사이에 다른 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
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