KR102592564B1 - 트랜지스터 표시판 - Google Patents

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Abstract

본 기재는 트랜지스터 표시판에 관한 것이다. 본 발명의 한 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판의 일면 위에 위치하고 반도체를 포함하는 트랜지스터, 상기 기판과 상기 트랜지스터 사이에 위치하며 절연 물질을 포함하는 버퍼층, 그리고 상기 기판과 상기 버퍼층 사이에 위치하고 상기 반도체와 중첩하는 하부층을 포함하고, 상기 하부층은 상기 기판으로부터 멀어지는 방향으로 차례대로 적층된 제1층, 제2층 및 제3층을 포함한다.

Description

트랜지스터 표시판{TRANSISTOR ARRAY PANEL}
본 기재는 트랜지스터 표시판에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함되는 트랜지스터는 게이트 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 데이터 신호를 전달하는 데이터선에 연결되어 있는 제1 전극, 제1 전극과 마주하는 제2 전극, 그리고 제1 전극 및 제2 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
반도체는 트랜지스터의 특성을 결정하는 중요한 구성이다. 반도체로는 비정질 또는 다결정 상태의 규소, 산화물 반도체(oxide semiconductor) 등이 사용될 수 있다.
일반적으로 트랜지스터 표시판은 기판 위에 위치하는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터와 기판 사이에는 기판으로부터 반도체로 불순물이 유입되는 것을 막기 위한 버퍼층이 위치할 수 있다. 또한 복수의 트랜지스터 중 적어도 일부 트랜지스터와 기판 사이에는 하부층(bottom layer)이 더 위치할 수 있다.
본 발명이 해결하고자 하는 과제는 기판과 트랜지스터 사이에 위치하는 하부층 및 하부층의 주변 층에서 발생할 수 있는 불량을 방지하여 박막트랜지스터 및 이를 포함하는 트랜지스터 표시판의 품질을 높이는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 트랜지스터들이 균일한 특성을 갖게 하여 트랜지스터 표시판이 표시하는 영상의 품질을 높이는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 트랜지스터의 제조 과정에서 기판의 재사용을 가능하게 하여 제조 수율을 높이는 것이다.
본 발명의 한 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판의 일면 위에 위치하고 반도체를 포함하는 트랜지스터, 상기 기판과 상기 트랜지스터 사이에 위치하며 절연 물질을 포함하는 버퍼층, 그리고 상기 기판과 상기 버퍼층 사이에 위치하고 상기 반도체와 중첩하는 하부층을 포함하고, 상기 하부층은 상기 기판으로부터 멀어지는 방향으로 차례대로 적층된 제1층, 제2층 및 제3층을 포함한다.
상기 제1층 및 상기 제3층 중 적어도 하나는 구리-니켈-아연 합금을 포함할 수 있다.
상기 구리-니켈-아연 합금의 구리:아연:니켈의 조성비는 단위(at.%)를 기준으로 대략 4:4:2일 수 있다.
상기 제2층은 구리를 포함할 수 있다.
상기 버퍼층이 포함하는 상기 절연 물질은 질화 규소(SiNx)보다 낮은 농도의 수소를 포함하거나 수소를 포함하지 않을 수 있다.
상기 버퍼층은 산화 규소를 포함할 수 있다.
게이트 신호를 전달하는 게이트선을 더 포함하고, 상기 트랜지스터는 상기 반도체와 연결되어 있는 제1 전극 및 제2 전극, 그리고 상기 반도체와 중첩하는 제3 전극을 포함하고, 상기 제2 전극과 상기 하부층은 서로 전기적으로 연결되어 있고, 상기 제3 전극은 상기 게이트선과 연결되어 있을 수 있다.
상기 트랜지스터 위에 위치하는 층간 절연막, 그리고 상기 층간 절연막 위에 위치하는 데이터 도전체를 더 포함하고, 상기 층간 절연막은 상기 제1 전극 위에 위치하는 제1 접촉 구멍 및 상기 제2 전극 위에 위치하는 제2 접촉 구멍을 포함하고, 상기 층간 절연막 및 상기 버퍼층은 상기 하부층 위에 위치하는 제3 접촉 구멍을 포함하고, 상기 데이터 도전체는 상기 제1 접촉 구멍을 통해 상기 제1 전극과 연결되어 있는 제1 연결부, 상기 제2 접촉 구멍을 통해 상기 제2 전극과 연결되어 있는 제2 연결부, 그리고 상기 제3 접촉 구멍을 통해 상기 하부층과 연결되어 있는 제3 연결부를 포함할 수 있다.
상기 제2 연결부와 상기 제3 연결부는 서로 연결되어 있을 수 있다.
상기 데이터 도전체 위에 위치하고 상기 제2 연결부 또는 상기 제3 연결부 위에 위치하는 제4 접촉 구멍을 포함하는 보호막, 그리고 상기 보호막 위에 위치하고 상기 제4 접촉 구멍을 통해 상기 제2 연결부 또는 상기 제3 연결부와 연결되어 있는 화소 전극을 더 포함할 수 있다.
상기 트랜지스터는 상기 반도체와 연결되어 있는 제1 전극 및 제2 전극, 그리고 상기 반도체와 중첩하는 제3 전극을 포함하고, 상기 제2 전극과 상기 제3 전극은 서로 전기적으로 연결되어 있을 수 있다.
상기 트랜지스터 위에 위치하는 층간 절연막, 그리고 상기 층간 절연막 위에 위치하는 데이터 도전체를 더 포함하고, 상기 층간 절연막은 상기 제1 전극 위에 위치하는 제1 접촉 구멍, 상기 제2 전극 위에 위치하는 제2 접촉 구멍, 그리고 상기 제3 전극 위에 위치하는 제3 접촉 구멍을 포함하고, 상기 층간 절연막 및 상기 버퍼층은 상기 하부층 위에 위치하는 제4 접촉 구멍을 포함하고, 상기 데이터 도전체는 상기 제1 접촉 구멍을 통해 상기 제1 전극과 연결되어 있는 제1 연결부, 상기 제2 접촉 구멍을 통해 상기 제2 전극과 연결되어 있는 제2 연결부, 상기 제3 접촉 구멍을 통해 상기 제3 전극과 연결되어 있는 제3 연결부, 그리고 상기 제4 접촉 구멍을 통해 상기 하부층과 연결되어 있는 제4 연결부를 포함할 수 있다.
상기 제2 연결부와 상기 제3 연결부는 서로 연결되어 있을 수 있다.
본 발명의 한 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판의 일면 위에 위치하고 반도체를 포함하는 트랜지스터, 상기 기판과 상기 트랜지스터 사이에 위치하며 절연 물질을 포함하는 버퍼층, 그리고 상기 기판과 상기 버퍼층 사이에 위치하고 상기 반도체와 중첩하는 하부층을 포함하고, 상기 하부층은 금속을 포함하는 제1층 및 구리-니켈-아연 합금을 포함하는 제2층을 포함한다.
본 실시예에 따르면 기판과 트랜지스터가 위치하는 층 사이에 위치하는 하부층 및 하부층 주변에서 발생할 수 있는 불량을 방지할 수 있다. 또한 복수의 트랜지스터들이 균일한 특성을 가질 수 있어 트랜지스터 표시판이 표시하는 영상의 품질을 높일 수 있다. 또한 복수의 트랜지스터의 제조 과정에서 기판의 재사용이 가능하여 트랜지스터 표시판의 제조 수율을 높일 수 있다.
도 1, 도 2, 도 3 및 도 4는 각각 본 발명의 한 실시예에 따른 트랜지스터 표시판의 단면도이고,
도 5는 도 4에 도시한 트랜지스터 표시판의 평면도의 한 예이고,
도 6은 본 발명의 한 실시예에 따른 트랜지스터 표시판의 단면도이고,
도 7은 도 6에 도시한 트랜지스터 표시판의 평면도의 한 예이고,
도 8은 본 발명의 한 실시예에 따른 트랜지스터 표시판의 단면도이고,
도 9는 도 8에 도시한 트랜지스터 표시판의 평면도의 한 예이고,
도 10은 본 발명의 한 실시예에 따른 트랜지스터 표시판의 단면도이고,
도 11은 도 10에 도시한 트랜지스터 표시판의 평면도의 한 예이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 트랜지스터 표시판에 대하여 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 한 실시예에 따른 트랜지스터 표시판은 기판(110) 및 기판(110)의 일면 위에 위치하는 복수의 트랜지스터(TR)를 포함한다.
도 1 및 도 2에 도시한 제1 방향(D1) 및 제2 방향(D2)은 기판(110)의 면에 수직인 방향에서 봤을 때 보이는 면에 평행한 방향으로서 서로 수직이고, 제3 방향(D3)은 제1 및 제2 방향(D1, D2)에 수직인 방향으로 대체로 기판(110)의 면에 수직인 방향이다. 즉, 기판(110)은 제3 방향(D3)과 교차하는 방향에 나란한 면을 가진다. 제3 방향(D3)은 주로 단면 구조에서 표시될 수 있으며 단면 방향이라고도 한다. 제3 방향(D3)에서 관찰할 때 보여지는 구조를 평면 구조라 한다. 단면 구조에서 어떤 구성 요소의 위에 다른 구성 요소가 위치한다고 하면 두 구성 요소가 제3 방향(D3)으로 배열되어 있는 것을 의미하며 두 구성 요소 사이에는 다른 구성 요소가 위치할 수도 있다.
기판(110)은 플라스틱, 유리 등의 절연성 물질을 포함한다.
트랜지스터(TR)는 상부 전극(125), 반도체(131), 제1 전극(133), 제2 전극(135), 그리고 게이트 절연체(141)를 포함한다.
상부 전극(125)은 게이트선(도시하지 않음)에 연결되어 있으며 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 포함하는 게이트 신호를 인가 받을 수 있다. 이 경우 상부 전극(125)은 트랜지스터(TR)의 게이트 전극으로 기능한다.
상부 전극(125)은 게이트선과 단면 구조상 동일한 층에 위치하며 게이트선과 동일한 물질을 포함할 수 있으나 이에 한정되는 것은 아니다.
게이트 절연체(141)는 반도체(131)와 상부 전극(125) 사이에 위치한다. 게이트 절연체(141)는 단일막 또는 이중막 이상의 다중막일 수 있다. 게이트 절연체(141)는 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 중 적어도 하나를 포함할 수 있다.
본 발명의 한 실시예에 따르면, 게이트 절연체(141)의 대부분은 반도체(131)와 상부 전극(125) 사이에만 위치할 수 있다. 이 경우 게이트 절연체(141)의 윗면 또는 아랫면의 가장자리 변은 상부 전극(125)의 윗면 또는 아랫면의 가장자리 변과 실질적으로 나란할 수 있다. 두 가장자리 변이 서로 실질적으로 나란하다는 것은 평면상 구조로 볼 때 두 가장자리 변이 서로 일치하여 정렬되어 있거나 일치하지 않아도 대체로 일정한 거리를 두고 서로 나란한 것을 의미한다. 즉, 트랜지스터 표시판의 평면 구조를 볼 때 게이트 절연체(141)의 평면 모양과 상부 전극(125)의 평면 모양은 실질적으로 동일할 수 있다.
도 1 및 도 2를 참조하면, 게이트 절연체(141)의 윗면 및 아랫면의 가장자리 변이 상부 전극(125)의 아랫면의 가장자리 변보다 바깥쪽에 위치하며 상부 전극(125)의 아랫면의 가장자리 변과 대체로 일정한 거리를 두고 나란할 수 있다. 이는 트랜지스터 표시판의 제조 공정에서 상부 전극(125)과 게이트 절연체(141)가 하나의 광마스크를 이용하여 형성된 결과일 수 있다.
도 1 및 도 2에 도시한 바와 달리, 게이트 절연체(141)는 상부 전극(125)과 반도체(131) 사이의 영역에만 국한되지 않고 기판(110) 위에 연속적으로 형성되어 있을 수도 있다. 이 경우 게이트 절연체(141)는 트랜지스터(TR)의 제1 전극(133) 및 제2 전극(135) 위에도 위치할 수 있다.
반도체(131)는 게이트 절연체(141)를 사이에 두고 상부 전극(125)과 중첩한다. 트랜지스터(TR)가 동작할 때 트랜지스터(TR)의 채널은 반도체(131)에 형성된다.
제1 전극(133) 및 제2 전극(135)은 반도체(131)를 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 제1 전극(133) 및 제2 전극(135)은 반도체(131)와 동일한 층에 위치하며 각각 반도체(131)에 직접 연결되어 있을 수 있다.
제1 전극(133) 및 제2 전극(135), 그리고 반도체(131)는 서로 동일한 물질을 포함할 수 있다. 예를 들어 반도체(131), 제1 전극(133) 및 제2 전극(135)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 적어도 하나의 금속 및/또는 이들의 산화물을 포함할 수 있다. 더 구체적인 예를 들면, 반도체(131), 제1 전극(133) 및 제2 전극(135)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
제1 전극(133) 및 제2 전극(135)은 도전체로서 제1 전극(133) 및 제2 전극(135)의 캐리어 농도는 반도체(131)의 캐리어 농도보다 높다. 제1 전극(133)과 반도체(131)의 사이의 경계 또는 제2 전극(135)과 반도체(131) 사이의 경계에는 캐리어 농도가 점차 변하는 구배(gradient) 영역이 존재할 수 있다.
반도체(131)가 산화물 반도체를 포함할 때 제1 전극(133) 및 제2 전극(135)은 반도체(131)를 이루는 산화물 반도체를 플라즈마 처리 등의 방법으로 도체화하여 형성할 수 있다. 예를 들어, 산화물 반도체를 챔버 내에서 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 포함하는 기체로 도핑하여 본 실시예에 따른 제1 전극(133) 및 제2 전극(135)을 도체로서 형성할 수 있다.
본 발명의 한 실시예에 따르면, 반도체(131)의 가장자리 변, 특히 윗면의 가장자리 변은 게이트 절연체(141)의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란할 수 있다. 즉, 반도체(131)와 제1 전극(133) 사이의 경계 또는 반도체(131)와 제2 전극(135) 사이의 경계는 게이트 절연체(141)의 가장자리 변, 특히 게이트 절연체(141)의 아랫면의 가장자리 변과 실질적으로 일치하거나 게이트 절연체(141)의 가장자리 변보다 바깥쪽 또는 안쪽에 위치하며 게이트 절연체(141)의 가장자리 변과 실질적으로 나란할 수 있다. 다시 말해, 트랜지스터 표시판의 평면 구조를 볼 때, 반도체(131)의 대략적인 평면 모양은 게이트 절연체(141)의 평면 모양과 실질적으로 동일할 수 있다.
게이트 절연체(141)는 반도체(131)의 대부분을 덮을 수 있다.
본 실시예에 따르면 제1 전극(133) 및 제2 전극(135)은 상부 전극(125)과 제3 방향(D3)으로 대부분 중첩하지 않을 수 있다. 따라서 상부 전극(125)과 제1 전극(133) 또는 제2 전극(135) 사이의 기생 용량을 현저히 줄일 수 있어 킥백 전압 및 신호 지연과 왜곡을 줄일 수 있다.
기판(110)과 트랜지스터(TR) 사이에는 버퍼층(111)이 위치한다. 버퍼층(111)은 기판(110)으로부터 반도체(131)로 불순물이 유입되는 것을 방지하여 반도체(131)를 보호하고 반도체(131)의 특성 열화를 막을 수 있다.
버퍼층(111)은 무기 절연 물질을 포함할 수 있고, 단일막 또는 이중막 이상의 다중막일 수 있다.
버퍼층(111)이 다중막인 경우 반도체(131)와 인접한 상부막(도시하지 않음) 또는 단일막인 버퍼층(111)은 수소(H)를 포함하지 않거나 상대적으로 저농도의 수소를 포함하는 절연 물질을 포함할 수 있다.
만약, 버퍼층(111)이 다중막인 경우에 있어서 반도체(131)와 인접한 상부막 또는 단일막인 버퍼층(111)이 질화 규소(SiNx) 등과 같이 상대적으로 고농도의 수소를 포함하는 절연 물질을 포함한다면 반도체(131)에 수소가 침투하여 트랜지스터(TR)의 특성이 열화되고 트랜지스터(TR)가 정상적으로 동작하지 않을 수 있다. 따라서 버퍼층(111)이 다중막인 경우에 있어서 반도체(131)와 인접한 상부막 또는 단일막인 버퍼층(111)은 질화 규소(SiNx)보다 낮은 농도의 수소를 포함하거나 수소를 포함하지 않는 절연 물질을 포함하는 것이 바람직하다. 예를 들어 버퍼층(111)이 다중막인 경우 반도체(131)와 인접한 상부막 또는 단일막인 버퍼층(111)은 질화물 대신 산화물을 포함할 수 있고, 이러한 산화물은 산화 규소(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2는 버퍼층(111)이 기판(110) 위에서 대체로 연속적으로 형성되어 있는 예를 도시하나 이에 한정되지 않고, 버퍼층(111)이 기판(110) 위의 일부 영역 위에만 위치할 수도 있다. 예를 들어 버퍼층(111)은 제1 전극(133) 및 제2 전극(135), 그리고 반도체(131)와 기판(110) 사이에만 위치할 수도 있다.
본 발명의 한 실시예에 따른 트랜지스터 표시판이 포함하는 복수의 트랜지스터(TR) 중 적어도 일부의 트랜지스터(TR)가 위치하는 층과 기판(110) 사이에는 하부층(bottom layer)(70)이 위치한다. 하부층(70)은 버퍼층(111)과 기판(110) 사이에 위치한다.
하부층(70)은 제3 방향(D3)으로 반도체(131)와 중첩하여 기판(110)의 아랫면 방향에서 봤을 때 반도체(131)가 하부층(70)에 의해 가려질 수 있다. 하부층(70)은 제1 전극(133) 및 제2 전극(135)과도 중첩할 수 있다.
하부층(70)은 단면 구조로 볼 때 제3 방향(D3)으로 적층된 적어도 2개의 층을 포함한다. 도 1 및 도 2는 하부층(70)이 제1층(70a), 제2층(70b) 및 제3층(70c)을 포함하는 예를 도시하나 다른 실시예에 따르면 제1층(70a)은 생략될 수도 있다.
제1층(70a)은 하부층(70)의 최하부층으로서 하부층(70)의 아래에 위치하는 다른 층과 접촉한다. 도 1 및 도 2에 도시한 실시예에서는 하부층(70)의 제1층(70a)은 기판(110)과 접촉한다. 제1층(70a)은 하부층(70)의 기판(110)과의 접착성(adhesion)을 강화하는 기능을 할 수 있다.
제2층(70b)의 기판(110)과의 접착성이 트랜지스터 표시판의 설계 조건을 고려하여 허용 가능한 정도일 경우 제1층(70a)은 생략될 수도 있다.
제2층(70b)은 제1층(70a)과 제3층(70c) 사이에 위치하며 구리(Cu) 등의 금속을 포함할 수 있다. 제2층(70b)이 포함하는 금속은 낮은 저항을 가질 필요가 있고 또한 하부층(70)의 패턴 형성시 하부층(70)의 가장자리의 프로파일의 경사가 급하지 않아 하부층(70)의 위쪽에 적층되는 층들에 불량이 생기지 않는 금속일 필요가 있다. 이러한 조건을 만족시키면서 트랜지스터 표시판의 제조 비용을 높이지 않을 수 있는 금속으로는 구리가 대표적이다.
제1층(70a)이 생략되는 경우 제2층(70b)이 하부층(70)의 아래에 위치하는 다른 층, 예를 들어 기판(110)과 접촉할 수 있다.
제3층(70c)은 하부층의 최상부층으로서 하부층(70) 위에 위치하는 다른 층과 접촉한다. 도 1 및 도 2에 도시한 실시예에서는 하부층(70)의 제3층(70c)은 버퍼층(111)과 접촉한다. 제3층(70c)은 버퍼층(111)과 같이 하부층(70)의 위쪽에 위치하는 층에 의한 영향으로 제2층(70b)이 산화되거나 부식되는 변화를 막는 기능을 할 수 있다.
예를 들어 제2층(70b)이 구리(Cu)를 포함하고 제3층(70c)이 없으며 버퍼층(111)이 산화 규소(SiOx) 등과 같은 산화물을 포함하는 경우, 버퍼층(111)의 증착 과정뿐만 아니라 그 이후에도 제2층(70b)이 포함하는 구리는 버퍼층(111)의 산소와 쉽게 반응하여 하부층(70)과 버퍼층(111) 사이의 계면에 산화 구리(CuOx)가 생성되기 쉽다. 그러면 하부층(70)의 저항이 높아질 뿐 아니라 제2층(70b)의 표면에 생성된 산화 구리(CuOx)에 의해 하부층(70) 위에 적층되는 버퍼층(111) 및 그 위쪽 층들에 균열이 생기기 쉽다. 이러한 균열은 하부층(70)의 위에 형성될 트랜지스터(TR)의 불량을 유발할 수 있다.
그러나 본 실시예에 따르면, 하부층(70)의 제3층(70c)은 산화 규소(SiOx) 등의 산화물을 포함하는 버퍼층(111)의 영향으로부터 제2층(70b)을 보호한다. 따라서 하부층(70)의 제2층(70b)이 버퍼층(111)에 의해 산화되거나 부식되는 것이 방지되어 제2층(70b)을 포함한 하부층(70)의 저항이 높아지는 것이 방지되고 하부층(70)의 위에 위치하는 층들의 불량 및 트랜지스터(TR)에 불량의 발생을 막을 수 있다.
위에 기술한 바와 같은 제1층(70a) 및 제3층(70c)의 특성을 만족시키기 위해 본 실시예에 따른 하부층(70)의 제1층(70a) 및 제3층(70c) 중 적어도 하나는 구리-니켈-아연 합금(copper-nickel-zinc, CNZ)을 포함할 수 있다. 제1층(70a) 및/또는 제3층(70c)이 포함하는 구리-니켈-아연 합금의 구리:아연:니켈의 조성비는 단위(at.%)를 기준으로 대략 4:4:2일 수 있다.
제1층(70a) 및 제3층(70c) 중 적어도 하나가 구리-니켈-아연 합금을 포함하면 제1층(70a) 및/또는 제3층(70c)의 내산화성, 내투습성 및 접착성이 다른 재료를 사용하는 경우보다 높아져 제1층(70a) 및/또는 제3층(70c)의 기능이 더욱 향상될 수 있다.
구체적으로, 제1층(70a) 및/또는 제3층(70c)이 구리-니켈-아연 합금을 포함하면, 하부층(70)의 다른 층과의 접착성이 향상되어 하부층(70)이 들뜨는 것을 효과적으로 방지할 수 있다.
제1층(70a) 및/또는 제3층(70c)이 구리-니켈-아연 합금을 포함하면, 버퍼층(111)과 같이 하부층(70)과 인접한 다른 층의 성분에 의한 영향으로 제2층(70b)에 불량이 생기는 것을 막을 수 있다. 즉, 내산화성 및 내투습성이 높은 제1층(70a) 및/또는 제3층(70c)에 의해 제2층(70b)의 산화 또는 부식이 방지되어 제2층(70b)을 포함한 하부층(70)의 저항 상승을 효과적으로 방지할 수 있고 하부층(70)의 위에 적층되는 버퍼층(111) 및 그 위쪽 층들에 균열이 생기는 것을 방지할 수 있다.
구리를 포함하는 층만의 비저항(한 실험예에 따르면 대략 2.1 μΩ·㎝)과 구리로 이루어진 층 및 구리-니켈-아연 합금으로 이루어진 층을 포함하는 이중층의 비저항(한 실험예에 따르면 대략 2.244 μΩ·㎝)의 차이가 크지 않다는 것이 실험적으로 확인된다. 따라서 구리만을 포함한 하부층과 비교하여도 구리-니켈-아연 합금을 포함하는 제1층(70a) 및/또는 제3층(70c)을 포함하는 본 실시예에 따른 하부층(70)의 저항이 높아지지 않음을 알 수 있다. 즉, 본 실시예에 따른 하부층(70)은 구리만을 사용한 경우만큼의 저저항성을 유지할 수 있다.
제2층(70b)이 구리를 포함하는 경우 하부층(70)의 패터닝 과정에서 제1층(70a), 제2층(70b) 및 제3층(70c)을 구리 식각용 식각액으로 한꺼번에 식각이 가능하며 제1층(70a), 제2층(70b) 및 제3층(70c)에 대한 식각비도 비슷하여 패터닝된 하부층(70)의 측면의 프로파일이 부드럽게 되고 하부층(70)의 측면에 언더컷이나 돌출된 부분이 생기는 것이 방지된다. 따라서 하부층(70) 위에 적층되는 층에 균열 등의 불량이 발생될 가능성이 적어지고, 하부층(70) 위에 위치하는 트랜지스터(TR)의 특성 열화를 방지할 수 있다.
하부층(70)의 제1층(70a), 제2층(70b) 및 제3층(70c) 중 제1층(70a)만이 구리-니켈-아연 합금을 포함하는 경우, 제3층(70c)은 인듐-아연 산화물(indium zinc oxide, IZO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 갈륨 도핑 아연 산화물(gallium doped zinc oxide, GZO), 인듐-주석 산화물(indium tin oxide, ITO) 등의 투명 도전성 산화물을 포함할 수도 있다.
특히 기판(110)과 접촉하는 제1층(70a)이 구리-니켈-아연 합금을 포함하는 경우 트랜지스터 표시판의 제조 과정 중 하부층(70)의 패터닝 과정에서 기판(110)의 손상이 다른 금속을 포함하는 경우에 비해 적다. 따라서 하부층(70)의 패터닝에 불량이 생겨도 기판(110)의 재사용이 가능하여 트랜지스터 표시판의 제조 수율을 높일 수 있다.
하부층(70)의 제1층(70a), 제2층(70b) 및 제3층(70c) 중 제3층(70c)만이 구리-니켈-아연 합금을 포함하는 경우, 제1층(70a)은 티타늄(titanium, Ti), 몰리브덴(molybdenum, Mo), 알루미늄(aluminum, Al), 또는 이들의 합금 등의 금속을 포함할 수 있다.
하부층(70)은 여러 기능을 가질 수 있는데, 그 중 한 기능은 반도체(131)에 대한 광차단 기능일 수 있다. 하부층(70)은 반도체(131)에 외부광이 도달하는 것을 막아 반도체(131)의 특성 저하를 막고 트랜지스터(TR)의 누설 전류를 억제할 수 있다. 이 경우 하부층(70)은 차단하고자 하는 파장대의 광을 투과시키지 않을 수 있다.
하부층(70)의 다른 기능은 하부층(70)이 트랜지스터(TR)의 한 전극과 전기적으로 연결되어 전압을 인가 받으면 트랜지스터(TR)의 포화 영역에서의 균일한 출력 전류 특성을 확보할 수 있는 것이다. 이에 대해서는 이후에 해당 설명에서 자세히 설명하도록 한다.
트랜지스터(TR) 위에는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 단일층 또는 다중층일 수 있다. 층간 절연막(160)이 단일층인 경우 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다. 특히 층간 절연막(160)은 제1 전극(133)과 제2 전극(135)에 수소(H)를 유입시켜 제1 전극(133)과 제2 전극(135)의 저항을 낮출 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있다. 층간 절연막(160)이 다중층인 경우 층간 절연막(160)의 가장 하부층은 제1 전극(133)과 제2 전극(135)에 수소(H)를 유입시킬 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있고, 층간 절연막(160)의 가장 하부층 위에는 예를 들어 산화 규소(SiOx)를 포함하는 중간층 또는 상부층이 위치할 수 있다. 층간 절연막(160)이 다중층인 경우, 산화 규소(SiOx)를 포함하는 중간층 위에는 질화 규소(SiNx) 또는 질산화 규소(SiON) 등의 물질을 포함하는 또 다른 층이 더 위치할 수도 있다.
트랜지스터(TR)의 제1 전극(133)과 제2 전극(135)은 기판(110) 위에 반도체 물질을 적층하여 반도체층을 형성한 후 별도의 플라즈마 처리 등을 통해 도체화되어 형성될 수도 있지만, 층간 절연막(160)의 성막 공정 중 사용되는 실란(SiH4), 암모니아(NH3) 등의 가스가 포함하는 수소와 같은 성분이 반도체층으로 도핑되어 제1 전극(133)과 제2 전극(135)이 형성될 수도 있다. 또한 제1 전극(133)과 제2 전극(135)은 층간 절연막(160)의 성막 후에도 층간 절연막(160)이 포함하는 수소와 같은 성분이 확산되어 더욱 저저항성을 가질 수도 있다.
층간 절연막(160)은 제1 전극(133) 위에 위치하며 제1 전극(133)과 중첩하는 접촉 구멍(163) 및 제2 전극(135) 위에 위치하며 제2 전극(135)과 중첩하는 접촉 구멍(165)을 포함한다. 층간 절연막(160)은 접촉 구멍(163, 165)에서 제거되어 있다. 트랜지스터 표시판의 구조에 따라 접촉 구멍(163)과 접촉 구멍(165) 중 적어도 하나는 생략될 수도 있다.
층간 절연막(160) 위에는 제1 연결부(173) 및 제2 연결부(175)를 포함하는 데이터 도전체가 위치한다. 제1 연결부(173)는 층간 절연막(160)의 접촉 구멍(163)을 통해 트랜지스터(TR)의 제1 전극(133)과 접촉하며 전기적으로 연결되고, 제2 연결부(175)는 층간 절연막(160)의 접촉 구멍(165)을 통해 트랜지스터(TR)의 제2 전극(135)과 접촉하며 전기적으로 연결되어 있다.
도 2를 참조하면, 층간 절연막(160) 및 버퍼층(111)은 하부층(70) 위에 위치하며 하부층(70)과 중첩하는 접촉 구멍(166)을 더 포함하고, 데이터 도전체는 접촉 구멍(166)을 통해 하부층(70)과 전기적으로 연결되어 있는 제3 연결부(176)를 더 포함할 수 있다. 제3 연결부(176)는 제1 연결부(173) 및 제2 연결부(175)와 같은 층에 위치할 수 있다.
도 2에 도시한 바와 같이 하부층(70)이 제3 연결부(176)를 통해 전압을 인가 받는 경우, 앞에서 설명한 바와 같이 본 실시예에 따른 하부층(70)의 저항이 상당히 낮고 트랜지스터 표시판의 제조 공정 또는 제조 이후에도 버퍼층(111)에 의해 하부층(70)의 저항이 높아질 염려가 없다. 따라서 하부층(70) 및 제3 연결부(176)를 통해 연결된 다른 전극(도시하지 않음)이 전달하는 전압이 낮아질 가능성이 낮아진다.
본 실시예와 같이 하부층(70)이 제3층(70c)을 포함하는 경우 접촉 구멍(166)을 형성하는 공정에서 하부층(70)의 제2층(70b)이 보호되어 제2층(70b)이 변질되는 것을 막을 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 한 실시예에 따른 트랜지스터 표시판은 상부 전극(125)과 동일한 층에 위치하며 동일한 물질을 포함하는 게이트 도전체를 포함할 수 있다. 이러한 게이트 도전체는 게이트선(121)을 포함할 수 있다. 게이트선(121)을 포함한 게이트 도전체 아래에는 게이트 절연체(141)와 동일한 층에 위치하며 동일한 물질을 포함하는 게이트 절연체(149)가 위치할 수 있다. 게이트 절연체(149)는 상부에 위치하는 게이트 도전체와 실질적으로 동일한 평면 모양을 가질 수 있다. 즉, 게이트선(121)을 포함한 게이트 도전체의 가장자리 변은 그 아래에 위치하는 게이트 절연체(149)의 가장자리 변과 실질적으로 나란할 수 있다.
앞에서 설명한 바와 같이 게이트 절연체(141)가 상부 전극(125)과 반도체(131) 사이의 영역에만 국한되어 형성되지 않는 경우 게이트 절연체(141)와 게이트 절연체(149)는 동일한 층에서 서로 연결되어 있을 수 있다.
도시하지 않았으나 층간 절연막(160)은 게이트 도전체의 일부 위에 위치하는 접촉 구멍(도시하지 않음)을 더 포함할 수도 있다.
그러면 앞에서 설명한 도 1 및 도 2와 함께 도 3을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 표시판에 대하여 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대한 동일한 설명은 생략한다.
도 3을 참조하면, 하부층(70)과 연결되어 있는 제3 연결부(176A)는 앞에서 설명한 실시예의 제3 연결부(176)와 대부분 동일하나 트랜지스터(TR)의 제2 전극(135)과 연결되어 있는 제2 연결부(175)와 물리적, 전기적으로 연결되어 있을 수 있다. 이에 따라 하부층(70)은 제3 연결부(176A)를 통해 트랜지스터(TR)의 제2 전극(135)이 전달하는 전압을 인가 받을 수 있다.
도 3을 참조하면, 층간 절연막(160)과 데이터 도전체 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 보호막(180)의 윗면은 실질적으로 평탄할 수 있다.
보호막(180)은 제2 연결부(175) 또는 제3 연결부(176A) 위에 위치하며 제2 연결부(175) 또는 제3 연결부(176A)와 중첩하는 접촉 구멍(181)을 포함한다. 도 3은 보호막(180)의 접촉 구멍(181)이 제3 연결부(176A) 위에 위치하는 예를 도시한다.
보호막(180) 위에는 화소 전극(191)이 위치한다. 화소 전극(191)은 트랜지스터 표시판이 포함하는 복수의 화소 각각에 적어도 하나씩 위치할 수 있다.
화소 전극(191)은 접촉 구멍(181)을 통해 제2 연결부(175) 또는 제3 연결부(176A)와 접촉하며 전기적으로 연결되어 있다. 이에 따라 화소 전극(191)은 트랜지스터(TR)의 제2 전극(135)과 전기적으로 연결되어 전압을 인가 받을 수 있고, 하부층(70)도 제3 연결부(176A)를 통해 화소 전극(191) 및 제2 전극(135)과 전기적으로 연결되어 전압을 인가 받을 수 있다.
이와 같이 하부층(70)이 트랜지스터(TR)의 제2 전극(135)과 전기적으로 연결되어 전압을 인가 받으면 트랜지스터(TR)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 트랜지스터(TR)의 출력 전류가 일정한 영역의 범위가 넓어질 수 있다. 따라서 트랜지스터(TR)의 제1 전극(133)으로 입력되는 전압에 변화가 생겨도 트랜지스터(TR)의 출력 전류가 일정하여 출력 포화(output saturation) 특성을 향상시킬 수 있다. 이에 따라, 트랜지스터 표시판의 위치에 따른 전압 강하에 의해 제1 전극(133)으로 입력되는 전압에 편차가 발생하여도 복수의 트랜지스터(TR)의 출력 전류가 일정하게 유지되므로 트랜지스터(TR)의 출력 전류에 따른 화소간 휘도 편차가 작아져 영상의 품질을 높일 수 있다.
그러면 앞에서 설명한 도면들과 함께 도 4 및 도 5를 참조하여 본 발명의 한 실시예에 따른 트랜지스터 표시판에 대해 설명한다.
본 실시예에 따른 트랜지스터 표시판은 유기 발광 표시판으로서 앞에서 설명한 도 3에 도시한 실시예에 따른 트랜지스터 표시판과 대부분 동일한 구성 요소를 포함한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대한 동일한 설명은 생략한다.
도 4를 참조하면, 보호막(180)과 화소 전극(191) 위에는 화소 정의막(360)이 위치한다. 화소 정의막(360)은 화소 전극(191) 위에 위치하며 화소 전극(191)과 중첩하는 개구부를 포함한다.
화소 정의막(360)의 개구부에는 화소 전극(191) 위에 위치하는 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 유기 발광 다이오드(OLED)를 형성한다. 화소 전극(191)은 유기 발광 다이오드(OLED)의 애노드를 이루고, 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드를 이루거나 그 반대일 수 있다.
공통 전극(270) 위에는 유기 발광 다이오드(OLED)를 보호하는 봉지 부재(도시하지 않음)가 위치할 수 있다.
도 5는 본 발명의 한 실시예에 따른 트랜지스터 표시판의 한 화소(PX)에 대한 평면도이고, 도 4는 도 5에 도시한 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도에 해당하나, 도 4와 같은 단면 구조를 가지는 트랜지스터 표시판의 평면 구조가 도 5에 도시한 바에 한정되는 것은 아니다.
도 5와 함께 도 4를 참조하면, 게이트선(121) 및 게이트 절연체(149)는 동일한 평면 모양을 가질 수 있다. 게이트선(121)과 게이트 절연체(149)는 대체로 가로 방향, 즉 제1 방향(D1)을 따라 주로 연장되어 있을 수 있다. 게이트선(121)은 스위칭 게이트 전극(124s)을 포함할 수 있다. 스위칭 게이트 전극(124s)은 게이트선(121)의 연장 방향과 다른 방향으로 돌출되어 있을 수 있다.
본 실시예에 따른 트랜지스터 표시판은 앞에서 설명한 반도체(131), 제1 전극(133) 및 제2 전극(135)과 동일한 층에 위치하는 스위칭 반도체(131s), 스위칭 제1 전극(133s) 및 스위칭 제2 전극(135s)을 포함한다.
스위칭 반도체(131s)는 앞에서 설명한 게이트 절연체(141)와 동일한 층에 위치하는 게이트 절연체(도시하지 않음)를 사이에 두고 스위칭 게이트 전극(124s)과 중첩한다.
스위칭 제1 전극(133s) 및 스위칭 제2 전극(135s)은 스위칭 반도체(131s)를 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 스위칭 제1 전극(133s) 및 스위칭 제2 전극(135s)은 스위칭 반도체(131s)와 동일한 층에 위치하며 각각 스위칭 반도체(131s)에 직접 연결되어 있을 수 있다.
스위칭 반도체(131s), 스위칭 제1 전극(133s) 및 스위칭 제2 전극(135s)은 각각 앞에서 설명한 트랜지스터(TR)의 반도체(131), 제1 전극(133) 및 제2 전극(135)과 동일한 물질을 포함할 수 있다.
층간 절연막(160)은 스위칭 제1 전극(133s) 위에 위치하며 스위칭 제1 전극(133s)과 중첩하는 접촉 구멍(163s), 스위칭 제2 전극(135s) 위에 위치하며 스위칭 제2 전극(135s)과 중첩하는 접촉 구멍(165s), 그리고 상부 전극(125) 위에 위치하며 상부 전극(125)과 중첩하는 접촉 구멍(168)을 포함할 수 있다.
층간 절연막(160) 위에 위치하는 데이터 도전체는 앞에서 설명한 제1 연결부(173), 제2 연결부(175) 및 제3 연결부(176A) 외에 데이터선(171), 구동 전압선(172), 스위칭 드레인 전극(175s), 그리고 제4 연결부(178)를 더 포함할 수 있다.
데이터선(171) 및 구동 전압선(172)은 게이트선(121)과 교차하는 방향, 예를 들어 제2 방향(D2)에 나란한 방향으로 주로 연장되어 있을 수 있다.
데이터선(171)은 데이터 전압을 전달하며 스위칭 소스 전극(173s)을 포함한다. 스위칭 소스 전극(173s)은 데이터선(171)이 연장된 방향과 다른 방향으로 돌출되어 있을 수 있으며 스위칭 게이트 전극(124s)을 향하여 뻗을 수 있다.
구동 전압선(172)은 구동 전압을 전달하며 앞에서 설명한 제1 연결부(173)와 연결되어 있다.
스위칭 드레인 전극(175s)은 스위칭 게이트 전극(124s)을 중심으로 하여 스위칭 소스 전극(173s)과 마주하는 부분을 포함한다.
스위칭 소스 전극(173s)은 층간 절연막(160)의 접촉 구멍(163s)을 통해 스위칭 제1 전극(133s)과 접촉하며 전기적으로 연결되고, 스위칭 드레인 전극(175s)은 층간 절연막(160)의 접촉 구멍(165s)을 통해 스위칭 제2 전극(135s)과 접촉하며 전기적으로 연결되어 있다.
제4 연결부(178)는 스위칭 드레인 전극(175s)과 연결되어 있다. 제4 연결부(178)는 층간 절연막(160)의 접촉 구멍(168)을 통해 상부 전극(125)과 접촉하며 전기적으로 연결되어 있다. 따라서 스위칭 드레인 전극(175s)은 상부 전극(125)과 전기적으로 연결된다.
스위칭 게이트 전극(124s), 스위칭 제1 전극(133s) 및 스위칭 제2 전극(135s)은 스위칭 반도체(131s)와 함께 스위칭 트랜지스터(Qs)를 이루고, 상부 전극(125), 제1 전극(133) 및 제2 전극(135)은 반도체(131)와 함께 구동 트랜지스터(Qd)를 이룬다. 스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)의 구조는 이에 한정되는 것은 아니고 다양하게 바뀔 수 있다.
도 5를 참조하면, 하부층(70)은 구동 트랜지스터(Qd)의 반도체(131)와 중첩하고 제1 전극(133) 및 제2 전극(135)과도 중첩할 수 있다. 하부층(70)은 한 화소(PX)의 영역 안에 한정된 섬형일 수 있다.
스위칭 트랜지스터(Qs)가 게이트선(121)이 전달하는 게이트 신호에 따라 턴온되면 데이터선(171)이 전달하는 전압이 구동 트랜지스터(Qd)의 상부 전극(125)에 전달된다. 구동 트랜지스터(Qd)는 상부 전극(125)에 인가되는 전압과 제1 전극(133)에 인가되는 구동 전압에 따라 출력 전류를 흘린다. 구동 트랜지스터(Qd)의 제2 전극(135)과 연결되어 있는 유기 발광 다이오드(OLED)는 구동 트랜지스터(Qd)의 출력 전류에 따라 세기를 달리하여 발광하여 영상을 표시할 수 있다.
앞에서 설명한 바와 같이 하부층(70)이 구동 트랜지스터(Qd)의 제2 전극(135)과 전기적으로 연결되어 전압을 인가 받으므로 구동 트랜지스터(Qd)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 작은 범위가 넓어져, 구동 트랜지스터(Qd)의 출력 전류의 편차가 작아진다. 따라서 구동 전압선(172)을 통해 전달되는 구동 전압에 편차가 발생하여도 유기 발광 다이오드(OLED)의 휘도 편차가 발생하는 것을 방지하여 표시 특성을 향상시킬 수 있다.
특히 하부층(70)이 앞에서 설명한 바와 같은 제1층(70a), 제2층(70b) 및 제3층(70c)을 포함하면 버퍼층(111)의 성분에 의한 하부층(70)의 산화, 부식 등을 방지할 수 있어 하부층(70)의 저항이 높아지는 것을 막을 수 있다. 따라서 하부층(70) 및 하부층(70)과 연결되어 있는 구동 트랜지스터(Qd)의 제2 전극(135)이 전달하는 전압의 강하를 막아 유기 발광 다이오드(OLED)가 내보내는 빛의 휘도가 떨어지는 것을 막고 트랜지스터 표시판의 표시 특성 저하를 막을 수 있다.
이 밖에 앞에서 설명한 하부층(70)의 여러 특징 및 이에 따른 효과가 본 실시예에도 동일하게 적용될 수 있다.
다음 앞에서 설명한 도 1 내지 도 3과 함께 도 6 및 도 7을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 표시판에 대하여 설명한다.
본 실시예에 따른 트랜지스터 표시판은 액정 표시판으로서 앞에서 설명한 도 1 내지 도 3에 도시한 실시예에 따른 트랜지스터 표시판과 대부분 동일한 구성 요소를 포함할 수 있다. 여기서는 도 3에 도시한 실시예에 따른 트랜지스터 표시판과 같은 구성을 포함하는 예에 대해 설명하겠으나 본 발명의 한 실시예에 따른 액정 표시판의 구조가 이에 한정되는 것은 아니다.
도 7은 본 발명의 한 실시예에 따른 트랜지스터 표시판의 한 화소(PX)에 대한 평면도이고, 도 6은 도 7에 도시한 트랜지스터 표시판을 VI-VI'-VI''선을 따라 잘라 도시한 단면도에 해당하나, 도 6과 같은 단면 구조를 가지는 트랜지스터 표시판의 평면 구조가 도 7에 도시한 바에 한정되는 것은 아니다.
도 6을 참조하면, 기판(110) 위에는 앞에서 설명한 트랜지스터(TR)의 상부 전극(125)과 연결되어 있는 복수의 게이트선(121)이 위치한다. 게이트선(121)은 상부 전극(125)과 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성될 수 있다.
도 7을 참조하면, 게이트선(121)은 대체로 제1 방향(D1)으로 뻗을 수 있다. 상부 전극(125)은 게이트선(121)으로부터 평면상 위 또는 아래로 돌출된 형태를 가질 수 있으나 이에 한정되지 않고, 상부 전극(125)이 게이트선(121)이 제1 방향(D1)을 따라 주로 연장된 부분에 포함되어 있을 수도 있다.
게이트선(121)과 버퍼층(111) 사이에는 게이트 절연체(141)와 동일한 층에 위치하며 동일한 물질을 포함하는 게이트 절연체(149)가 위치한다. 게이트 절연체(149)는 상부에 위치하는 게이트선(121)과 실질적으로 동일한 평면 모양을 가질 수 있다. 본 실시예에 따르면 게이트 절연체(141)는 게이트 절연체(149)와 연결되어 있고, 게이트 절연체(141) 및 게이트 절연체(149)를 합한 전체의 평면 모양은 상부 전극(125)과 게이트선(121)를 합한 전체의 평면 모양과 실질적으로 같을 수 있다.
층간 절연막(160) 위에 위치하는 데이터 도전체는 게이트선(121)과 교차하는 데이터선(171)을 더 포함할 수 있다. 데이터선(171)은 앞에서 설명한 제1 연결부(173)와 연결되어 있을 수 있다. 데이터선(171)은 대체로 제2 방향(D2)으로 연장되어 있을 수 있다. 제1 연결부(173)는 데이터선(171)으로부터 평면상 좌 또는 우로 돌출된 형태를 가질 수 있으나 이에 한정되지 않고, 제1 연결부(173)가 데이터선(171)이 제2 방향(D2)을 따라 주로 연장된 부분에 포함되어 있을 수도 있다.
화소 전극(191) 위에는 복수의 액정(31)을 포함하는 액정층(3)이 위치한다.
액정층(3) 위에는 기판(110)과 함께 액정층(3)을 밀봉하는 절연층(210)이 위치할 수 있다. 절연층(210)은 기판 형태일 수 있다.
도 6에 도시한 단면 구조로 볼 때 절연층(210)의 아래 또는 위에는 화소 전극(191)과 함께 액정층(3)에 전기장을 생성하여 액정(31)의 배열 방향을 제어할 수 있는 대향 전극(280)이 위치할 수 있다. 이와 달리 대향 전극(280)은 기판(110)과 액정층(3) 사이에 위치할 수도 있다.
액정층(3)과 절연층(210) 사이와 액정층(3)과 화소 전극(191) 사이에는 배향막(11, 21)이 위치할 수 있다. 배향막(11, 21)은 액정층(3)에 전기장이 생성되지 않았을 때 액정(31)의 초기 배향을 제어한다. 배향막(11, 21)은 액정층(3)과 인접할 수 있다.
본 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치는 수광형 표시 장치일 수 있고, 이 경우 트랜지스터 표시판에 빛을 공급하는 백라이트를 더 포함할 수 있다. 백라이트는 기판(110)의 아래에 위치할 수 있다.
다음, 도 8 및 도 9를 참조하여 본 발명의 한 실시예에 따른 트랜지스터 표시판에 대하여 설명한다.
도 9는 본 발명의 한 실시예에 따른 트랜지스터 표시판의 한 화소(PX)에 대한 평면도이고, 도 8은 도 9에 도시한 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도에 해당하나, 도 8과 같은 단면 구조를 가지는 트랜지스터 표시판의 평면 구조가 도 9에 도시한 바에 한정되는 것은 아니다.
본 실시예에 따른 트랜지스터 표시판은 앞에서 설명한 도 4 및 도 5에 도시한 유기 발광 표시판과 대부분 동일하나, 구동 트랜지스터(Qd) 및 데이터 도전체의 구조, 하부층(70)의 모양, 그리고 층간 절연막(160)이 포함하는 접촉 구멍 등이 다를 수 있다.
도 8 및 도 9를 참조하면, 하부층(70)은 구동 트랜지스터(Qd)의 반도체(131), 제1 전극(133) 및 제2 전극(135)과 중첩하는 부분 및 이로부터 돌출한 돌출부(79)를 포함할 수 있다.
게이트 절연체(141) 위에는 앞에서 설명한 도 4 및 도 5에 도시한 실시예에서 상부 전극(125)에 대응하는 곳에 상부 전극(125A)이 위치한다.
층간 절연막(160) 및 버퍼층(111)은 앞에서 설명한 접촉 구멍(166) 대신 하부층(70)의 돌출부(79) 위에 위치하며 돌출부(79)와 중첩하는 접촉 구멍(169)을 포함하고, 층간 절연막(160)은 상부 전극(125A) 위에 위치하며 상부 전극(125A)과 중첩하는 접촉 구멍(168A)을 포함할 수 있다.
층간 절연막(160) 위에 위치하는 데이터 도전체는 앞에서 설명한 바와 같은 제1 연결부(173) 및 제2 연결부(175) 외에 접촉 구멍(169)을 통해 하부층(70)과 접촉하며 전기적으로 연결되어 있는 제5 연결부(179) 및 접촉 구멍(168A)을 통해 상부 전극(125A)과 접촉하며 전기적으로 연결되어 있는 제6 연결부(178A)를 포함할 수 있다.
제5 연결부(179)는 스위칭 드레인 전극(175s)과 연결되어 있다. 따라서 하부층(70)은 스위칭 트랜지스터(Qs)의 스위칭 드레인 전극(175s)과 전기적으로 연결되어 스위칭 트랜지스터(Qs)가 전달하는 전압을 인가 받을 수 있다. 이에 따라 본 실시예에서 하부층(70)은 구동 트랜지스터(Qd)의 게이트 전극으로서 기능한다.
제6 연결부(178A)는 제2 연결부(175)와 연결되어 있다. 따라서 상부 전극(125A)은 구동 트랜지스터(Qd)의 제2 전극(135)과 전기적으로 연결되어 구동 트랜지스터(Qd)의 제2 전극(135)이 전달하는 전압을 인가 받을 수 있다. 이와 같이, 상부 전극(125A)에 구동 트랜지스터(Qd)의 제2 전극(135)의 전압이 전달되면, 구동 트랜지스터(Qd)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 구동 트랜지스터(Qd)의 출력 포화 특성을 향상시킬 수 있다.
다른 실시예에 따르면, 상부 전극(125A)은 제2 전극(135)에 전기적으로 연결되지 않고 일정한 전압을 인가 받거나 플로팅되어 있을 수도 있다.
다음, 도 10 및 도 11을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 표시판에 대해 설명한다.
도 10은 본 발명의 한 실시예에 따른 트랜지스터 표시판의 단면도이고, 도 11은 도 10에 도시한 트랜지스터 표시판의 평면도의 한 예이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 트랜지스터 표시판은 앞에서 설명한 여러 실시예에 따른 트랜지스터 표시판과 대부분 동일하므로, 차이점을 중심으로 설명한다.
도 10을 참조하면, 기판(110) 위에 하부층(70)이 위치하고, 그 위에 버퍼층(111)이 위치하며, 버퍼층(111) 위에는 서로 연결되어 있는 스위칭 반도체(131s), 스위칭 제1 전극(133s) 및 스위칭 제2 전극(135s)을 포함하는 스위칭 반도체 부재(131s, 133s, 135s)가 위치할 수 있다.
스위칭 반도체 부재(131s, 133s, 135s) 및 버퍼층(111) 위에는 절연막(112)이 위치할 수 있다. 절연막(112)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다.
절연막(112) 위에는 서로 연결되어 있는 제1 전극(133), 제2 전극(135), 그리고 반도체(131)를 포함하는 구동 반도체 부재(131, 133, 135)가 위치할 수 있다.
구동 반도체 부재(131, 133, 135)의 반도체(131) 위에는 상부 전극(125)이 위치하고, 스위칭 반도체 부재(131s, 133s, 135s)의 스위칭 반도체(131s) 위에는 스위칭 게이트 전극(124s)이 위치할 수 있다. 스위칭 게이트 전극(124s)과 상부 전극(125)은 서로 동일한 층에 위치하며 동일한 물질을 포함할 수 있으나 이에 한정되는 것은 아니다.
반도체(131)와 상부 전극(125) 사이에는 게이트 절연체(141)가 위치하고, 스위칭 반도체(131s)와 스위칭 게이트 전극(124s) 사이에는 게이트 절연체(149)가 위치할 수 있다. 특히 게이트 절연체(149)는 절연막(112)과 스위칭 게이트 전극(124s) 사이에 위치할 수 있다. 게이트 절연체(149)는 게이트 절연체(141)와 동일한 층에 위치하며 동일한 물질을 포함할 수 있고, 도 11에 도시한 바와 같이 스위칭 게이트 전극(124s)을 포함하는 게이트선(121)의 가장자리 변과 실질적으로 나란하게 뻗어 게이트선(121)과 실질적으로 동일한 평면 모양을 가질 수 있다.
스위칭 게이트 전극(124s)과 상부 전극(125) 위에는 층간 절연막(160)이 위치할 수 있다.
층간 절연막(160)은 제1 전극(133) 위에 위치하며 제1 전극(133)과 중첩하는 접촉 구멍(163), 제2 전극(135) 위에 위치하며 제2 전극(135)과 중첩하는 접촉 구멍(165), 그리고 상부 전극(125) 위에 위치하며 상부 전극(125)과 중첩하는 접촉 구멍(168)을 포함할 수 있다. 층간 절연막(160), 버퍼층(111) 및 절연막(112)은 하부층(70) 위에 위치하며 하부층(70)과 중첩하는 접촉 구멍(166)을 포함하고, 층간 절연막(160) 및 절연막(112)은 스위칭 제1 전극(133s) 위에 위치하며 스위칭 제1 전극(133s)과 중첩하는 접촉 구멍(163s), 스위칭 제2 전극(135s) 위에 위치하며 스위칭 제2 전극(135s)과 중첩하는 접촉 구멍(165s)을 포함할 수 있다.
스위칭 반도체 부재(131s, 133s, 135s)는 구동 반도체 부재(131, 133, 135)와 다른 층에 위치할 수 있고, 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 스위칭 반도체 부재(131s, 133s, 135s)가 다결정 규소를 포함하고 구동 반도체 부재(131, 133, 135)는 산화물 반도체를 포함하거나, 그 반대일 수도 있다. 스위칭 반도체 부재(131s, 133s, 135s)가 다결정 규소를 포함하는 경우, 스위칭 제1 전극(133s) 및 스위칭 제2 전극(135s)은 n형 또는 p형 불순물로 도핑되어 도전성을 가질 수 있고, 구동 반도체 부재(131, 133, 135)가 다결정 규소를 포함하는 경우, 제1 전극(133) 및 제2 전극(135)은 n형 또는 p형 불순물로 도핑되어 도전성을 가질 수 있다.
도 10 및 도 11에 도시한 실시예에서는 구동 반도체 부재(131, 133, 135) 위에 게이트 전극으로 기능하는 상부 전극(125)이 위치하고, 스위칭 반도체 부재(131s, 133s, 135s) 위에 스위칭 게이트 전극(124s)이 위치하는 구조를 도시하고 있으나, 이에 한정되지 않는다. 예를 들어, 구동 반도체 부재(131, 133, 135) 아래에 상부 전극(125)이 위치하거나 스위칭 반도체 부재(131s, 133s, 135s) 아래에 스위칭 게이트 전극(124s)이 위치할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
70: 하부층 111: 버퍼층
121: 게이트선 125, 125A: 상부 전극
131: 반도체 133: 제1 전극
135: 제2 전극 141, 149: 게이트 절연체
160: 층간 절연막 171: 데이터선
173: 제1 연결부 175: 제2 연결부
176A: 제3 연결부 178: 제4 연결부
179: 제5 연결부 180: 보호막
191: 화소 전극

Claims (20)

  1. 기판,
    상기 기판의 일면 위에 위치하고 반도체를 포함하는 트랜지스터,
    상기 기판과 상기 트랜지스터 사이에 위치하며 절연 물질을 포함하는 버퍼층, 그리고
    상기 기판과 상기 버퍼층 사이에 위치하고 상기 반도체와 중첩하는 하부층
    을 포함하고,
    상기 하부층은 상기 기판으로부터 멀어지는 방향으로 차례대로 적층된 제1층, 제2층 및 제3층을 포함하고,
    상기 제1층 및 상기 제3층 중 적어도 하나는 구리-니켈-아연 합금을 포함하고,
    상기 구리-니켈-아연 합금의 구리:아연:니켈의 조성비는 단위(at.%)를 기준으로 4:4:2인 트랜지스터 표시판.
  2. 삭제
  3. 삭제
  4. 제1항에서,
    상기 제2층은 구리를 포함하는 트랜지스터 표시판.
  5. 삭제
  6. 제1항에서,
    상기 버퍼층은 산화 규소를 포함하는 트랜지스터 표시판.
  7. 제1항에서,
    게이트 신호를 전달하는 게이트선을 더 포함하고,
    상기 트랜지스터는 상기 반도체와 연결되어 있는 제1 전극 및 제2 전극, 그리고 상기 반도체와 중첩하는 제3 전극을 포함하고,
    상기 제2 전극과 상기 하부층은 서로 전기적으로 연결되어 있고,
    상기 제3 전극은 상기 게이트선과 연결되어 있는
    트랜지스터 표시판.
  8. 제7항에서,
    상기 트랜지스터 위에 위치하는 층간 절연막, 그리고
    상기 층간 절연막 위에 위치하는 데이터 도전체
    를 더 포함하고,
    상기 층간 절연막은 상기 제1 전극 위에 위치하는 제1 접촉 구멍 및 상기 제2 전극 위에 위치하는 제2 접촉 구멍을 포함하고,
    상기 층간 절연막 및 상기 버퍼층은 상기 하부층 위에 위치하는 제3 접촉 구멍을 포함하고,
    상기 데이터 도전체는 상기 제1 접촉 구멍을 통해 상기 제1 전극과 연결되어 있는 제1 연결부, 상기 제2 접촉 구멍을 통해 상기 제2 전극과 연결되어 있는 제2 연결부, 그리고 상기 제3 접촉 구멍을 통해 상기 하부층과 연결되어 있는 제3 연결부를 포함하는
    트랜지스터 표시판.
  9. 제8항에서,
    상기 제2 연결부와 상기 제3 연결부는 서로 연결되어 있는 트랜지스터 표시판.
  10. 제9항에서,
    상기 데이터 도전체 위에 위치하고 상기 제2 연결부 또는 상기 제3 연결부 위에 위치하는 제4 접촉 구멍을 포함하는 보호막, 그리고
    상기 보호막 위에 위치하고 상기 제4 접촉 구멍을 통해 상기 제2 연결부 또는 상기 제3 연결부와 연결되어 있는 화소 전극
    을 더 포함하는 트랜지스터 표시판.
  11. 제1항에서,
    상기 트랜지스터는 상기 반도체와 연결되어 있는 제1 전극 및 제2 전극, 그리고 상기 반도체와 중첩하는 제3 전극을 포함하고,
    상기 제2 전극과 상기 제3 전극은 서로 전기적으로 연결되어 있는
    트랜지스터 표시판.
  12. 제11항에서,
    상기 트랜지스터 위에 위치하는 층간 절연막, 그리고
    상기 층간 절연막 위에 위치하는 데이터 도전체
    를 더 포함하고,
    상기 층간 절연막은 상기 제1 전극 위에 위치하는 제1 접촉 구멍, 상기 제2 전극 위에 위치하는 제2 접촉 구멍, 그리고 상기 제3 전극 위에 위치하는 제3 접촉 구멍을 포함하고,
    상기 층간 절연막 및 상기 버퍼층은 상기 하부층 위에 위치하는 제4 접촉 구멍을 포함하고,
    상기 데이터 도전체는 상기 제1 접촉 구멍을 통해 상기 제1 전극과 연결되어 있는 제1 연결부, 상기 제2 접촉 구멍을 통해 상기 제2 전극과 연결되어 있는 제2 연결부, 상기 제3 접촉 구멍을 통해 상기 제3 전극과 연결되어 있는 제3 연결부, 그리고 상기 제4 접촉 구멍을 통해 상기 하부층과 연결되어 있는 제4 연결부를 포함하는
    트랜지스터 표시판.
  13. 제12항에서,
    상기 제2 연결부와 상기 제3 연결부는 서로 연결되어 있는 트랜지스터 표시판.
  14. 기판,
    상기 기판의 일면 위에 위치하고 반도체를 포함하는 트랜지스터,
    상기 기판과 상기 트랜지스터 사이에 위치하며 절연 물질을 포함하는 버퍼층, 그리고
    상기 기판과 상기 버퍼층 사이에 위치하고 상기 반도체와 중첩하는 하부층
    을 포함하고,
    상기 하부층은 금속을 포함하는 제1층 및 구리-니켈-아연 합금을 포함하는 제2층을 포함하고,
    상기 구리-니켈-아연 합금의 구리:아연:니켈의 조성비는 단위(at.%)를 기준으로 4:4:2인 트랜지스터 표시판.
  15. 삭제
  16. 제14항에서,
    상기 제1층은 구리를 포함하는 트랜지스터 표시판.
  17. 삭제
  18. 제16항에서,
    상기 버퍼층은 산화 규소를 포함하는 트랜지스터 표시판.
  19. 제14항에서,
    게이트 신호를 전달하는 게이트선을 더 포함하고,
    상기 트랜지스터는 상기 반도체와 연결되어 있는 제1 전극 및 제2 전극, 그리고 상기 반도체와 중첩하는 제3 전극을 포함하고,
    상기 제2 전극과 상기 하부층은 서로 전기적으로 연결되어 있고,
    상기 제3 전극은 상기 게이트선과 연결되어 있는
    트랜지스터 표시판.
  20. 제14항에서,
    상기 트랜지스터는 상기 반도체와 연결되어 있는 제1 전극 및 제2 전극, 그리고 상기 반도체와 중첩하는 제3 전극을 포함하고,
    상기 제2 전극과 상기 제3 전극은 서로 전기적으로 연결되어 있는
    트랜지스터 표시판.
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