CN107492555A - 晶体管阵列面板 - Google Patents

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Abstract

本发明提供一种晶体管阵列面板。晶体管位于基板上。晶体管包括半导体层。缓冲层位于基板和晶体管的半导体层之间，包括绝缘材料。底层位于基板和缓冲层之间。底层和半导体层彼此重叠。底层包括在远离基板的方向上彼此堆叠的第一层、第二层和第三层。

Description

晶体管阵列面板
相关申请的交叉引用
本申请要求于2016年6月13日在韩国知识产权局提交的韩国专利申请第10-2016-0073049号的优先权，该专利申请的公开内容通过引用整体被并入本文。
技术领域
本发明涉及一种晶体管阵列面板。
背景技术
晶体管阵列面板包括位于基板上的多个晶体管。这些晶体管操作来传输用于像素的数据信号和驱动电压。
发明内容
根据示例性实施例，提供如下一种晶体管阵列面板。晶体管位于基板上。晶体管包括半导体层。缓冲层位于基板和晶体管的半导体层之间，包括绝缘材料。底层位于基板和缓冲层之间。底层和半导体层彼此重叠。底层包括在远离基板的方向上彼此堆叠的第一层、第二层和第三层。
根据本发明构思的示例性实施例，提供如下一种晶体管阵列面板。晶体管位于基板上，包括半导体层。缓冲层位于基板和晶体管之间，包括绝缘材料。底层位于基板和缓冲层之间，与半导体层重叠。底层包括包含金属的第一层和包含金属合金的第二层，该金属合金包含铜、镍和锌。
根据本发明的示例性实施例，提供如下一种晶体管阵列面板。基板包括第一区域和第二区域。底层位于基板的第一区域上。底层包括由第一金属形成的金属层以及包括第一金属的金属合金层。驱动晶体管位于基板上，驱动晶体管与底层重叠。开关晶体管位于基板的第二区域上。像素电极电连接到驱动晶体管的第二源/漏区。栅极线连接到开关晶体管的开关栅电极。驱动晶体管的栅电极电连接到开关晶体管的第二开关源/漏区。栅极线位于比驱动晶体管的栅电极低的位置。底层电连接到驱动晶体管的第二源/漏区和像素电极。
附图说明
通过参照附图对本发明的示例性实施例进行详细描述，本发明的这些以及其它特征将变得更加明显，附图中：
图1、图2、图3以及图4是根据本发明示例性实施例的晶体管阵列面板的剖面图；
图5是根据本发明示例性实施例的图4中所示的晶体管阵列面板的俯视图；
图6是根据本发明示例性实施例的晶体管阵列面板的剖面图；
图7是根据本发明示例性实施例的图6中所示的晶体管阵列面板的俯视图；
图8是根据本发明示例性实施例的晶体管阵列面板的剖面图；
图9是根据本发明示例性实施例的图8中所示的晶体管阵列面板的俯视图；
图10是根据本发明示例性实施例的晶体管阵列面板的剖面图；以及
图11根据本发明示例性实施例的图10中所示的晶体管阵列面板的俯视图。
具体实施方式
下面将参照附图来详细描述本发明的示例性实施例。但是，本发明可以以不同的形式来体现，并且不应被解释为限于本文所阐述的实施例。在附图中，为了清楚起见，层和区域的厚度可能被夸大。还将理解，当元件被称为在另一元件或基板“上”时，其可以直接在另一元件或基板上，或者也可以存在中间层。还将理解，当元件被称为“联接到”或“连接到”另一元件时，其可以直接联接到或连接到另一元件，或者也可以存在中间元件。在整个说明书和附图中，相同的附图标记可以指代相同的元件。
将参照图1和图2描述根据本发明示例性实施例的晶体管阵列面板。
参考图1和图2，根据本发明示例性实施例的晶体管阵列面板包括基板110和位于基板110的一个表面上的多个晶体管TR。
图1和图2中所示的第一方向D1和第二方向D2与基板110的表面平行且彼此垂直，并且第三方向D3与第一方向D1和第二方向D2垂直且与基板110的表面大致垂直。例如，基板110具有与和第三方向D3交叉的方向平行的表面。图1和图2的剖面结构示出平行于第三方向D3而截取的结构，第三方向D3可以被称为剖面方向。沿第三方向D3观察时所示出的结构被称为平面结构。在剖面结构中，如果构成元件位于任何其它构成元件上，则意味着两个构成元件沿第三方向D3布置，并且其它构成元件可以位于这两个构成元件之间。
基板110包括诸如塑料、玻璃等绝缘材料。
晶体管TR包括上电极125、半导体层131、第一电极133、第二电极135、以及第一栅极绝缘体141。
在下文中，上电极125可以被称为栅电极；第一电极133可以被称为第一源/漏区；并且第二电极135可以被称为第二源/漏区。
上电极125可以连接到栅极线(未示出)，并且可以被施加有包括栅极导通电压Von和栅极截止电压Voff的栅极信号。在这种情况下，上电极125作为晶体管TR的栅电极来发挥作用。
上电极125和栅极线可以在剖面上与栅极线位于同一层上，并且可以包括相同的材料。本发明并不限于此。
第一栅极绝缘体141位于半导体层131和上电极125之间。第一栅极绝缘体141可以是单层。本发明并不限于此。例如，第一栅极绝缘体141可以由两层或更多层形成。第一栅极绝缘体141可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化铪(HfO3)或氧化钇(Y2O3)。
第一栅极绝缘体141可以仅位于半导体层131和上电极125之间。在这种情况下，第一栅极绝缘体141的上表面或下表面的边缘与上电极125的上表面或下表面的边缘大致平行。两个边缘彼此大致平行意味着两个边缘在第三方向D3上彼此对准，或彼此平行且错开预定距离。例如，当沿第三方向D3观察时，如果两个边缘彼此对准，则第一栅极绝缘体141的平面形状和上电极125的平面形状可以大致相同。
参考图1和图2，第一栅极绝缘体141的上表面和下表面的边缘位于从上电极125的下表面的边缘向外预定距离处。如上所述，第一栅极绝缘体141的上表面和下表面的边缘可以与上电极125的下表面的边缘平行。这可以是通过在晶体管阵列面板的制造工艺中使用一个光掩模来形成上电极125和第一栅极绝缘体141的结果。例如，上电极125和第一栅极绝缘体141可以使用相同的光掩模一起被图案化。
本发明并不限于此。例如，第一栅极绝缘体141可以超出上电极125的边缘之外而连续地形成在基板110上。在这种情况下，第一栅极绝缘体141可以位于晶体管TR的第一电极133和第二电极135上。
半导体层131经由第一栅极绝缘体141与上电极125重叠，第一栅极绝缘体141被插入半导体层131与上电极125之间。当晶体管TR被操作时，在半导体层131中形成晶体管TR的沟道。
第一电极133和第二电极135基于半导体层131位于相应侧。第一电极133和第二电极135可以直接连接到半导体层131。
第一电极133、第二电极135和半导体层131可以包括相同的材料。例如，半导体层131、第一电极133和第二电极135可以包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、铟镓锌氧化物(IGZO)、或铟锌锡氧化物(IZTO)。
第一电极133和第二电极135是导电的，并且第一电极133和第二电极135的载流子浓度高于半导体层131的载流子浓度。可以存在梯度区域，在该梯度区域中载流子浓度在第一电极133和半导体层131之间的边界以及第二电极135和半导体层131之间的边界中逐渐变化。
当半导体层131包括氧化物半导体层时，可以通过诸如等离子体处理等方法使形成半导体层131的氧化物半导体层导电，来形成第一电极133和第二电极135。例如，氧化物半导体层在腔室中利用包括氟(F)、氢(H)和硫(S)中的至少一种的气体被掺杂以形成第一电极133和第二电极135，使得第一电极133和第二电极135导电。
根据本发明的示例性实施例，半导体层131的边缘(具体是上表面的边缘)可以与第一栅极绝缘体141的边缘(具体是第一栅极缘体141的下表面的边缘)大致平行。例如，半导体层131和第一电极133之间的边界或半导体层131和第二电极135之间的边界可以与第一栅极绝缘体141的边缘(具体是第一栅极绝缘体141的下表面的边缘)大致匹配，或者可以位于比第一栅极绝缘体141的边缘更向外或向内的位置处并且可以与第一栅极绝缘体141的边缘大致平行。例如，当沿第三方向D3观察时，半导体层131的平面形状可以与第一栅极绝缘体141的平面形状大致相同。
第一栅极绝缘体141可以覆盖半导体层131。例如，第一栅极绝缘体141可以完全覆盖半导体层131。
第一电极133和第二电极135可以在第三方向D3上与上电极125间隔开。因此，上电极125与第一电极133或第二电极135之间的寄生电容可以显著降低，从而降低反冲电压、信号延迟以及失真。
缓冲层111位于基板110和晶体管TR之间。缓冲层111防止杂质从基板110扩散到半导体层131，从而保护了半导体层131并且防止了因杂质而引起的半导体层131的特性劣化。
缓冲层111可以包括无机绝缘材料，并且可以是单层。本发明并不限于此。例如，缓冲层111可以包括两层或更多层。
缓冲层111可以不含氢(H)或可以几乎不含氢，以防止氢扩散入晶体管TR中。例如，如果缓冲层111是包括与半导体层131相邻的上层(未示出)的两层或更多层，则上层可以不含氢(H)或可以几乎不含氢。如果缓冲层111可以是单层的绝缘材料，则缓冲层111可以不含氢或可以几乎不含氢。
在示例性实施例中，氢的浓度可以被控制为不含氢、或具有晶体管TR不会由于氢而劣化这种程度的预定浓度。
如果当缓冲层111是多层时与半导体层131相邻的上层或者单层的缓冲层111包括绝缘材料，该绝缘材料由于沉积条件可以进一步包括诸如氮化硅(SiNx)等具有相对高浓度的氢，则氢会穿透半导体层131，使得晶体管TR的特性可能会劣化并且晶体管TR可能会被异常操作。因此，当缓冲层111是多层时与半导体层131相邻的上层或者单层的缓冲层111包括比氮化硅(SiNx)更低浓度的氢。在示例性实施例中，缓冲层111的绝缘材料可以不含氢。例如，缓冲层111的上层包括氧化硅(SiOx)、氧化铝(Al2O3)、氧化铪(HfO3)或氧化钇(Y2O3)。如果缓冲层111是单层，则缓冲层111可以由氧化硅(SiOx)、氧化铝(Al2O3)、氧化铪(HfO3)或氧化钇(Y2O3)形成。
图1和图2示出了缓冲层111被连续地形成在基板110上。本发明并不限于此。例如，缓冲层111可以仅位于基板110上的部分区域中。例如，缓冲层111可以仅位于第一电极133和基板110之间、第二电极135和基板110之间、以及半导体层131和基板110之间。
底层70位于晶体管TR和基板110之间。例如，底层70位于缓冲层111和基板110之间。
底层70在第三方向D3上与半导体层131重叠，使得当从基板110的下表面方向观察时，半导体层131可以被底层70覆盖。底层70也可以与第一电极133和第二电极135重叠。
底层70包括当在剖面结构中观察时在第三方向D3上沉积的至少两层。在图1和图2中，底层70包括第一层70a、第二层70b和第三层70c。本发明并不限于此。例如，可以省略第一层70a。
作为底层70的最下层的第一层70a与位于底层70下方的另一层接触。例如，底层70的第一层70a与基板110接触。第一层70a可以具有增强底层70与基板110之间的粘附力的功能。
当第二层70b与基板110之间的粘附力通过考虑晶体管阵列面板的设计条件而为可接受的水平时，可以省略第一层70a。
第二层70b位于第一层70a和第三层70c之间，并且可以包括诸如铜(Cu)等金属。包括在第二层70b中的金属可以具有低电阻。在示例性实施例中，可以控制第二层70b的边缘分布，使得底层70的边缘分布70-EP不会在沉积于底层70上的层中引发缺陷。在示例性实施例中，金属可以包括铜。在下文中，第二层70b可以被称为金属层。
当省略第一层70a时，第二层70b可以与设置在底层70下方的层(例如，基板110)接触。
作为底层70的最上层的第三层70c与设置在底层70上的层接触。例如，底层70的第三层70c与缓冲层111接触。第三层70c可以具有防止第二层70b由于从缓冲层111的位于底层70上的层中扩散出的氧而被氧化或腐蚀的功能。
例如，如果第二层70b包括铜(Cu)并且第三层70c被省略，并且如果缓冲层111包括诸如氧化硅(SiOx)等氧化物，则包括在第二层70b中的铜可以与缓冲层111的氧发生反应。这种氧化反应可能会在缓冲层111的沉积工艺中发生，以在底层70和缓冲层111之间的界面处形成氧化铜(CuOx)。因此，与底层70未被氧化时相比，底层70的电阻可能会增大。由于氧化铜可能是脆性的，因此可能会在沉积于底层70上的缓冲层111中产生裂纹。裂纹可以导致形成于底层70上的晶体管TR的缺陷。
在示例性实施例中，底层70的第三层70c可有助于保护第二层70b免受包括诸如氧化硅(SiOx)等氧化物的缓冲层111的影响。因此，防止了底层70的第二层70b被缓冲层111氧化或腐蚀，从而防止了包括第二层70b的底层70的电阻增加，并且可以防止在底层70上设置的层的缺陷以及晶体管TR中的缺陷的产生。
在示例性实施例中，底层70的第一层70a和第三层70c中的至少一层可以包括铜-镍-锌合金(CNZ)。在下文中，如果包括铜-镍-锌合金，则第一层70a和第三层70c中的至少一层可以被称为金属合金层。例如，第一层70a和第三层70c中的至少一层可以包括包含铜、镍和锌的金属合金。包括在第一层70a和/或第三层70c中的铜-镍-锌合金中的铜:镍:锌的比率在原子重量百分比(at.％)的形式下可以为4:4:2。例如，金属合金可以包括约40at.％的铜、约40at.％的镍、以及约20at.％的锌。
如果第一层70a和第三层70c中的至少一层包括铜-镍-锌合金，则与使用其他材料的情况相比，可以增强第一层70a和/或第三层70c的抗氧化性、粘附性和耐透湿性。
例如，如果第一层70a和/或第三层70c包括铜-镍-锌合金，则增强了底层70与另一层之间的粘附性，从而可以防止底层70被向上抬起。
如果第一层70a和/或第三层70c包括铜-镍-锌合金，则可以防止由于与底层70相邻的另一层(例如，缓冲层111)的成分的影响而在第二层70b中产生缺陷。例如，通过第一层70a和/或第三层70c的抗氧化性和耐透湿性来防止第二层70b的氧化和腐蚀，从而可以防止包括第二层70b的底层70的电阻增加，并且可以防止在沉积于底层70上的缓冲层111和上覆层中出现裂纹。
实验证实，仅包括铜的层的电阻率(根据实验示例，约为2.1μΩ·cm)与包括由铜制成的层和由铜-镍-锌合金制成的层的两层的电阻率(根据实验示例，约为2.244μΩ·cm)之差并不大。因此，与仅包括铜的底层相比，可以确认，根据本示例性实施例的包括由铜-镍-锌合金制成的第一层70a和/或第三层70c的底层70的电阻并不高。例如，根据本示例性实施例的底层70可以保持与仅使用铜的情况差不多的低电阻。
如果第二层70b包括铜，则第一层70a、第二层70b和第三层70c可以通过用于铜蚀刻的蚀刻剂来蚀刻以形成底层70。例如，第一层70a、第二层70b和第三层70c可以使用与用于铜蚀刻的蚀刻剂相同的蚀刻剂来一起蚀刻。用于第一层70a、第二层70b和第三层70c的蚀刻剂的蚀刻速率可以是类似的，使得图案化后的底层70可以具有边缘分布70-EP，该边缘分布70-EP具有可以防止底层70的边缘分布70-EP的下凹或突起这种程度的斜度。因此，可以降低在沉积于底层70上的层中产生诸如裂纹等缺陷的可能性，并且可以防止位于底层70上的晶体管TR的特性劣化。
在示例性实施例中，底层70的第一层70a、第二层70b和第三层70c中的第一层70a仅包括铜-镍-锌合金，并且第三层70c可以包括诸如氧化铟锌(IZO)、氧化铝锌(AZO)、掺镓的氧化锌(GZO)或氧化铟锡(ITO)等透明导电氧化物。
如果与基板110相接触的第一层70a包括铜-镍-锌合金，则与第一层70a可以包括与铜-镍-锌合金不同的金属的情况相比，可以在晶体管阵列面板的制造工艺当中的底层70的图案化工艺中抑制基板110的损伤。
在示例性实施例中，如果在底层70的图案化中产生了缺陷，则可以重复使用基板110以提高晶体管阵列面板的制造产量。
在示例性实施例中，底层70的第一层70a、第二层70b和第三层70c中的第三层70c仅包括铜-镍-锌合金。在这种情况下，第一层70a可以包括诸如钛(Ti)、钼(Mo)、铝(Al)等金属或者它们的合金。
在示例性实施例中，底层70可以实现针对半导体层131的挡光功能。底层70阻挡外部光到达半导体层131，使得可以防止半导体层131的特性劣化，并且可以抑制晶体管TR的泄漏电流。在这种情况下，底层70可以防止欲被阻挡的波长带的光穿透底层70。
在示例性实施例中，如果底层70电连接到晶体管TR的一个电极以被施加电压，则底层70可有助于在晶体管TR的饱和区域中获得均匀的输出电流特性。这将在后面相应的说明中详细描述。
层间绝缘层160位于晶体管TR上。层间绝缘层160可以是单层。本发明并不限于此。例如，层间绝缘层160可以由两层或更多层形成。当层间绝缘层160是单层时，可以使用诸如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)或氟氧化硅(SiOF)等无机绝缘材料。例如，层间绝缘层160可以包括氮化硅(SiNx)或氮氧化硅(SiON)，这可以使氢(H)流入第一电极133和第二电极135以降低第一电极133和第二电极133的电阻。
例如，如果层间绝缘层160由两层或更多层形成，则层间绝缘层160的最下层包括氮化硅(SiNx)或氮氧化硅(SiON)，这可以使氢(H)流入第一电极133和第二电极135。层间绝缘层160的其它层(例如中间层或上层)可以包括氧化硅(SiOx)。其它层可以位于层间绝缘层160的最下层上。
包括氮化硅(SiNx)或氮氧化硅(SiON)的另一层可以进一步位于包括氧化硅(SiOx)的中间层上。
晶体管TR的第一电极133和第二电极135可以通过在将半导体材料沉积在基板110上之后凭借单独的等离子体处理使半导体材料(氧化物半导体层)导电而被形成。在层间绝缘层160的层形成工艺中使用的诸如硅烷(SiH4)和氨(NH3)等气体中包含的氢可以被掺杂到氧化物半导体层中，从而形成第一电极133和第二电极135。此外，包括在层间绝缘层160中的诸如氢等组分可以在形成层间绝缘层160之后扩散，从而进一步降低电阻。
层间绝缘层160具有使第一电极133暴露并与第一电极133重叠的第一接触孔163和使第二电极135暴露并与第二电极135重叠的第二接触孔165。在第一接触孔163和第二接触孔165中去除层间绝缘层160。
包括第一连接部分173和第二连接部分175的数据导体DC位于层间绝缘层160上。第一连接部分173通过层间绝缘层160的第一接触孔163被电连接到晶体管TR的第一电极133，并且第二连接部分175通过层间绝缘层160的第二接触孔165被电连接到晶体管TR的第二电极135。
参考图2，层间绝缘层160和缓冲层111位于底层70上且还可以包括与底层70重叠的第三接触孔166，并且数据导体DC还可以包括通过第三接触孔166被电连接到底层70的第三连接部分176。第三连接部分176可与第一连接部分173和第二连接部分175位于同一层。例如，第三连接部分176可以位于层间绝缘层160上。
如图2所示，当通过第三连接部分176向底层70施加电压时，在执行晶体管阵列面板的制造工艺期间以及之后，底层70的电阻由于第二层70b的氧化而无需增加。因此，当由另一电极(未示出)传输的电压通过第三连接部分176施加到底层70时，可以防止第三连接部分176和底层70之间的电压降。
在示例性实施例中，第三层70c可以防止第二层70b在形成第三接触孔166的工序中被氧化。
参考图1和图2，根据本发明示例性实施例的晶体管阵列面板可以包括栅极导体，该栅极导体与上电极125位于同一层并且包括相同的材料。栅极导体可以包括栅极线121。包括与第一栅极绝缘体141相同的材料的第二栅极绝缘体149可以位于包括栅极线121的栅极导体的下方。第二栅极绝缘体149可以位于缓冲层111上。第二栅极绝缘体149可以具有与上覆栅极导体大致相同的形状。例如，包括栅极线121的栅极导体的边缘可以与第二栅极绝缘体149的边缘大致平行。
例如，图2示出了栅极线121的一部分。
在示例性实施例中，第一栅极绝缘体141和第二栅极绝缘体149可以在相同的层上彼此连接。例如，第一栅极绝缘体141可以在缓冲层111上连接到第二栅极绝缘体149。
虽然未示出，但是层间绝缘层160还可以具有位于栅极导体的一部分上的接触孔(未示出)。
接下来，将参考图3以及图1和图2对根据本发明示例性实施例的晶体管阵列面板进行描述。将省略对于与上述示例性实施例中相同的构成元件的相同描述。
参考图3，除了与底层70相连接的第三连接部分176A可以物理地和电气地连接到与晶体管TR的第二电极135相连接的第二连接部分175之外，第三连接部分176A与上述示例性实施例的第三连接部分176大致相同。因此，可以通过第三连接部分176A对底层70施加由晶体管TR的第二电极135传输的电压。
参考图3，钝化层180可以位于层间绝缘层160和数据导体DC上。钝化层180可以包括无机绝缘材料或有机绝缘材料，并且可以由单层或多层形成。钝化层180的上表面可大致平坦。
钝化层180具有使第二连接部分175或第三连接部分176A暴露并且与第二连接部分175或第三连接部分176A重叠的第四接触孔181。在图3中，钝化层180的第四接触孔181位于第三连接部分176A上。
像素电极191位于钝化层180上。像素电极191可以位于相应的像素中。例如，包括像素电极191的多个像素电极191可以一个接一个地在被包括于晶体管阵列面板中的多个像素中。
像素电极191通过接触孔181与第三连接部分176A相接触以电连接到第三连接部分176A。因此，像素电极191电连接到晶体管TR的第二电极135以被施加电压，并且底层70也通过第三连接部分176A电连接到像素电极191和第二电极135以被施加电压。
如上所述，如果底层70电连接到晶体管TR的第二电极135以被施加电压，则电流斜率在晶体管TR的电压-电流特性曲线图中的饱和区域中降低，使得其中晶体管TR的输出电流恒定的区域的范围可以被加宽。因此，即使在输入到晶体管TR的第一电极133的电压中产生了变化，晶体管TR的输出电流也是恒定的，从而可以稳定输出饱和特性。因此，即使因为取决于晶体管阵列面板的位置的电压降而在输入到第一电极133中的电压中产生了偏差，由于多个晶体管TR的输出电流被恒定地保持，因此像素之间的取决于晶体管TR的输出电流的亮度偏差会减小，从而可以提高图像质量。
接着，将参照图4和图5以及上述附图，对根据本发明示例性实施例的晶体管阵列面板进行描述。
根据示例性实施例的作为有机发光面板的晶体管阵列面板包括与图3的晶体管阵列面板大致相同的构成元件。将省略对于与上述示例性实施例中相同的构成元件的相同描述。
参考图4，像素限定层360可以位于像素电极191和钝化层180上。像素限定层360包括位于像素电极191上的开口360-O。
在像素限定层360的开口360-O中，发射层370位于像素电极191上，并且公共电极270位于发射层370上。像素电极191、发射层370和公共电极270一起形成有机发光二极管(OLED)。像素电极191可以形成有机发光二极管(OLED)的阳极，并且公共电极270可以形成有机发光二极管(OLED)的阴极，或者反之亦然。
用于保护有机发光二极管(OLED)的封装构件(未示出)可以位于公共电极270上。
图5是根据本发明示例性实施例的晶体管阵列面板的一个像素PX的俯视平面图，并且图4是沿着线IV-IV'截取的图5中所示的晶体管阵列面板的剖面图。本发明并不限于此。例如，具有与图4相同的剖面结构的晶体管阵列面板的平面结构可以具有与图5的平面结构不同的平面结构。
参考图4以及图5，栅极线121和第二栅极绝缘体149可以具有相同的平面形状。栅极线121和第二栅极绝缘体149可以主要沿着水平方向(即第一方向D1)延伸。栅极线121可以包括开关栅电极124s。开关栅电极124s可以在与栅极线121的延伸方向不同的方向上突出。例如，开关栅电极124s可以从栅极线121沿第二方向D2突出。
根据示例性实施例的晶体管阵列面板包括开关半导体层131s、第一开关电极133s和第二开关电极135s，它们与上述半导体层131、第一电极133和第二电极135位于同一层。
在下文中，第一开关电极133s可以被称为第一开关源/漏区；并且第二开关电极135s可以被称为第二开关源/漏区。
开关半导体层131s经由与上述第一栅极绝缘体141位于同一层的栅极绝缘体(未示出)而与开关栅电极124s重叠。
第一开关电极133s和第二开关电极135s位于开关栅电极124s的相应侧，并且彼此分离。第一开关电极133s和第二开关电极135s可以与开关半导体层131s位于同一层，并且可以直接连接到开关半导体层131s。
开关半导体层131s、第一开关电极133s和第二开关电极135s可以包括与上述晶体管TR的半导体层131、第一电极133和第二电极135相同的材料。
层间绝缘层160可以具有使第一开关电极133s暴露并且与第一开关电极133s重叠的接触孔163s、使第二开关电极135s暴露并且与第二开关电极135s重叠的接触孔165s、以及使上电极125暴露并与上电极125重叠的接触孔168。
位于层间绝缘层160上的数据导体DS还可以包括数据线171、驱动电压线172、开关漏电极175s和第四连接部分178、以及上述第一连接部分173、第二连接部分175和第三连接部分176A。
数据线171和驱动电压线172可主要在与栅极线121交叉的方向(例如，与第二方向D2平行的方向)上延伸。
数据线171对数据电压进行传输，并且包括开关源电极173s。开关源电极173s可以在与数据线171的延伸方向不同的方向上突出并且可以朝向开关栅电极124s延伸。例如，开关源电极173s可以从数据线171沿第一方向D1突出。
驱动电压线172对驱动电压进行传输并且连接到上述的第一连接部分173。
开关漏电极175s包括面对开关源电极173s的部分。开关漏电极175s和开关源电极173s可以位于开关栅电极124s的相反侧。
开关源电极173s与第一开关电极133s接触以通过层间绝缘层160的接触孔163s被电连接，并且开关漏电极175s与第二开关电极135s接触以通过层间绝缘层160的接触孔165s被电连接。
第四连接部分178连接到开关漏电极175s。第四连接部分178与上电极125相接触以通过层间绝缘层160的接触孔168被电连接。因此，开关漏电极175s电连接到上电极125。
开关栅电极124s、第一开关电极133s和第二开关电极135s与开关半导体层131s一起形成开关晶体管Qs，并且上电极125、第一电极133和第二电极135与半导体层131一起形成驱动晶体管Qd。开关晶体管Qs和驱动晶体管Qd的结构并不限于此，而且可以进行各种变更。
参考图5，底层70与驱动晶体管Qd的半导体层131重叠，并且也可以与第一电极133和第二电极135重叠。底层70可以具有被限制在一个像素PX的区域中的岛状形状。
如果开关晶体管Qs根据由栅极线121传输的栅极信号而被导通，则由数据线171传输的电压被传输到驱动晶体管Qd的上电极125。驱动晶体管Qd根据施加到上电极125的电压和施加到第一电极133的驱动电压而使输出电流流动。与驱动晶体管Qd的第二电极135相连接的有机发光二极管(OLED)发射出其强度根据驱动晶体管Qd的输出电流而不同的光，从而显示图像。
连接到开关晶体管Qs的栅极线不与底层70重叠。
如上所述，由于底层70电连接到驱动晶体管Qd的第二电极135以被施加电压，所以其中电流斜率小的范围在驱动晶体管Qd的电压-电流特性曲线图中的饱和区域中会变宽，使得驱动晶体管Qd的输出电流的偏差减小。因此，即使在通过驱动电压线172传输的驱动电压中产生了偏差，也可以防止有机发光二极管(OLED)的亮度偏差，从而提高显示特性。
例如，如果底层70包括如上所述的第一层70a、第二层70b和第三层70c，则可以防止缓冲层111对第二层70b的氧化和腐蚀，从而可以阻止底层70的电阻增加。因此，由底层70和驱动晶体管Qd的连接到底层70的第二电极135传输的电压的电压降被阻断，使得防止了从有机发光二极管(OLED)发射出的光的亮度降低，从而防止了晶体管阵列面板的显示特性劣化。
上述底层70的其它特性以及根据该特性的效果也可以等同地应用于本示例性实施例。
接着，将参考图6和图7以及图1至图3，对根据本发明示例性实施例的晶体管阵列面板进行描述。
根据本示例性实施例的作为液晶面板的晶体管阵列面板可以包括与图1至图3的晶体管阵列面板大致相同的构成元件。在此，对包括与图3中所示的根据示例性实施例的晶体管阵列面板相同的配置的示例进行描述，然而，根据本发明示例性实施例的液晶面板的结构并不限于此。
图7是根据本发明示例性实施例的晶体管阵列面板的一个像素PX的俯视平面图，并且图6是沿着线VI-VI'-VI”截取的图7中所示的晶体管阵列面板的剖面图，然而，具有与图6相同的剖面结构的晶体管阵列面板的平面结构并不限于图7中所示的平面结构。
参考图6，与上述晶体管TR的上电极125相连接的多条栅极线121位于基板110上。栅极线121和上电极125可以由相同的材料形成。在示例性实施例中，栅极线121和上电极125可以在相同的工序中使用相同的层来形成。
参考图7，栅极线121可主要在第一方向D1上延伸。上电极125可以具有从栅极线121向上突出的形状。本发明并不限于此。例如，上电极125可以从栅极线121向下突出。
与第一栅极绝缘体141位于同一层并且由与第一栅极绝缘体141相同的材料制成的第二栅极绝缘体149位于栅极线121和缓冲层111之间。第二栅极绝缘体149可以具有与上覆栅极线121大致相同的形状。在示例性实施例中，第一栅极绝缘体141连接到第二栅极绝缘体149，并且第一栅极绝缘体141和第二栅极绝缘体149的总和的整个平面形状可以与上电极125和栅极线121的总和的整个平面形状大致相同。
位于层间绝缘层160上的数据导体DC还可以包括与栅极线121交叉的数据线171。数据线171可以连接到上述的第一连接部分173。数据线171可主要在第二方向D2上延伸。第一连接部分173可以具有从数据线171向右突出的形状。本发明并不限于此。例如，第一连接部分173可以从数据线向左突出。
包括多个液晶31的液晶层3位于像素电极191上。
将液晶层3与基板110一起封装的绝缘层210可以位于液晶层3上。绝缘层210可以具有基板形状。
参照图6中所示的剖面结构，与像素电极191一起对液晶层3产生电场以对液晶31的排列方向进行控制的相对电极280可以位于绝缘层210之下或之上。在示例性实施例中，相对电极280可以位于基板110和液晶层3之间。
取向层11和21可以位于液晶层3和绝缘层210之间以及液晶层3和像素电极191之间。当没有向液晶层3施加电场时，取向层11和21对液晶31的初始取向进行控制。取向层11和21可以与液晶层3相邻。
包括根据示例性实施例的晶体管阵列面板的显示设备可以是光接收型的显示设备，并且在这种情况下，可以进一步包括向晶体管阵列面板提供光的背光。背光可以位于基板110的下方。
接着，将参照图8和图9，对根据本发明示例性实施例的晶体管阵列面板进行描述。
图9是根据本发明示例性实施例的晶体管阵列面板的一个像素PX的俯视平面图，并且图8是沿着线VIII-VIII'截取的图7中所示的晶体管阵列面板的剖面图，然而，具有与图8相同的剖面结构的晶体管阵列面板的平面结构并不限于图9中所示的平面结构。
根据示例性实施例的晶体管阵列面板与图4和图5中所示的有机发光面板大致相同，然而，驱动晶体管Qd和数据导体DC的结构、底层70的形状以及包括在层间绝缘层160中的接触孔可以不同。
参考图8和图9，底层70可以包括与驱动晶体管Qd的半导体层131、第一电极133和第二电极135重叠的部分、以及从其中突出的突起79。例如，突起79可以从底层70的与半导体层131重叠的部分沿着第二方向D2向下突出。
在第一栅极绝缘体141上，上电极125A位于与图4和图5的上电极125相对应的位置。
层间绝缘层160和缓冲层111可以具有使底层70的突起79暴露并且与突起79重叠的第五接触孔169，用以代替上述的图5和图6的第三接触孔166，并且层间绝缘层160可以具有使上电极125A暴露并且与上电极125A重叠的第六接触孔168A。
位于层间绝缘层160上的数据导体DC可以包括与底层70相接触以通过第五接触孔169被电连接的第五连接部分179、和与上电极125A相接触以通过第六接触孔168A被电连接的第六连接部分178A、以及上述第一连接部分173和第二连接部分175。
第五连接部分179连接到开关漏电极175s。因此，底层70电连接到开关晶体管Qs的开关漏电极175s，从而接收由开关晶体管Qs传输的电压。因此，在示例性实施例中，底层70作为驱动晶体管Qd的栅电极来发挥作用。
第六连接部分178A连接到第二连接部分175。因此，上电极125A电连接到驱动晶体管Qd的第二电极135，从而被施加由驱动晶体管Qd的第二电极135传输的电压。如上所述，如果驱动晶体管Qd的第二电极135的电压被传输到上电极125A，则电流斜率在驱动晶体管Qd的电压-电流特性曲线图中的饱和区域中降低，从而可以提高驱动晶体管Qd的输出饱和特性。本发明并不限于此。例如，上电极125A无需电连接到第二电极135。在这种情况下，可以向上电极125A施加预定电压，或者上电极125A可以被浮置。
接着，将参照图10和图11，对根据本发明示例性实施例的晶体管阵列面板进行描述。
图10是根据本发明示例性实施例的晶体管阵列面板的剖面图，并且图11是图10中所示的晶体管阵列面板的一个示例的俯视图。
参考图10和图11，根据示例性实施例的晶体管阵列面板与上述几个示例性实施例的晶体管阵列面板大致相同，从而将主要描述差异。
参考图10，底层70位于基板110上，缓冲层111位于底层70上，并且包括彼此连接的开关半导体层131s、第一开关电极133s以及第二开关电极135s的开关半导体构件(131s、133s和135s)可以位于缓冲器层111上。
绝缘层112可以位于开关半导体构件(131s、133s和135s)和缓冲层111上。绝缘层112可以包括无机绝缘材料或有机绝缘材料。
包括彼此连接的第一电极133、第二电极135以及半导体层131的驱动半导体构件(131、133和135)可以位于绝缘层112上。
上电极125可以位于驱动半导体构件(131、133和135)的半导体层131上，并且开关栅电极124s可以位于开关半导体构件(131s、133s和135s)的开关半导体层131s上。开关栅电极124s和上电极125可以位于同一层并且可以包括相同的材料。本发明并不限于此。
第一栅极绝缘体141可以位于半导体层131和上电极125之间，并且第二栅极绝缘体149可以位于开关半导体层131s和开关栅电极124s之间。例如，第二栅极绝缘体149可以位于绝缘层112和开关栅电极124s之间。第二栅极绝缘体149可以与第一栅极绝缘体141位于同一层并且可以包括与第一栅极绝缘体141相同的材料，并且如图11所示，第二栅极绝缘体149延伸以与包括开关栅电极124s的栅极线121的边缘大致平行，从而具有与栅极线121大致相同的平面形状。
层间绝缘层160可以位于开关栅电极124s和上电极125上。
层间绝缘层160可以具有使第一电极133暴露并且与第一电极133重叠的第一接触孔163、使第二电极135暴露并且与第二电极135重叠的第二接触孔165、以及使上电极125暴露并与上电极125重叠的接触孔168。层间绝缘层160、缓冲层111和绝缘层112可以具有使底层70暴露并且与底层70重叠的第三接触孔166，并且层间绝缘层160和绝缘层112可以具有使第一开关电极133s暴露并且与第一开关电极133s重叠的接触孔163s、以及使第二开关电极135s暴露并且与第二开关电极135s重叠的接触孔165s。
开关半导体构件(131s、133s和135s)可以与驱动半导体构件(131、133和135)位于不同的层，并且开关半导体构件(131s、133s和135s)和驱动半导体构件(131、133和135)可以包括不同的半导体材料。例如，开关半导体构件(131s、133s和135s)可以包括多晶硅，并且驱动半导体构件(131、133和135)可以包括氧化物半导体，或者反之亦然。当开关半导体构件(131s、133s和135s)包括多晶硅时，第一开关电极133s和第二开关电极135s可以掺杂有n型或p型杂质以具有导电性，并且当驱动半导体构件(131、133和135)包括氧化物半导体时，第一电极133和第二电极135可以掺杂有n型或p型杂质以具有导电性。
在图10和图11中，作为栅电极来发挥作用的上电极125位于驱动半导体构件(131、133和135)上，并且开关栅电极124s位于开关半导体构件(131s、133s和135s)上。本发明并不限于此。例如，上电极125可以位于驱动半导体构件(131、133和135)的下方，并且开关栅电极124s可以位于开关半导体构件(131s、133s和135s)的下方。
尽管已经参照本发明的示例性实施例示出和描述了本发明，但是对于本领域普通技术人员而言显而易见的是，在不脱离由所附权利要求所限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种变更。

Claims (10)

1.一种晶体管阵列面板，包括：
基板；
位于所述基板上的晶体管，所述晶体管包括半导体层；
缓冲层，位于所述基板和所述晶体管的所述半导体层之间，并且包括绝缘材料；以及
底层，位于所述基板和所述缓冲层之间，
其中所述底层和所述半导体层彼此重叠，并且
其中所述底层包括在远离所述基板的方向上彼此堆叠的第一层、第二层和第三层。
2.根据权利要求1所述的晶体管阵列面板，
其中所述第一层和所述第三层中的至少一层包括金属合金。
3.根据权利要求2所述的晶体管阵列面板，
其中所述金属合金包括铜、镍和锌，并且
其中所述金属合金包括40原子重量百分比的铜、40原子重量百分比的镍、以及20原子重量百分比的锌。
4.根据权利要求3所述的晶体管阵列面板，
其中所述第二层包括铜。
5.根据权利要求3所述的晶体管阵列面板，
其中所述缓冲层的所述绝缘材料包括预定浓度的氢。
6.根据权利要求5所述的晶体管阵列面板，
其中所述缓冲层的所述绝缘材料进一步包括氧化硅。
7.根据权利要求3所述的晶体管阵列面板，其中所述晶体管进一步包括连接到所述半导体层的第一源/漏区和第二源/漏区、以及与所述半导体层重叠的栅电极，
其中所述第二源/漏区和所述底层彼此电连接。
8.根据权利要求7所述的晶体管阵列面板，进一步包括：
位于所述晶体管上的层间绝缘层；以及
位于所述层间绝缘层上的数据导体，
其中所述层间绝缘层具有使所述第一源/漏区暴露的第一接触孔和使所述第二源/漏区暴露的第二接触孔，
其中所述层间绝缘层和所述缓冲层具有使所述底层暴露的第三接触孔，并且
其中所述数据导体包括通过所述第一接触孔连接到所述第一源/漏区的第一连接部分、通过所述第二接触孔连接到所述第二源/漏区的第二连接部分、以及通过所述第三接触孔连接到所述底层的第三连接部分。
9.根据权利要求8所述的晶体管阵列面板，其中：
所述第二连接部分和所述第三连接部分彼此连接。
10.根据权利要求9所述的晶体管阵列面板，进一步包括：
钝化层，位于所述数据导体上，并且具有使所述第三连接部分暴露的第四接触孔；以及
像素电极，位于所述钝化层上，并且通过所述第四接触孔连接到所述第三连接部分。
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